JP2022186426A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP2022186426A
JP2022186426A JP2021094638A JP2021094638A JP2022186426A JP 2022186426 A JP2022186426 A JP 2022186426A JP 2021094638 A JP2021094638 A JP 2021094638A JP 2021094638 A JP2021094638 A JP 2021094638A JP 2022186426 A JP2022186426 A JP 2022186426A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
main surface
gallium oxide
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021094638A
Other languages
Japanese (ja)
Inventor
啓 佐川
Hiroshi Sagawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2021094638A priority Critical patent/JP2022186426A/en
Publication of JP2022186426A publication Critical patent/JP2022186426A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

To provide a semiconductor device having a gallium oxide based semiconductor layer as a drift layer, and capable of reducing costs.SOLUTION: A semiconductor device 1 includes: a 4H-SiC substrate 2 having a first main surface 2a and a second main surface 2b at the opposite side of the first main surface; and a drift layer 4 arranged on the first main surface 2a and comprising a gallium oxide based semiconductor layer.SELECTED DRAWING: Figure 2

Description

本開示は、半導体装置およびその製造方法に関する。 The present disclosure relates to a semiconductor device and its manufacturing method.

酸化ガリウム系半導体層を用いた酸化ガリウム系半導体装置には、サファイア基板が多く用いられている。しかし、サファイア基板は絶縁性が高いため、縦型の酸化ガリウム系半導体装置の作成には基板張り替えが必要となる。そこで、特許文献１に開示されているように、導電性基板である酸化ガリウム基板を用いて、縦型の酸化ガリウム系半導体装置が作成されているが、酸化ガリウム基板は、比較的高価であるため、コストが高くなる。 A sapphire substrate is often used for a gallium oxide-based semiconductor device using a gallium oxide-based semiconductor layer. However, since the sapphire substrate has high insulating properties, it is necessary to replace the substrate in order to fabricate a vertical gallium oxide semiconductor device. Therefore, as disclosed in Patent Document 1, a vertical gallium oxide-based semiconductor device is manufactured using a gallium oxide substrate, which is a conductive substrate, but the gallium oxide substrate is relatively expensive. Therefore, the cost becomes higher.

特開２０１９－１７９８１５号公報JP 2019-179815 A

本開示の目的は、ドリフト層として酸化ガリウム系半導体層を有しかつコストを低減できる半導体装置およびその製造方法を提供することである。 An object of the present disclosure is to provide a semiconductor device having a gallium oxide-based semiconductor layer as a drift layer and capable of reducing costs, and a method of manufacturing the same.

本開示の一実施形態は、第１主面とその反対側の第２主面とを有する４Ｈ－ＳｉＣ基板と、前記第１主面上に配置されかつ酸化ガリウム系半導体層からなるドリフト層とを含む、半導体装置を提供する。
この構成では、ドリフト層として酸化ガリウム系半導体層を有しかつコストを低減できる半導体装置を提供できる。 An embodiment of the present disclosure includes a 4H—SiC substrate having a first main surface and a second main surface opposite thereto, and a drift layer disposed on the first main surface and made of a gallium oxide-based semiconductor layer. A semiconductor device is provided, comprising:
With this configuration, it is possible to provide a semiconductor device having a gallium oxide-based semiconductor layer as a drift layer and capable of reducing costs.

本開示の一実施形態は、第１主面とその反対側の第２主面とを有する４Ｈ－ＳｉＣ基板の前記第１主面上にバッファ層を形成する工程と、前記バッファ層の表面に、酸化ガリウム系半導体層からなるドリフト層を形成する工程と含む、半導体装置の製造方法を提供する。
この製造方法では、ドリフト層として酸化ガリウム系半導体層を有しかつコストを低減できる半導体装置を製造できる。 An embodiment of the present disclosure comprises the steps of: forming a buffer layer on the first main surface of a 4H—SiC substrate having a first main surface and a second main surface opposite thereto; and forming a drift layer made of a gallium oxide-based semiconductor layer.
With this manufacturing method, a semiconductor device having a gallium oxide-based semiconductor layer as a drift layer and capable of reducing costs can be manufactured.

図１は、本開示の実施形態に係る半導体装置の構成を説明するための図解的な平面図である。FIG. 1 is an illustrative plan view for explaining the configuration of a semiconductor device according to an embodiment of the present disclosure. FIG. 図２は、図１のII-II線に沿う図解的な断面図である。2 is a schematic cross-sectional view taken along line II-II of FIG. 1. FIG. 図３Ａは、図１および図２に示す半導体装置の製造工程の一部を示す断面図であって、図３の切断面に対応する断面図である。3A is a cross-sectional view showing a part of the manufacturing process of the semiconductor device shown in FIGS. 1 and 2, corresponding to the cross-sectional view of FIG. 3. FIG. 図３Ｂは、図３Ａの次の工程を示す断面図である。FIG. 3B is a cross-sectional view showing the next step of FIG. 3A. 図３Ｃは、図３Ｂの次の工程を示す断面図である。FIG. 3C is a cross-sectional view showing the next step of FIG. 3B. 図３Ｄは、図３Ｃの次の工程を示す断面図である。FIG. 3D is a cross-sectional view showing the next step of FIG. 3C. 図３Ｅは、図３Ｄの次の工程を示す断面図である。FIG. 3E is a cross-sectional view showing the next step of FIG. 3D. 図４は、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣおよび６Ｈ－ＳｉＣの特性を示す表である。FIG. 4 is a table showing properties of 3C--SiC, 4H--SiC and 6H--SiC. 図５は、４Ｈ－ＳｉＣ基板のエネルギー分布と、Ｇａ２Ｏ３バッファ層のエネルギー分布とを示すエネルギーバンド図である。FIG. 5 is an energy band diagram showing the energy distribution of the 4H—SiC substrate and the energy distribution of the Ga 2 O 3 buffer layer. 図６は、本開示の変形例に係る半導体装置の構成を説明するための図解的な平面図である。FIG. 6 is an illustrative plan view for explaining the configuration of the semiconductor device according to the modification of the present disclosure.

［本開示の実施形態の説明］
本開示の一実施形態は、第１主面とその反対側の第２主面とを有する４Ｈ－ＳｉＣ基板と、前記第１主面上に配置されかつ酸化ガリウム系半導体層からなるドリフト層とを含む、半導体装置を提供する。
この構成では、ドリフト層として酸化ガリウム系半導体層を有しかつコストを低減できる半導体装置を提供できる。 [Description of Embodiments of the Present Disclosure]
An embodiment of the present disclosure includes a 4H—SiC substrate having a first main surface and a second main surface opposite thereto, and a drift layer disposed on the first main surface and made of a gallium oxide-based semiconductor layer. A semiconductor device is provided, comprising:
With this configuration, it is possible to provide a semiconductor device having a gallium oxide-based semiconductor layer as a drift layer and capable of reducing costs.

本開示の一実施形態では、前記第１主面は、六方晶のｃ面に対してオフ角を有さないかまたは５°以下のオフ角を有する。
本開示の一実施形態では、前記４Ｈ－ＳｉＣ基板の結晶欠陥密度が５０ｃｍ－２以下である。
本開示の一実施形態では、前記酸化ガリウム系半導体層が、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる。 In one embodiment of the present disclosure, the first main surface has no off-angle or an off-angle of 5° or less with respect to the hexagonal c-plane.
In one embodiment of the present disclosure, the 4H—SiC substrate has a crystal defect density of 50 cm −2 or less.
In one embodiment of the present disclosure, the gallium oxide-based semiconductor layer is an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦ x2<1) layers.

本開示の一実施形態では、前記ドリフト層が、ｎ型不純物がドープされた酸化ガリウム系半導体層からなる。
本開示の一実施形態では、前記ドリフト層が、ｎ型不純物がドープされた酸化ガリウム系半導体層と、ノンドープの酸化ガリウム系半導体層との積層構造を含む。
本開示の一実施形態では、前記酸化ガリウム系半導体層がＧａ２Ｏ３である。 In one embodiment of the present disclosure, the drift layer is composed of a gallium oxide-based semiconductor layer doped with an n-type impurity.
In one embodiment of the present disclosure, the drift layer includes a laminated structure of a gallium oxide-based semiconductor layer doped with an n-type impurity and a non-doped gallium oxide-based semiconductor layer.
In one embodiment of the present disclosure, the gallium oxide - based semiconductor layer is Ga2O3 .

本開示の一実施形態では、前記ｎ型不純物がシリコンまたはスズである。
本開示の一実施形態では、前記ｎ型不純物の濃度が１×１０１４ｃｍ－３以上５×１０１６ｃｍ－３以下である。
本開示の一実施形態では、前記第１主面と前記ドリフト層との間に介在するバッファ層を含む。 In one embodiment of the present disclosure, said n-type impurity is silicon or tin.
In one embodiment of the present disclosure, the concentration of the n-type impurity is 1×10 14 cm −3 or more and 5×10 16 cm −3 or less.
An embodiment of the present disclosure includes a buffer layer interposed between the first main surface and the drift layer.

本開示の一実施形態では、前記バッファ層が、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる。
本開示の一実施形態では、前記バッファ層がＩｎ０．１Ｇａ０．９Ｏ３層からなる。
本開示の一実施形態では、前記ドリフト層における前記４Ｈ－ＳｉＣ基板とは反対側の表面にショットキー接触する第１電極と、前記第２主面にオーミック接触する第２電極とを含む。 In one embodiment of the present disclosure, the buffer layer is an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2<1 ) layer.
In one embodiment of the present disclosure, the buffer layer consists of an In 0.1 Ga 0.9 O 3 layer.
An embodiment of the present disclosure includes a first electrode in Schottky contact with the surface of the drift layer opposite to the 4H—SiC substrate, and a second electrode in ohmic contact with the second main surface.

本開示の一実施形態は、第１主面とその反対側の第２主面とを有する４Ｈ－ＳｉＣ基板の前記第１主面上にバッファ層を形成する工程と、前記バッファ層の表面に、酸化ガリウム系半導体層からなるドリフト層を形成する工程とを含む、半導体装置の製造方法を提供する。
この製造方法では、ドリフト層として酸化ガリウム系半導体層を有しかつコストを低減できる半導体装置を製造できる。 An embodiment of the present disclosure comprises the steps of: forming a buffer layer on the first main surface of a 4H—SiC substrate having a first main surface and a second main surface opposite thereto; and forming a drift layer made of a gallium oxide-based semiconductor layer.
With this manufacturing method, a semiconductor device having a gallium oxide-based semiconductor layer as a drift layer and capable of reducing costs can be manufactured.

本開示の一実施形態では、前記ドリフト層の表面にショットキー接触する第１電極を形成する工程と、前記第２主面上に、前記第２主面にオーミック接触する第２電極を形成する工程とをさらに含む。
本開示の一実施形態では、前記酸化ガリウム系半導体層が、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる。
［本開示の実施形態の詳細な説明］
以下では、本開示の実施の形態を、添付図面を参照して詳細に説明する。 In one embodiment of the present disclosure, forming a first electrode in Schottky contact with the surface of the drift layer, and forming a second electrode in ohmic contact with the second main surface on the second main surface. and a step.
In one embodiment of the present disclosure, the gallium oxide-based semiconductor layer is an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦ x2<1) layers.
[Detailed Description of Embodiments of the Present Disclosure]
Embodiments of the present disclosure are described in detail below with reference to the accompanying drawings.

図１は、本開示の実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図２は、図１のII-II線に沿う図解的な断面図である。
半導体装置１は、ショットキーバリアダイオード（Schottky Barrier Diode）である。半導体装置１は、例えば、図１に示すように、平面視四角形のチップ状に形成されている。平面視における半導体装置１の四辺のそれぞれの長さは、たとえば、数ｍｍ程度である。この実施形態では、平面視における半導体装置１の四辺のそれぞれの長さは、１ｍｍ（１０００μｍ）程度である。 FIG. 1 is an illustrative plan view for explaining the configuration of a semiconductor device according to an embodiment of the present disclosure. FIG. 2 is a schematic cross-sectional view taken along line II-II of FIG. 1. FIG.
The semiconductor device 1 is a Schottky Barrier Diode. For example, as shown in FIG. 1, the semiconductor device 1 is formed in a chip shape that is rectangular in plan view. The length of each of the four sides of semiconductor device 1 in plan view is, for example, about several millimeters. In this embodiment, the length of each of the four sides of the semiconductor device 1 in plan view is approximately 1 mm (1000 μm).

半導体装置１は、第１主面２ａおよびその反対側の第２主面２ｂを有する基板２を含む。また、半導体装置１は、基板２の第１主面２ａ上に形成されたバッファ層３を含む。さらに、半導体装置１は、バッファ層３の表面に形成されたドリフト層４を含む。
基板２は、六方晶系のＳｉＣ基板からなる。具体的には、基板２は、４Ｈ－ＳｉＣ基板からなる。この実施形態では、基板２は、ｎ型不純物を含むｎ型４Ｈ－ＳｉＣ基板からなる。ｎ型不純物は、例えば、窒素である。ｎ型不純物の濃度は、１×１０１７ｃｍ－３～１×１０２０ｃｍ－３程度である。 A semiconductor device 1 includes a substrate 2 having a first major surface 2a and an opposite second major surface 2b. Semiconductor device 1 also includes a buffer layer 3 formed on first main surface 2 a of substrate 2 . Further, semiconductor device 1 includes drift layer 4 formed on the surface of buffer layer 3 .
The substrate 2 is made of a hexagonal SiC substrate. Specifically, the substrate 2 is made of a 4H-SiC substrate. In this embodiment, the substrate 2 consists of an n-type 4H-SiC substrate containing n-type impurities. An n-type impurity is, for example, nitrogen. The n-type impurity concentration is about 1×10 17 cm −3 to 1×10 20 cm −3 .

この実施形態では、基板２の第１主面２ａは、六方晶のｃ面に対してオフ角を有していない。言い換えれば、基板２の第１主面２ａの、六方晶のｃ面に対するオフ角は０°である。なお、基板２の第１主面２ａは、六方晶のｃ面に対して５°以下のオフ角を有していてもよい。基板２の結晶欠陥密度が５０ｃｍ－２以下であることが好ましい。基板２の厚さは、例えば、５０μｍ～１０００μｍ程度である。この実施形態では、基板２の厚さは、３００μｍ程度である。 In this embodiment, the first main surface 2a of the substrate 2 does not have an off angle with respect to the hexagonal c-plane. In other words, the off angle of the first main surface 2a of the substrate 2 with respect to the hexagonal c-plane is 0°. The first main surface 2a of the substrate 2 may have an off angle of 5° or less with respect to the hexagonal c-plane. It is preferable that the crystal defect density of the substrate 2 is 50 cm −2 or less. The thickness of the substrate 2 is, for example, about 50 μm to 1000 μm. In this embodiment, the thickness of the substrate 2 is of the order of 300 μm.

バッファ層３は、バッファ層３上に形成されるドリフト層４の格子定数と、基板２の格子定数との相違によって生じる歪を緩和するための緩衝層である。バッファ層３は、この実施形態では、（Ｉｎ０．１Ｇａ０．９）２Ｏ３層からなる。バッファ層３の厚さは、例えば、０．１μｍ～１０μｍ程度である。この実施形態では、バッファ層３の厚さは、５００ｎｍ程度である。 The buffer layer 3 is a buffer layer for relaxing strain caused by a difference between the lattice constant of the drift layer 4 formed on the buffer layer 3 and the lattice constant of the substrate 2 . The buffer layer 3 consists of an (In 0.1 Ga 0.9 ) 2 O 3 layer in this embodiment. The thickness of the buffer layer 3 is, for example, about 0.1 μm to 10 μm. In this embodiment, the thickness of the buffer layer 3 is of the order of 500 nm.

ドリフト層４は、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層、（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層等の酸化ガリウム系半導体層からなる。この実施形態では、ドリフト層４は、ｎ型不純物を含む酸化ガリウム（Ｇａ２Ｏ３）層からなる。この明細書において、Ｇａ２Ｏ３は、β－Ｇａ２Ｏ３を意味する。ｎ型不純物としては、シリコン（Ｓｉ）、スズ（Ｓｎ）等が用いられる。この実施形態では、ｎ型不純物は、シリコン（Ｓｉ）である。ｎ型不純物の濃度は、１×１０１４ｃｍ－３～５×１０１６ｃｍ－３程度である。 The drift layer 4 is a gallium oxide-based semiconductor such as an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2<1) layer. consists of layers. In this embodiment, the drift layer 4 consists of a gallium oxide (Ga 2 O 3 ) layer containing n-type impurities. In this specification Ga 2 O 3 means β-Ga 2 O 3 . Silicon (Si), tin (Sn), or the like is used as the n-type impurity. In this embodiment, the n-type impurity is silicon (Si). The n-type impurity concentration is about 1×10 14 cm −3 to 5×10 16 cm −3 .

ドリフト層４の厚さは、例えば、０．１μｍ～１０μｍ程度である。この実施形態では、ドリフト層４の厚さは、１μｍ程度である。
基板２の第２主面２ｂ上には、第２主面２ｂにオーミック接触するカソード電極５が形成されている。カソード電極５は、第２主面２ｂ上に形成されたオーミックメタル６と、オーミックメタル６に積層された第１電極メタル７と、第１電極メタル７上に積層された第２電極メタル８からなる。オーミックメタル６は、４Ｈ－ＳｉＣ基板２とオーミック接触する金属（例えばＴｉ（チタン）、インジウム（Ｉｎ）など）からなる。この実施形態では、オーミックメタル６は、Ｔｉ（チタン）からなる。オーミックメタル６の厚さは、０．３ｎｍ～３００ｎｍ程度である。 The thickness of the drift layer 4 is, for example, about 0.1 μm to 10 μm. In this embodiment, the thickness of the drift layer 4 is approximately 1 μm.
A cathode electrode 5 is formed on the second main surface 2b of the substrate 2 so as to make ohmic contact with the second main surface 2b. The cathode electrode 5 is composed of an ohmic metal 6 formed on the second main surface 2b, a first electrode metal 7 laminated on the ohmic metal 6, and a second electrode metal 8 laminated on the first electrode metal 7. Become. The ohmic metal 6 is made of a metal (eg, Ti (titanium), indium (In), etc.) that makes ohmic contact with the 4H—SiC substrate 2 . In this embodiment, the ohmic metal 6 is made of Ti (titanium). The thickness of the ohmic metal 6 is approximately 0.3 nm to 300 nm.

第１電極メタル７は、例えば、アルミニウム（Ａｌ）からなる。第２電極メタル８は、例えば金（Ａｕ）からなる。第１電極メタル７の厚さは、０．３ｎｍ～３００ｎｍ程度であり、第２電極メタル８の厚さは、１００ｎｍ～１０００ｎｍ程度である。
ドリフト層４の表面４ａには、例えば、シリコンナイトライド（ＳｉＮ）からなるフィールド絶縁膜９が積層されている。フィールド絶縁膜９の厚さは、例えば、１００ｎｍ以上、好ましくは、７００ｎｍ～４０００ｎｍ程度である。フィールド絶縁膜９は、酸化シリコン（ＳｉＯ２）など、他の絶縁物からなってもよい。 The first electrode metal 7 is made of aluminum (Al), for example. The second electrode metal 8 is made of gold (Au), for example. The thickness of the first electrode metal 7 is approximately 0.3 nm to 300 nm, and the thickness of the second electrode metal 8 is approximately 100 nm to 1000 nm.
A field insulating film 9 made of, for example, silicon nitride (SiN) is laminated on the surface 4a of the drift layer 4 . The thickness of the field insulating film 9 is, for example, 100 nm or more, preferably about 700 nm to 4000 nm. Field insulating film 9 may be made of other insulators such as silicon oxide (SiO 2 ).

フィールド絶縁膜９には、ドリフト層４の中央部を露出させる開口１０が形成されている。この実施形態では、開口１０は、平面視で円形状である。また、この実施形態では、開口１０の直径は、４００μｍ程度である。フィールド絶縁膜９上には、ドリフト層４の表面にショットキー接触するアノード電極１１が形成されている。
アノード電極１１は、フィールド絶縁膜９の開口１０内を埋め尽くし、フィールド絶縁膜９における開口１０の周縁部９ａを上から覆うように、当該開口１０の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜９における開口１０の周縁部９ａは、ドリフト層４およびアノード電極１１により、全周にわたってその上下両側から挟まれている。この実施形態では、アノード電極１１は、平面視で円形状である。また、この実施形態では、アノード電極１１の直径は、８００μｍ程度である。 An opening 10 is formed in the field insulating film 9 to expose the central portion of the drift layer 4 . In this embodiment, opening 10 is circular in plan view. Also, in this embodiment, the diameter of the opening 10 is about 400 μm. An anode electrode 11 is formed on the field insulating film 9 so as to make Schottky contact with the surface of the drift layer 4 .
The anode electrode 11 fills the inside of the opening 10 of the field insulating film 9 and protrudes outward from the opening 10 in a flange shape so as to cover the peripheral portion 9a of the opening 10 in the field insulating film 9 from above. That is, the peripheral edge portion 9a of the opening 10 in the field insulating film 9 is sandwiched by the drift layer 4 and the anode electrode 11 from both upper and lower sides over the entire circumference. In this embodiment, the anode electrode 11 is circular in plan view. Also, in this embodiment, the diameter of the anode electrode 11 is about 800 μm.

アノード電極１１は、この実施形態では、フィールド絶縁膜９の開口１０内でドリフト層４に接合されたショットキーメタル１２と、ショットキーメタル１２に積層された電極メタル１３との多層構造（この実施形態では２層構造）を有している。
ショットキーメタル１２は、酸化ガリウム系半導体層との接合によりショットキー接合を形成する金属からなる。この実施形態では、ショットキーメタル１２は、ニッケル（Ｎｉ）からなる。ドリフト層４に接合されるショットキーメタル１２は、ドリフト層４を構成する酸化ガリウム系半導体層との間に、ショットキーバリア（電位障壁）を形成する。ショットキーメタル１２の厚さは、この実施形態では、例えば、０．０２μｍ～０．２０μｍ程度である。 In this embodiment, the anode electrode 11 has a multilayer structure of a Schottky metal 12 joined to the drift layer 4 in the opening 10 of the field insulating film 9 and an electrode metal 13 stacked on the Schottky metal 12 (this implementation form has a two-layer structure).
The Schottky metal 12 is made of a metal that forms a Schottky junction by bonding with the gallium oxide-based semiconductor layer. In this embodiment, Schottky metal 12 is made of nickel (Ni). The Schottky metal 12 joined to the drift layer 4 forms a Schottky barrier (potential barrier) with the gallium oxide-based semiconductor layer forming the drift layer 4 . The thickness of the Schottky metal 12 is, for example, about 0.02 μm to 0.20 μm in this embodiment.

電極メタル１３は、アノード電極１１において、半導体装置１の最表面に露出して、ボンディングワイヤなどが接合される部分である。電極メタル１３は、金（Ａｕ）、銅（Ｃｕ）等からなる。この実施形態では、電極メタル１３は、金（Ａｕ）からなる。電極メタル１３の厚さは、この実施形態では、ショットキーメタル１２よりも大きく、例えば、０．５μｍ～５．０μｍ程度である。 The electrode metal 13 is a portion of the anode electrode 11 that is exposed on the outermost surface of the semiconductor device 1 and to which a bonding wire or the like is joined. The electrode metal 13 is made of gold (Au), copper (Cu), or the like. In this embodiment, the electrode metal 13 is made of gold (Au). The thickness of the electrode metal 13 is larger than that of the Schottky metal 12 in this embodiment, and is, for example, about 0.5 μm to 5.0 μm.

なお、ドリフト層４の表面のうち、ドリフト層４の表面にショットキーメタル１２がショットキー接触している領域は活性領域と呼ばれ、活性領域を取り囲んでいる領域は外周領域と呼ばれることがある。
図３Ａ～図３Ｅは、半導体装置１の製造工程の一例を示す断面図であって、図２の切断面に対応する断面図である。 A region of the surface of the drift layer 4 where the Schottky metal 12 is in Schottky contact with the surface of the drift layer 4 is called an active region, and a region surrounding the active region is sometimes called a peripheral region. .
3A to 3E are cross-sectional views showing an example of the manufacturing process of the semiconductor device 1, corresponding to the cross-sectional view of FIG.

４Ｈ－ＳｉＣ基板２の元基板としての４Ｈ－ＳｉＣウエハ（図示略）が用意される。４Ｈ－ＳｉＣウエハの表面には、複数の半導体装置（ショットキーバリアダイオード）１に対応した複数の素子（ショットキーバリアダイオード）領域が、マトリクス状に配列されて設定されている。隣接する素子領域の間には、境界領域（スクライブライン）が設けられている。境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。シリコンウエハに対して必要な工程を行った後に、境界領域に沿ってシリコンウエハを切り離すことにより、複数の半導体装置１が得られる。このように、ｎ型シリコンウエハから複数の半導体装置が得られることは、後述する他の実施形態においても同様である。 A 4H-SiC wafer (not shown) is prepared as a base substrate of the 4H-SiC substrate 2 . A plurality of element (Schottky barrier diode) regions corresponding to a plurality of semiconductor devices (Schottky barrier diodes) 1 are arranged in a matrix on the surface of the 4H-SiC wafer. A boundary region (scribe line) is provided between adjacent element regions. The boundary area is a belt-like area having a substantially constant width, and is formed in a lattice shape extending in two orthogonal directions. A plurality of semiconductor devices 1 are obtained by separating the silicon wafer along the boundary region after performing necessary processes on the silicon wafer. The fact that a plurality of semiconductor devices can be obtained from an n-type silicon wafer in this way also applies to other embodiments described later.

まず、図３Ａに示すように、例えばハイドライド気相成長法（HVPE: Hydride Vapor Epitaxy)によって、４Ｈ－ＳｉＣ基板（４Ｈ－ＳｉＣウエハ）２の第１主面２ａに、例えば（Ｉｎ０．１Ｇａ０．９）２Ｏ３層からなるバッファ層３が成長される。そして、バッファ層３の表面に、例えばハイドライド気相成長法によって、ｎ型不純物がドープされた酸化ガリウム（Ｇａ２Ｏ３）からなるドリフト層４が形成される。 First, as shown in FIG. 3A, for example, (In 0.1 Ga 0.9 ) A buffer layer 3 consisting of a 2 O 3 layer is grown. Then, a drift layer 4 made of gallium oxide (Ga 2 O 3 ) doped with an n-type impurity is formed on the surface of the buffer layer 3 by, for example, hydride vapor phase epitaxy.

次に、図３Ｂに示すように、ドリフト層４の表面に、例えばシリコンナイトライド（ＳｉＮ）からなるフィールド絶縁膜９が形成される。
次に、図３Ｃに示すように、フォトリソグラフィによって作成された図示しないレジストパターンをマスクとしてフィールド絶縁膜９がエッチングされることにより、ドリフト層４の中央部（活性領域）を露出させる開口１０が形成される。 Next, as shown in FIG. 3B, a field insulating film 9 made of silicon nitride (SiN), for example, is formed on the surface of the drift layer 4 .
Next, as shown in FIG. 3C, the field insulating film 9 is etched using a resist pattern (not shown) formed by photolithography as a mask, thereby forming an opening 10 exposing the central portion (active region) of the drift layer 4. As shown in FIG. It is formed.

次に、図３Ｄに示すように、例えばスパッタ法により、ドリフト層４およびフィールド絶縁膜９の表面にショットキーメタル１２の材料膜２１が形成される。材料膜２１は、例えばニッケル（Ｎｉ）層である。この後、例えば蒸着法により材料膜２１上に金メッキシード層が形成された後、メッキ法により金メッキシード層上に金（Ａｕ）が成膜される。これにより、材料膜２１上に、電極メタル１３の材料膜２２が形成される。 Next, as shown in FIG. 3D, a material film 21 of the Schottky metal 12 is formed on the surfaces of the drift layer 4 and the field insulating film 9 by, eg, sputtering. The material film 21 is, for example, a nickel (Ni) layer. Thereafter, a gold plating seed layer is formed on the material film 21 by vapor deposition, for example, and then gold (Au) is deposited on the gold plating seed layer by plating. Thereby, the material film 22 of the electrode metal 13 is formed on the material film 21 .

次に、図３Ｅに示すように、フォトリソグラフィおよびエッチングによって材料膜２２がパターニングされることにより、電極メタル１３が形成される。続いて、材料膜２１がパターニングされることにより、ショットキーメタル１２が形成される。ショットキーメタル１２は、開口１０内のドリフト層４の表面の全域を覆うように形成される。これにより、ショットキーメタル１２および電極メタル１３からなるアノード電極１１が形成される。 Next, as shown in FIG. 3E, the electrode metal 13 is formed by patterning the material film 22 by photolithography and etching. Subsequently, the Schottky metal 12 is formed by patterning the material film 21 . Schottky metal 12 is formed to cover the entire surface of drift layer 4 in opening 10 . Thereby, the anode electrode 11 made of the Schottky metal 12 and the electrode metal 13 is formed.

最後に、４Ｈ－ＳｉＣ基板２の第２主面２ｂ上にカソード電極５が形成される。具体的には、例えばスパッタ法によって４Ｈ－ＳｉＣ基板２の第２主面２ｂ上にチタン（Ｔｉ）層が形成されることにより、オーミックメタル６が形成される。そして、オーミックメタル６上にＡｌ層およびＡｕ層が順次形成されることにより、第１電極メタル７および第２電極メタル８がオーミックメタル６上に順次形成される。これにより、オーミックメタル６と第１電極メタル７と第２電極メタル８とからなるカソード電極５が形成され、図１および図２に示されるような半導体装置１が得られる。 Finally, a cathode electrode 5 is formed on the second main surface 2b of the 4H--SiC substrate 2. As shown in FIG. Specifically, the ohmic metal 6 is formed by forming a titanium (Ti) layer on the second main surface 2b of the 4H—SiC substrate 2 by sputtering, for example. By sequentially forming an Al layer and an Au layer on the ohmic metal 6 , a first electrode metal 7 and a second electrode metal 8 are sequentially formed on the ohmic metal 6 . As a result, the cathode electrode 5 composed of the ohmic metal 6, the first electrode metal 7 and the second electrode metal 8 is formed, and the semiconductor device 1 as shown in FIGS. 1 and 2 is obtained.

前述の実施形態に係る半導体装置１では、４Ｈ－ＳｉＣ基板２の第１主面２ａ上に、バッファ層３を介して酸化ガリウム系半導体からなるのドリフト層４を形成している。４Ｈ－ＳｉＣ基板２は、酸化ガリウム基板に比べて安価なため、安価な縦型の半導体装置（ショットキーバリアダイオード）１を得ることができる。また、サファイア基板を用いる場合のように、基板張り替えを行わなくてもよい。 In the semiconductor device 1 according to the above embodiment, the drift layer 4 made of a gallium oxide-based semiconductor is formed on the first main surface 2a of the 4H—SiC substrate 2 with the buffer layer 3 interposed therebetween. Since the 4H—SiC substrate 2 is less expensive than the gallium oxide substrate, an inexpensive vertical semiconductor device (Schottky barrier diode) 1 can be obtained. Moreover, unlike the case of using a sapphire substrate, it is not necessary to replace the substrate.

図４は、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣおよび６Ｈ－ＳｉＣの特性を示す表である。
４Ｈ－ＳｉＣは、図４に示すように、他のポリタイプのＳｉＣ（３Ｃ－ＳｉＣまたは６Ｈ－ＳｉＣ）に比べて、電子および正孔の移動度が高く、バンドキャップ（禁制帯幅）が広い。したがって、前述の実施形態に係る半導体装置１では、基板として３Ｃ－ＳｉＣ基板または６Ｈ－ＳｉＣ基板を用いた場合よりも、優れた電気的特性を有する半導体装置が得られる。 FIG. 4 is a table showing properties of 3C--SiC, 4H--SiC and 6H--SiC.
As shown in FIG. 4, 4H-SiC has higher electron and hole mobility and a wider bandgap (gap) than other polytype SiC (3C-SiC or 6H-SiC). . Therefore, in the semiconductor device 1 according to the above-described embodiment, a semiconductor device having better electrical characteristics than when a 3C--SiC substrate or a 6H--SiC substrate is used as the substrate can be obtained.

図５は、４Ｈ－ＳｉＣ基板２のエネルギー分布と、Ｇａ２Ｏ３バッファ層（β－Ｇａ２Ｏ３バッファ層）３のエネルギー分布とを示すエネルギーバンド図である。図５において、Ｅｖａｃは真空順位を、Ｅｃは伝導帯下端エネルギーを、Ｅｖは価電子帯上端エネルギーをそれぞれ示している。
図５に示すように、４Ｈ－ＳｉＣ基板２の伝導帯下端エネルギーＥｃと、Ｇａ２Ｏ３バッファ層３の伝導帯下端エネルギーＥｃとの差は小さいため、それらの間で電子が移動しやすい。このため、本実施形態のように４Ｈ－ＳｉＣ基板２上にＧａ２Ｏ３バッファ層３が設けられていても、電気的特性への影響はほとんどない。 FIG. 5 is an energy band diagram showing the energy distribution of the 4H—SiC substrate 2 and the energy distribution of the Ga 2 O 3 buffer layer (β-Ga 2 O 3 buffer layer) 3. In FIG . 5, Evac indicates the vacuum level, Ec indicates the conduction band bottom energy, and Ev indicates the valence band top energy.
As shown in FIG. 5, since the difference between the conduction band edge energy E c of the 4H—SiC substrate 2 and the conduction band edge energy E c of the Ga 2 O 3 buffer layer 3 is small, electrons move between them. Cheap. Therefore, even if the Ga 2 O 3 buffer layer 3 is provided on the 4H—SiC substrate 2 as in the present embodiment, it hardly affects the electrical characteristics.

以上、本開示の実施形態について説明したが、この本開示はさらに他の形態で実施することもできる。例えば、前述の実施形態では、４Ｈ－ＳｉＣ基板２の第１主面２ａ上に、バッファ層３が形成されているが、バッファ層３は形成されていなくてもよい。
例えば、前述の実施形態では、フィールド絶縁膜９の開口１０は、平面視において、円形状に形成されているが、楕円形状、多角形状等の円形状以外の形状に形成されていてもよい。 Although the embodiments of the present disclosure have been described above, the present disclosure can also be implemented in other forms. For example, although the buffer layer 3 is formed on the first main surface 2a of the 4H—SiC substrate 2 in the above-described embodiment, the buffer layer 3 may not be formed.
For example, in the above-described embodiment, the opening 10 of the field insulating film 9 is formed in a circular shape in plan view, but may be formed in a shape other than a circular shape such as an elliptical shape or a polygonal shape.

また、例えば、前述の実施形態では、アノード電極１１は、ショットキーメタル１２と電極メタル１３との２層構造であるが、１層構造または３層以上の構造であってもよい。ショットキーメタル１２および電極メタル１３の材料は、適宜適切な材料を選択して用いることができる。ショットキーメタル１２および電極メタル１３の厚さは、一例であり、適宜適切な値を選択して用いることができる。また、アノード電極１１の平面形状は、円形状であるが、楕円形状、多角形状等の円形状以外の形状であってもよい。 Further, for example, in the above-described embodiment, the anode electrode 11 has a two-layer structure of the Schottky metal 12 and the electrode metal 13, but it may have a one-layer structure or a structure of three or more layers. Appropriate materials can be appropriately selected and used as materials for the Schottky metal 12 and the electrode metal 13 . The thicknesses of the Schottky metal 12 and the electrode metal 13 are examples, and appropriate values can be selected and used. Moreover, although the planar shape of the anode electrode 11 is circular, it may be an elliptical shape, a polygonal shape, or other shape other than a circular shape.

また、前述の実施形態では、カソード電極５は、オーミックメタル６と第１電極メタル７と第２電極メタル８との３層構造であるが、１層または２層構造若しくは４層以上の構造であってもよい。オーミックメタル６および電極メタル７，８の材料は、適宜適切な材料を選択して用いることができる。オーミックメタル６および電極メタル７，８の厚さは、一例であり、適宜適切な値を選択して用いることができる。 In the above-described embodiment, the cathode electrode 5 has a three-layer structure of the ohmic metal 6, the first electrode metal 7, and the second electrode metal 8, but it may have a one-layer structure, a two-layer structure, or a four-layer structure or more. There may be. As the materials of the ohmic metal 6 and the electrode metals 7 and 8, appropriate materials can be selected and used. The thicknesses of the ohmic metal 6 and the electrode metals 7 and 8 are examples, and appropriate values can be selected and used.

また、前述の実施形態では、バッファ層３は（Ｉｎ０．１Ｇａ０．９）２Ｏ３層から構成されているが、バッファ層３上に形成されるドリフト層４の格子定数と、基板２の格子定数との相違によって生じる歪を緩和することができれば、他の材料層から構成されていてもよい。例えば、バッファ層３は、（Ｉｎ０．１Ｇａ０．９）２Ｏ３層以外の酸化ガリウム系半導体層から構成されていてもよい。 In the above-described embodiment, the buffer layer 3 is composed of the (In 0.1 Ga 0.9 ) 2 O 3 layer. It may be composed of other layers of material as long as they are capable of relieving the strain caused by the difference in the lattice constant of 2. For example, the buffer layer 3 may be composed of a gallium oxide-based semiconductor layer other than the (In 0.1 Ga 0.9 ) 2 O 3 layer.

また、ドリフト層４は、ｎ型の酸化ガリウム系半導体層（例えばｎ型Ｇａ２Ｏ３層）と、ノンドープの酸化ガリウム系半導体層（例えばノンドープＧａ２Ｏ３層）との積層構造を含んでいてもよい。例えば、図６に示される半導体装置１Ａのように、バッファ層３上に形成されたｎ型の酸化ガリウム系半導体層（例えばｎ型Ｇａ２Ｏ３層）からなる第１ドリフト層４１と、第１ドリフト層４１上に形成されたノンドープの酸化ガリウム系半導体層（例えばノンドープＧａ２Ｏ３層）からなる第２ドリフト層４２とからドリフト層４が構成されてもよい。なお、図６において、前述の図２の各部と対応する部分には、図２と同じ符号を付して示す。 The drift layer 4 includes a laminated structure of an n-type gallium oxide semiconductor layer (eg, n-type Ga 2 O 3 layer) and a non-doped gallium oxide semiconductor layer (eg, non-doped Ga 2 O 3 layer). You can For example , like the semiconductor device 1A shown in FIG . The drift layer 4 may be composed of a second drift layer 42 formed on the first drift layer 41 and made of a non-doped gallium oxide-based semiconductor layer (for example, a non-doped Ga 2 O 3 layer). In FIG. 6, the same reference numerals as in FIG. 2 denote the parts corresponding to the parts in FIG. 2 described above.

前述の実施形態では、本発明をショットキーバリアダイオードに適用した場合について説明したが、本発明は、トランジスタ等のショットキーバリアダイオード以外の半導体装置にも適用することができる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。 In the above-described embodiments, the case where the present invention is applied to a Schottky barrier diode has been described, but the present invention can also be applied to semiconductor devices other than Schottky barrier diodes, such as transistors.
Although the embodiments of the present invention have been described in detail, these are merely specific examples used to clarify the technical content of the present invention, and the present invention should be construed as being limited to these specific examples. should not, the scope of the invention is limited only by the appended claims.

１ 半導体装置
２ 基板
３ バッファ層
４ ドリフト層
５ カソード電極
６ オーミックメタル
７ 第１電極メタル
８ 第２電極メタル
９ フィールド絶縁膜
９ａ フィールド絶縁膜における開口の周縁部
１０ 開口
１１ アノード電極
１２ ショットキーメタル
１３ 電極メタル
２１ ショットキーメタルの材料膜
２２ 電極メタルの材料膜 REFERENCE SIGNS LIST 1 semiconductor device 2 substrate 3 buffer layer 4 drift layer 5 cathode electrode 6 ohmic metal 7 first electrode metal 8 second electrode metal 9 field insulating film 9a peripheral portion of opening in field insulating film 10 opening 11 anode electrode 12 Schottky metal 13 Electrode metal 21 Schottky metal material film 22 Electrode metal material film

Claims (16)

第１主面とその反対側の第２主面とを有する４Ｈ－ＳｉＣ基板と、
前記第１主面上に配置されかつ酸化ガリウム系半導体層からなるドリフト層とを含む、半導体装置。 a 4H—SiC substrate having a first principal surface and a second principal surface opposite thereto;
and a drift layer formed on the first main surface and formed of a gallium oxide-based semiconductor layer. 前記第１主面は、六方晶のｃ面に対してオフ角を有さないかまたは５°以下のオフ角を有する、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein said first main surface has no off-angle or has an off-angle of 5[deg.] or less with respect to the hexagonal c-plane. 前記４Ｈ－ＳｉＣ基板の結晶欠陥密度が５０ｃｍ－２以下である、請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein said 4H--SiC substrate has a crystal defect density of 50 cm −2 or less. 前記酸化ガリウム系半導体層が、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる、請求項１～３のいずれか一項に記載の半導体装置。 wherein the gallium oxide-based semiconductor layer comprises an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2<1) layer; 4. The semiconductor device according to claim 1. 前記ドリフト層が、ｎ型不純物がドープされた酸化ガリウム系半導体層からなる、請求項４に記載の半導体装置。 5. The semiconductor device according to claim 4, wherein said drift layer comprises a gallium oxide based semiconductor layer doped with an n-type impurity. 前記ドリフト層が、ｎ型不純物がドープされた酸化ガリウム系半導体層と、ノンドープの酸化ガリウム系半導体層との積層構造を含む、請求項４に記載の半導体装置。 5. The semiconductor device according to claim 4, wherein said drift layer includes a laminated structure of a gallium oxide based semiconductor layer doped with an n-type impurity and a non-doped gallium oxide based semiconductor layer. 前記酸化ガリウム系半導体層がＧａ２Ｏ３である、請求項５または６に記載の半導体装置。 7. The semiconductor device according to claim 5 , wherein said gallium oxide based semiconductor layer is Ga2O3 . 前記ｎ型不純物がシリコンまたはスズである、請求項５～７のいずれか一項に記載の半導体装置。 8. The semiconductor device according to claim 5, wherein said n-type impurity is silicon or tin. 前記ｎ型不純物の濃度が１×１０１４ｃｍ－３以上５×１０１６ｃｍ－３以下である、請求項８に記載の半導体装置。 9. The semiconductor device according to claim 8, wherein the concentration of said n-type impurity is 1×10 14 cm −3 or more and 5×10 16 cm −3 or less. 前記第１主面と前記ドリフト層との間に介在するバッファ層を含む、請求項１～９のいずれか一項に記載の半導体装置。 10. The semiconductor device according to claim 1, further comprising a buffer layer interposed between said first main surface and said drift layer. 前記バッファ層が、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる、請求項１０に記載の半導体装置。 10. The buffer layer comprises an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2<1) layer. The semiconductor device according to . 前記バッファ層がＩｎ０．１Ｇａ０．９Ｏ３層からなる、請求項１１に記載の半導体装置。 12. The semiconductor device according to claim 11 , wherein said buffer layer comprises an In0.1Ga0.9O3 layer. 前記ドリフト層における前記４Ｈ－ＳｉＣ基板とは反対側の表面にショットキー接触する第１電極と、
前記第２主面にオーミック接触する第２電極とを含む、請求項１～１２のいずれか一項に記載の半導体装置。 a first electrode in Schottky contact with the surface of the drift layer opposite to the 4H—SiC substrate;
13. The semiconductor device according to claim 1, further comprising a second electrode in ohmic contact with said second main surface. 第１主面とその反対側の第２主面とを有する４Ｈ－ＳｉＣ基板の前記第１主面上にバッファ層を形成する工程と、
前記バッファ層の表面に、酸化ガリウム系半導体層からなるドリフト層を形成する工程とを含む、半導体装置の製造方法。 forming a buffer layer on the first main surface of a 4H—SiC substrate having a first main surface and a second main surface opposite thereto;
and forming a drift layer made of a gallium oxide-based semiconductor layer on the surface of the buffer layer. 前記ドリフト層の表面にショットキー接触する第１電極を形成する工程と、
前記第２主面上に、前記第２主面にオーミック接触する第２電極を形成する工程とをさらに含む、請求項１４に記載の半導体装置の製造方法。 forming a first electrode in Schottky contact with the surface of the drift layer;
15. The method of manufacturing a semiconductor device according to claim 14, further comprising forming a second electrode on said second main surface to make ohmic contact with said second main surface. 前記酸化ガリウム系半導体層が、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる、請求項１４または１５に記載の半導体装置の製造方法。 wherein the gallium oxide-based semiconductor layer comprises an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2<1) layer; 16. The method of manufacturing a semiconductor device according to claim 14 or 15.
JP2021094638A 2021-06-04 2021-06-04 Semiconductor device and manufacturing method thereof Pending JP2022186426A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021094638A JP2022186426A (en) 2021-06-04 2021-06-04 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021094638A JP2022186426A (en) 2021-06-04 2021-06-04 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2022186426A true JP2022186426A (en) 2022-12-15

Family

ID=84442187

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021094638A Pending JP2022186426A (en) 2021-06-04 2021-06-04 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2022186426A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118039706A (en) * 2024-04-12 2024-05-14 中国科学院宁波材料技术与工程研究所 Alpha-Ga2O3Schottky diode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118039706A (en) * 2024-04-12 2024-05-14 中国科学院宁波材料技术与工程研究所 Alpha-Ga2O3Schottky diode

Similar Documents

Publication Publication Date Title
EP2534684B1 (en) Methods of forming contact structures including alternating metal and silicon layers and related devices
TWI538199B (en) Iii-n device structures and methods
US8525274B2 (en) Semiconductor device and method of manufacturing the same
WO2014045550A1 (en) Silicon carbide semiconductor device having junction barrier schottky diode
JP2006191118A (en) Gallium nitride semiconductor element
JP2007242853A (en) Semiconductor substrate and semiconductor device using it
TWI641133B (en) Semiconductor cell
US10074721B2 (en) Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface
US20230361207A1 (en) High electron mobility transistor and method for fabricating the same
US11894441B2 (en) High electron mobility transistor and method for fabricating the same
TWI569439B (en) Semiconductor cell
JP6658171B2 (en) Method for manufacturing semiconductor device
US20230096863A1 (en) Semiconductor device, semiconductor package comprising same, and method for producing semiconductor device
JP2022186426A (en) Semiconductor device and manufacturing method thereof
US20230378314A1 (en) High electron mobility transistor and method for fabricating the same
EP4213216A1 (en) High electron mobility transistor and methods for fabricating the same
TWI662700B (en) Semiconductor cell
JP2009004566A (en) Semiconductor device and method of manufacturing semiconductor device
JP2023091426A (en) Semiconductor device and method for manufacturing the same
EP4266350A1 (en) Method for manufacturing semiconductor element, semiconductor element, and semiconductor device
KR102591151B1 (en) Method of manufacturing a non emitting iii-nitride semiconductor device
KR102591150B1 (en) Method of manufacturing a non emitting iii-nitride semiconductor device
KR102591149B1 (en) Method of manufacturing a non emitting iii-nitride semiconductor stacked structure
US20240186382A1 (en) Nitride semiconductor device and manufacturing method thereof
US20240234539A9 (en) High electron mobility transistor and method for fabricating the same