JP5140594B2 - Ｎｉｃａｍ処理方法 - Google Patents

Description

本発明はステレオ音声エンコーダに関し、より具体的には、ＮＩＣＡＭプロセッサ及びＮＩＣＡＭ処理を実行する方法に関する。

ＮＩＣＡＭ（Near-Instantaneously Companded Audio Multiplex）符号化は、他のＴＶ音声システムと比較して、音質を向上させ、多重チャンネルのデジタル音声又はデータを提供する。これは一般に、デジタル多重音声伝送にＰＡＬ及びＳＥＣＡＭテレビシステムを利用する国々で使用されている。図１は、従来技術に係るコンポジットビデオ・２チャンネルオーディオ・システム１０を概略的に示すブロック図である。このシステム１０は、アナログフィルタ１２、２チャンネル・アナログ-デジタル変換器（ＡＤＣ）１４、デジタル音声ＮＩＣＡＭエンコーダ１６、アナログＱＰＳＫ送信器１８、及びＲＦ変調器２０を有している。アナログフィルタ１２は、２つの音声入力２２及び２４をフィルタリングし、フィルタリングされた信号を、それぞれ、出力２６及び２８に出力する。アナログフィルタ１２の出力２６及び２８は、２チャンネルＡＤＣ１４の入力となる。ＡＤＣ１４は３４で、３２ｋＨｚの整数倍である第１のクロック（ＣＬＫ１）を受信し、ＡＤＣ入力２６及び２８上の信号を、それぞれ、ＡＤＣ出力３０及び３２上の対応するデジタル信号へと変換する。例示されているように、２チャンネルＡＤＣ１４の出力は１４ビットの分解能を有している。デジタル音声エンコーダ１６は３８で第２のクロック（ＣＬＫ２）を受信し、エンコーダ入力３０及び３２上の信号をＮＩＣＡＭ規格に従って、エンコーダ出力３６上のデジタル的に符号化された信号へと処理する。続いて、エンコーダ出力３６はアナログＱＰＳＫ送信器１８へと入力される。ＱＰＳＫは４相位相変調を意味している。アナログＱＰＳＫ送信器１８は４２で第３のクロック（ＣＬＫ３）を受信し、入力３６で受信した信号をＱＰＳＫ変調して出力４０上に出力する。そして、出力４０上のこのＱＰＳＫ変調信号はＲＦ変調器２０によって、信号線４４上のコンポジットビデオと結合される。そして、ＲＦ変調器は結合されたＱＰＳＫ変調信号及びコンポジットビデオをＲＦ変調し、ＲＦ変調器出力４６上に出力する。

さらに、図１のシステムに関連して、２つの入力はアナログドメイン又はデジタルドメインの何れかで予め強調（プリエンファシス）されることができる。２つの入力信号は、ＡＤＣ１４によって、３２ｋＨｚの標本化速度（ＣＬＫ１、又はＣＬＫ１の整数分の１）で１４ビットの分解能にデジタル化される。標本群は、Ａチャンネル及びＢチャンネル用の、１ｍｓの期間に等価な、３２個の１４ビットデータから成るブロック群にグループ分けされる。デジタル音声エンコーダ１６において、各ブロックの標本群は同一の倍率を用いて１０ビットに圧縮される。そして、誤り検出及び倍率情報伝達のために、各１０ビット標本に１つのパリティビットが付加される。そして、Ａチャンネル及びＢチャンネルのデータは多重化され、ビット群はＮＩＣＡＭ規格に記述されたインターリービングパターンに従ってインターリーブされ、それにより７０４ビットから成るブロックが形成される。そして、７０４ビットから成るブロックの先頭に８ビットのフレーム・アライメント・ワード、５ビットの制御情報、及び１１ビットの付加データが付与され、それにより７２８ビットから成るフレームが形成される。各フレームは、例えば信号線３６上で、ミリ秒ごとに次々と送信される。全体のビットレートは７２８ｋビット／秒であり、クロック３８（ＣＬＫ２）に一致する。そして、ビットストリームはＱＰＳＫ送信器１８によって、（フレーム・アライメント・ワードに属するビット群を除いて）スクランブルを掛けられ、３６４ｋＨｚ（シンボルレート）で標本化された１ビットの同相データのストリームと、直交データのストリームという２つのストリームに変換され、差動符号化され、且つ、クロック４２（ＣＬＫ３）を用いてＴＶシステムＩの６．５５２ＭＨｚ、又はＴＶシステムＢ、Ｇ、Ｈ及びＬの５．８５ＭＨｚの副搬送波上にＱＰＳＫ変調される。そして、ＱＰＳＫ変調された音声信号４０は、ＲＦ変調器２０を用いてコンポジットビデオと結合され且つＲＦ変調される。ＲＦ変調器はＶＨＦ及び／又はＵＨＦチャンネル上にＲＦ信号４６を生成する。

ＮＩＣＡＭ符号化システムの従来の実現法は、複数のクロックと、同調を必要とし且つ集積化されるときに容易に移動できないアナログブロックとを必要とするために、音声／映像チップ又は単一チップエンコーダへの集積化の観点であまりコスト効率が良くない。さらに、ＮＩＣＡＭ符号化システムの従来の実現法は、メモリ要求とビットインターリービング処理の複雑さとのために、あまりコスト効率が良くない。

ＮＩＣＡＭアルゴリズムを実装することに関連して、メモリ要求が指示することは、Ａチャンネル及びＢチャンネルの３２個の入力標本の全てが得られたときにしか、圧縮処理及び修正ビット群の計算が実行されることができないということである。従って、このアルゴリズムは、ＮＩＣＡＭ符号化を実行する前にチャンネルＡ及びＢの各々の３２標本が収集されなければならないことを要求する。また、ＮＩＣＡＭ符号化された７２８ビットの出力ストリームは、ミリ秒ごとに途切れることなく連続して生成されなければならない。従来の実装法においては、これらの要求を満たすために追加のメモリ及び回路が使用されている。さらに、インターリービング処理は複雑である。ＮＩＣＡＭ規格に準拠したインターリービング処理は、列ごとに一度に４つの圧縮ワードずつ書き込まれ、行ごとに一度に１ビットずつ読み出される（４４×１６）マトリクス構造に基づくものである。また、スクランブル装置の従来の実装法は、追加の処理用ハードウェアを必要とする。結果として、特にＮＩＣＡＭアルゴリズムであるＮＩＣＡＭエンコーダのデジタル機能は、デジタル信号プロセッサ（ＤＳＰ）及びフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）を用いて実装されている。さらに、プリエンファシス（アナログドメインで実装されない場合）、圧縮、及び倍率符号化はＤＳＰに実装され、その一方で、ＮＩＣＡＭビットインターリービング、スクランブル、及び差動符号化はＦＰＧＡによって実行されている。このようなＤＳＰ及びＦＰＧＡチップは大量生産されたとしてもコストが掛かる。

ＮＩＣＡＭエンコーダは一般的にテレビ局で使用されており、典型的に、非常に高価なラックマウント型ユニットを含んでいる。その他の用途では、あまりコストが掛からない種類も存在しているかもしれないが、そのような他の用途も、やはり、多数の個別部品を備えたプリント回路基板を必要とする。結果として、コスト及び複雑さの点で、ＮＩＣＡＭエンコーダは主として、家庭用機器ではなく放送用機器にて使用されている。

従って、上述の技術的な問題を解決する、改善された方法及び装置が望まれる。

本発明は、上述の技術的な問題を解決するＮＩＣＡＭプロセッサ及びＮＩＣＡＭ処理を実行する方法を提供することを目的とする。

一実施形態に従ったＮＩＣＡＭプロセッサは、Ａチャンネル及びＢチャンネルの入力データを受信し、且つ現フレームのＡチャンネル及びＢチャンネルの入力データを一時的に格納する第１のメモリであり、現フレームのＡチャンネル及びＢチャンネルの入力データは当該第１のメモリに第１のクロック速度で格納される、第１のメモリ；先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式以外の形式で一時的に格納する第２のメモリ、先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式にインターリーブするようにして、第２のクロック速度で第２のメモリから読み出す読出手段であり、第２のメモリからのこの読み出しによってインターリーブされた先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータは、出力ビットストリームのペイロード部分を有する、読出手段；出力ビットストリームの第１部分を作り出し、且つ第１部分をペイロード部分と多重化するビットストリーム生成器であり、出力ビットストリームを出力するための出力を更に有するビットストリーム生成器；及び現フレームのＡチャンネル及びＢチャンネルの入力データを圧縮し、且つ圧縮された現フレームのＡチャンネル及びＢチャンネルの入力データを、第３のクロック速度で、且つ上記インターリーブ形式以外の上記形式で、第２のメモリに格納する圧縮格納手段であり、現フレーム内の、第１のメモリへの格納と第２のメモリからの読み出しとに続く期間中に動作する圧縮格納手段を有する。

一実施形態に従ったＮＩＣＡＭ処理方法は、現フレームのＡチャンネル及びＢチャンネルの入力データを受信し、第１のクロック速度で第１のメモリに一時的に格納する受信格納段階；先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式にインターリーブするようにして、第２のクロック速度で第２のメモリから読み出す読出段階であり、先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータは、先行フレーム中に、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式以外の形式で第２のメモリに一時的に格納されている、読出段階；及び現フレームのＡチャンネル及びＢチャンネルの入力データを圧縮し、且つ圧縮された現フレームのＡチャンネル及びＢチャンネルの入力データを、上記インターリーブ形式以外の上記形式で、第２のメモリに格納する圧縮格納段階であり、現フレーム内の、第１のメモリへの格納と第２のメモリからの読み出しとの双方に続いて発生する期間中に、第３のクロック速度で行われる圧縮格納段階を有する。

本発明は添付の図面によって限定されるものではなく、例として説明されるものである。図面において、似通った参照符号は同様の要素を指し示している。

相異なる図で使用されている同一の参照符号は、同様あるいは相等しい品目を指し示すものである。当業者に認識されるように、図の中の要素は単純化及び明瞭化のために例示されたものであり、必ずしも縮尺通りに描かれてはいない。例えば、図の中の一部の要素の寸法は、本発明の実施形態の理解を高める助けとなるよう、その他の要素に対して誇張されている場合がある。

図２は、（Ｉ）インターリービング前の７２８ビットフレームの要素構造と、（ＩＩ）インターリービング後の７２８ビットフレームのビット群のビットストリームを示している。図２（Ｉ）を参照するに、ビットインターリービング処理を実行する前のビットストリーム１１の要素群は、８ビットのフレーム・アライメント・ワード（ＦＡＷ）１３、５ビットの制御情報１５、１１ビットの付加データ１７、及び全体として参照符号１９によって指し示された６４個の１１ビットのＡ及びＢ処理ワードを含んでいる。この７２８ビットのフレームはまた、ビット群とワード群との関係、並びにビットの番号付けを示している。すなわち、ビット１はＦＡＷ１３の最初のビットであり、ビット７２８はワードＢ３２の最後のビットである。

さらに、図２（Ｉ）のフレーム構造全体において、８ビットのＦＡＷ１３、５個の制御ビット１５、及び１１個の付加データビット１７はペイロード１９に付与されており、それにより、参照符号１１によって指し示される７２８ビットのフレームを形成している。例示されているように、ＦＡＷ１３は０１００１１１０であり、最も左側のビット（すなわち、ビット１）が最初に伝送される。制御情報１５に関し、これはフレームフラグビットＣ_０、３つのアプリケーション制御ビット（Ｃ_１、Ｃ_２及びＣ_３）、及びリザーブ音声切替フラグＣ_４で構成されている。フレームフラグビットＣ_０は、８個の連続するフレームに対して１に設定され、次の８個のフレームに対して０に設定され、それにより１６フレームのシーケンスを定義する。この１６フレームのシーケンスは、チャンネル内で搬送されている情報の種類の変化を同期化するために使用される。アプリケーション制御ビットは、ペイロード１９の７０４ビット音声／データの所望のコンテンツに従って設定される。リザーブ音声切替フラグＣ_４に関し、これは、アナログ信号がデジタル信号と同一のプログラムを搬送していない場合には０に設定され、その他の場合には１に設定される。１１個の付加データビット１７は、将来的な使用のために留保され、故に、１１個の付加データビットは任意に０に設定されることができる。

図２（ＩＩ）は、ビットインターリービング処理の後にフレーム１１のビット群がビットレベルでどのように再配置されるかを示している。具体的には、インターリービングは、多重ビットエラーの影響を最小化するために、図２（Ｉ）の構造のうちの圧縮された標本群に適用される。これら圧縮標本群は、図２（ＩＩ）内の参照符号１９によって指し示されている規定の（４４×１６）マトリクス構造に従って再配置される。ＮＩＣＡＭ規格により、（４４×１６）マトリクスは、列ごとに一度に４つの圧縮ワードずつ書き込まれ、行ごとに一度に１ビットずつ読み出される。マトリクスの各列の４４ビットは参照符号２１によって指し示されており、マトリクスの各行の１６ビットは参照符号２３によって指し示されている。各フレームのビット群は、図２（ＩＩ）に示された順序で伝送される。図２（ＩＩ）（すなわち、インターリービング後）において、ビットの番号付けは図２（Ｉ）（すなわち、インターリービング前）に使用されたのと同一の番号付けにされている。また、図２（ＩＩ）のビットストリーム１１は、図１のデジタル音声エンコーダ１６の出力３６を表している。なお、ＮＩＣＡＭ規格に準拠した差動符号化を実行するのに先立って、図２（ＩＩ）のビットストリームのビット群はビット対（すなわち、双ビット）にグループ化される必要がある。一実施形態において、ＮＩＣＡＭプロセッサはこのようなビット対を直接的に作り出す。

図３は、この開示に係る一実施形態に従った、ＮＩＣＡＭエンコーダを有するコンポジットビデオ・２（デュアル）チャンネルシステム５０を概略的に示すブロック図である。コンポジットビデオ・２（デュアル）チャンネルシステム５０は、第１のアナログフィルタ５２、ＮＩＣＡＭエンコーダ５４、第２のアナログフィルタ５６、及びアナログＲＦ変調器５８を含んでいる。アナログフィルタ５２は、２つの入力６０及び６２をフィルタリングし、フィルタリングされた信号を、それぞれ、出力６４及び６６に出力する。このデュアル入力は、独立したチャンネル（すなわち、（Ａ）及び（Ｂ））、又はステレオペアの左音声信号及び右音声信号を有し得る。一実施形態において、アナログフィルタ５２はアナログのエイリアシング防止フィルタを有する。

アナログフィルタ５２の出力６４及び６６は、ＮＩＣＡＭエンコーダ５４の入力となる。ＮＩＣＡＭエンコーダ５４は６８で単一のクロック（ＣＬＫ）を受信し、入力６４及び６６上の信号を、出力７０上の対応するＱＰＳＫ変調された信号（ＱＰＳＫ変調信号）へと変換する。一実施形態において、参照符号６８にあるクロックは水晶発振器を有する。ＮＩＣＡＭエンコーダ５４はまた、後述されるように、信号線７２上にクロック出力を供給する。例示されているように、ＮＩＣＡＭエンコーダ５４の出力７０は第２のアナログフィルタ５６の入力となる。フィルタ５６はフィルタリングされたＱＰＳＫ変調信号を、６．５５２ＭＨｚ又は５．８５ＭＨｚの搬送波を用いて出力信号線７４上に供給する。一実施形態において、フィルタ５６はアナログの再構成フィルタを有する。そして、出力７４上のフィルタリングされたＱＰＳＫ変調信号はＲＦ変調器５８によって、信号線７６上のコンポジットビデオと結合される。そして、ＲＦ変調器５８は結合されたＱＰＳＫ変調信号及びコンポジットビデオをＲＦ変調し、ＲＦ信号（ＶＨＦ／ＵＨＦ）としてＲＦ変調器出力７８上に出力する。ＲＦ変調器５８は更に、信号線７２上でクロック入力を受信する。

図４は、この開示に係る一実施形態に従った図３のＮＩＣＡＭエンコーダをより詳細に示すブロック図である。ＮＩＣＡＭエンコーダ５４は、フロントエンド入力部８０、ＮＩＣＡＭプロセッサ８２、及びフロントエンド出力部８４を含んでいる。上述のように、ＮＩＣＡＭエンコーダ５４は入力６４及び６６を含んでおり、単一のクロック（ＣＬＫ）を６８で受信する。一実施形態において、信号線７２上のクロック出力は、例えば好適な整数分周器を用いて、信号線６８上のクロック入力（ＣＬＫ）から得られる。ＮＩＣＡＭエンコーダ５４は、入力６４及び６６上の信号を出力７０上の対応するＱＰＳＫ変調信号へと変換する。一実施形態において、ＮＩＣＡＭエンコーダ５４のフロントエンドはフロントエンド入力部８０及びフロントエンド出力部８４を有している。

入力６４及び６６上のデータ信号に応答して、またクロック入力６８に応答して、フロントエンド入力部８０はＮＩＣＡＭ規格に従って３２ｋＨｚで入力を処理し、出力線８６及び８８上に１４ビットデータを作り出す。プリエンファシスがアナログドメイン又はフロントエンド入力部８０で実行される。一実施形態において、アナログフィルタのデジタルドメインへのマッピングは標本化周波数に関する制約に起因して正確ではないが、プリエンファシスフィルタリングはＮＩＣＡＭプロセッサ８２によって実行されてもよい。

一実施形態において、フロントエンド入力部８０の出力８６及び８８はＮＩＣＡＭプロセッサ８２のそれぞれの入力に相当する。入力８６及び８８上の信号に応答して、またクロック入力６８及び信号線９４上のプロセッサストローブに応答して、ＮＩＣＡＭプロセッサはこれら入力を、それぞれ、出力線９０及び９２上の同相（in-phase；Ｉ）単一ビットデータストリーム信号及び直交（quadrature；Ｑ）単一ビットデータストリーム信号へと処理する。言い換えると、ＮＩＣＡＭプロセッサ８２は、フロントエンド入力部８０によって３２ｋＨｚで生成された標本群を受け入れる。そして、ＮＩＣＡＭプロセッサ８２は入力８６及び８８上でそれぞれデジタル圧縮を実行し、ＮＩＣＡＭ規格に準拠して３６４ｋＨｚで標本化された、スクランブルを掛けられ且つ差動符号化された同相（Ｉ）データ及び直交（Ｑ）データをそれぞれ出力９０及び９２上に作り出す。代替的な一実施形態においては、信号線９０及び９２上のＩデータ及びＱデータは、好適な回路実装を用いて、単一の信号線（図示せず）上に７２８ｋＨｚで供給されてもよい。

先に指し示されたように、ＮＩＣＡＭ規格に従った様々な態様のＮＩＣＡＭ処理が技術的に知られているが、ここでは簡単に説明するだけとする。しかしながら、ＮＩＣＡＭプロセッサ８２に関しては、この開示に係る実施形態を以下にて一層十分に説明する。

なおも図４を参照するに、ＮＩＣＡＭプロセッサ８２の出力９０及び９２はフロントエンド出力部８４のそれぞれの入力に相当する。入力９０及び９２上の同相（Ｉ）及び直交（Ｑ）単一ビットデータストリーム（すなわち、ビット対）に応答して、またクロック入力６８に応答して、フロントエンド出力部８４は入力を、出力７０上の対応するＱＰＳＫ変調信号へと処理する。出力７０上のＱＰＳＫ変調信号は、ＮＩＣＡＭ規格を満たす信号を有する。さらに、ここで説明されるように、フロントエンド出力部８４は信号線９４上にプロセッサストローブを生成する。一実施形態において、フロントエンド入力部８０及びフロントエンド出力部８４は、２００５年４月２９日に出願された同時継続中の米国特許出願第１１／１１７８２０号（Zoso等、「FRONT-END METHOD FOR NICAM ENCODING」）及び第１１／１１８２１１号（Zoso等、「NICAM ENCODER WITH A FRONT END」）にて開示されているようなフロントエンド入力・出力部を有する。なお、これらの文献は参照することによりここに組み込まれる。説明の簡略化のため、フロントエンド入力部８０及びフロントエンド出力部８４の更なる詳細はここでは説明しないこととする。他の一実施形態においては、信号線９４上のプロセッサストローブは、如何なる好適な制御ロジック又は回路実装によって提供されてもよい。

再びＮＩＣＡＭプロセッサ８２を参照するに、このプロセッサは、入力部８０によって供給された、３２ｋＨｚで標本化された１４ビットのＡデータ及びＢデータ（それぞれ、信号線８６及び８８上）を処理し、ＮＩＣＡＭ規格に準拠して３６４ｋＨｚで標本化された同相データ及び直交データ（それぞれ、信号線９０及び９２上）を作り出す。具体的には、この開示に係る一実施形態に従って、ＮＩＣＡＭプロセッサ８２は、データ収集、倍率係数の計算、１４ビット入力データの１０ビット分解能への圧縮、パリティビットの計算、倍率係数を用いてパリティビットを符号化すること、ビットインターリービング、７２８ビットのビットストリームの生成、３２サイクルのシステムクロックで実行されるフレームの全データのスクランブル、ビットストリームの２つの１ビット同相データ及び直交データのストリームへの変換、及び差動符号化、の組み合わせを実行する。プロセッサ８２は、フロントエンド出力部８４からの信号線９４上のストローブの発生ごとに、それに応答して出力信号線９０及び９２上にビット対を出力する。一実施形態において、ストローブ９４は、約３６４ｋＨｚ程度の周波数で発生し、フロントエンド出力部８４内、あるいはその他どこかに含まれる好適な制御ロジックによって生成されることができる。一実施形態において、Ａチャンネル及びＢチャンネルの圧縮データにスクランブルをかけることは、ストローブ９４の発生ごとに実行される。

図５は、この開示に係る一実施形態に従った図４のＮＩＣＡＭプロセッサ８２をより詳細に示すブロック図である。プロセッサ８２は、１）それぞれデータ収集及び倍率係数の計算のためのブロック１００及び１０２、２）圧縮、パリティビット計算、倍率係数を用いてパリティビットを符号化すること、及びスクランブルのためのブロック１０４、３）ビットインターリービングのためのブロック１０５、並びに４）ビットストリーム生成のためのブロック１１４を含む幾つかの主要なブロックを有している。

より具体的には、入力信号線８６上の（３２ｋＨｚで標本化された）１４ビットのＡチャンネル及びＢチャンネルデータは、２８ビットワードにまとめられ、３２×２８入力用ＲＡＭ１００に格納される。ＲＡＭ１００に格納された１４ビットのＡチャンネル及びＢチャンネルデータは、ここで説明されるように、出力データバス１２２を介してブロック１０４に与えられる。一実施形態において、入力用ＲＡＭのデータフォーマットは、図８に参照符号２５２で示されているようなフォーマットを有する。図８に示されているように、ＲＡＭデータフォーマット２５２の３２ビット容量は参照符号２６０によって指し示されており、２８ビット容量は参照符号２６２によって指し示されている。

一実施形態において、ＮＩＣＡＭプロセッサ８２はまた、プリエンファシスフィルタ（図示せず）を含むことができる。すなわち、Ａチャンネル及びＢチャンネルのデータは、２８ビットワードに結合されて入力用ＲＡＭ１００に格納される前にプリエンファシスフィルタによってフィルタリングされることができる。プリエンファシスフィルタリングは、ＮＩＣＡＭ規格の要求に従ってプリエンファシスフィルタリングを実行する如何なる好適な回路又は実装を用いて実現されてもよい。

再び図５を参照するに、ＮＩＣＡＭプロセッサ８２はまた、倍率係数ブロック１０２を含んでいる。倍率係数ブロック１０２は入力１２０上のデータを受信し、Ａチャンネル及びＢチャンネルの倍率係数出力Ｒ_Ａ及びＲ_Ｂをそれぞれ信号線１２４及び１２６上に供給する。具体的には、データ標本の収集と同時に、倍率係数ブロック１０２内で最大絶対値の計算が実行される。すなわち、フレームの先頭で、Ａチャンネル及びＢチャンネルの最初のデータ標本の絶対値がブロック１０２内の２つのレジスタ（図示せず）に格納される。Ａチャンネル及びＢチャンネルの２番目の標本の大きさがレジスタのコンテンツと比較され、後の標本が大きい場合、レジスタのコンテンツがそれで置き換えられる。この処理はＡチャンネル及びＢチャンネルの３２個全ての入力標本に対して繰り返される。Ａチャンネル及びＢチャンネルの最後の入力標本がＲＡＭ１００に格納されると、２つのレジスタにて最大値が得られる。そして、倍率係数ブロック１０２は、例えば２つのレジスタ内に格納された最大値を多数の閾値と比較することによって、倍率係数を決定する。一実施形態において、上記の多数の閾値は７個の閾値を有し、Ａチャンネル及びＢチャンネルの倍率係数Ｒ_Ａ及びＲ_Ｂはそれぞれ信号線１２４及び１２６上で３ビットを有する。

ブロック１０４は、図７を参照してここで更に説明されるように、圧縮、パリティビット計算、及び倍率係数を用いてパリティビットを符号化することのために、信号線１２２上の入力データと、信号線１２４及び１２６上のそれぞれＡチャンネル及びＢチャンネルの倍率係数Ｒ_Ａ及びＲ_Ｂとに応答する。ブロック１０４は２２ビットの圧縮データを出力信号バス１３０上に提供するとともに、書き込みイネーブル信号を参照符号１２８及び１３２によってそれぞれ指し示されるＷＲＩＴＥ＿ＥＮ（１）及びＷＲＩＴＥ＿ＥＮ（０）上に提供する。他の一実施形態においては、書き込みイネーブル信号は如何なる好適な制御ロジック又は回路実装によって提供されてもよい。一実施形態においてスクランブルはブロック１０４で実行されるが、ここで更に説明されるように、（Ｎ×２２のＲＯＭ１８３によって）ブロック１０４の外部であるがブロック１０４に結合されたところで、あるいは（Ｍ×２のＲＯＭ１３８によって）図５のブロック１１４内で、実行されることも可能である。一実施形態において、スクランブルはルックアップテーブルを用いて達成され、そのとき、スクランブルは全てのフレームの先頭で再初期化される。ルックアップテーブルを実装することは、例えばＮＩＣＡＭ規格に記載されているような従来のハードウェアスクランブラよりコスト効率に優れる。何故なら、ルックアップテーブルが必要とする処理用ハードウェアは一層少なく、ルックアップテーブルのアドレスは例えばアドレス生成器１６０によって容易に利用できるからである。言い換えると、ルックアップテーブル用のアドレス生成は、アドレスを生成するためのカウンタを実装することを特に必要とせずに得ることができる。ビットストリーム生成器１１４は、図２（ＩＩ）に示された処理されたＡチャンネル及びＢチャンネルのデータから成るビットストリーム１１に、ＦＡＷ１３、制御情報１５及び付加データ１７を付与する。ここで説明されるように、ＮＩＣＡＭプロセッサ８２は、ＮＩＣＡＭアルゴリズムを実装するためのメモリが限られた量又は最小限の量でありながら非常に効率的に動作する。故に、ＮＩＣＡＭプロセッサ８２は単一チップへの集積化に一層と適したものにされる。

一実施形態において、プロセッサ８２は、入力データ用の１つの３２×２８ＲＡＭ（１００）と、ブロック１０５内の圧縮データ用の２つの１６×２２ＲＡＭ（１０６及び１０８）とを含んでいる。プロセッサ８２のブロック１０５は、（ｉ）変更されたパリティビットを伴う圧縮データを圧縮データ用ＲＡＭ１０６及び１０８内に特定の順序で格納すること、及び（ｉｉ）ＲＡＭへのアクセス当たり２つのビット（すなわちビット対）を抽出するビットエクストラクタ１１０及び１１２を用いて、それぞれＲＡＭ１０６及び１０８から多数回にわたって読み出すことによって、複雑なインターリービング処理を実行する。ＲＡＭ１０６及び１０８は、それぞれ、２２ビットの信号バス１３４及び１３６を介してビットエクストラクタ１１０及び１１２に結合されている。また、ビットストリーム生成器１１４は、図９に関連して更に説明されるように、信号線１１１及び１１３上の抽出された圧縮インターリーブドデータビットに応答して、それぞれ、信号線９０及び９２上にＩデータ及びＱデータを生成する。他の一実施形態においては、ビットストリーム生成器１１４は、抽出された圧縮インターリーブドデータビットから単一のビットストリームを生成するように構成されていてもよく、そのとき、圧縮インターリーブドデータビットは圧縮データメモリから単一ビットストリームの形態で抽出される。

また、図５のアドレス生成器１６０は何らかの好適なアドレス生成器を有している。さらに、アドレス生成器１６０は、この開示に係るＮＩＣＡＭ符号化及びＮＩＣＡＭエンコーダの実施形態を実行するために、必要に応じて、ＮＩＣＡＭプロセッサ８２の様々な要素にアドレスを提供するように構成されている。

図６は、入力標本群とビット対（ここでは、“双ビット”とも呼ばれる）との間のタイミング関係と、ここで更に説明されるように、圧縮標本を作り出すように入力メモリデータを処理するタイミングとを例示している。タイミング表示１４０において、また入力標本のタイミングに関し、Ａチャンネル入力及びＢチャンネル入力の各々にはフレーム当たり３２個の標本が存在している。タイミング表示１４０は、フレーム１４２、１４４、及び更なるフレーム（参照符号１４５で指し示された“・・・”によって示されている）を含んでいる。１つのフレームは３２ｋＨｚの３２個の入力標本に等しく、これは３６４ｋＨｚの３６４個の双ビットに等価である。期間１４６は、フレーム１４２の最後に収集された入力標本データと、次のフレーム１４４の最初に収集された入力標本データとの間の期間を表している。標本３１の期間１４６の拡大図１４８には、およそ１１．３７５個の双ビットが含まれている。さらに、拡大図１４８において、出力双ビット３５３は標本３１の先頭に正確には揃っていない。言い換えると、フレーム内の如何なる所与の出力双ビットも、入力標本のタイミングとは異なるタイミングで発生し得る。すなわち、出力双ビットは入力標本の発生と正確に一致しないことがあり得る。また、期間１５０はフレーム１４２における最後の出力双ビットと次のフレーム１４４の最初の出力双ビットとの間の期間を表している。双ビット３６３の期間１５０の拡大図１５２には、入力用ＲＡＭデータ（すなわち、ＲＡＭ１００内の標本化されたＡチャンネル及びＢチャンネルの入力データ）のＮＩＣＡＭ処理と圧縮データ用ＲＡＭ（１０６及び１０８）への格納とが達成され得る部分期間１５４が含まれている。部分期間１５４は、期間１５０の端部を除いて、全体期間１５０の如何なる部分又は部分群をも有し得る。一実施形態において、最上レベルのシステムクロックは２４ＭＨｚのクロックを有し、期間１５０はおよそ６５．９３サイクルの２４ＭＨｚクロックを有する。また、２４ＭＨｚクロックの場合、２チャンネルのデータが並行して処理されると仮定すると、期間１５４は３２サイクルの２４ＭＨｚクロックを含むことになる。上記は、次のフレーム１４４の期間１５６内など、後続のフレーム群に対して繰り返される。期間１５６はフレーム１４４の最後に収集された入力標本データと、その次のフレーム（図示せず）の最初に収集された入力標本データとの間の期間を表している。

プロセッサ８２はデータを収集しながら、３６４ｋＨｚの速度でビット対を連続的に、すなわち、途切れることなく出力しなければならない。タイミング図１４０の参照符号１４８によって指し示されている部分は、フレーム１４２の最後の部分のビット対群のタイミングを示している。また、この開示に係る実施形態に従って、収集されたデータのＮＩＣＡＭ処理は期間１５０中に実行される。期間１５０は、（ｉ）現フレームの全ての入力データが収集されており、（ｉｉ）同時に、先行フレームから圧縮データ用メモリ（１０６及び１０８）に格納された全ての圧縮データが出力されている点で非常に重要なものである。このことは、現フレームの収集データ（すなわち、入力Ａチャンネルデータ及びＢチャンネルデータ）が（ＮＩＣＡＭ規格に従って）処理されることができ、且つ結果が圧縮データ用メモリ（ＲＡＭ１０６及び１０８）に直接的に格納されることができることを意味する。結果として、更なるメモリは必要とされない。プロセッサ８２はまた、最後のビット対が圧縮データ用メモリから出力された後、且つ新たな入力標本が収集される前に全ての入力データを処理するのに十分なように、高速でなければならない。

一実施形態において、各Ａチャンネル標本及びＢチャンネル標本の圧縮は、パリティビットの計算、及び倍率係数を用いてパリティビットを符号化することとともに、図７に示される回路によって実行される。圧縮標本のフォーマットも参照符号２１１によって指し示されているように例示されている。具体的には、フォーマット２１１は２２ビットを有しており、ＭＳＢからＬＳＢまで図示されている。（参照符号２１３によって指し示された）変更されたパリティビットＰ_Ａの後に、（参照符号２１５によって指し示された）符号ビットＡ_９が続き、更にその後にＡ_８−Ａ_０に相当する圧縮されたＡデータの残りが続いている。Ａ_０に続いているのは（参照符号２１７によって指し示された）変更されたパリティビットＰ_Ｂであり、その後に（参照符号２１９によって指し示された）符号ビットＢ_９が続いている。そして、Ｂ_８−Ｂ_０に相当する圧縮されたＢデータの残りが符号ビットＢ_９に続いている。変更されたパリティビットＰ_Ａは圧縮標本のフォーマット２１１のＭＳＢに相当し、ＢデータビットＢ_０はＬＳＢに相当する。各標本は、例示されたフォーマット２１１又は別の好適フォーマットを用いて、システムクロックの１サイクルで、入力用ＲＡＭから読み出され、処理され、圧縮データ用ＲＡＭに書き込まれる。この開示に係る一実施形態によれば、入力用ＲＡＭ１００の全体を処理するには、各フレームの末端の期間１５０中に３２サイクルのシステムクロックを要する。上述のように、図６は入力標本群と双ビット群との間のタイミング関係、及び圧縮標本群を作り出すために入力用ＲＡＭデータがいつ処理されるかを示している。

一実施形態において、図７のブロック１０４は、（ｉ）圧縮するための手段、（ｉｉ）パリティビット計算を実行するための手段、（ｉｉｉ）倍率係数を用いてパリティビットを符号化するための手段、及び（ｉｖ）スクランブルを掛けるための手段を有している。各倍率係数が３ビットを有する場合の倍率係数（Ｒ_Ａ、Ｒ_Ｂ）の望ましいビット群の選択がＮＩＣＡＭ規格に記載されている。一実施形態において、倍率係数ビットの選択は、３を法とする（モジュロ３）カウンタ１８０によって行われる。他の例では、倍率係数関数は、例えば好適なルックアップテーブルを用いるなど、その他の手法で実現され得る。また、倍率係数ビットはＮＩＣＡＭ規格に記載されているように、パリティビットと排他的論理和演算される。一実施形態において、選択された倍率係数（Ｒ_Ａ、Ｒ_Ｂ）のビットは、ここで更に説明されるように、それぞれ多機能ブロック１６８及び１７８内の排他的論理和（ＥＸ−ＯＲ）ゲートによって、パリティビットとＥＸ−ＯＲ演算される。

一実施形態において、図７のブロック１０４は、全体として参照符号１６２によって指し示されたＡチャンネル処理部と、全体として参照符号１７２によって指し示されたＢチャンネル処理部とを有している。Ａチャンネル処理部１６２はライトシフタ（right shifter）１６４、ＥＸ−ＯＲツリー１６６、多機能ブロック１６８、及びＥＸ−ＯＲゲートブロック１７０を含んでいる。ただし、ＥＸ−ＯＲゲートブロック１７０はＢチャンネル処理部１７２と共有されている。信号バス１２２上の入力用ＲＡＭ１００から、１４個のＭＳＢが信号バス１９０を介してライトシフタに送られる。ライトシフタ１６４は、信号バス１９０上の１４個のＭＳＢ及び信号線１９２上の倍率係数Ｒ_Ａに応答して、シフトされた出力を信号バス１９４上に提供するように動作する。シフトされた出力のうちの４個のＭＳＢは信号バス１９６上で廃棄され、シフトされた出力のうちの１０個のＬＳＢは信号バス１９８上に送られる。信号バス１９８上の１０個のＬＳＢのうちの６個のＭＳＢは、信号バス２００を介してＥＸ−ＯＲツリー１６６に送られる。ＥＸ−ＯＲツリー１６６は、信号バス２００上の６個のＭＳＢに応答して、出力をライン２０２上に提供するように動作する。すなわち、ＥＸ−ＯＲツリー１６６は６個全ての入力のＥＸ−ＯＲを実行して単一ビット出力を作り出す。ライン２０２上の信号は多機能ブロック１６８への入力となる。多機能ブロック１６８は、ライン２０２上の信号、モジュロ３カウンタ１８０の出力２０４、及び信号線１９２上の倍率係数Ｒ_Ａに応答して、ＭＳＢを出力信号バス２０６上に提供するように動作する。言い換えると、多機能ブロック１６８は、後述の等式１及び表１に従ってモジュロ３カウンタ１８０によって生成された制御信号２０４に基づいて倍率係数Ｒ_Ａの１つのビットを選択する。さらに、多機能ブロック１６８はＲ_Ａのうちの選択されたビットとＥＸ−ＯＲツリー１６６の出力とのＥＸ−ＯＲを計算し、それにより、ライン２０６上の出力であるフォーマット２１１の変更されたパリティビットＰ_Ａ２１３を作り出す。バス２０６上のこのＭＳＢはバス１９８上の１０個のＬＳＢと結合され、信号バス２０８上の対応する圧縮標本の１１個のＭＳＢが作り出される。バス２０８上の１１個のＭＳＢはバス２３８上の対応する圧縮標本の１１個のＬＳＢ（後述）と結合され、それにより、圧縮標本の２２ビットが信号バス２１０上に作り出され、ＥＸ−ＯＲゲートブロック１７０に入力される。一実施形態において、ＥＸ−ＯＲゲートブロック１７０は２２個のＥＸ−ＯＲゲートを含んでおり、各ゲートは信号２１０のビットと信号２１２の対応するビットとのＥＸ−ＯＲを実行し、それにより２２ビット出力をライン１３０上に作り出す。

Ｂチャンネル処理部１７２はライトシフタ１７４、ＥＸ−ＯＲツリー１７６、多機能ブロック１７８、及びＡチャンネル処理部１６２と共有するＥＸ−ＯＲゲートブロック１７０を含んでいる。信号バス１２２上の入力用ＲＡＭ１００から、１４個のＬＳＢが信号バス２２０を介してライトシフタに送られる。ライトシフタ１７４は、信号バス２２０上の１４個のＬＳＢ及び信号線２２２上の倍率係数Ｒ_Ｂに応答して、シフトされた出力を信号バス２２４上に提供するように動作する。シフトされた出力のうちの４個のＭＳＢは信号バス２２６上で廃棄され、シフトされた出力のうちの１０個のＬＳＢは信号バス２２８上に送られる。信号バス２２８上の１０個のＬＳＢのうちの６個のＭＳＢは、信号バス２３０を介してＥＸ−ＯＲツリー１７６に送られる。ＥＸ−ＯＲツリー１７６は、信号バス２３０上の６個のＭＳＢに応答して、出力をライン２３２上に提供するように動作する。すなわち、ＥＸ−ＯＲツリー１７６は６個全ての入力のＥＸ−ＯＲを実行して単一ビット出力を作り出す。ライン２３２上の信号は多機能ブロック１７８への入力となる。多機能ブロック１７８は、ライン２３２上の信号、モジュロ３カウンタ１８０の出力２０４、及び信号線２２２上の倍率係数Ｒ_Ｂに応答して、ＭＳＢを出力信号バス２３６上に提供するように動作する。言い換えると、多機能ブロック１７８は、後述の等式１及び表１に従ってモジュロ３カウンタ１８０によって生成された制御信号２０４に基づいて、倍率係数Ｒ_Ｂ２２２の１つのビットを選択する。さらに、多機能ブロック１７８はＲ_Ｂのうちの選択されたビットとＥＸ−ＯＲツリー１７６の出力とのＥＸ−ＯＲを計算し、それにより、ライン２３６上の出力であるフォーマット２１１の変更されたパリティビットＰ_Ｂ２１７を作り出す。バス２３６上のこのＭＳＢはバス２２８上の１０個のＬＳＢと結合され、信号バス２３８上の対応する圧縮標本の１１個のＬＳＢが作り出される。バス２３８上の１１個のＬＳＢはバス２０８上の対応する圧縮標本の１１個のＭＳＢ（上述）と結合され、それにより、圧縮標本の２２ビットが信号バス２１０上に作り出され、ＥＸ−ＯＲゲートブロック１７０に入力される。上述のように、一実施形態において、ＥＸ−ＯＲゲートブロック１７０は２２個のＥＸ−ＯＲゲートを含んでおり、各ゲートは信号２１０のビットと信号２１２の対応するビットとのＥＸ−ＯＲを実行し、それにより２２ビット出力をライン１３０上に作り出す。

なお、図７においては、ブロック１０４はチャンネルＡデータ及びチャンネルＢデータをそれぞれ処理するために別個の区別可能な処理部１６２及び１７２を含むように示され且つ説明された。しかしながら、他の一実施形態においては、図７のブロック１０４は、２つのチャンネル間で多重化された単一の処理ユニット（１６２又は１７２の何れか）を有していてもよく、それにより、ＮＩＣＡＭプロセッサ８２の全体的なハードウェアの複雑さは更に低減されることができる。

一実施形態において、スクランブルを掛けることは、Ｎ×２２のＲＯＭの形態をしたスクランブラ１８２（図７）によって実現される。ただし、この例ではＮは３２である。スクランブラ１８２は、アドレス入力線１６１上の入力用ＲＡＭアドレスに応答して、スクランブルを掛けられた２２ビットの出力をバス２１２上に提供する。アドレス線１６１上のアドレスは必要に応じてアドレス生成器（図５）によって提供される。ＥＸ−ＯＲゲート１７０はバス２１０及び２１２上のビット群に応答して、スクランブルを掛けられた２２ビットの圧縮データを出力信号バス１３０上に提供する。信号バス１３０は図５の圧縮データ用ＲＡＭ（１０６及び１０８）への入力である。ブロック１０４は更に、図５のアドレス生成器１６０により提供されたアドレスを用いて例えば図８に示されるように圧縮されたＡチャンネル及びＢチャンネルのワード対の格納を可能にする（図５及び図８の）圧縮データ用ＲＡＭ（１）１０６及びＲＡＭ（０）１０８に、それぞれ、（図５及び図７の）好適な書き込みイネーブル信号ＷＲＩＴＥ＿ＥＮ（１）１２８及びＷＲＩＴＥ＿ＥＮ（０）１３２を提供する。

現フレームの全ての入力標本は新たな入力標本が収集される前に処理され、且つ現フレームの圧縮標本は先行フレームに関する最後の双ビットが出力された後で圧縮データ用ＲＡＭに格納されるので、入力標本及び圧縮標本を格納するために、それぞれ、１つの３２×２８ＲＡＭ（１００）及び２つの１６×２２ＲＡＭ（１０６、１０８）のみが必要とされる。従って、入力データ又は処理されたデータを格納するための追加のメモリは不要である。

さらに、図７に関連して、シフタ（１６４及び１７４）は、対応する倍率係数（１９２のＲ_Ａ、２２２のＲ_Ｂ）に基づいて、（それぞれ、１６２及び１７２の）１４ビットＡチャンネル標本及びＢチャンネル標本を右にシフトさせる。シフタ（１６４、１７４）は係数４、３、２、１又は０によって入力を右にシフトさせることができる。例えば、倍率係数が７である場合、入力は４ビットだけ右にシフトされる。符号ビットは自動的にシフトされ、常に（それぞれ、１９８及び２２８の）１０個のＬＳＢのＭＳＢにされる。故に、４個のＭＳＢは（それぞれ、１９６及び２２６で）廃棄されることができる。各チャンネルのパリティビットは、（それぞれ、２００及び２３０の）６個のＭＳＢのＥＸ−ＯＲをとることによって計算され、（それぞれ、２０２及び２３２の）得られたビットは等式１に従って、（それぞれ、１９２及び２２２の）倍率係数Ｒ_Ａ及びＲ_Ｂの倍率係数ビットとのＥＸ−ＯＲを計算される。（それぞれ、２０６及び２３６の）変更されたパリティビットＰ’ｉは、倍率係数ワードを以下のように用いてパリティビットＰｉを符号化することによって得られる。

ただし、ｉは（図２（Ｉ）の参照符号１９によって指し示された）６４個の標本構造の索引であり、Ｒ_２Ａ、Ｒ_１Ａ、Ｒ_０Ａ及びＲ_２Ｂ、Ｒ_１Ｂ、Ｒ_０ＢはそれぞれＲ_Ａ及びＲ_Ｂのビットであり、囲い文字の“＋”はＥＸ−ＯＲ演算を表している。ペイロードブロック内で、パリティビット５５乃至６４は範囲（range）ビット群を伝達することに関与しない。等式１において、奇数番号の索引を有するＰｉ及びＰ’ｉはチャンネルＡに関するものであり、偶数番号の索引を有するＰｉ及びＰ’ｉはチャンネルＢに関するものである。

等式１から得られる表１は、各ＲＡＭアドレスを対応する倍率係数ビットに結び付けるものである。Ａチャンネルデータ及びＢチャンネルデータの現パリティビットとＥＸ−ＯＲをとられる必要がある倍率係数ビットは、アドレスカウンタと同期化されたモジュロ３カウンタ（１８０）又は好適なルックアップテーブルによって選択される。そして、変更されたパリティビットは圧縮データのＭＳＢの前に挿入される。２つの１１ビットデータは結合され、図７に示された出力１３０上の２２ビットワードが形成される。この実施形態においては、スクランブルはインターリービング処理の前に標本群に直接的に掛けられる。

Ｎが３２（図７）に選択された一実施形態においては、疑似ランダムシーケンス生成器又はスクランブラは、３２×２２のルックアップテーブル（ＲＯＭ１８２）を有し、このルックアップテーブルには、事前に計算された１ビットの疑似乱数が、インターリービング前の圧縮データに対して正確な時間に出力されるように格納されている。疑似ランダムシーケンスの反復周期は５１１であるとしても、設計を簡略化するために２２×３２＝７０４個の値が格納される。斯くして、事前に計算された１ビットの疑似乱数は（ＥＸ−ＯＲゲート１７０によって）、プロセッサ８２によって作り出された２２ビット圧縮標本とＥＸ−ＯＲ演算されることができる。一実施形態においては、幾つかの所定条件の結果として、圧縮データのみがスクランブルを掛けられればよいと決定されている。この所定条件は：
１）ＮＩＣＡＭ規格の要求によって、ＦＡＷはスクランブルを掛けられる必要はない；
２）ＮＩＣＡＭ規格における定義により、５ビットの制御情報は、疑似ランダムシーケンスのうちの０のみを含む最初の部分中に出力される；及び
３）１１個の付加データビットの値は、任意の値（例えば、０）に設定されることができ、前もってスクランブルを掛けておくことができる；
を含む。他の一実施形態においては、７０４個の疑似乱数が、例えばＲＯＭ１３８等のＭ×２のルックアップテーブルに格納され（ここで、Ｍは３５２である）、スクランブルはビットストリーム生成器１１４（図５及び９）にて実行される。

図８は、この開示に係る一実施形態に従った収集及び圧縮のためのメモリマッピング２５０の一例を示している。ブロック２５２は、Ａチャンネル及びＢチャンネルのデータの収集のためのメモリマッピングを示している。マトリクスの各列の３２個の標本は参照符号２６０によって指し示されており、マトリクスの各行の２８ビットは参照符号２６２によって指し示されている。３２個の１４ビットのＡチャンネルデータ及びＢチャンネルデータは、それらが図４の入力部によって生成されるときに格納される。ブロック２５４はフレーム・アライメント・ワード（ＦＡＷ）、制御情報（Ｃ）、及びＬＳＢからＭＳＢまでの付加データ（ＡＤ）から成る２４ビットを表している。ブロック２５６は図２（ＩＩ）から得られ、ビットインターリービング処理を記述するためにＮＩＣＡＭ規格にて定義されているものに対応している。ブロック２５６は、ビット群の代わりにデータワード群を用いてビットインターリービングを実行するために使用されるマトリクス構造を示している。マトリクスの各列の４４ビット（又は４つの圧縮ワード）は参照符号２６４によって指し示されており、マトリクスの各行の１６ビットは参照符号２６６によって指し示されている。マトリクス２５６の第１及び第２の列はそれぞれ参照符号２６８及び２７０によって指し示されている。マトリクス２５６の最後の列は参照符号２７２によって指し示されている。より具体的には、ブロック２５６は、列ごとに（一度に４つの圧縮ワード）書き込まれ行ごとに（一度に１ビット）読み出される４４×１６のマトリクス構造を有するものとして図８に例示されている。従来においては、このようなブロック２５６の構造は、（ｉ）列ごとに書き込まれ行ごとに読み出される特別なＲＡＭ、又は（ｉｉ）ＦＰＧＡの何れかを必要とするので、あまりコスト効率の良いものにはならなかった。しかしながら、この開示に係る実施形態はそのような問題を技術的に解決することができる。

この開示に係る一実施形態に従って、ビットインターリービング処理は、メモリマッピング（ブロック１０６及び１０８、図８）とビット抽出（ブロック１１０及び１１２、図５）との組み合わせを含んでいる。言い換えると、ＮＩＣＡＭプロセッサ８２はビットインターリービング処理を二段階で実行する。

第１に、圧縮標本は、図８に示されているように編成された、参照符号２５８によって集合的に指し示された２つの１６×２２ＲＡＭ（１０６及び１０８）に格納される。図示されているように、ＲＡＭ（１０６及び１０８）の各列の１６ビットは参照符号２７４によって指し示されており、ＲＡＭ１０６及び１０８の（Ａチャンネル及びＢチャンネルの圧縮標本を格納している）各行の２２ビットは、それぞれ、参照符号２７６及び２７８によって指し示されている。

第２に、ＲＡＭの位置は複数回にわたって読み出され、ＲＡＭアクセスごとに１つのビットがＲＡＭ１（１０６）から抽出され、１つのビットがＲＡＭ０（１０８）から抽出される。これは、インターリービング処理を簡略化し、双ビット（又はビット対）を直接的に生成することを可能にする。具体的には、アドレス０乃至７のＲＡＭ１及びＲＡＭ０の１１個のＭＳＢは図８に示されたマトリクス２５６の第１の行に対応し、アドレス０乃至７のＲＡＭ１及びＲＡＭ０の１１個のＬＳＢはマトリクス２５６の第２の行に対応する。アドレス８のＲＡＭ１及びＲＡＭ０の１１個のＭＳＢ及び１１個のＬＳＢは、それぞれ、マトリクス２５６の第３及び第４の行の標本群を含んでいる。言い換えると、ＲＡＭ１及びＲＡＭ０はそれぞれ各双ビット（例えば、双ビット（Ａ１_ｊ，Ａ３_ｊ）、双ビット（Ａ５_ｊ，Ａ７_ｊ）、・・・、双ビット（Ａ２９_ｊ，Ａ３１_ｊ）；双ビット（Ｂ１_ｊ，Ｂ３_ｊ）、双ビット（Ｂ５_ｊ，Ｂ７_ｊ）、・・・、双ビット（Ｂ２９_ｊ，Ｂ３１_ｊ）；双ビット（Ａ２_ｊ，Ａ４_ｊ）、双ビット（Ａ６_ｊ，Ａ８_ｊ）、・・・、双ビット（Ａ３０_ｊ，Ａ３２_ｊ）；双ビット（Ｂ２_ｊ，Ｂ４_ｊ）、双ビット（Ｂ６_ｊ，Ｂ８_ｊ）、・・・、双ビット（Ｂ３０_ｊ，Ｂ３２_ｊ））のＭＳＢ及びＬＳＢを含んでいる。ただし、ｊはビットの索引であり、その範囲は０から１０である。

ＲＡＭ１（１０６）及びＲＡＭ０（１０８）のアドレスカウンタは、プロセッサがフロントエンド出力部８４からストローブ９４を出力する度にインクリメントされる。ストローブ９４はほぼシンボルレートで発生される。ＲＡＭ１（１０６）及びＲＡＭ０（１０８）のアドレス０乃至７の位置は、２２回にわたって読み出される。完全なワードが読み出されるが、各回に２つのビットのみが実際に使用（すなわち、抽出）される。１回目に、ワードＡの全ＬＳＢ（図２（ＩＩ）のビット２５、６９、１１３、１５７、・・・、６８５に対応）が読み出され、２回目に、ワードＡのＬＳＢの隣の全ビット（ビット２６、７０、１１４、１５８、・・・、６８６に対応）が読み出され、等々と続けられる。１１回目の後、ワードＡの全ビットが読み出されている。この処理は、ワードＢの全ビットを読み出すために更なる１１回にわたって繰り返される。そして、同一の処理がアドレス８乃至１５にも適用される。ＲＡＭ１（１０６）及びＲＡＭ０（１０８）から抽出された双ビット群は、それぞれ、図５のビットエクストラクタ１１０及び１１２の出力１１１及び１１３上で利用可能にされる。

図９は、この開示に係る一実施形態に従った図５のビットストリーム生成器１１４をより詳細に示すブロック図である。ビットストリーム生成器１１４は、ペイロードに結合されるように８ビットＦＡＷ、５ビット制御情報及び１１ビット付加データを処理するタスクを実行する。得られる出力ビットストリームは図２（ＩＩ）に示されたものに等しく、ビット群はビット対にグループ化され、奇数番号のビットはＭＳＢに、偶数番号のビットはＬＳＢにされている。さらに、一実施形態において、ビットストリーム生成器１１４は差動符号化を実行し、それにより、図４の出力部８４に伝送される同相データ及び直交データを作り出す。他の一実施形態においては、ビットストリーム生成器１１４はまた、ここで更に説明されるように、ＲＯＭ１３８並びにＥＸ−ＯＲゲート１１１０及び１１３０によって、インターリーブド圧縮データビットにスクランブルを掛ける。

図９に例示されているように、ビットストリーム生成器１１４は２つのマルチプレクサ９１２及び９１４、プリフェース生成器９００、並びに差動エンコーダ９１６を含んでいる。プリフェース生成器９００は好適な制御信号に応答して、ＦＡＷ、制御情報及び付加データの１つをビット対にして出力する。具体的には、信号線９０２上のビット対カウンタ入力、信号線９０４上のフレームカウンタ入力、及び信号線９０６上のプログラム可能制御情報入力に応答して、プリフェース生成器９００は、ビット対にグループ化されたＦＡＷ、制御情報及び付加データを、ＭＳＢ出力９０８及びＬＳＢ出力９１０上に作り出す。信号線９１７上のマルチプレクサ（ＭＵＸ）制御信号に応答して、マルチプレクサ９１２は入力１１１及び９０８の１つをＭＵＸ出力９１３上に多重化し、マルチプレクサ９１４は入力１１３及び９１０の１つをＭＵＸ出力９１５上に多重化する。

マルチプレクサの出力は、ビット対０乃至１１に対してはプリフェース生成器９００の出力に結合され、ビット対１２乃至３６３に対しては信号１１１及び１１３に結合される。プリフェース生成器９００によってビット対として生成されたＦＡＷ、制御情報及び付加データは、斯くして、出力ビットストリームのペイロードの前の先頭部に挿入される。思い起こしになるが、ペイロードは、図５の信号線１１１及び１１３上のビット抽出ブロック１１０及び１１２の出力を有する。また、プロセッサストローブ９４と入力９１３及び９１５上のデータに応答して、差動エンコーダ９１６は差動符号化された同相データ及び直交データをそれぞれ出力Ｉ（９０）及びＱ（９２）上に作り出す。出力Ｉ及びＱ（９０及び９２）は図４の出力部８４に伝送され、そこで出力ビットストリームは３６４ｋＨｚで標本化される。この開示に係る実施形態に従ったＮＩＣＡＭエンコーダ処理に関連して同一のものを実現するために、好適回路又はその他の手段によって様々な制御信号（ビット対カウンタ、フレームカウンタ、プログラム可能制御情報、ＭＵＸ制御、及びプロセッサストローブ）が提供される。

上述のように、他の一実施形態においては、ビットストリーム生成器はまた、（Ｍ×２）ＲＯＭ（又はルックアップテーブル）１３８の形態をしたスクランブラ、並びにＥＸ−ＯＲゲート１１１０及び１１３０を含むことができる。ＲＯＭ１３８はアドレス入力１６１を介してアドレス情報を受信する。ＲＯＭ（ルックアップテーブル）及びＥＸ−ＯＲゲートは、必要に応じて、ブロック１１４の入力データのスクランブルを実行するように構成されている。具体的には、ＲＯＭ１３８はＥＸ−ＯＲゲート１１１０及び１１３０の第１の入力に、それぞれ信号線１３８０及び１３８１を介して結合されている。ＥＸ−ＯＲゲート１１１０及び１１３０の第２の入力は、それぞれＭＳＢ線１１１及びＬＳＢ線１１３に結合されている。この実施形態においては、ライン１１１及び１１３はそれぞれＭＵＸ９１２及び９１４の第１の入力に直接的に結合されない。ゲート１１１０及び１１３０の出力がそれぞれＭＵＸ９１２及び９１４の第１の入力に結合される。また、この実施形態においてはＭの値は３５２である。

更なる他の一実施形態においては、ビット抽出回路ブロック１１０及び１１２の出力が、例えば、パラレル−シリアル変換器（図示せず）によって、あるいはビット群が圧縮データ用ＲＡＭ１０６及び１０８から一度に１つずつ抽出されることにより、単一のビットストリームに結合される。プリフェースデータ（ＦＡＷ、制御情報、及び付加データ）は、プリフェース生成器９００と同様であるが単一ビット出力を備えた、変更されたプリフェース生成器によって作り出される。プリフェースデータ（ＦＡＷ、制御情報、及び付加データ）は、パラレル−シリアル変換器の出力と多重化され、それにより、図２（ＩＩ）に示されたビットストリームが作り出される。このような実施形態においては、およそ７２８ｋＨｚで標本化されたビットストリームが出力部８４に送られ、そこでパラレル−シリアル変換器（図示せず）によってビット対群に変換される。そして、ビット対群はＱＰＳＫ変調を行うのに先立って差動符号化される。

一実施形態において、ＮＩＣＡＭプロセッサ８２は１ｍｓフレームごとに、それぞれ信号線９０及び９２に提供される３６４個の同相データ及び３６４個の直交データを生成する。

一実施形態において、システムクロック周波数は、水晶発振器によって直接的に生成された２４ＭＨｚであり、その他全てのクロックは整数分周器を用いて、このシステムクロック６８から得られる。従って、ＰＬＬは不要である。ＮＩＣＡＭエンコーダの単一チップ実装は図４に示されている。代替的な一実施形態においては、フロントエンド部（８０、８４）及びＮＩＣＡＭプロセッサ８２は、音声／映像集積回路チップ内に組み込まれることも可能である。

ここで説明されるように、この開示に係る実施形態は、限られた量のメモリ・回路と削減された全システム実装コストとを必要とするだけの、ＮＩＣＡＭアルゴリズムの非常に効率的な実現を可能にする。また、このような実施形態は更に、ＶＣＲ、ＤＶＤ再生機、デコーダ、セットトップボックス及びその他の音声／映像機器に、この開示に従ったＮＩＣＡＭエンコーダを装備することを可能にすることにより、技術的な問題を解決する。実際、ＲＦ変調器に連結されたＮＩＣＡＭエンコーダは、２１ピンＳＣＡＲＴコネクタ又は３本の音声／映像コネクタ（映像、左音声及び右音声）に代えて、単一のＲＦコネクタを介してコンポジットビデオ及び高品質ステレオ音声を提供することができるので、ＮＩＣＡＭエンコーダはＤＶＤ再生機、ステレオＶＣＲ、セットトップボックス、ゲーム機、及び単独型ユニットに採用されることができ、それにより、典型的な家庭用娯楽機器の配線技術を単純化し、また遠隔テレビセットに接続することを単純化することを可能にする。この開示に係る実施形態に従った内蔵型ＮＩＣＡＭエンコーダを備えた機器を用いることにより、多数の音声／映像アプリケーションが、同軸ケーブルを介してセットトップボックスに接続され、ステレオ音声を受信することができる。さらに、典型的な家庭用娯楽機器の配線が大幅に単純化され得る。

この開示に係る実施形態は、エンコーダが低価格で生産されることを可能にする。従って、これは、ＮＩＣＡＭエンコーダが家庭用電化製品用途で幅広く使用されるようになることを実現する。さらに、この開示に係る実施形態は、既知のものより遙かにコスト効率の良いＮＩＣＡＭエンコーダの実装を可能にする限られた量の回路及びメモリを有するＮＩＣＡＭプロセッサを組み込むことによって、この課題を解決する。

一実施形態に従って、ＮＩＣＡＭプロセッサは、Ａチャンネル及びＢチャンネルの入力データを受信し、且つ現フレームのＡチャンネル及びＢチャンネルの入力データを一時的に格納する第１のメモリを有し、現フレームのＡチャンネル及びＢチャンネルの入力データは第１のメモリに第１のクロック速度で格納される。ＮＩＣＡＭプロセッサは更に、先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式以外の形式で一時的に格納する第２のメモリを有する。インターリービング回路が、先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式にインターリーブするようにして、第２のクロック速度で第２のメモリから読み出す。ビットストリーム生成器が出力ビットストリームを生成する。さらに、出力ビットストリームは、７２８ｋＨｚの単一ビットストリーム又は３６４ｋＨｚの双ビットのビットストリームにそれぞれ対応する単一ビット群又は双ビット群を有し得る。

ビットストリーム生成器は、（ｉ）出力ビットストリームの第１部分を生成するプリフェース生成器であり、第１部分は、フレーム・アライメント・ワード（ＦＡＷ）、制御情報、及び付加データを含む、プリフェース生成器、及び（ｉｉ）出力ビットストリームの第１部分を出力ビットストリームのペイロード部分と多重化するマルチプレクサを有する。さらに、双ビット群が生成されるとき、ビットストリーム生成器はまた、該ビットストリーム生成器によって出力される前に出力ビットストリームを差動的に符号化する差動エンコーダを有する。ペイロード部分は、第２のメモリからの読み出しによってインターリーブされた先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを有する。圧縮回路が、現フレームのＡチャンネル及びＢチャンネルの入力データを圧縮し、圧縮された現フレームのＡチャンネル及びＢチャンネルの入力データを、第３のクロック速度で且つインターリーブ形式以外の形式で、第２のメモリに格納する。一実施形態において、出力ビットストリームの第１部分は、（ａ）フレーム・アライメント・ワード（ＦＡＷ）、（ｂ）制御情報、及び（ｃ）付加データの双ビット群を有し、出力ビットストリームのペイロード部分は、インターリーブされた先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータの双ビット群を有する。また、第１のクロック速度、第２のクロック速度、及び第３のクロック速度は互いに異なる。一実施形態において、圧縮格納回路は、現フレーム内の、第１のメモリへの格納と第２のメモリからの読み出しとに続く期間中にのみ動作可能である。

更なる他の一実施形態において、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式以外の上記形式は、デュアルワード・プリインターリーブ形式を有する。また、デュアルワード・プリインターリーブ形式の２つのワード（デュアルワード）は、２２ビットの圧縮されたＡチャンネルワード及び圧縮されたＢチャンネルワードの対を有する。

他の一実施形態において、先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを第２のメモリから読み出すインターリービング回路は：（ｉ）圧縮されたＡチャンネルワード対又は圧縮されたＢチャンネルワード対の、ＭＳＢワードに相当する第１ワード、及びＬＳＢワードに相当する第２ワードを読み出す手段、及び（ｉｉ）双ビットを形成するために、第１ワードから１ビット、第２ワードから１ビットを抽出する手段を有し、読み出す手段及び抽出する手段は、第２のメモリ内に格納された全ての双ビットが読み出され且つ抽出されるまで、読み出し及び抽出を繰り返すように構成されている。さらに、読み出され且つ抽出された全ての双ビットは、一緒になって、ＮＩＣＡＭ規格の要求に適合した、インターリーブされ且つ圧縮された７０４ビットのＡチャンネル及びＢチャンネルのデータから成るビットストリームを形成する。

他の一実施形態において、ＮＩＣＡＭプロセッサの第２のメモリは、第１及び第２の圧縮データ用ＲＡＭを有し、圧縮格納回路は更に、圧縮されたデータを所定の順序で第１及び第２の圧縮データ用ＲＡＭに格納する手段を有する。さらに、インターリービング回路の読出手段は更に、第１及び第２の圧縮データ用ＲＡＭのアクセス当たり２ビットを抽出するように、それぞれ第１及び第２の圧縮データ用ＲＡＭからの読み出しを行う第１及び第２のビットエクストラクタを有する。アクセス当たり抽出される２ビットは双ビットに相当する。また、現フレームのうちの圧縮格納回路が動作可能である期間は、第２のメモリから最後の双ビットを読み出すことの後、且つ後続フレームの先頭前である期間中である。

更なる他の実施形態において、第１のメモリは、インターリービング回路の読出手段が先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを第２のメモリから読み出すのと同時に、現フレームのＡチャンネル及びＢチャンネルの入力データを格納する。第１のクロック速度は３２ｋＨｚを有し、第２のクロック速度はおよそ３６４ｋＨｚ（双ビット実装の場合）又は７２８ｋＨｚ（単一ビット実装の場合）を有し、第３のクロック速度はおよそ２４ＭＨｚを有する。ＮＩＣＡＭプロセッサは単一の集積回路実装を有する。第１のメモリは（３２×２８）のＲＡＭを有し、第２のメモリは第１及び第２の（１６×２２）のＲＡＭを有する。後者の実施形態においては、第１及び第２の（１６×２２）ＲＡＭは、圧縮されたＡチャンネル及びＢチャンネルのワード対をプリインターリーブ的に格納し、このとき、インターリービング回路の読出手段は、圧縮されたＡチャンネル及びＢチャンネルのワード対を第１及び第２の（１６×２２）ＲＡＭからインターリーブ的に読み出す。

更なる一実施形態において、圧縮された現フレームのＡチャンネル及びＢチャンネルのデータは、各々２２ビットのワード対群を有し、ＮＩＣＡＭプロセッサは更に、圧縮格納回路に結合された、２２ビットの圧縮されたＡチャンネル及びＢチャンネルのデータワード対群の各々にスクランブルを掛けるスクランブル回路を有し、このスクランブラは、Ｎは３２に等しいとして、（Ｎ×２２）のＲＯＭ及びＥＸ−ＯＲゲートを有し、（Ｎ×２２）のＲＯＭの２２ビット出力はＥＸ−ＯＲゲートの第１の入力に結合され、２２ビットの圧縮されたＡチャンネル及びＢチャンネルのデータワード対群が、一度に１つのワード対ずつ、ＥＸ−ＯＲゲートブロックの第２の入力に結合される。後者の実施形態において、スクランブラはルックアップテーブルを有し、スクランブルを掛けることは全てのフレームの先頭で再初期化される。また、現フレームの圧縮格納回路は更にこのスクランブラを含む。

他の更なる一実施形態においては、ＮＩＣＡＭプロセッサは更に、インターリーブされた先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータにスクランブルを掛けるスクランブラを有し、スクランブラは、Ｍは３５２に等しいとして、（Ｍ×２）のＲＯＭ及びＥＸ−ＯＲゲートを有する。また、（Ｍ×２）のＲＯＭの２ビット出力はＥＸ−ＯＲゲートの第１の入力に結合され、インターリーブされた圧縮されたＡチャンネル及びＢチャンネルのデータの２ビットのＭＳＢ部分及びＬＳＢ部分が、一度に２ビットずつ、ＥＸ−ＯＲゲートの第２の入力に結合される。この後者の実施形態においては、ビットストリーム生成器はまたルックアップテーブルを有していてもよく、そのとき、スクランブルを掛けることは全てのフレームの先頭で再初期化される。

以上の明細書にて、この開示は様々な実施形態を参照しながら説明された。しかしながら、当業者に認識されるように、添付の特許請求の範囲にて説明される本発明に係る実施形態の範囲を逸脱することなく様々な変更及び変形が為され得る。従って、この明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきであり、このような全ての変更は本発明に係る実施形態の範囲に含まれるものである。例えば、この開示に係る一実施形態は、音声／映像家庭用電化製品に使用されるステレオ音響の音声エンコーダを含む。この開示に係る実施形態は更に、単一チップのＮＩＣＡＭエンコーダから成るＮＩＣＡＭプロセッサを備えたＮＩＣＡＭエンコーダを含む。この開示に係る実施形態は更に、上述のＮＩＣＡＭプロセッサを備えたＮＩＣＡＭエンコーダを含む集積回路を有する。さらに、第１及び第２のメモリに関してここで開示された実施形態に加え、具体的なＮＩＣＡＭ処理及び／又はＮＩＣＡＭプロセッサ実装の要求に従った適当な変更及び／又は変形により、その他のサイズ、種類、及びメモリ容量が用いられてもよい。

利点、その他の効果、及び問題の解決策が、具体的な実施形態に関して説明されてきた。しかしながら、利点、効果若しくは問題の解決策、及び利点、効果若しくは解決策を生じさせる或いは一層顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。ここでは、用語“有する”、“有している”、又はこれらの如何なる変形も、非排他的に含有することに及ぶものであり、故に、要素リストを有するプロセス、方法、品目又は装置は、それらの要素のみを含むわけではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。

アナログＲＦ変調器を備えたＮＩＣＡＭエンコーダを有する従来技術に係るコンポジットビデオ・２チャンネルオーディオ・システムを概略的に示すブロック図である。 （Ｉ）インターリービング前の７２８ビットフレームの要素構造と、（ＩＩ）インターリービング後の７２８ビットフレームのビット群のビットストリームを示す図である。 この開示に係る一実施形態に従った、単一チップＮＩＣＡＭエンコーダを有するコンポジットビデオ・２チャンネルオーディオ・システムを概略的に示すブロック図である。 この開示に係る一実施形態に従った図３のＮＩＣＡＭエンコーダをより詳細に示すブロック図である。 この開示に係る一実施形態に従った図４のＮＩＣＡＭプロセッサをより詳細に示すブロック図である。 この開示に係る一実施形態に従ったＮＩＣＡＭエンコーダ処理のデータ圧縮部における、入力標本群とビット対との間のタイミング関係を示すタイミングチャートである。 この開示に係る一実施形態に従った図４のＮＩＣＡＭプロセッサの圧縮、パリティ計算、倍率係数を用いたパリティビット符号化、及びスクランブルブロックをより詳細に示すブロック図である。 この開示に係る一実施形態に従った、入力用ＲＡＭコンテンツ、ＦＡＷ／Ｃ／ＡＤ部分フレーム、インターリービング後の圧縮された標本群、及び圧縮データ用ＲＡＭの、マトリクス構造を示す図である。 この開示に係る一実施形態に従った図５のビットストリーム生成器ブロックをより詳細に示すブロック図である。

Claims (5)

1. 現フレームのＡチャンネル及びＢチャンネルの入力データを受信し、第１のクロック速度で第１のメモリに一時的に格納する受信格納段階；
   先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを、ＮＩＣＡＭ規格の要求に従ったインターリーブ形式にインターリーブするようにして、第２のクロック速度で第２のメモリから読み出す読出段階であり、前記先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータは、前記先行フレーム中に、前記ＮＩＣＡＭ規格の要求に従ったインターリーブ形式以外の形式で前記第２のメモリに一時的に格納されており、前記ＮＩＣＡＭ規格の要求に従ったインターリーブ形式以外の前記形式は、デュアルワード・プリインターリーブ形式を有し、前記デュアルワード・プリインターリーブ形式の各デュアルワードは、圧縮されたＡチャンネルワード及び圧縮されたＢチャンネルワードの対からなる２２ビットを有する、読出段階；及び
   前記現フレームのＡチャンネル及びＢチャンネルの入力データを圧縮し、且つ圧縮された現フレームのＡチャンネル及びＢチャンネルの入力データを、前記インターリーブ形式以外の前記形式で、前記第２のメモリに格納する圧縮格納段階であり、前記現フレーム内の、前記第１のメモリへの格納と前記第２のメモリからの読み出しとの双方に続いて発生する期間中に、第３のクロック速度で行われる圧縮格納段階；
   を有するＮＩＣＡＭ処理方法。
2. 前記先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを前記第２のメモリから読み出す前記読出段階は：
   （ｉ）前記第２のメモリの１つのアドレスから第１のデュアルワード及び第２のデュアルワードを読み出す段階、
   （ｉｉ）双ビットを形成するように、前記第１のデュアルワードの第１ワードから１ビット、且つ前記第２のデュアルワードの第２ワードから１ビットを抽出する段階であり、前記第１ワードからの前記１ビットは前記双ビットのＭＳＢとなり、前記第２ワードからの前記１ビットは前記双ビットのＬＳＢとなる段階、及び
   （ｉｉｉ）前記先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータからの全ての双ビットが形成されるまで、前記読み出す段階及び前記抽出する段階を繰り返す段階であり、前記双ビットは、一緒になって、ＮＩＣＡＭ規格の要求に従ってインターリーブされ且つ圧縮されたＡチャンネル及びＢチャンネルのデータから成る、７０４ビットのビットストリームを形成する、繰り返す段階、
   を有する、請求項１に記載のＮＩＣＡＭ処理方法。
3. 前記期間は、前記先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータからの最後の双ビットを形成することの後、且つ後続フレームの先頭前である、請求項１に記載のＮＩＣＡＭ処理方法。
4. 前記圧縮された現フレームのＡチャンネル及びＢチャンネルのデータは、各々２２ビットのワード対群を有し、当該ＮＩＣＡＭ処理方法は更に：
   前記圧縮格納段階に付随して、前記２２ビットの圧縮されたＡチャンネル及びＢチャンネルのデータワード対群の各々にスクランブルを掛けるスクランブル段階であり、Ｎは３２に等しいとして、（Ｎ×２２）のＲＯＭ及びＥＸ−ＯＲゲートブロックを使用することを有し、前記（Ｎ×２２）のＲＯＭの２２ビット出力は前記ＥＸ−ＯＲゲートブロックの第１の入力に結合され、前記２２ビットの圧縮されたＡチャンネル及びＢチャンネルのデータワード対群が、一度に１つのワード対ずつ、前記ＥＸ−ＯＲゲートブロックの第２の入力に結合される、スクランブル段階、
   を有する、請求項１に記載のＮＩＣＡＭ処理方法。
5. 前記第２のメモリは第１のＲＡＭ及び第２のＲＡＭを含み、各デュアルワードは前記第１のＲＡＭ又は前記第２のＲＡＭの一方に格納され、前記先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータを前記第２のメモリから読み出す前記読出段階は：
   （ｉ）前記第１のＲＡＭの１つのアドレスから第１のデュアルワード、且つ前記第２のＲＡＭの１つのアドレスから第２のデュアルワードを読み出す段階であり、前記第１のＲＡＭの前記アドレス及び前記第２のＲＡＭの前記アドレスは同一のアドレス値を有する、段階、
   （ｉｉ）双ビットを形成するように、前記第１のデュアルワードの第１ワードから１ビット、且つ前記第２のデュアルワードの第２ワードから１ビットを抽出する段階であり、前記第１ワードからの前記１ビットは前記双ビットのＭＳＢとなり、前記第２ワードからの前記１ビットは前記双ビットのＬＳＢとなる段階、及び
   （ｉｉｉ）前記先行フレームの圧縮されたＡチャンネル及びＢチャンネルのデータからの全ての双ビットが形成されるまで、前記読み出す段階及び前記抽出する段階を繰り返す段階であり、前記双ビットは、一緒になって、ＮＩＣＡＭ規格の要求に従ってインターリーブされ且つ圧縮されたＡチャンネル及びＢチャンネルのデータから成る、７０４ビットのビットストリームを形成する、繰り返す段階、
   を有する、請求項１に記載のＮＩＣＡＭ処理方法。

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