JP5136513B2 - 半導体装置 - Google Patents
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Description
とされる半導体装置としての組み立てを容易としてその生産性を向上することのできる半導体装置を提供することを目的とする。
請求項1に記載の発明では、半導体素子が実装されたモジュールと半導体素子を制御する制御回路基板とが電気的かつ機械的に結合される半導体装置であって、前記モジュールの前記制御回路基板との当接面には、前記半導体素子の1以上の端子と電気的に接続されて内周面が電気的な導通面となる端子穴および該端子穴を挟む位置にあって底部が段状に拡幅されたロック溝が穿設されてなるとともに、前記制御回路基板には、前記モジュールのこれら端子穴およびロック溝とそれぞれ対応する位置に、制御回路の端子として内周面に電気的な導通面を有して貫通された端子孔および前記ロック溝の延長線上に貫通された貫通孔が設けられてなり、これらモジュールおよび制御回路基板は、前記端子穴と前記端子孔とにそれぞれ対応する部分が密着可能に拡幅された導通ピンおよび前記貫通孔から挿入されて前記ロック溝に掛合される先端形状を有するロックピンが絶縁性のブロックから突出されてなる固定ブロックのそれら導通ピンおよびロックピンの嵌入によって電気的かつ機械的に結合されてなることを要旨とする。
まず図1に示すように、本実施の形態の半導体装置(IPM:インテリジェント・パワー・モジュール)は、半導体素子(例えばパワー半導体素子)101が実装されているモジュール100と、例えばその半導体素子101を制御する制御回路が設けられている制御回路基板200と、これらモジュール100と制御回路基板200とを電気的かつ機械的に結合する固定ブロック300とから構成されている。
端子孔210と、これらの端子孔210を挟む位置にある2つの貫通孔220とが、一列に貫設されている。ここで、これらの端子孔210は、モジュール100と制御回路基板200とを組み立てる際に、同モジュール100の各端子穴110とそれぞれ対応する位置に配されるように設けられている。一方、2つの貫通孔220も、モジュール100と制御回路基板200とを組み立てる際に、同モジュール100の各ロック溝120とそれぞれ対応する位置に配されるように設けられている。
まず、固定ブロック300に設けられているロックピン320を、制御回路基板200に貫設されている貫通孔220に挿入して、同じく貫設されている端子孔210と固定ブロック300に設けられている導通ピン310との位置合わせを行う。そして、ロックピン320を貫通孔220に嵌挿して制御回路基板200上に固定ブロック300を載置しつつ、導通ピン310の拡幅された部分を端子孔210の各内周面と密着させ、これらの導通ピン310が、上記モジュール100に実装された半導体素子101を制御する制御回路と電気的に接続するようにする。これにより、導通ピン310およびロックピン320が、制御回路基板200が固定ブロック300を載置する面の反対側の面から突出している状態となる。次に、その状態のまま、ロックピン320を、モジュール100に穿設されているロック溝120に挿入して、同じく穿設されている端子穴110と導通ピン310との位置合わせを行う。そして、ロックピン320をロック溝120に挿入かつ掛合させてモジュール100と制御回路基板200とを機械的に結合させつつ、導通ピン310の拡幅された部分を端子穴110の各内周面と密着させ、これらの導通ピン310が、半導体素子101とワイヤーボンディングにより接続された端子102と電気的に接続されるようにする。この機械的な結合は、上述のように、モジュール100に穿設されたロック溝120の段状に拡幅されている底部と、固定ブロックに設けられたロックピン320の先端形状とが掛合することで達成され、この掛合した状態は、ロックピン320の先端形状が備える板ばねとしての機能により、解除されることはない。このようにして、モジュール100に制御回路基板200を固定ブロック300によって組み付けると同時に、図2に示すように、その固定ブロック300に設けられた導通ピン310を介し、制御回路基板200に設けられた制御回路と、モジュール100に実装された半導体素子101とを電気的に接続して、本実施の形態の半導体装置としての組み立てを終了する。
(1)固定ブロック300が備えるロックピン320を、制御回路基板200に貫設された貫通孔220に嵌挿しつつ、そのロックピン320の先端形状と、モジュール100に穿設されたロック溝120の段状に拡幅されている底部とを掛合させて、モジュール100に制御回路基板200を組み付けるようにした。すなわち、モジュール100に制御回路基板200を組み付けた後で、ロックピン320の先端形状が有する板ばねの機能によって、上述のような掛合した状態が解除されないようにした。これにより、振動等による分解を防止すべく、従来の半導体装置の組み立てで行われていたねじ止め作業を省くことができるようになる。すなわち、ねじ止め作業に要していた作業時間を削除して、電気的かつ機械的な結合が必要とされる半導体装置としての組み立てを容易としてその生産性を向上させることができるようになるとともに、不要となったねじを組立部品から削除することもできるようになる。
・上記実施の形態では、導通ピン310の拡幅された部分における、拡幅程度について何も言及していないが、端子穴110の内周面と密着する部分の幅が端子孔210の内周面と密着する部分の幅よりも狭くなるようにすることが望ましい。これに応じて、端子穴110の穴径が、端子孔210の穴径よりも小さくなるようにすることが望ましい。これにより、導通ピン310の形状を先細りの形状とすることができるため、半導体装置を組み立てる際に、導通ピン310の端子穴110および端子孔210への挿入作業が容易となり、組み立てを容易としてその生産性を向上させることができるようになる。また、組み立ての際に、導通ピン310の側面が、端子孔210の内周面と必要以上に接触することを回避し、その内周面を導電面とすべく設けられた金メッキ等の研削による剥離を防ぐこともできるようになる。
Claims (1)
- 半導体素子が実装されたモジュールと半導体素子を制御する制御回路基板とが電気的かつ機械的に結合される半導体装置において、
前記モジュールの前記制御回路基板との当接面には、前記半導体素子の1以上の端子と電気的に接続されて内周面が電気的な導通面となる端子穴および該端子穴を挟む位置にあって底部が段状に拡幅されたロック溝が穿設されてなるとともに、前記制御回路基板には、前記モジュールのこれら端子穴およびロック溝とそれぞれ対応する位置に、制御回路の端子として内周面に電気的な導通面を有して貫通された端子孔および前記ロック溝の延長線上に貫通された貫通孔が設けられてなり、これらモジュールおよび制御回路基板は、前記端子穴と前記端子孔とにそれぞれ対応する部分が密着可能に拡幅された導通ピンおよび前記貫通孔から挿入されて前記ロック溝に掛合される先端形状を有するロックピンが絶縁性のブロックから突出されてなる固定ブロックのそれら導通ピンおよびロックピンの嵌入によって電気的かつ機械的に結合されてなる
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009118921A JP5136513B2 (ja) | 2009-05-15 | 2009-05-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009118921A JP5136513B2 (ja) | 2009-05-15 | 2009-05-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010267873A JP2010267873A (ja) | 2010-11-25 |
JP5136513B2 true JP5136513B2 (ja) | 2013-02-06 |
Family
ID=43364586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009118921A Expired - Fee Related JP5136513B2 (ja) | 2009-05-15 | 2009-05-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5136513B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11742251B2 (en) | 2019-10-30 | 2023-08-29 | Mitsubishi Electric Corporation | Power semiconductor device including press-fit connection terminal |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5583433B2 (ja) * | 2010-03-05 | 2014-09-03 | 株式会社ケーヒン | 半導体装置 |
JP2013149673A (ja) * | 2012-01-17 | 2013-08-01 | Denso Corp | 電子装置およびその製造方法 |
JP7298177B2 (ja) * | 2019-02-15 | 2023-06-27 | 富士電機株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
JP6841291B2 (ja) * | 2019-02-20 | 2021-03-10 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000307056A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 車載用半導体装置 |
JP4329961B2 (ja) * | 1999-11-15 | 2009-09-09 | 日本インター株式会社 | 複合半導体装置 |
JP2001189416A (ja) * | 1999-12-28 | 2001-07-10 | Mitsubishi Electric Corp | パワーモジュール |
JP4569473B2 (ja) * | 2006-01-04 | 2010-10-27 | 株式会社日立製作所 | 樹脂封止型パワー半導体モジュール |
-
2009
- 2009-05-15 JP JP2009118921A patent/JP5136513B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11742251B2 (en) | 2019-10-30 | 2023-08-29 | Mitsubishi Electric Corporation | Power semiconductor device including press-fit connection terminal |
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Publication number | Publication date |
---|---|
JP2010267873A (ja) | 2010-11-25 |
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