JP5128404B2 - 電圧増幅回路および駆動回路 - Google Patents
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Description
図1は、本実施の形態の電圧増幅回路10の一構成例を示す回路図である。
次に、上記構成を有する電圧増幅回路10のスルーレート改善効果について説明する。
μn:電子の実効移動度[m2/V・s]
Cox:単位面積当りの酸化膜容量[F/m2]
W:チャンネル幅[μm]
L:チャンネル長[μm]
Vgs:ゲート・ソース間電位[V]
Vth:しきい値電位[V]
式(1)の「μnCox・W/L」は、利得係数β[A/V2]と呼ばれ、利得係数βはドレイン電流Idと比例関係にある。それゆえ、NMOSトランジスタ12のドレイン電流を大きくするためには、利得係数を大きくすることが必要であることがわかる。
IdV25=1/2・μnCox・W/L・(25.5−0.5)2=120
となり、このとき、利得係数β=μnCox・W/Lを代入すると、
β=384[μA/V2] ・・・式(2)
となる。よって、NMOSトランジスタ12の利得係数は、式(2)で表される能力を持っていると言える。
IdV5=1/2・384 ・(5.5V−0.5V)2=4.8[mA]
となる。
IdV25/IdV5=120/4.8=25
となる。これにより、最小電位5Vのときのドレイン電流、すなわちNMOSトランジスタ12の駆動電流は、最大電位25Vのときのドレイン電流と比較して、25分の1であることがわかる。
VOUT(80%):出力電圧のハイレベルに対して80%のときの電圧
VOUT(10%):出力電圧のハイレベルに対して10%のときの電圧
T(80%):VOUT(80%)の出力電圧になる時刻
T(10%):VOUT(10%)の出力電圧になる時刻
よって、スルーレートが高いとは、単位時間当たりに変化する出力電位ΔVが高いことを表し、言い換えれば、所定の電圧までに達する遅延時間Δtが短いほど、スルーレートが高いことになる。
上記式(4)から、遅延時間を短くする、すなわちスルーレートを高くするためには、負荷容量CLおよび出力電位Vtが決まっている場合、駆動電流I0(ドレイン電流)を大きくすることによって、達成することができることがわかる。
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記の実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
11 デジタル・アナログ・コンバータアンプ(増幅回路)
12 NMOSトランジスタ(MOSトランジスタ)
13 電位ブースト用コンデンサ(コンデンサ)
14 PMOSトランジスタ
15 PMOSトランジスタ
16 NMOSトランジスタ
17 NMOSトランジスタ
21 出力端子
22 外部負荷容量素子
50 駆動回路
51 スイッチング回路
52 電圧生成回路(電圧増幅回路)
53 共通電圧発生回路部
54 制御部
55 高容量性負荷素子
56 スイッチング制御回路
57 画像データラッチ手段
58 画像データシリアルパラレル変換手段
59 電圧データシリアルパラレル変換手段
Claims (9)
- 増幅した電圧を、出力段に構成されているMOSトランジスタのソース端子から出力する電圧増幅回路であって、
一方の端子が上記MOSトランジスタのゲート端子に接続され、他方の端子が上記MOSトランジスタのドレイン端子に接続されているコンデンサと、
上記MOSトランジスタのドレイン端子を回路電源に接続するためにオン/オフ切替可能に構成された回路電源側MOSトランジスタと、
上記MOSトランジスタのソース端子をグランドに接続するためにオン/オフ切替可能に構成されたグランド側MOSトランジスタとを備え、
上記MOSトランジスタは、ドレイン端子が前記回路電源側MOSトランジスタを介して所定の電位に接続されるとともに、上記ゲート端子に上記増幅した電圧が供給されることを特徴とする電圧増幅回路。 - 入力電圧を所定の倍率で増幅する増幅回路をさらに備え、
上記増幅回路の出力端子は、上記MOSトランジスタのゲート端子に接続されていることを特徴とする請求項1に記載の電圧増幅回路。 - 上記入力電圧は、デジタルデータで供給され、
上記増幅回路は、上記入力電圧をアナログの電圧に変換して増幅することを特徴とする請求項2に記載の電圧増幅回路。 - 上記MOSトランジスタは、N型のMOSトランジスタであることを特徴とする請求項1に記載の電圧増幅回路。
- 上記MOSトランジスタは、最大25Vの電圧を出力可能に構成されていることを特徴とする請求項1に記載の電圧増幅回路。
- 上記所定の電位は、上記MOSトランジスタのソース端子から出力される電圧波形の立ち上がりスルーレートが少なくとも100V/μsを有するように設定されていることを特徴とする請求項5に記載の電圧増幅回路。
- 上記所定の電位は、上記MOSトランジスタのソース端子から出力される電圧波形の立ち下がりスルーレートが少なくとも100V/μsを有するように設定されていることを特徴とする請求項5に記載の電圧増幅回路。
- 駆動電圧を作成する電圧増幅回路を備える駆動回路であって、
上記電圧増幅回路は、請求項1〜7のいずれか1項に記載の電圧増幅回路であり、チャンネル毎に設けられるとともに、各々独立に動作することを特徴とする駆動回路。 - 複数の上記電圧増幅回路は、上記駆動電圧がチャンネル間で均一になるように各々独立に動作することを特徴とする請求項8に記載の駆動回路。
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