JP5128404B2 - 電圧増幅回路および駆動回路 - Google Patents

Description

本発明は、電圧増幅回路、およびそれを備える駆動回路に関するものであり、特に、高容量性負荷を駆動するために、低電圧〜高電圧領域にて一定の高いスルーレート波形駆動能力を必要とする定電流回路方式の電圧増幅回路に関するものである。

例えば、高容量性負荷の圧電体を有するインクジェットヘッドを備えたインクジェット制御装置では、圧電体に対して電荷の供給および放電を繰り返すことにより圧電体を変形させ、この変形によって生じる吐出圧力によって、インクを吐出している。この動作を行うためには、これまでの評価結果から、０Ｖ〜３０Ｖ前後の任意の高耐圧電位で、かつ１００Ｖ／μｓ以上の高いスルーレートをもつ駆動電圧（電圧波形）を圧電体に与える駆動回路が必要であることがわかっている。

図９は、従来の駆動回路１００の構成を示す回路ブロック図である。

図９に示すようなディスクリート部品による制御基板回路を使って、チャンネル毎に構成される従来の駆動回路１００では、デジタル・アナログ・コンバータ回路（ＤＡＣ回路）１０１および増幅回路１０２により生成された電位が、一旦コンデンサ１０３に蓄えられ、後段のスイッチ回路（図示せず）の切り替えにより最終出力段（図示せず）から所定のタイミングで出力される。これにより、高精度かつ高耐圧電位を実現した駆動電圧（Ｖｃｈ電位）を出力している。また、上記スイッチ回路を予め設計されたロジック仕様に基づいて制御することで、増幅回路１０２に負担を掛けずに、高い応答性と高いスルーレート特性とを実現している。

ところで、インクジェット制御装置に搭載される全面描画用ラインヘッド駆動回路では、今後、チャンネル数の増加が必要とされている。このチャンネル数の増加を実現するためには、駆動回路の小型化が必要であることから、駆動回路の集積回路化が急務とされている。

従来の駆動回路１００では、高電位で、かつ高スルーレートな駆動電圧を出力するためには、コンデンサ１０３として、容量値が少なくとも数μＦ以上の比較的大きなコンデンサを搭載しなければならない。しかし、数μＦクラスの大容量のコンデンサを集積回路で実現することは不可能であるため、従来の駆動回路１００は適用することができない。

一方、集積回路において高スルーレートを実現する電圧増幅回路が、例えば、特許文献１および特許文献２などに記載されている。このような従来の定電流回路方式の電圧増幅回路では、出力安定化のための位相補償用容量として機能するコンデンサを出力段に配置し、該コンデンサに流れる電流量を前段のカレントミラー回路により制御することで、スルーレートを改善している。
特開平５−６３４５９号公報（１９９３年３月１２日公開） 特開２００７−１１０２３３号公報（平成１９年４月２６日公開）

しかしながら、上記従来の定電流回路方式の電圧増幅回路では、出力段のトランジスタ性能に見合った出力電圧範囲でのスルーレートが改善されているのみであり、低電圧から高電圧までの広範囲の出力電圧に対して、一定以上の高いスルーレートを満たすことは困難であるという問題がある。

つまりは、通常、出力端子から取り出される電圧波形は、出力段にあるトランジスタで駆動できる電流容量に左右される。それゆえ、最大３０Ｖ近い高電圧にて出力段のトランジスタを駆動するためには、該トランジスタの電流駆動能力がそれに見合うように、チャンネル幅やチャンネル長の値を大きくする必要がある。

ところが、チャンネル幅やチャンネル長の調整などでトランジスタサイズを大きくすると、トランジスタの寄生容量が大きくなってしまう。高電圧でトランジスタを駆動するときは、寄生容量が大きい場合であっても、ゲート端子にかかる電圧が比較的高いため、目標とするところの駆動能力は十分達成可能である。しかし、高電圧駆動に照準を合わせて設計した寄生容量が大きいトランジスタを低電圧で駆動するときは、寄生容量が大きいため、電圧波形の立ち上がりおよび立ち下がりのスルーレートが、どうしても低下する傾向にある。

それゆえ、従来の定電流回路方式の電圧増幅回路では、広範囲の電圧領域にて動作するように構成されていても、低電圧領域における出力波形のスルーレート値が、高電圧領域における出力波形のスルーレート値と比較して、十分に確保することができない。なお、費用コストを抑えるためチップサイズを小さくするためには、容量はできるだけ小さい方が好ましいが、出力電圧が低い時には十分な駆動能力が得られず、スルーレートの低下の要因となっている。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、低電圧領域でのスルーレートを改善し、低電圧領域から高電圧領域までの全領域において一定以上の高いスルーレートを満たすことができる電圧増幅回路、およびそれを備える駆動回路を提供することにある。

本発明の電圧増幅回路は、上記課題を解決するために、増幅した電圧を、出力段に構成されているＭＯＳトランジスタのソース端子から出力する電圧増幅回路であって、一方の端子が上記ＭＯＳトランジスタのゲート端子に接続され、他方の端子が上記ＭＯＳトランジスタのドレイン端子に接続されているコンデンサを備え、上記ＭＯＳトランジスタは、ドレイン端子が所定の電位に接続されるとともに、ゲート端子に上記増幅した電圧が供給されることを特徴としている。

上記の構成によれば、ＭＯＳトランジスタのゲート・ドレイン間にコンデンサが備えられていることにより、ゲート端子がコンデンサを介して所定の電位に接続される。これにより、一時的に、ＭＯＳトランジスタのゲート電位が上がる（または下がる）。それゆえ、ＭＯＳトランジスタに流れるドレイン電流を増加させ、特に、増幅した電圧が低電圧（例えば１０Ｖ以下）のときに、スルーレートを向上することが可能となる。よって、電圧増幅回路では、低電圧領域でのスルーレートを改善し、低電圧領域から高電圧領域までの全領域において一定以上の高いスルーレートを満たすことが可能となる。

また、本発明の電圧増幅回路は、入力電圧を所定の倍率で増幅する増幅回路をさらに備え、上記増幅回路の出力端子は、上記ＭＯＳトランジスタのゲート端子に接続されていることが望ましい。さらに、上記入力電圧は、デジタルデータで供給され、上記増幅回路は、上記入力電圧をアナログの電圧に変換して増幅する構成としてもよい。これにより、ＭＯＳトランジスタに好適な電圧を供給することが可能となる。

なお、本発明の電圧増幅回路は、上記ＭＯＳトランジスタは、Ｎ型のＭＯＳトランジスタであることが望ましい。

また、本発明の電圧増幅回路は、上記ＭＯＳトランジスタは、最大２５Ｖの電圧を出力可能に構成されていることが好ましい。これにより、低電圧から２５Ｖの高電圧までの全領域において、ＭＯＳトランジスタは、一定以上の高いスルーレートをもった出力電圧を作成することが可能となる。

また、本発明の電圧増幅回路は、上記所定の電位は、上記ＭＯＳトランジスタのソース端子から出力される電圧波形の立ち上がりスルーレートが少なくとも１００Ｖ／μｓを有するように設定されていることが好ましい。さらに、上記所定の電位は、上記ＭＯＳトランジスタのソース端子から出力される電圧波形の立ち下がりスルーレートが少なくとも１００Ｖ／μｓを有するように設定されている構成としてもよい。これにより、ＭＯＳトランジスタのソース端子から出力される電圧波形の、立ち上がりスルーレート、および立ち下がりスルーレートは、少なくとも１００Ｖ／μｓを満たすことが可能となる。

本発明の駆動回路は、上記課題を解決するために、駆動電圧を作成する電圧増幅回路として、上記電圧増幅回路を備え、上記電圧増幅回路は、チャンネル毎に設けられるとともに、各々独立に動作することを特徴としている。

上記の構成によれば、低電圧領域から高電圧領域までの全領域において一定以上の高いスルーレートの駆動電圧を作成することが可能になるとともに、チャンネル毎に独立にユニット化することが可能となり、多チャンネル化や集積回路化に有効な回路を実現することが可能となる。

また、本発明の駆動回路は、上記複数の電圧増幅回路は、上記駆動電圧がチャンネル間で均一になるように各々独立に動作することが好ましい。これにより、チャンネル間のばらつき精度を向上することが可能となる。

以上のように、本発明の電圧増幅回路は、増幅した電圧を、出力段に構成されているＭＯＳトランジスタのソース端子から出力する電圧増幅回路であって、一方の端子が上記ＭＯＳトランジスタのゲート端子に接続され、他方の端子が上記ＭＯＳトランジスタのドレイン端子に接続されているコンデンサを備え、上記ＭＯＳトランジスタは、ドレイン端子が所定の電位に接続されるとともに、ゲート端子に上記増幅した電圧が供給される構成である。

それゆえ、ＭＯＳトランジスタのゲート・ドレイン間にコンデンサが備えられていることにより、ゲート端子がコンデンサを介して所定の電位に接続されるので、一時的に、ＭＯＳトランジスタのゲート電位が上がる（または下がる）。よって、ＭＯＳトランジスタに流れるドレイン電流を増加させ、特に、増幅した電圧が低電圧（例えば１０Ｖ以下）のときに、スルーレートを向上することができる。したがって、電圧増幅回路では、低電圧領域でのスルーレートを改善し、低電圧領域から高電圧領域までの全領域において一定以上の高いスルーレートを満たすことができるという効果を奏する。

本発明の駆動回路は、駆動電圧を作成する電圧増幅回路として、上記電圧増幅回路を備え、上記電圧増幅回路は、チャンネル毎に設けられるとともに、各々独立に動作する構成である。

それゆえ、低電圧領域から高電圧領域までの全領域において一定以上の高いスルーレートの駆動電圧を作成することができるとともに、チャンネル毎に独立にユニット化することが可能となり、多チャンネル化や集積回路化に有効な回路を実現することができるという効果を奏する。

本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。

（電圧増幅回路の構成および出力動作）
図１は、本実施の形態の電圧増幅回路１０の一構成例を示す回路図である。

図１に示すように、本実施の形態の電圧増幅回路１０は、例えば、図９に示したＤＡＣ回路１０１の後段に接続されるものであり、ＤＡＣ回路１０１からの出力を、デジタル・アナログ・コンバータアンプ（ＤＡＣアンプ）１１（増幅回路）に入力して増幅し、出力段に構成されているＮＭＯＳトランジスタ１２（ＭＯＳトランジスタ）のソース端子から出力するものである。

ＤＡＣアンプ１１は、前段のＤＡＣ回路１０１から出力された電圧（電位）を、所定の倍率で増幅する回路である。またこのとき、ＤＡＣアンプ１１は、ＤＡＣ回路１０１から出力された電圧のデジタルデータを、アナログの電圧に変換して増幅する。ＤＡＣアンプ１１は、非反転入力端子がＤＡＣ回路１０１に接続され、出力端子が、抵抗を介して反転入力端子に接続されるとともに、ＮＭＯＳトランジスタ１２のゲート端子に接続されている。

ＮＭＯＳトランジスタ１２は、ドレイン端子が、ＰＭＯＳトランジスタ１４を介して回路電源ＶＨＡに接続され、ソース端子が、ＮＭＯＳトランジスタ１６を介してＧＮＤに接続されている。また、ＮＭＯＳトランジスタ１２のソース端子は、出力端子２１に接続されている。出力端子２１には、外部負荷容量素子２２が接続されている。

ＰＭＯＳトランジスタ１４は、ＰＭＯＳトランジスタ１５とカレントミラー回路を構成している。これにより、ＮＭＯＳトランジスタ１２のドレイン電流が制御される。なお、ＰＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１５からなる高電位側のカレントミラー回路は、オン／オフの切替可能に構成されている。

ＮＭＯＳトランジスタ１６は、ＮＭＯＳトランジスタ１７とカレントミラー回路を構成している。ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７からなる低電位側のカレントミラー回路は、オン／オフの切替可能に構成されている。

上記構成を有する電圧増幅回路１０の出力動作について簡単に説明する。

電圧増幅回路１０では、ＤＡＣ回路１０１から供給される電圧に応じて、ＤＡＣアンプ１１の出力電圧が設定される。そして、ＤＡＣアンプ１１の出力電圧すなわちゲート電位がしきい値を超えるとＮＭＯＳトランジスタ１２がオン状態になり、ゲート電位に応じてＮＭＯＳトランジスタ１２にドレイン電流が流れる。なお、高電位側のカレントミラー回路は、オン状態に切り替えられているとする。

ＮＭＯＳトランジスタ１２のドレイン電流は、矢印Ａで示す方向に流れる。このとき、ＮＭＯＳトランジスタ１６がオフ状態に切り替えられていたとすると、ドレイン電流は外部負荷容量素子２２に流れ込む。これにより、出力端子２１に現れる電圧波形が立ち上がる。

続いて、ＮＭＯＳトランジスタ１２がオン状態からオフに切り替わり、ＮＭＯＳトランジスタ１６がオフ状態からオンに切り替わると、外部負荷容量素子２２が放電し、出力端子２１に現れる電圧波形が立ち下がる。

このように、電圧増幅回路１０では、ＤＡＣ回路１０１から供給される電圧に応じて変化するＮＭＯＳトランジスタ１２のゲート電位により、ＮＭＯＳトランジスタ１２のオン／オフが交互に切り替わるとともに、ＮＭＯＳトランジスタ１６のオフ／オンが交互に切り替わることにより、出力端子２１から出力波形を得ることが可能となる。

なお、高電位側のカレントミラー回路、詳細にはＰＭＯＳトランジスタ１４は、常にオン状態にしておくことが好ましい。これにより、出力端子２１における出力波形の立上り時間を短縮することが可能となる。

つまりは、ＰＭＯＳトランジスタ１４が常時オン状態でない場合は、ＮＭＯＳトランジスタ１２のゲート電位が立ち上がった後、ＰＭＯＳトランジスタ１４をオンに切り替え、その後ＮＭＯＳトランジスタ１２をオンにさせることになる。このため、ＰＭＯＳトランジスタ１４が安定した状態になるまでには、一定の時間が必要となる。また、回路電源ＶＨＡの電位が高ければ、その時間はさらに増加する。

これに対し、ＰＭＯＳトランジスタ１４が常時オン状態である場合は、ＮＭＯＳトランジスタ１２のゲート電位が立ち上がってから、出力端子２１において出力電圧が立ち上がり始める時間を短縮することが可能となる。なお、いずれの場合も、出力波形のスルーレート性能は同じである。

ここで、電圧増幅回路１０には、電位ブースト用コンデンサ１３（以下、コンデンサ１３と略記する）が備えられている。コンデンサ１３は、一方の端子が、ＮＭＯＳトランジスタ１２のドレイン端子に接続され、他方の端子が、ＮＭＯＳトランジスタ１２のゲート端子に接続されている。すなわち、コンデンサ１３は、ＮＭＯＳトランジスタ１２のゲート・ドレイン間に設けられている。電圧増幅回路１０では、コンデンサ１３を備えることにより、以下に説明するように、出力波形のスルーレートが改善されている。

（電圧増幅回路のスルーレート改善効果）
次に、上記構成を有する電圧増幅回路１０のスルーレート改善効果について説明する。

一般的なＮＭＯＳトランジスタは、図２に示すように、ゲート電位がある一定電位に達してから、ゲート電位に比例してドレイン電流が増加する特性を持ち、ＮＭＯＳトランジスタ１２も同様の特性を持っている。電圧増幅回路１０に構成されているＮＭＯＳトランジスタ１２は、ＤＡＣ回路１０１から供給される電圧に応じて変化するＤＡＣアンプ１１の出力電位ＶＣＨによって、ゲート電位が設定される。

ＮＭＯＳトランジスタ１２は、ゲート電位が高い場合、図２に示すように、ドレイン電流が多く流れるので、出力端子２１から得る出力電圧波形の立上りは、そのゲート電位に応じて早くなる。ところが、ゲート電位が低い場合は、ドレイン電流が少ないため、出力端子２１から得る出力電圧波形の立上りが遅くなる。このため、ゲート電位が低電圧の場合、出力電圧のスルーレート特性が悪化する。

線形領域において、ＮＭＯＳトランジスタ１２に流すことが可能なドレイン電流Ｉｄは、以下の式（１）で示される。

Ｉｄ＝１／２・μ_ｎＣ_ｏｘ・Ｗ／Ｌ・（Ｖｇｓ−Ｖｔｈ）^２ ・・・式（１）
μ_ｎ：電子の実効移動度［ｍ^２／Ｖ・ｓ］
Ｃ_ｏｘ：単位面積当りの酸化膜容量［Ｆ／ｍ^２］
Ｗ：チャンネル幅［μｍ］
Ｌ：チャンネル長［μｍ］
Ｖｇｓ：ゲート・ソース間電位［Ｖ］
Ｖｔｈ：しきい値電位［Ｖ］
式（１）の「μ_ｎＣ_ｏｘ・Ｗ／Ｌ」は、利得係数β［Ａ／Ｖ^２］と呼ばれ、利得係数βはドレイン電流Ｉｄと比例関係にある。それゆえ、ＮＭＯＳトランジスタ１２のドレイン電流を大きくするためには、利得係数を大きくすることが必要であることがわかる。

利得係数を大きくするためには、「単位面積当りの酸化膜容量Ｃ_ｏｘを大きくして、ゲート酸化膜厚ｔ_ｏｘ（＝ε_ｏｘ／Ｃ_ｏｘ）を小さくする。」、「チャンネル長Ｌを小さくする。」、「チャンネル幅Ｗを大きくする。」というような方法がある。

ここで、一例として、出力端子２１から得る出力電位の最小電位を５Ｖ、最大電位を２５Ｖとした場合、最小電位の出力時と最大電位の出力時とにおけるＮＭＯＳトランジスタ１２のドレイン電流（駆動電流）について示す。このとき、５Ｖ〜２５Ｖまでの電圧範囲で、同一のＮＭＯＳトランジスタ１２を駆動することになる。

なお、出力電位が最大値の２５Ｖのとき、スルーレート値が１００Ｖ／μｓを満足するように、ＮＭＯＳトランジスタ１２は、チャンネル長Ｌが４μｍ、チャンネル幅Ｗが３６００μｍに設定され、ドレイン電流Ｉｄが最大１２０ｍＡ流すことが可能となるように設計されているとする。

また、出力端子２１からは、ＤＡＣアンプ１１の出力電位ＶＣＨからＮＭＯＳトランジスタ１２のしきい値電位Ｖｔｈ（ここでは０．５Ｖとする）を差し引いた値が出力される。それゆえ、ＤＡＣアンプ１１の出力電位ＶＣＨは、出力端子２１の出力電位の最大値が２５Ｖ、最小値が５Ｖの仕様を満足するように、その値が設定されているものとする。

まず、最大電位（２５Ｖ）を出力する場合における、定常時のＮＭＯＳトランジスタ１２の利得係数を計算する。Ｖｇｓ＝２５．５［Ｖ］、Ｖｔｈ＝０．５［Ｖ］、Ｉｄ_Ｖ２５＝１２０［ｍＡ］とした場合、これらの値を上記式（１）に代入すると、
Ｉｄ_Ｖ２５＝１／２・μ_ｎＣ_ｏｘ・Ｗ／Ｌ・（２５．５−０．５）^２＝１２０
となり、このとき、利得係数β＝μ_ｎＣ_ｏｘ・Ｗ／Ｌを代入すると、
β＝３８４［μＡ／Ｖ^２］ ・・・式（２）
となる。よって、ＮＭＯＳトランジスタ１２の利得係数は、式（２）で表される能力を持っていると言える。

次いで、上記利得係数を持ったＮＭＯＳトランジスタ１２を使って、同様に最小電位（５Ｖ）を出力する場合における、定常時のＮＭＯＳトランジスタ１２のドレイン電流Ｉｄ_Ｖ５を計算してみる。Ｖｇｓ＝５．５［Ｖ］、Ｖｔｈ＝０．５［Ｖ］とした場合、上記式（１）および式（２）から、
Ｉｄ_Ｖ５＝１／２・３８４ ・（５．５Ｖ−０．５Ｖ）^２＝４．８［ｍＡ］
となる。

よって、最大電位２５Ｖの出力時と最小電位５Ｖの出力時とにおける定常時のドレイン電流を比較すると、ドレイン電流Ｉｄ_Ｖ２５は１２０ｍＡであり、ドレイン電流Ｉｄ_Ｖ５は４．８ｍＡであることから、
Ｉｄ_Ｖ２５／Ｉｄ_Ｖ５＝１２０／４．８＝２５
となる。これにより、最小電位５Ｖのときのドレイン電流、すなわちＮＭＯＳトランジスタ１２の駆動電流は、最大電位２５Ｖのときのドレイン電流と比較して、２５分の１であることがわかる。

つまりは、電圧増幅回路１０のような定電流回路方式の回路では、最大電位２５Ｖの条件で駆動できるように設計したにも拘らず、最小電位５Ｖの条件の場合は、最大電位２５Ｖ時の２５分の１の駆動電流しか流せないことになる。このため、最小電位５Ｖの場合は、最大電位２５Ｖの場合に比較して駆動電流が小さいので、どうしても駆動能力、すなわちスルーレートが低下してしまう。

なお、スルーレートとは、図３に示すように、立上りまたは立下りの波形の傾きであって、単位時間当たりの出力電圧変化のことを表す。スルーレート［Ｖ／μｓ］は、次の式（３）で示される。

スルーレート＝（ＶＯＵＴ（８０％）−ＶＯＵＴ（１０％））／（Ｔ（８０％）−Ｔ（１０％）） ・・・式（３）
ＶＯＵＴ（８０％）：出力電圧のハイレベルに対して８０％のときの電圧
ＶＯＵＴ（１０％）：出力電圧のハイレベルに対して１０％のときの電圧
Ｔ（８０％）：ＶＯＵＴ（８０％）の出力電圧になる時刻
Ｔ（１０％）：ＶＯＵＴ（１０％）の出力電圧になる時刻
よって、スルーレートが高いとは、単位時間当たりに変化する出力電位ΔＶが高いことを表し、言い換えれば、所定の電圧までに達する遅延時間Δｔが短いほど、スルーレートが高いことになる。

ＮＭＯＳトランジスタ１２における動作速度、つまり、遅延時間Ｔｐｄは、通常下記の式（４）に示す関係で表される。

Ｃ_Ｌ：負荷容量、Ｖｔ：出力電位、Ｉ_０：駆動電流
上記式（４）から、遅延時間を短くする、すなわちスルーレートを高くするためには、負荷容量Ｃ_Ｌおよび出力電位Ｖｔが決まっている場合、駆動電流Ｉ_０（ドレイン電流）を大きくすることによって、達成することができることがわかる。

また、ＭＯＳトランジスタのチャンネル長Ｌおよびチャンネル幅Ｗと、ゲート遅延時間Ｔｇとの関係は、次の式（５）で示される。

よって、ゲート電位Ｖｇｓをさらに大きくすることでも、トランジスタのゲート遅延時間Ｔｇを短くすることが可能である。

これにより、ゲート電位とドレイン電流とは、図２に示すように比例関係にあることから、ＮＭＯＳトランジスタ１２のゲート電位Ｖｇｓを高くすれば、ドレイン電流、すなわちＭＯＳトランジスタ１２の駆動電流は増加する。

よって、本実施の形態の電圧増幅回路１０では、ＮＭＯＳトランジスタ１２のゲート・ドレイン間にコンデンサ１３を配置し、ドレイン側に接続されている回路電源ＶＨＡとゲート端子とをコンデンサ１３で結合することにより、ゲート電位Ｖｇｓを一時的に高くし、ＮＭＯＳトランジスタ１２のドレイン電流を増加させている。これにより、低電圧出力時の出力電圧波形の立上りのスルーレートを改善することが可能となっている。したがって、電圧増幅回路１０では、低電圧領域でのスルーレートを改善し、低電圧から高電圧領域における広範囲において、一定以上の高いスルーレートをもった出力電圧を確保することが可能となる。

すなわち、出力段のＮＭＯＳトランジスタ１２において、回路電源ＶＨＡに接続されるドレイン端子とゲート端子と間にコンデンサ１３を追加し、該コンデンサ１３を低電圧時の電位ブースト用として機能させることによって、ゲート電位の立上りを改善し、特に低電圧時（１０Ｖ以下）のスルーレート特性を改善することが可能となっている。それゆえ、電圧増幅回路１０では、低電圧領域から高電圧領域までの全領域で、所定の高スルーレート駆動波形性能を実現でき、かつ高いスルーレート性能で安定した出力波形を生成することができる。

ここで、コンデンサ１３を配置した効果を確認するために、電圧増幅回路１０の出力電圧のスルーレートをＳＰＩＣＥシミュレータにて検証した。

図４は、ゲート電位ＶＣＨを５Ｖに設定したときの、出力電位ＶＯＵＴのシミュレーション結果を示す図である。図５は、ゲート電位ＶＣＨを２５Ｖに設定したときの、出力電位ＶＯＵＴのシミュレーション結果を示す図である。図６は、ゲート電位ＶＣＨを１９Ｖに設定したときの、出力電位ＶＯＵＴのシミュレーション結果を示す図である。

図４〜図６では、コンデンサ１３の容量値が１４ｐＦの場合（すなわちコンデンサ１３が配置されている場合）と、コンデンサ１３の容量値が０ｐＦの場合（すなわちコンデンサ１３が配置されていない場合）とを示しており、横軸は時間［ｓｅｃ］、縦軸は出力電位（出力電圧）［Ｖ］を示している。

また、このシミュレーションは、回路電源ＶＨＡが３４Ｖ、外部負荷容量素子２２が１０００ｐＦ、温度が２５℃の条件で実施した。なお、ＰＭＯＳトランジスタ１４は常時ＯＮ状態とした。

ＮＭＯＳトランジスタ１２は、ゲート・ソース間およびゲート・ドレイン間が絶縁されているために、ゲート・ソース間およびゲート・ドレイン間は一種のコンデンサのような働きを持っている。このゲートのコンデンサ（入力容量）は、駆動電流が大きいほど大きくなり、ＮＭＯＳトランジスタ１２のオン／オフの立上りが鈍くなってしまう要因にある。

そこで、電圧増幅回路１０では、ＮＭＯＳトランジスタ１２のゲート・ドレイン間にコンデンサ１３を配置し、ゲート電位ＶＣＨをドレイン端子に接続されている回路電源ＶＨＡ（３４Ｖ）に一時的に導通させることで、ゲート電位ＶＣＨを高くしている。

これにより、図４に示すように、出力電位ＶＯＵＴの立上り時、コンデンサ１３が１４ｐＦのときのゲート電位ＶＣＨに鋭い波形が現れている。このとき、ゲート電位ＶＣＨは、一時的に９．３Ｖ近くまで立ち上っており、最終出力電位５．３Ｖに対し、４．０Ｖ前後高い電位に達している。この一時的に増加したゲート電位ＶＣＨは、コンデンサ１３が０ｐＦのときのゲート電位ＶＣＨに比べて、格段に高い。

また、コンデンサ１３が０ｐＦのときの出力電位ＶＯＵＴが４．２Ｖであるのに対して、コンデンサ１３が１４ｐＦのときでは、ゲート電位ＶＣＨの増加に比例して、出力電位ＶＯＵＴが５．３Ｖとなり高くなっている。これにしたがって、コンデンサ１３が０ｐＦのときの立上り時のスルーレートが２７．７Ｖ／μｓｅｃであるのに対して、コンデンサ１３が１４ｐＦのときの立上り時のスルーレートが１１３．８Ｖ／μｓｅｃと、３００％以上向上している。表１に、ゲート電位ＶＣＨを５Ｖに設定したときの、出力電位ＶＯＵＴとスルーレート値との比較を示す。なお、条件１はコンデンサ１３が１４ｐＦの場合を示し、条件２はコンデンサ１３が０ｐＦの場合を示している。

よって、コンデンサ１３が配置されていないときでは、スルーレートは１００Ｖ／μｓｅｃ以下であり、仕様を満足できていないが、コンデンサ１３を配置し、ＮＭＯＳトランジスタ１２のゲート電位を一時的に高くすることで、駆動電流が増加し、スルーレートを大幅に改善することができることがわかる。

また、図５を参照すると、出力電位ＶＯＵＴの立上り時、コンデンサ１３が１４ｐＦのときのゲート電位ＶＣＨは、一時的に２９Ｖ近くまで立ち上っており、最終出力電位２５．１Ｖに対し、４Ｖ程度増加している。

しかしながら、ゲート電位ＶＣＨが、本来２５Ｖで高いため、駆動電流は十分確保できており、立上り時のスルーレートは、コンデンサ１３が１４ｐＦのときでは２１５．４Ｖ／μｓｅｃであるのに対し、コンデンサ１３が０ｐＦのときでは２１４．２Ｖ／μｓｅｃとなっている。それゆえ、ゲート・ドレイン間のコンデンサ容量差による誤差は、１．０％以内に収まっている。表２に、ゲート電位ＶＣＨを２５Ｖに設定したときの、出力電位ＶＯＵＴとスルーレート値との比較を示す。

また、図６を参照すると、出力電位ＶＯＵＴの立上り時、コンデンサ１３が１４ｐＦのときのゲート電位ＶＣＨは、一時的に２３Ｖ近くまで立ち上っており、最終出力電位１９．０Ｖに対し、４Ｖ程度増加している。

しかしながら、ゲート電位ＶＣＨが、本来１９Ｖで高いため、駆動電流は十分確保できており、立上り時のスルーレートは、コンデンサ１３が１４ｐＦのときでは２０７．９Ｖ／μｓｅｃであるのに対し、コンデンサ１３が０ｐＦのときでは１９９．０Ｖ／μｓｅｃとなっている。それゆえ、ゲート・ドレイン間のコンデンサ容量差による誤差は、５．０％以下に収まっている。表３に、ゲート電位ＶＣＨを１９Ｖに設定したときの、出力電位ＶＯＵＴとスルーレート値との比較を示す。

以上の結果から、出力段のＮＭＯＳトランジスタ１２のゲート・ドレイン間にコンデンサ１３を追加することにより、低電圧時の駆動電流（ドレイン電流）を増加させ、スルーレートを改善することができることがわかる。

図７は、表１〜表３に示される結果をまとめた、出力電圧に対するスルーレートを示すグラフである。図７では、横軸は出力電圧［Ｖ］を示し、縦軸はスルーレート［Ｖ／μｓｅｃ］を示している。

図７に示すように、低電圧（５Ｖ）から高電圧（２５Ｖ）までの電圧領域において、１４ｐＦのコンデンサ１３を配置する場合では、特に、低電圧領域（１０Ｖ以下）でのスルーレートを向上し、所定の高いスルーレート（１００Ｖ／μｓｅｃ）を達成することが可能となっている。

また、上記シミュレーションでは、回路電源ＶＨＡを３４Ｖとしたが、ＮＭＯＳトランジスタ１２のドレイン端子に接続される電位は、駆動電流（ドレイン電流）を増加させ、所定の立ち上がりスルーレート、および／または、立ち下がりスルーレートを満たすように設定すればよい。

なお、上述した電圧増幅回路１０では、出力段に構成するトランジスタとして、ＮＭＯＳタイプのＮＭＯＳトランジスタ１２を用いたが、これに限らず、ＰＭＯＳタイプのトランジスタを用いてもよく、同様の効果を奏することが可能である。

〔実施の形態２〕
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

本実施の形態では、前記実施の形態１の電圧増幅回路１０の使用例として、インクジェット制御装置に搭載される駆動回路について説明する。

図８は、本実施の形態の駆動回路５０の一構成例を示すブロック図である。

図８に示すように、駆動回路５０は、スイッチング回路５１、電圧生成回路５２、共通電圧発生回路部５３、制御部５４、高容量性負荷素子５５、スイッチング制御回路５６、画像データラッチ手段５７、画像データシリアルパラレル変換手段５８、および電圧データシリアルパラレル変換手段５９を備えており、高容量性負荷素子５５に対して電荷の供給および放電を繰り返し、高容量性負荷素子５５を駆動するものである。

駆動回路５０では、制御部５４から、電圧データが電圧データシリアルパラレル変換手段５９に、画像データが画像データシリアルパラレル変換手段５８に、データラッチ信号が画像データラッチ手段５７に、駆動タイミング信号がスイッチング制御回路５６に、それぞれ所定のタイミングで出力されている。

スイッチング回路５１および電圧生成回路５２は、高容量性負荷素子５５の駆動に必要なチャンネル数に応じて設けられている。電圧生成回路５２としては、図１に示した電圧増幅回路１０が用いられている。各電圧生成回路５２には、電圧データシリアルパラレル変換手段５９から、電圧値を示すデジタルデータが、所定のタイミングで供給されている。各電圧生成回路５２は、上記電圧値を示すデジタルデータに応じて増幅した電圧を生成し、スイッチング回路５１に出力する。

一方、制御部５４は、共通電圧発生回路部５３から、共通電圧を各スイッチング回路５１に出力させている。スイッチング回路５１は、スイッチング制御回路５６から供給される制御信号に基づいて、電圧生成回路５２から出力された電圧、および共通電圧発生回路部５３から出力された電圧のいずれか一方を、高容量性負荷素子５５に与えている。

これにより、駆動回路５０では、チャンネル毎に生成された電圧と、各チャンネルに共通する電圧との少なくとも２種類の異なる駆動電圧波形を、高速応答性と高耐圧を保持したまま、高容量性負荷素子５５に、タイムシーケンシャルに供給することが可能となっている。

ここで、電圧生成回路５２は、全てのチャンネル毎に独立に設けられ、各々独立に制御することが可能であるので、駆動回路５０のように、チャンネル間のばらつき精度および調整を必要とする回路や、それに相当する装置に応用することが可能である。例えば、各電圧生成回路５２が、作成する駆動電圧がチャンネル間で均一になるように各々独立に動作することにより、チャンネル間のばらつき精度を向上することが可能となる。また、１つの電圧生成回路５２（１チャンネル）が故障しても、独立しているため、他の電圧生成回路５２には影響を及ぼさない利点を有する。

つまりは、電圧生成回路５２をチャンネル個別に持つことで、チャンネル毎に独立にユニット化することが可能となり、多チャンネル化や集積回路化に有効な回路を実現することが可能となる。また、多チャンネル化に対する制御装置の信頼性向上に有効な手段となる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、低電圧領域から高電圧領域までの広範囲な電圧領域において、一定の高いスルーレート特性を満たすことが望まれる電圧増幅回路に関する分野に好適に用いることができるだけでなく、電圧増幅回路の製造方法に関する分野にも好適に用いることができ、さらには、電圧増幅回路を備える駆動装置や電子機器などの分野にも広く用いることができる。

本発明における電圧増幅回路の実施の一形態を示す回路図である。 ＮＭＯＳトランジスタの一般的特性を示すグラフである。 スルーレートを説明するためのグラフである。 上記電圧増幅回路の出力段に構成されているＮＭＯＳトランジスタのゲート電位を５Ｖに設定したときの、出力電位のシミュレーション結果を示す図である。 上記電圧増幅回路の出力段に構成されているＮＭＯＳトランジスタのゲート電位を２５Ｖに設定したときの、出力電位のシミュレーション結果を示す図である。 上記電圧増幅回路の出力段に構成されているＮＭＯＳトランジスタのゲート電位を１９Ｖに設定したときの、出力電位のシミュレーション結果を示す図である。 上記シミュレーション結果を用いて、上記電圧増幅回路における電位ブースト用コンデンサの有無によるスルーレート特性を示したときのグラフである。 上記電圧増幅回路を備える駆動回路の一構成例を示すブロック図である。 従来の駆動回路の構成を示す回路ブロック図である。

符号の説明

１０ 電圧増幅回路
１１ デジタル・アナログ・コンバータアンプ（増幅回路）
１２ ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
１３ 電位ブースト用コンデンサ（コンデンサ）
１４ ＰＭＯＳトランジスタ
１５ ＰＭＯＳトランジスタ
１６ ＮＭＯＳトランジスタ
１７ ＮＭＯＳトランジスタ
２１ 出力端子
２２ 外部負荷容量素子
５０ 駆動回路
５１ スイッチング回路
５２ 電圧生成回路（電圧増幅回路）
５３ 共通電圧発生回路部
５４ 制御部
５５ 高容量性負荷素子
５６ スイッチング制御回路
５７ 画像データラッチ手段
５８ 画像データシリアルパラレル変換手段
５９ 電圧データシリアルパラレル変換手段

Claims (9)

1. 増幅した電圧を、出力段に構成されているＭＯＳトランジスタのソース端子から出力する電圧増幅回路であって、
   一方の端子が上記ＭＯＳトランジスタのゲート端子に接続され、他方の端子が上記ＭＯＳトランジスタのドレイン端子に接続されているコンデンサと、
   上記ＭＯＳトランジスタのドレイン端子を回路電源に接続するためにオン／オフ切替可能に構成された回路電源側ＭＯＳトランジスタと、
   上記ＭＯＳトランジスタのソース端子をグランドに接続するためにオン／オフ切替可能に構成されたグランド側ＭＯＳトランジスタとを備え、
   上記ＭＯＳトランジスタは、ドレイン端子が前記回路電源側ＭＯＳトランジスタを介して所定の電位に接続されるとともに、上記ゲート端子に上記増幅した電圧が供給されることを特徴とする電圧増幅回路。
2. 入力電圧を所定の倍率で増幅する増幅回路をさらに備え、
   上記増幅回路の出力端子は、上記ＭＯＳトランジスタのゲート端子に接続されていることを特徴とする請求項１に記載の電圧増幅回路。
3. 上記入力電圧は、デジタルデータで供給され、
   上記増幅回路は、上記入力電圧をアナログの電圧に変換して増幅することを特徴とする請求項２に記載の電圧増幅回路。
4. 上記ＭＯＳトランジスタは、Ｎ型のＭＯＳトランジスタであることを特徴とする請求項１に記載の電圧増幅回路。
5. 上記ＭＯＳトランジスタは、最大２５Ｖの電圧を出力可能に構成されていることを特徴とする請求項１に記載の電圧増幅回路。
6. 上記所定の電位は、上記ＭＯＳトランジスタのソース端子から出力される電圧波形の立ち上がりスルーレートが少なくとも１００Ｖ／μｓを有するように設定されていることを特徴とする請求項５に記載の電圧増幅回路。
7. 上記所定の電位は、上記ＭＯＳトランジスタのソース端子から出力される電圧波形の立ち下がりスルーレートが少なくとも１００Ｖ／μｓを有するように設定されていることを特徴とする請求項５に記載の電圧増幅回路。
8. 駆動電圧を作成する電圧増幅回路を備える駆動回路であって、
   上記電圧増幅回路は、請求項１〜７のいずれか１項に記載の電圧増幅回路であり、チャンネル毎に設けられるとともに、各々独立に動作することを特徴とする駆動回路。
9. 複数の上記電圧増幅回路は、上記駆動電圧がチャンネル間で均一になるように各々独立に動作することを特徴とする請求項８に記載の駆動回路。