JP5128085B2

JP5128085B2 - 薄膜トランジスタ装置およびその製造方法

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Publication number: JP5128085B2
Application number: JP2006157635A
Authority: JP
Inventors: 一志永田; 厚志遠藤; 孝雄坂本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-06-06
Filing date: 2006-06-06
Publication date: 2013-01-23
Anticipated expiration: 2026-06-06
Also published as: JP2007329199A

Description

本発明は、薄膜トランジスタ装置およびその製造方法に関する。

液晶表示装置（ＬＣＤ：Liquid Crystal Display）、有機ＥＬ（Electro Luminescence）表示装置等の画素駆動用のトランジスタには、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられる。このＴＦＴには、大別して、アモルファスシリコンＴＦＴと多結晶シリコンＴＦＴの２種類がある。多結晶シリコンはアモルファスシリコンに比べ、キャリア移動度が２桁程度も大きいため、ＴＦＴの性能を向上させることができる。他方、多結晶シリコンの製造には、約１０００℃もの高温を要し、絶縁基板としてガラス基板でなく石英ガラス基板を使用する必要があるため、製造コストに難点があった。しかし、上記問題を解決した低温多結晶シリコン（ＬＴＰＳ：Low-Temperature Polycrystalline Silicon）ＴＦＴ（以下、ＬＴＰＳ−ＴＦＴという）が登場し、表示装置の大型化や高精細化に大きく寄与している。

具体的には、ＬＴＰＳ−ＴＦＴでは、駆動回路を同時に形成できるため、従来、別途設けられていたＩＣおよびＩＣ装着基板を削減できる。すなわち、表示装置周辺を簡素化でき、挟額縁で信頼性の高い表示装置を実現できる。また、液晶表示装置の場合、画素毎のＴＦＴを小型化できるだけでなく、ドレイン側に接続するストレージキャパシタの面積も縮小できるため、高解像かつ高開口率の液晶表示装置を実現できる。このため、携帯電話用程度の小型パネルであって、ＱＶＧＡ（画素数：２４０×３２０）やＶＧＡ（画素数：４８０×６４０）の高解像液晶表示装置では、ＬＴＰＳ−ＴＦＴが主導的役割を果たしている。

ところで、上記の絶縁基板として一般的に使用されるのはガラスであり、この制約からＬＴＰＳ−ＴＦＴの形成はガラスの歪点以下で行う必要がある。一般的には、５００℃以下の低温で形成される。また、ゲート絶縁膜もプラズマＣＶＤ（Chemical Vapor Deposition）により低温で形成されたシリコン酸化膜が主に用いられる（特許文献１参照）。なお、下記の非特許文献１〜４については、後述する実施の形態において説明する。
特開２００１−２７４４１０号公報 S. Maghsoodi et al．、「Transparent Silicon-based Low-k Dielectric Materials for TFT-LTPS Display」、SID 03 DIGEST、2003年、p．1512-1515 Sung-Woong Chung et al．、「Dielectric Properties of Hydrogen Silsesquioxane Films Degraded by Heat and Plasma Treatment」、Jpn. J. Appl. Phys.、Vol. 38、1999年、p．5214-5219 Chang-Chung Yang et al．、「Characterization of Poly(silsesquioxane) by Thermal Curing」、Proc. Natl. Sci. Counc. ROC(A)、Vol. 25、No. 6、2001年、p．339-343 Hae-Jeong Lee et al．、「A New, Low-Thermal-Budget Planarization Scheme for Pre-Metal Dielectric Using Electron-Beam Cured Hydrogen Silsesquioxane in Device」、Jpn. J. Appl. Phys.、Vol. 39、2000年、p．3924-3929

上記のプラズマＣＶＤによるシリコン酸化膜は、特に、ゲート電極と半導体層間に電圧を印加した場合の絶縁耐圧に問題があった。一般に、半導体デバイスの故障率は、その半導体デバイスの動作時間により変化する。故障時間は、短時間側から初期故障時間、偶発故障時間、磨耗故障時間に大別され、初期故障時間経過後に、比較的安定な偶発故障時間が現れる。したがって、初期故障をスクリーニングした後、偶発故障時間から磨耗故障時間までの特性により半導体デバイスの寿命を推定できる。

上記のプラズマＣＶＤによるシリコン酸化膜では、初期故障率が減衰する速度が遅く、初期故障領域の時間が長い。また、同じ厚さの熱酸化によるシリコン酸化膜に比べ、破壊電圧が低い上、破壊電圧が一定にならず、不安定であった。以上の理由から、初期故障領域での絶縁耐圧不良のスクリーニングが困難であり、信頼性が低かった。このため、従来は、ゲート絶縁膜を厚くすることにより、絶縁耐圧の絶対値を大きくしていたが、閾値電圧（Ｖ_ｔｈ）の上昇およびオン電流（Ｉ_ｏｎ）の減少を招来し、ＴＦＴ特性が犠牲となっていた。

本発明は、上記のような問題を解決するためになされたものであり、高性能かつ高信頼性を有する薄膜トランジスタ装置およびその製造方法を提供することを目的とする。

本発明にかかる薄膜トランジスタ装置は、絶縁基板上にソース領域、ドレイン領域およびチャネル領域を含む半導体層と、前記半導体層を覆う第１のゲート絶縁層と、前記第１のゲート絶縁層上を覆う平坦化膜たる第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成されたゲート電極と、前記ゲート電極を覆う層間絶縁層とを備えたものである。

本発明にかかる薄膜トランジスタ装置の製造方法は、絶縁基板上に半導体層、ゲート絶縁層、ゲート電極の順に形成された薄膜トランジスタ装置の製造方法であって、前記半導体層を覆う第１のゲート絶縁層を形成する工程と、前記第１のゲート絶縁層を覆う平坦化膜たる第２のゲート絶縁層を塗布する工程とを備えたものである。

本発明により、高性能かつ高信頼性を有する薄膜トランジスタ装置およびその製造方法を提供できる。

プラズマＣＶＤにより低温で形成されたシリコン酸化膜が、上述の通り絶縁耐圧に劣る主原因としては、シリコン酸化膜のピンホールであると考えられる。通常、酸化雰囲気中で熱処理することによりピンホール下の半導体層にシリコン酸化膜が形成され、絶縁性が確保される。しかし、ＬＴＰＳ−ＴＦＴの製造工程は低温プロセスであるため、上記半導体層に酸化膜がほとんど形成されず、絶縁不良が解消されない。

発明者らは、鋭意研究した結果、プラズマＣＶＤにより低温で形成されたシリコン酸化膜上に所定の平坦化膜を塗布し、コーティングすることにより、低温での熱処理によりピンホールが修復し、絶縁耐圧に優れるゲート絶縁膜が得られることを見出した。

以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、省略および簡略化されている。

図１を用いて、本発明の実施の形態にかかる薄膜トランジスタ装置およびその製造方法について説明する。図１（ｅ）は実施の形態１にかかる薄膜トランジスタ装置の断面図である。実施の形態にかかる薄膜トランジスタは、液晶表示装置、有機ＥＬ表示装置等のアクティブマトリクス型表示装置に用いることができる。

実施の形態１にかかる薄膜トランジスタ装置は、図１（ｅ）に示すように、絶縁基板１、半導体層２、ゲート絶縁層３、ゲート電極４、層間絶縁層５、配線６、上部絶縁層７を有している。

絶縁基板１としては、一般に、ガラス基板が用いられるが、石英ガラス基板およびこれらの基板上に一層以上の絶縁保護膜を有する基板も用いることができる。この絶縁保護膜は絶縁基板からの金属不純物の拡散を防止し、かつ、半導体層２との界面準位を抑えるものを備えることが好ましい。

ソース領域２ａ、ドレイン領域２ｂおよびチャネル領域２ｃを含む半導体層２は、絶縁基板１上に形成されている。絶縁基板１と半導体層２との段差を緩和するために、このシリコン膜２の端面はテーパー形状であることが好ましい。半導体層２としては、マイクロクリスタルシリコンを含む多結晶シリコンの他、アモルファスシリコンを用いることもできる。

ゲート絶縁層３は、半導体層２上に形成されている。ゲート絶縁層３は、第１のゲート絶縁層３ａおよび第２のゲート絶縁層３ｂからなり、第１のゲート絶縁層３ａ上に平坦化膜たる第２のゲート絶縁層３ｂがコーティングされている。第１のゲート絶縁層３ａには、半導体層２との界面で、電子や正孔のトラップ準位をできるだけつくらないことが要求される。また、後工程の熱処理時に、シリコンダングリングボンドを効果的に解消するための水素の供給源としての役割も期待される。具体的には、ＴＥＯＳ（Tetra Ethoxy Ortho Silicate）を材料ガスとして用いる低温プラズマＣＶＤによるシリコン酸化膜が好ましい。

平坦化膜たる第２のゲート絶縁層３ｂとしては、厚さ１００ｎｍ以下のシルセスキオキサンが好ましく、特に、ハイドロジェン・シルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane）またはメチル・シルセスキオキサン（ＭＳＱ：Methyl Silsesquioxane）が好ましい。このシルセスキオキサンの性質については非特許文献１〜４に詳しく記載されている。これらの文献に記載されているように、ＨＳＱは、４００℃以上において、ケージフォーム（Cage Form）からネットワークフォーム（Network Form）へ結合状態が急速に変化する。ＭＳＱはＨＳＱよりも高い耐熱性を有すが、炭素を含有するため、ＴＦＴの使用条件により信頼性に劣る場合がある。なお、シルセスキオキサンを直接半導体層２上に形成すると、半導体層２との界面において上記トラップ準位の密度が増加するため、好ましくない。すなわち、あくまで、第１のゲート絶縁層３ａをコーティングするために用いるべきであり、シルセスキオキサンのみでゲート絶縁層とするのは好ましくない。

シルセスキオキサンはメチル・イソブチル・ケトン（ＭＩＢＫ：Methyl Isobutyl Ketone）やメチル・エチル・ケトン（ＭＥＫ：Methyl Ethyl Ketone）等の溶媒で希釈でき、１００ｎｍ以下の薄膜が容易に得られる。すなわち、シルセスキオキサンはプラズマＣＶＤにより低温で形成されたシリコン酸化膜上に薄くコーティングできるため、ゲート絶縁膜の厚さがほとんど増加しない。したがって、Ｖ_ｔｈやＩ_ｏｎ等のＴＦＴ特性が犠牲にならない。コーティングされたシルセスキオキサンは、４００℃以上の熱処理により、周囲のシリコンと反応し、上記シリコン酸化膜のピンホールを修復する。これにより、破壊電圧が高く、安定したゲート絶縁膜が得られる。

ゲート電極４は、ゲート絶縁層３上に形成されている。このゲート絶縁層３上とゲート電極４との段差を緩和するために、ゲート電極４の端面もテーパー形状を持たせることが好ましい。ゲート電極４には、当然のことながら、低抵抗であることが要求される。そのため、ゲート電極４としては、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ等が考えられる。また、ゲート電極４が水素の拡散を抑制できれば、水素がゲート電極４から散逸することを防止できるため、熱処理時にシリコンのダングリングボンドを効果的に解消することができる。従って、ゲート電極４は、水素の拡散係数がゲート絶縁層３よりも小さいバリアメタルＴｉＮ、ＴａＮ、ＭｏＮ、ＮｂＮ、ＷＮ、ＶＮ、ＺｒＮ、ＨｆＮ膜の少なくとも一つを備える多層膜であってもよい。

層間絶縁層５は、ゲート電極４上に形成され、ゲート電極４およびゲート絶縁層３を覆っている。この層間絶縁層５には、その上に形成されている配線６との間の電気的絶縁性、配線６とゲート電極４との間の寄生容量の低減などが要求される。層間絶縁層５としては、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜またはこれらの複合膜等が好ましい。

配線６は、層間絶縁層５およびその下のゲート絶縁層３を貫くコンタクトホールを介して、ソース領域２ａ、ドレイン領域２ｂおよびゲート電極４に接続されている。この配線６としては、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ等が好ましい。また、配線６は、ゲート電極４と同様の理由から、水素の拡散を抑制する効果のあるバリアメタルＴｉＮ、ＴａＮ、ＭｏＮ、ＮｂＮ、ＷＮ、ＶＮ、ＺｒＮ、ＨｆＮ膜の少なくとも一つを備える多層膜であってもよい。

上部絶縁層７は、配線６および層間絶縁層５上に形成されている。この上部絶縁層７としては、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜またはこれらの複合膜等が好ましい。なお、層間絶縁層５または上部絶縁層７の少なくともいずれか一方は、後工程の熱処理時に、シリコンダングリングボンドを効果的に解消するため、水素の拡散を抑制するシリコン窒化膜またはシリコン酸化窒化膜を備えていることが好ましい。

次に、図１（ａ）〜（ｅ）を用いて、実施の形態１にかかる薄膜トランジスタ装置の製造方法について説明する。図１（ａ）〜（ｅ）は、各工程における薄膜トランジスタ装置の断面図である。

図１（ａ）に示すように、絶縁基板１上に、減圧ＣＶＤまたはプラズマＣＶＤにより、半導体層２を堆積する。このとき、半導体層２はアモルファスであるため、レーザーアニール、熱アニール等により多結晶化する。必要であれば、アニール前に脱水素処理を行う。なお、絶縁基板１が通常のガラス基板の場合、５００℃以下において半導体層２を形成することが好ましい。一方、５００℃以上の温度においてプレアニールされたガラス基板であれば、半導体層２を当該ガラス基板１の歪点付近で形成することもできる。

図１（ｂ）に示すように、半導体層２上には、上述の通りＴＥＯＳを材料ガスとして用いる低温プラズマＣＶＤにより、シリコン酸化膜からなる第１のゲート絶縁層３ａを形成する。また、第１のゲート絶縁層３ａ上には、スピンコーティングまたはスリットコーティングにより、ＨＳＱ膜またはＭＳＱ膜からなる第２のゲート絶縁層３ｂを塗布し、形成する。これにより、第１のゲート絶縁層３ａのピンホールが絶縁体により充満される。所望の膜厚を得るため、適宜ＭＥＫやＭＩＢＫを溶剤として希釈して用いてもよい。

ＨＳＱとしてはＦＯｘ−１２〜１５（ダウコーニング社）およびＯＣＤＴ−１２、ＯＣＤＴ−３２（東京応化工業社）が挙げられる。また、ＭＳＱとしてはＯＣＤＴ−９、ＯＣＤＴ−３９（東京応化工業社）およびＨＳＧ−Ｒ７、ＨＳＧ−ＲＺ２５（日立化成工業社）が挙げられる。さらに、ＨＳＱとＭＳＱの中間的な構造であり、両者の性質を備えるＨＯＳＰ（ハネウエルエレクトロニックマテリアルズ社）を用いてもよい。

第２のゲート絶縁層３ｂを形成した後、熱処理を行う。この熱処理は、１５０℃のプリベーキングから２００℃、３００℃、４００℃と段階的に熱処理温度を上昇させることが好ましい。ＨＳＱやＭＳＱは３００℃以上の酸化雰囲気中では、酸化により劣化するおそれがあるため、少なくとも、３００℃以上の熱処理は不活性雰囲気中で実施する。不活性ガスとしては窒素、アルゴンまたは両者の混合ガスを用いることが好ましい。ＨＳＱは、４００℃以上において、急速にＳｉ−Ｏ結合のネットワーク化が進行する。第１のゲート絶縁膜３ａたるシリコン酸化膜のピンホールは主に４００℃以上の熱処理により解消される。したがって、第２のゲート絶縁層３ｂ形成後の熱処理における最終熱処理は４００℃〜５００℃の温度範囲で実施する。

図１（ｃ）に示すように、第２のゲート絶縁層３ｂ上には、Ａｌ、Ｍｏ等の金属スパッタリングによりゲート電極４を形成する。ゲート電極４をマスクにし、ゲート絶縁膜３を介し、半導体層２に導電性不純物をイオン注入またはイオンドーピングすることにより、半導体層２にソース領域２ａおよびドレイン領域２ｂを形成する。ゲート電極４によりマスクされた領域がチャネル領域２ｃとなる。上記マスクには、ゲート電極４のみでなく、ゲート電極４を形成するためのフォトレジストも同時に用いることが好ましい。

図１（ｄ）に示すように、ゲート電極４および第２のゲート絶縁層３ｂ上に、プラズマＣＶＤにより、シリコン窒化膜等の層間絶縁層５を形成する。その後、熱処理を行う。この熱処理は、窒素、アルゴン等の不活性雰囲気中、３５０℃〜５００℃、特に、３５０℃〜４５０℃の温度範囲で実施することが好ましい。なお、この熱処理は必須ではない。

図１（ｅ）に示すように、層間絶縁層５およびその下のゲート絶縁層３を貫くコンタクトホールを開口後、Ａｌ、Ｍｏ等の金属スパッタリングにより配線６を形成する。次に、配線６および層間絶縁層５上に、プラズマＣＶＤにより、シリコン窒化膜等の上部絶縁層７を形成する。その後、熱処理を行う。この熱処理は、窒素、アルゴン等の不活性雰囲気中、３５０℃〜５００℃、特に、３５０℃〜４５０℃の温度範囲で実施することが好ましい。なお、この熱処理は必須ではない。

以上説明したとおり、プラズマＣＶＤにより低温で形成されたシリコン酸化膜上にシルセスキオキサンをコーティングし、不活性ガス雰囲気中において熱処理することにより、シリコン酸化膜のピンホールが修復される。これにより、初期故障率が減衰する速度が速くなり、初期故障時間が短くなる。また、破壊電圧が高くなる上、一定になり、安定する。

なお、上記実施の形態ではＳＡ（self-Aligned）−ＴＦＴ構造について主に説明したが、ＬＤＤ（lightly doped drain）−ＴＦＴおよびＧＯＬＤ（Gate-Overlapped LDD）−ＴＦＴの場合も同様の効果を奏する。

発明の実施の形態にかかる薄膜トランジスタ装置およびその製造方法の工程を示す断面図である。

符号の説明

１絶縁基板
２半導体層
２ａソース領域
２ｂドレイン領域
２ｃチャンネル領域
３ゲート絶縁層
３ａ第１のゲート絶縁層
３ｂ第２のゲート絶縁層
４ゲート電極
５層間絶縁層
６配線
７上部絶縁層

Claims

絶縁基板上にソース領域、ドレイン領域およびチャネル領域を含む半導体層と、
前記半導体層を覆う第１のゲート絶縁層と、
前記第１のゲート絶縁層上を覆う平坦化膜たる第２のゲート絶縁層と、
前記第２のゲート絶縁層上に形成されたゲート電極と、
前記ゲート電極を覆う層間絶縁層とを備え、
前記第２のゲート絶縁層は、シルセスキオキサンであり、前記第１のゲート絶縁層よりも薄い膜厚である薄膜トランジスタ装置。
前記第２のゲート絶縁層の膜厚が１００ｎｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ装置。
前記第１のゲート絶縁層が、シリコン酸化膜からなることを特徴とする請求項１又は２に記載の薄膜トランジスタ装置。
前記第２のゲート絶縁層が、ＨＳＱまたはＭＳＱを含む膜からなることを特徴とする請求項１〜３のいずれか1項に記載の薄膜トランジスタ装置。
請求項１〜４のいずれか１項に記載の薄膜トランジスタ装置を備えたアクティブマトリクス型表示装置。
絶縁基板上に半導体層、ゲート絶縁層、ゲート電極の順に形成された薄膜トランジスタ装置の製造方法であって、
前記半導体層を覆う第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層を覆う平坦化膜たる第２のゲート絶縁層を塗布する工程とを備え、
前記第２のゲート絶縁層は、シルセスキオキサンであり、前記第１のゲート絶縁層よりも薄い膜厚とする薄膜トランジスタ装置の製造方法。
前記第２のゲート絶縁層を塗布後、不活性雰囲気中において熱処理を行う工程を備えたことを特徴とする請求項６に記載の薄膜トランジスタ装置の製造方法。
前記第２のゲート絶縁層を塗布後、不活性雰囲気中において第１の熱処理を行う工程と、
前記第１の熱処理後、前記第２のゲート絶縁層上に前記ゲート電極を形成する工程と、
前記ゲート電極を覆う層間絶縁層を形成する工程と、
前記層間絶縁層を形成後、不活性雰囲気中において第２の熱処理を行う工程を備えたことを特徴とする請求項７に記載の薄膜トランジスタ装置の製造方法。
前記第２のゲート絶縁層を塗布後、不活性雰囲気中において第１の熱処理を行う工程と、
前記第１の熱処理後、前記第２のゲート絶縁層上に前記ゲート電極を形成する工程と、
前記ゲート電極を覆う層間絶縁層を形成する工程と、
前記第１、第２のゲート絶縁層および前記層間絶縁層にコンタクトホールを開口し、前記半導体層のソース領域、ドレイン領域および前記ゲート電極に接続する配線を形成する工程と、
前記配線を覆う上部絶縁層を形成する工程と
前記上部絶縁層を形成後、不活性雰囲気中において第２の熱処理を行う工程を備えたことを特徴とする請求項７に記載の薄膜トランジスタ装置の製造方法。
前記第２のゲート絶縁層がＨＳＱまたはＭＳＱを含む膜からなることを特徴とする請求項６〜９のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
前記第１のゲート絶縁層をプラズマＣＶＤにより形成することを特徴とする請求項６〜１０のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
前記プラズマＣＶＤによりＴＥＯＳを材料ガスとしてシリコン酸化膜を形成することを特徴とする請求項１１に記載の薄膜トランジスタ装置の製造方法。
前記層間絶縁層が、水素の拡散を抑制する膜を含んでいることを特徴とする請求項８に記載の薄膜トランジスタ装置の製造方法。
前記水素の拡散を抑制する膜が、シリコン窒化膜またはシリコン酸化窒化膜であることを特徴とする請求項１３に記載の薄膜トランジスタ装置の製造方法。
前記上部絶縁層が、水素の拡散を抑制する膜を含んでいることを特徴とする請求項９に記載の薄膜トランジスタ装置の製造方法。
前記水素の拡散を抑制する膜が、シリコン窒化膜またはシリコン酸化窒化膜であることを特徴とする請求項１５に記載の薄膜トランジスタ装置の製造方法。
前記熱処理は３５０℃〜５００℃の温度範囲で行うことを特徴とする請求項７〜９のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
前記第２のゲート絶縁層の膜厚が１００ｎｍ以下とすることを特徴とする請求項６〜１７のいずれか１項に記載の薄膜トランジスタ装置の製造方法。