JP5120872B2 - スイッチング素子 - Google Patents
スイッチング素子 Download PDFInfo
- Publication number
- JP5120872B2 JP5120872B2 JP2007079943A JP2007079943A JP5120872B2 JP 5120872 B2 JP5120872 B2 JP 5120872B2 JP 2007079943 A JP2007079943 A JP 2007079943A JP 2007079943 A JP2007079943 A JP 2007079943A JP 5120872 B2 JP5120872 B2 JP 5120872B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- voltage
- switching element
- gap
- insulating substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
本発明は、ナノギャップ電極を用いたスイッチング素子に関する。
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙を隔てた２つの電極（ナノギャップ電極）を用い、その間隙を機能性有機分子にて橋架けした素子が注目されている。例えば、白金を用いて形成されたナノギャップ電極の間隙に、カテナン系分子を配置したものが知られている（例えば、非特許文献１参照）。当該電極に電圧を印加することにより、カテナン系分子は酸化還元反応を受け、スイッチング動作が可能となっている。
また、ナノギャップ電極としては、その間隙をナノ微粒子にて橋架けした素子も注目されている。例えば、硫化銀及び白金を用いてナノギャップ電極を作成し、その間隙に銀粒子を配置したものが知られている（例えば、非特許文献２参照）。当該電極に電圧を印加することにより、電気化学反応が起きて銀粒子が伸縮することで、電極間を架橋・切断でき、スイッチング動作が可能となっている。
ところが、上記の何れのスイッチング素子にあっても、ナノギャップ電極間に特殊な合成分子や複雑な金属の複合系が必要となっている。また、スイッチング動作に化学反応を利用するため、素子の劣化が起こりやすいという問題がある。
そこで、酸化シリコンと金という安定な材料からなり、斜め蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。
Ｓｃｉｅｎｃｅ，２８９（２０００）１１７２−１１７５ Ｎａｔｕｒｅ，４３３（２００５）４７−５０ 特開２００５−７９３３５号公報
そこで、酸化シリコンと金という安定な材料からなり、斜め蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。
Ｓｃｉｅｎｃｅ，２８９（２０００）１１７２−１１７５ Ｎａｔｕｒｅ，４３３（２００５）４７−５０
しかしながら、上記のスイッチング素子は電気的には２端子（２極）のスイッチング素子であり、外部からスイッチング特性を制御することができず、トランジスタに代表される３端子（３極）のスイッチング素子と比較すると、スイッチング素子としての応用範囲が狭いといった問題がある。
そこで、本発明の課題は、より単純な構造で構成されるとともに、安定的にスイッチング動作を行うことができる３端子のスイッチング素子を提供することである。
上記課題を解決するため、請求項１に記載の発明のスイッチング素子は、
絶縁性基板と、
前記絶縁性基板の一面に設けられた第１電極及び第２電極と、
前記第１電極と前記第２電極間に設けられ、前記第１電極と前記第２電極間に所定電圧の印加により抵抗のスイッチング現象が生じる間隙を有する電極間間隙部と、
前記絶縁性基板若しくは真空を含む絶縁物を介して前記電極間間隙部に電界を加える第３電極とを備え、
前記第３電極に電圧が印加されることにより、前記第１電極と前記第２電極間のスイッチング特性を制御するように構成されていることを特徴としている。
絶縁性基板と、
前記絶縁性基板の一面に設けられた第１電極及び第２電極と、
前記第１電極と前記第２電極間に設けられ、前記第１電極と前記第２電極間に所定電圧の印加により抵抗のスイッチング現象が生じる間隙を有する電極間間隙部と、
前記絶縁性基板若しくは真空を含む絶縁物を介して前記電極間間隙部に電界を加える第３電極とを備え、
前記第３電極に電圧が印加されることにより、前記第１電極と前記第２電極間のスイッチング特性を制御するように構成されていることを特徴としている。
ここで、抵抗のスイッチング現象とは、第１電極と第２電極間に所定電圧が印加された場合に、抵抗の急激な変化を生じさせることをいう。
請求項２に記載の発明は、請求項１に記載のスイッチング素子において、
前記電極間間隙部を内包する封止部材を備えることを特徴としている。
前記電極間間隙部を内包する封止部材を備えることを特徴としている。
請求項１に記載の発明によれば、所定電圧の印加により抵抗のスイッチング現象が生じる間隙を空けて配設された第１電極及び第２電極（ナノギャップ電極）と、絶縁物を介して電極間間隙部（ナノギャップ電極間）に電界を加える第３電極のみによって構成されているので、有機分子や無機粒子などが不要で、より単純な構造で構成することができる。
また、第３電極に電圧を印加することにより、スイッチング特性を制御することができ、さらに、当該スイッチング素子は劣化する物質を含まないため、スイッチング動作を安定的に繰り返すことができる。
加えて、スイッチング素子は不揮発性を有し、スイッチング動作後に外部入力がなくとも、当該スイッチング素子の動作状態を維持することができる。
また、第３電極に電圧を印加することにより、スイッチング特性を制御することができ、さらに、当該スイッチング素子は劣化する物質を含まないため、スイッチング動作を安定的に繰り返すことができる。
加えて、スイッチング素子は不揮発性を有し、スイッチング動作後に外部入力がなくとも、当該スイッチング素子の動作状態を維持することができる。
請求項２に記載の発明によれば、請求項１に記載の発明と同様の効果が得られるのは無論のこと、特に、封止部材によって電極間間隙部を大気や水分に接触しないようにすることができ、当該スイッチング素子をさらに安定的に動作させることができる。即ち、封止部材の内部を、例えば、減圧環境としたり、乾燥空気、窒素、希ガス等の不活性な気体又はトルエンなどの電気的に不活な有機溶剤等の種々の物質で満たすことにより、電極間間隙部を大気に接触しないようにすることができ、これにより、スイッチング動作をより安定なものとすることができる。
以下に、本発明について、図面を用いて具体的な態様を説明する。ただし、発明の範囲は、図示例に限定されない。
ここで、図１は、本発明を適用した一実施形態として例示するスイッチング素子１００の要部を模式的に示す断面図である。また、図２は、図１のスイッチング素子１００に封止部材を設けてスイッチングデバイス１０００とした例を示す模式図である。
ここで、図１は、本発明を適用した一実施形態として例示するスイッチング素子１００の要部を模式的に示す断面図である。また、図２は、図１のスイッチング素子１００に封止部材を設けてスイッチングデバイス１０００とした例を示す模式図である。
本実施形態にかかるスイッチング素子１００は、例えば、図１に示すように、絶縁性基板１０と、絶縁性基板１０の上面（一面）に設けられた第１電極２０及び第２電極３０と、第１電極２０と第２電極３０との間に設けられた電極間間隙部４０と、絶縁性基板１０の下部に設けられた第３電極５０とを有している。
絶縁性基板１０は、例えば、スイッチング素子１００の２つの電極２０，３０を隔てて設けるための支持体を構成している。
絶縁性基板１０の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１０の表面の形状は、平面であってもよいし、凹凸を有していてもよい。また、絶縁性基板１０は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであってもよい。また、絶縁性基板１０の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（Ｓｉ３Ｎ４）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、後述の電極２０、３０との密着性と、その製造において自由度が大きい点で好適となっている。
絶縁性基板１０の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１０の表面の形状は、平面であってもよいし、凹凸を有していてもよい。また、絶縁性基板１０は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであってもよい。また、絶縁性基板１０の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（Ｓｉ３Ｎ４）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、後述の電極２０、３０との密着性と、その製造において自由度が大きい点で好適となっている。
第１電極２０は、例えば、第２電極３０と対になって当該スイッチング素子１００のスイッチング動作を行うためのものである。
第１電極２０の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、絶縁性基板１０との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２０は、クロム及び金の積層構造としても良い。
なお、図１及び図２にあっては、後述の工程説明の便宜上、第１電極２０は第１電極下部２１と第１電極上部２２とをあわせたものとして表している。
第１電極２０の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、絶縁性基板１０との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２０は、クロム及び金の積層構造としても良い。
なお、図１及び図２にあっては、後述の工程説明の便宜上、第１電極２０は第１電極下部２１と第１電極上部２２とをあわせたものとして表している。
第２電極３０は、例えば、第１電極２０と対になって当該スイッチング素子１００のスイッチング動作を可能にする。
第２電極３０の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極３０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、絶縁性基板１０との接着性を強化するために、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極３０は、クロム及び金の積層（多層）構造としても良い。
第２電極３０の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極３０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、絶縁性基板１０との接着性を強化するために、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極３０は、クロム及び金の積層（多層）構造としても良い。
電極間間隙部４０は、例えば、第１電極２０と第２電極３０間にナノメートルオーダーの間隙を有するものであり、当該スイッチング素子１００のスイッチング現象を発現する役割を具備している。
第１電極２０と第２電極３０間（ナノギャップ電極間）の距離（間隔）Ｇは、例えば、０ｎｍ＜Ｇ≦１３ｎｍであるのが好ましく、０．８ｎｍ＜Ｇ＜２．２ｎｍであるのがより好ましい。
ここで、距離Ｇの上限値を１３ｎｍとしたは、例えば、二回の斜め蒸着で作成する場合には、ギャップ間隔が１３ｎｍより大きくなるとスイッチングが起きなくなるためである。
一方、距離Ｇの下限値は、０ｎｍとすると第１電極２０と第２電極３０とが短絡していることになるが、実施例１のグラフは０Ｖ付近で変化しており、０ｎｍより大きいギャップが存在することが明らかである。なお、下限値を顕微鏡測定によって決定することは困難であるが、トンネル電流が生じうる最小距離であるということができる。即ち、下限値は、素子が動作したときに、電流−電圧特性がオームの法則に従わずに量子力学的なトンネル効果が観測される距離の理論値である。
ここで、トンネル電流の理論式に抵抗値を代入すると、ギャップ幅の計算結果として０．８ｎｍ＜Ｇ＜２．２ｎｍの範囲が求められる。
第１電極２０と第２電極３０間（ナノギャップ電極間）の距離（間隔）Ｇは、例えば、０ｎｍ＜Ｇ≦１３ｎｍであるのが好ましく、０．８ｎｍ＜Ｇ＜２．２ｎｍであるのがより好ましい。
ここで、距離Ｇの上限値を１３ｎｍとしたは、例えば、二回の斜め蒸着で作成する場合には、ギャップ間隔が１３ｎｍより大きくなるとスイッチングが起きなくなるためである。
一方、距離Ｇの下限値は、０ｎｍとすると第１電極２０と第２電極３０とが短絡していることになるが、実施例１のグラフは０Ｖ付近で変化しており、０ｎｍより大きいギャップが存在することが明らかである。なお、下限値を顕微鏡測定によって決定することは困難であるが、トンネル電流が生じうる最小距離であるということができる。即ち、下限値は、素子が動作したときに、電流−電圧特性がオームの法則に従わずに量子力学的なトンネル効果が観測される距離の理論値である。
ここで、トンネル電流の理論式に抵抗値を代入すると、ギャップ幅の計算結果として０．８ｎｍ＜Ｇ＜２．２ｎｍの範囲が求められる。
また、電極間間隙部４０（第１電極２０と第２電極３０との間）の直流電気抵抗は、例えば、１ｋΩより大きく１０ＴΩ未満であるのが好ましく、１００ｋΩより大きいのがより好ましい。
ここで、抵抗の上限値を１０ＴΩとしたのは、１０ＴΩ以上とすると、スイッチングが起きなくなるためである。一方、抵抗の下限値を１ｋΩとしたのは、現状では１ｋΩ以下に下がったことがないため、これを下限としている。
なお、スイッチとして考えると、ＯＦＦ状態での抵抗は高いほど良いため、上限値はより高い値となるのが好ましいが、ＯＮ状態での抵抗が１ｋΩであると、ｍＡオーダーの電流が簡単に流れてしまい、他の素子を破壊する可能性があるため、下限値は１００ｋΩ程度とするのが好ましい。
ここで、抵抗の上限値を１０ＴΩとしたのは、１０ＴΩ以上とすると、スイッチングが起きなくなるためである。一方、抵抗の下限値を１ｋΩとしたのは、現状では１ｋΩ以下に下がったことがないため、これを下限としている。
なお、スイッチとして考えると、ＯＦＦ状態での抵抗は高いほど良いため、上限値はより高い値となるのが好ましいが、ＯＮ状態での抵抗が１ｋΩであると、ｍＡオーダーの電流が簡単に流れてしまい、他の素子を破壊する可能性があるため、下限値は１００ｋΩ程度とするのが好ましい。
なお、第１電極２０と第２電極３０間の最近接部位は、例えば、第１電極２０と第２電極３０とが対向する領域に１若しくは複数箇所形成されていても良い。
また、第１電極２０と第２電極３０間には、例えば、当該第１電極２０及び第２電極３０の構成材料等からなる島部分（中州部分）が形成されていても良い。この場合には、例えば、第１電極２０と島部分間、第２電極３０と島部分間に所定の間隙が形成されて、第１電極２０と第２電極３０が短絡していなければ良い。
また、第１電極２０と第２電極３０間には、例えば、当該第１電極２０及び第２電極３０の構成材料等からなる島部分（中州部分）が形成されていても良い。この場合には、例えば、第１電極２０と島部分間、第２電極３０と島部分間に所定の間隙が形成されて、第１電極２０と第２電極３０が短絡していなければ良い。
第３電極５０は、例えば、絶縁性基板１０（絶縁物）を介して電極間間隙部４０に電界を加える機能を具備している。
第３電極５０の上端から電極間間隙部４０における絶縁性基板１０上面までの距離Ｈは、例えば、０ｎｍ＜Ｈ＜３００ｎｍであるのが好ましく、１ｎｍ＜Ｈ＜２０ｎｍであるのがより好ましい。
ここで、距離Ｈの上限値は、印加電圧の大きさ（例えば、１０Ｖや１００Ｖ等）で当然変わってくると考えられるが、例えば、１０Ｖを印加して３００ｎｍでは動作しなかったため、３００ｎｍを上限値とする。また、距離Ｈを２５ｎｍとして動作させるためには１２Ｖ印加する必要があり、半導体素子では１０Ｖ以上の電圧を印加するのは難しいため、上限は２０ｎｍ以下になると考えられる。
一方、距離Ｈの下限値は、外部から電界がかかればよいので、下限値は０ｎｍより大きくしてある。また、距離Ｈは、理論上は１ｎｍ以下でもかまわないが、１ｎｍ以下になると、第３電極と第１及び第２電極との間のリーク電流が大きくなりすぎると考えられるため、１ｎｍを下限値とするのが好ましい。
第３電極５０の上端から電極間間隙部４０における絶縁性基板１０上面までの距離Ｈは、例えば、０ｎｍ＜Ｈ＜３００ｎｍであるのが好ましく、１ｎｍ＜Ｈ＜２０ｎｍであるのがより好ましい。
ここで、距離Ｈの上限値は、印加電圧の大きさ（例えば、１０Ｖや１００Ｖ等）で当然変わってくると考えられるが、例えば、１０Ｖを印加して３００ｎｍでは動作しなかったため、３００ｎｍを上限値とする。また、距離Ｈを２５ｎｍとして動作させるためには１２Ｖ印加する必要があり、半導体素子では１０Ｖ以上の電圧を印加するのは難しいため、上限は２０ｎｍ以下になると考えられる。
一方、距離Ｈの下限値は、外部から電界がかかればよいので、下限値は０ｎｍより大きくしてある。また、距離Ｈは、理論上は１ｎｍ以下でもかまわないが、１ｎｍ以下になると、第３電極と第１及び第２電極との間のリーク電流が大きくなりすぎると考えられるため、１ｎｍを下限値とするのが好ましい。
なお、上記の距離Ｈは、第３電極５０の上端から絶縁性基板１０上面までが全て酸化珪素（ＳｉＯ２）で埋まっている場合についてであり、大気、真空のように誘電率が酸化珪素（ＳｉＯ２）より低い場合、距離Ｈの上限がより短くなり、窒化珪素（Ｓｉ３Ｎ４）やハフニウム酸化物（ＨｆＯ２）、酸化ランタン（ＬａＯ）等のように誘電率が酸化珪素（ＳｉＯ２）より高い材料なら距離Ｈの上限がより長くなる。しかし、リーク電流は距離にのみ比例するので、下限については大きな変化はない。
また、第３電極５０の構造は、特に限定されるものではない。具体的には、例えば、第３電極５０は、電極間間隙部４０の直下のみに設けられていても良いし、第１電極２０、第２電極３０及び電極間間隙部４０の下部全体に亘って設けられていても良い。即ち、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設け、導電性の基板を第３電極５０とし、表面の酸化膜を絶縁性基板１０としても良い。
また、第３電極５０の材質としては、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
また、第３電極５０の材質としては、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
上記構成のスイッチング素子１００は、例えば、図２に示すように、封止部材６０により内包（封止）されることによりスイッチングデバイス１０００を形成するようになっている。
なお、第１電極２０、第２電極３０及び第３電極５０の各々には、リード線Ｌ１〜Ｌ３が接続されており、当該リード線Ｌ１〜Ｌ３は封止部材６０の外側に延出されている（図２参照）。
なお、第１電極２０、第２電極３０及び第３電極５０の各々には、リード線Ｌ１〜Ｌ３が接続されており、当該リード線Ｌ１〜Ｌ３は封止部材６０の外側に延出されている（図２参照）。
封止部材６０は、例えば、電極間間隙部４０を大気に接触しないようにして、当該スイッチング素子１００をさらに安定に動作させるためのものである。この封止部材６０は、例えば、少なくとも電極間間隙部４０を内包するように設けられ、絶縁性基板１０を含め当該スイッチング素子１００全体が封止されることが好ましい。
封止部材６０の形状及び材質は、電極間間隙部４０を大気に接触しないようにする機能を具備する限り、適宜任意に変更することができる。封止部材６０の材質は、例えば、公知の半導体封止材料を用いることができ、必要に応じて、公知の物質からなる気体バリヤ層等を設けても良い。
なお、第１電極２０及び第２電極３０（ナノギャップ電極）の全体を例えば適当な真空チャンバー（図示略）内に設置して、これをスイッチング素子として使用する場合は、この部材は省略できる。
封止部材６０の形状及び材質は、電極間間隙部４０を大気に接触しないようにする機能を具備する限り、適宜任意に変更することができる。封止部材６０の材質は、例えば、公知の半導体封止材料を用いることができ、必要に応じて、公知の物質からなる気体バリヤ層等を設けても良い。
なお、第１電極２０及び第２電極３０（ナノギャップ電極）の全体を例えば適当な真空チャンバー（図示略）内に設置して、これをスイッチング素子として使用する場合は、この部材は省略できる。
封止部材６０の内部は、例えば、減圧環境とすることができるほか、種々の物質で満たすことができる。封止部材６０の内部の圧力Ｐは、例えば、１０−６Ｐａ＜Ｐ＜２×１０５Ｐａとするのが好ましく、１０２Ｐａ＜Ｐ＜１０５Ｐａとするのがより好ましい。
ここで、圧力Ｐの上限値は、１０５Ｐａまでの圧力で動作することは確認しているが、これ以上の高圧での取り扱いが難しいため、空気漏れを考慮して圧力を少し上げる程度である２×１０５Ｐａを上限値としたものである。
一方、圧力Ｐの下限値は、１０−６Ｐａまでの圧力で動作することは確認しているが、これ以上の低圧での取り扱いが難しいため、工業的に簡単な真空系で到達できる程度である１０２Ｐａを下限値とするのがより好ましい。
また、封止部材６０の内部は、例えば、乾燥空気、窒素、Ａｒなどの希ガス等の不活性な気体又はトルエンなどの電気的に不活な有機溶剤で満たしても良い。
ここで、圧力Ｐの上限値は、１０５Ｐａまでの圧力で動作することは確認しているが、これ以上の高圧での取り扱いが難しいため、空気漏れを考慮して圧力を少し上げる程度である２×１０５Ｐａを上限値としたものである。
一方、圧力Ｐの下限値は、１０−６Ｐａまでの圧力で動作することは確認しているが、これ以上の低圧での取り扱いが難しいため、工業的に簡単な真空系で到達できる程度である１０２Ｐａを下限値とするのがより好ましい。
また、封止部材６０の内部は、例えば、乾燥空気、窒素、Ａｒなどの希ガス等の不活性な気体又はトルエンなどの電気的に不活な有機溶剤で満たしても良い。
次に、スイッチング素子１００の製造方法について説明する。
スイッチング素子１００は、例えば、（１）絶縁性基板１０及び第３電極５０の準備工程、（２）第１のレジストパターン形成工程、（３）第１の蒸着工程、（４）第１のリフトオフ工程、（５）第２のレジストパターン形成工程、（６）第２の蒸着工程、（７）第２のリフトオフ工程、（８）電界破断工程、及び（９）封止工程を行うことにより製造される。
スイッチング素子１００は、例えば、（１）絶縁性基板１０及び第３電極５０の準備工程、（２）第１のレジストパターン形成工程、（３）第１の蒸着工程、（４）第１のリフトオフ工程、（５）第２のレジストパターン形成工程、（６）第２の蒸着工程、（７）第２のリフトオフ工程、（８）電界破断工程、及び（９）封止工程を行うことにより製造される。
（１）絶縁性基板１０及び第３電極５０の準備工程
絶縁性基板１０としては、例えば、酸化膜付きＳｉ基板、その他表面が絶縁性の基板等が用いられる。具体的には、例えば、Ｓｉ等の導電性の基板を用いる場合には、その表面に所望の絶縁膜を、熱処理、酸化処理、蒸着、スパッタ等の公知の方法によって設け、絶縁膜を絶縁性基板１０とし、導電性の基板を第３電極５０とする。また、例えば、ガラス等の絶縁性の基板を絶縁性基板１０として用いる場合は、エッチング等の所定の方法によって基板中に第３電極５０を埋め込む必要がある。
絶縁性基板１０としては、例えば、酸化膜付きＳｉ基板、その他表面が絶縁性の基板等が用いられる。具体的には、例えば、Ｓｉ等の導電性の基板を用いる場合には、その表面に所望の絶縁膜を、熱処理、酸化処理、蒸着、スパッタ等の公知の方法によって設け、絶縁膜を絶縁性基板１０とし、導電性の基板を第３電極５０とする。また、例えば、ガラス等の絶縁性の基板を絶縁性基板１０として用いる場合は、エッチング等の所定の方法によって基板中に第３電極５０を埋め込む必要がある。
（２）第１のレジストパターン形成工程
第１のレジストパターン形成工程は、例えば、フォトリソグラフィー等を用いて行われ、絶縁性基板１０に第１電極下部２１を形成するためのレジストパターン６０を形成する（図３参照）。
なお、レジストパターン６０の厚さは、例えば、適宜任意に変更することができ、具体的には、１μｍとされている。
第１のレジストパターン形成工程は、例えば、フォトリソグラフィー等を用いて行われ、絶縁性基板１０に第１電極下部２１を形成するためのレジストパターン６０を形成する（図３参照）。
なお、レジストパターン６０の厚さは、例えば、適宜任意に変更することができ、具体的には、１μｍとされている。
（３）第１の蒸着工程
第１の蒸着工程は、例えば、所定の蒸着装置を用いて行われ、第１電極下部２１を形成する。
絶縁性基板１０の被蒸着面は、例えば、蒸着源から被蒸着面を臨むとき傾斜するように配置される。即ち、絶縁性基板１０は、例えば、図３に示すように、被蒸着面と、蒸着源から蒸散する粒子の飛来方向とのなす角をθ１としたとき、０°＜θ１＜９０°となるように配置される（当該蒸着方法を、以下、「傾斜蒸着」と言う）。この結果、第１電極下部２１は、その先端部が絶縁性基板１０（被蒸着面）に対して傾斜した形状に形成される。
なお、第１電極下部２１の先端部の傾斜方向と、絶縁性基板１０表面とのなす角をθ１’は、例えば、レジストパターン６０の形状、絶縁性基板１０表面の金属が堆積する特性及び角度θ１の大きさなどによって変更することができる。
第１の蒸着工程は、例えば、所定の蒸着装置を用いて行われ、第１電極下部２１を形成する。
絶縁性基板１０の被蒸着面は、例えば、蒸着源から被蒸着面を臨むとき傾斜するように配置される。即ち、絶縁性基板１０は、例えば、図３に示すように、被蒸着面と、蒸着源から蒸散する粒子の飛来方向とのなす角をθ１としたとき、０°＜θ１＜９０°となるように配置される（当該蒸着方法を、以下、「傾斜蒸着」と言う）。この結果、第１電極下部２１は、その先端部が絶縁性基板１０（被蒸着面）に対して傾斜した形状に形成される。
なお、第１電極下部２１の先端部の傾斜方向と、絶縁性基板１０表面とのなす角をθ１’は、例えば、レジストパターン６０の形状、絶縁性基板１０表面の金属が堆積する特性及び角度θ１の大きさなどによって変更することができる。
また、第１の蒸着工程は、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも何れか一つの物質を１回又は複数回蒸着するようになっている。具体的には、複数回の蒸着としては、例えば、クロムを蒸着後、金を蒸着することにより、２層構造の第１電極下部２１を形成するようにしても良い。
ここで、第１電極下部２１の厚さは、例えば、適宜任意に変更することができ、材質に金を選んだ場合には、５ｎｍ以上とされている。
ここで、第１電極下部２１の厚さは、例えば、適宜任意に変更することができ、材質に金を選んだ場合には、５ｎｍ以上とされている。
（４）第１のリフトオフエ程
第１のリフトオフエ程は、例えば、レジストパターン６０の材質に適合する剥離液を用い行われ、当該工程の結果、第１電極下部２１が形成されるとともに、レジストパターン６０上に形成された犠牲電極２１ａが除去される。
第１のリフトオフエ程は、例えば、レジストパターン６０の材質に適合する剥離液を用い行われ、当該工程の結果、第１電極下部２１が形成されるとともに、レジストパターン６０上に形成された犠牲電極２１ａが除去される。
（５）第２のレジストパターン形成工程
第２のレジストパターン形成方法は、例えば、フォトリソグラフィー等を用いて行われ、第２電極３０及び第１電極上部２２を形成するためのレジストパターン（図示略）を形成する。
第２のレジストパターン形成方法は、例えば、フォトリソグラフィー等を用いて行われ、第２電極３０及び第１電極上部２２を形成するためのレジストパターン（図示略）を形成する。
（６）第２の蒸着工程
第２の蒸着工程は、例えば、所定の蒸着装置を用いて行われ、第２電極３０を形成するとともに、付随的に第１電極上部２２を形成する（図４参照）。
また、第２の蒸着工程は、例えば、傾斜蒸着により行われ、例えば、図４に示すように、被蒸着面と、蒸着源から蒸散する粒子の飛来方向とのなす角をθ２としたとき、θ１’＜９０°のときは、０°＜θ２＜θ１’＜９０°となるように、また、９０°≦θ１’のときは、０°＜θ２＜９０°となるように絶縁性基板１０が配置される。
さらに、第２の蒸着工程は、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも何れか一つの物質を１回又は複数回蒸着するようになっている。
第２の蒸着工程は、例えば、所定の蒸着装置を用いて行われ、第２電極３０を形成するとともに、付随的に第１電極上部２２を形成する（図４参照）。
また、第２の蒸着工程は、例えば、傾斜蒸着により行われ、例えば、図４に示すように、被蒸着面と、蒸着源から蒸散する粒子の飛来方向とのなす角をθ２としたとき、θ１’＜９０°のときは、０°＜θ２＜θ１’＜９０°となるように、また、９０°≦θ１’のときは、０°＜θ２＜９０°となるように絶縁性基板１０が配置される。
さらに、第２の蒸着工程は、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも何れか一つの物質を１回又は複数回蒸着するようになっている。
また、第２の蒸着工程により、第１電極２０と第２電極３０間にナノメートルオーダーの間隙を有する電極間間隙部４０が形成される。
即ち、電極間間隙部４０の形成は、例えば、第２の蒸着工程の傾斜蒸着における、蒸着粒子により形成される第１電極下部２１の影を利用している。従って、第１電極下部２１の厚さ及び第２の蒸着工程における傾斜蒸着の角度θ２のうち、少なくとも何れか一方を調整することにより、所望の電極間距離Ｇを有する電極間間隙部４０を得ることができる。
即ち、電極間間隙部４０の形成は、例えば、第２の蒸着工程の傾斜蒸着における、蒸着粒子により形成される第１電極下部２１の影を利用している。従って、第１電極下部２１の厚さ及び第２の蒸着工程における傾斜蒸着の角度θ２のうち、少なくとも何れか一方を調整することにより、所望の電極間距離Ｇを有する電極間間隙部４０を得ることができる。
（７）第２のリフトオフエ程
第２のリフトオフエ程は、例えば、レジストパターンの材質に適合する剥離液を用い行われ、当該工程の結果、第１電極２０及び第２電極３０が形成され、ナノギャップ電極が得られる。
第２のリフトオフエ程は、例えば、レジストパターンの材質に適合する剥離液を用い行われ、当該工程の結果、第１電極２０及び第２電極３０が形成され、ナノギャップ電極が得られる。
（８）電界破断工程
ナノギャップ電極は短絡している場合があるため、必要に応じて、当該電界破断工程を行うことが好ましい。
電界破断工程は、例えば、短絡している電極と直列に可変抵抗、固定抵抗及び電源（何れも図示略）を接続して電圧を印加する。そして、可変抵抗の抵抗値を初期値（抵抗大）からゆっくり抵抗が小さくなるように調節して、電流が流れなくなる時点で止めることにより、所望の電極間距離Ｇを有するナノギャップ電極を得ることができる。
ナノギャップ電極は短絡している場合があるため、必要に応じて、当該電界破断工程を行うことが好ましい。
電界破断工程は、例えば、短絡している電極と直列に可変抵抗、固定抵抗及び電源（何れも図示略）を接続して電圧を印加する。そして、可変抵抗の抵抗値を初期値（抵抗大）からゆっくり抵抗が小さくなるように調節して、電流が流れなくなる時点で止めることにより、所望の電極間距離Ｇを有するナノギャップ電極を得ることができる。
（９）封止工程
封止工程は、例えば、所定の気密封止技術を利用して行われ、具体的には、セラミック封止、ガラス封止、プラスチツク封止又は金属キャップによる封止により行われる。
また、封止工程は、所定の雰囲気中で行うようにしても良い。
封止工程は、例えば、所定の気密封止技術を利用して行われ、具体的には、セラミック封止、ガラス封止、プラスチツク封止又は金属キャップによる封止により行われる。
また、封止工程は、所定の雰囲気中で行うようにしても良い。
なお、上記のスイッチング素子１００の製造方法は、一例であって、これに限られるものではない。
次に、スイッチング動作について図５及び図６を参照して説明する。
ここで、図５は、ＯＦＦ状態のスイッチング素子１００に対して、電極間間隙部４０（ナノギャップ電極間）に印加する電圧を０Ｖから上げていった際の、電流−電圧曲線の一例を模式的に示す図であり、横軸はナノギャップ電極間に印加される電圧に対応し、縦軸はナノギャップ電極間を流れる電流に対応している。なお、図３には、説明のために、ＡからＦ及び０の符号を付した。
また、図５にあっては、電圧が正の部分のみを示すが、実際には０点について点対称となっており、ナノギャップ電極間に印加する電圧及び電流は、ナノギャップ電極の極性に依存しない。また、以下の説明にあっては、電圧が負の部分については省略するものとする。
ここで、図５は、ＯＦＦ状態のスイッチング素子１００に対して、電極間間隙部４０（ナノギャップ電極間）に印加する電圧を０Ｖから上げていった際の、電流−電圧曲線の一例を模式的に示す図であり、横軸はナノギャップ電極間に印加される電圧に対応し、縦軸はナノギャップ電極間を流れる電流に対応している。なお、図３には、説明のために、ＡからＦ及び０の符号を付した。
また、図５にあっては、電圧が正の部分のみを示すが、実際には０点について点対称となっており、ナノギャップ電極間に印加する電圧及び電流は、ナノギャップ電極の極性に依存しない。また、以下の説明にあっては、電圧が負の部分については省略するものとする。
先ず、ナノギャップ電極間に印加される電圧と流れる電流との関係における、第３電極５０に対する電圧印加の影響について図５を参照して説明する。
図５に示すように、第３電極に電圧を印加していない状態では、ナノギャップ電極間にＡ−Ｃ間の電圧を印加した際に、当該ナノギャップ電極間に電流が流れるようになる。
これに対して、第３電極に電圧を印加した状態では、ナノギャップ電極間にＡ−Ｃ間よりもより低い電圧であるＤ−Ａ間の電圧を印加することで、当該ナノギャップ電極間に電流が流れるようになる。
図５に示すように、第３電極に電圧を印加していない状態では、ナノギャップ電極間にＡ−Ｃ間の電圧を印加した際に、当該ナノギャップ電極間に電流が流れるようになる。
これに対して、第３電極に電圧を印加した状態では、ナノギャップ電極間にＡ−Ｃ間よりもより低い電圧であるＤ−Ａ間の電圧を印加することで、当該ナノギャップ電極間に電流が流れるようになる。
次に、第３電極５０に電圧を印加した場合のスイッチング素子１００の動作について図６（ａ）〜図６（ｃ）を参照して説明する。
ここで、図６（ａ）は、ナノギャップ電極間に印加される電圧と経過時間との対応関係、図６（ｂ）は、第３電極に印加される電圧と経過時間との対応関係、図６（ｃ）は、ナノギャップ電極間を流れる電流と経過時間との対応関係を模式的に示す図である。
ここで、図６（ａ）は、ナノギャップ電極間に印加される電圧と経過時間との対応関係、図６（ｂ）は、第３電極に印加される電圧と経過時間との対応関係、図６（ｃ）は、ナノギャップ電極間を流れる電流と経過時間との対応関係を模式的に示す図である。
先ず、第１電極２０及び第２電極３０のみを用いた２極のスイッチング素子の動作について説明する。
図６（ａ）〜図６（ｃ）に示すように、ナノギャップ電極間に矩形パルスＩのＯＮ電圧を印加する。その後、読出電圧Ｒ１を印加すると、ナノギャップ電極間に大きな電流が流れ、スイッチング素子１００がＯＮ状態になったことが確認される（図６（ｃ）参照）。
次に、ナノギャップ電極間に矩形パルスＪのＯＦＦ電圧を印加する。その後、読出電圧Ｒ２を印加すると、ナノギャップ電極間には電流が流れず、スイッチング素子１００がＯＦＦ状態になったことが確認される。
図６（ａ）〜図６（ｃ）に示すように、ナノギャップ電極間に矩形パルスＩのＯＮ電圧を印加する。その後、読出電圧Ｒ１を印加すると、ナノギャップ電極間に大きな電流が流れ、スイッチング素子１００がＯＮ状態になったことが確認される（図６（ｃ）参照）。
次に、ナノギャップ電極間に矩形パルスＪのＯＦＦ電圧を印加する。その後、読出電圧Ｒ２を印加すると、ナノギャップ電極間には電流が流れず、スイッチング素子１００がＯＦＦ状態になったことが確認される。
なお、これ以降は、同様にＯＮ電圧Ｋ、ＯＦＦ電圧Ｌを印加しても、スイッチング素子１００は、ＯＮ状態・ＯＦＦ状態のスイッチング動作を同様に繰り返すようになっており、説明を省略するものとする。
次に、第３電極５０に電圧を印加した場合の３極のスイッチング素子１００の動作について説明する。
図６（ａ）〜図６（ｃ）に示すように、先ず、比較対象として、第３電極５０に電圧を印加しない状態で、図５のＤ−Ａ間の電圧に相当する矩形パルスＭをＯＦＦ状態のナノギャップ電極間に印加する。この場合、読出電圧Ｒ５を印加してもナノギャップ電極間に電流は流れない。つまり、スイッチング素子１００は、ＯＦＦ状態のままである。
ここで、第３電極５０に所定の大きさの電圧を印加し（図６（ｂ）参照）、この状態で、図５のＤ−Ａ間の電圧に相当する矩形パルスＮを印加して、読出電圧Ｒ６を印加すると大きな電流が流れ、スイッチング素子１００がＯＮ状態になったことが確認される（図６（ｃ）参照）。
このように、第３電極５０に対する電圧印加によって、スイッチング素子１００がＯＦＦ状態からＯＮ状態へ遷移する際の電圧を制御することができる。
図６（ａ）〜図６（ｃ）に示すように、先ず、比較対象として、第３電極５０に電圧を印加しない状態で、図５のＤ−Ａ間の電圧に相当する矩形パルスＭをＯＦＦ状態のナノギャップ電極間に印加する。この場合、読出電圧Ｒ５を印加してもナノギャップ電極間に電流は流れない。つまり、スイッチング素子１００は、ＯＦＦ状態のままである。
ここで、第３電極５０に所定の大きさの電圧を印加し（図６（ｂ）参照）、この状態で、図５のＤ−Ａ間の電圧に相当する矩形パルスＮを印加して、読出電圧Ｒ６を印加すると大きな電流が流れ、スイッチング素子１００がＯＮ状態になったことが確認される（図６（ｃ）参照）。
このように、第３電極５０に対する電圧印加によって、スイッチング素子１００がＯＦＦ状態からＯＮ状態へ遷移する際の電圧を制御することができる。
その後、第３電極５０に電圧を印加した状態で、ナノギャップ電極間に矩形パルスＯのＯＦＦ電圧を印加して、読出電圧Ｒ７を印加すると、矩形パルスＪのＯＦＦ電圧を印加した場合と同様に電流が流れなくなる。
つまり、スイッチング素子１００をＯＦＦ状態にするのに第３電極５０に対する電圧の印加の有無は影響しない。
つまり、スイッチング素子１００をＯＦＦ状態にするのに第３電極５０に対する電圧の印加の有無は影響しない。
また、図５のＤ−Ａ間の電圧に相当する矩形パルスＰをＯＦＦ状態のナノギャップ電極間に印加した後、第３電極に適度な大きさの電圧を印加して、読出電圧Ｒ８を印加すると、大きな電流が流れ、スイッチング素子１００がＯＮ状態になったことが確認される（図６（ｃ）参照）。
このように、先ず、ナノギャップ電極間に電圧を印加し、その後第３電極５０に電圧を印加しても、スイッチング素子はＯＮ状態になる。
このように、先ず、ナノギャップ電極間に電圧を印加し、その後第３電極５０に電圧を印加しても、スイッチング素子はＯＮ状態になる。
次に、本発明を実施例により具体的に説明するが、本発明はこれらに限定されるものではない。
先ず、実施例１に係るスイッチング素子の製造方法について説明する。
基板として、ｐ型シリコン基板表面に厚さ２５ｎｍの酸化シリコン層を成膜したものを用いた。ここで、表面の酸化シリコン層を絶縁性基板とし、ｐ型シリコンの部分を第３電極５０とした。
基板として、ｐ型シリコン基板表面に厚さ２５ｎｍの酸化シリコン層を成膜したものを用いた。ここで、表面の酸化シリコン層を絶縁性基板とし、ｐ型シリコンの部分を第３電極５０とした。
そして、基板の表面に厚さが１μｍとなるように第１のレジストパターンを形成した。
その後、第１の蒸着工程の傾斜蒸着時の角度θ１を７５°として、絶縁性基板と接触する部分に厚さ２ｎｍのクロムを蒸着し、次いで金を蒸着して、合計の厚さが２５ｎｍとなるようにして第１電極下部を形成した。
次いで、第１のリフトオフ工程を行った。
その後、第１の蒸着工程の傾斜蒸着時の角度θ１を７５°として、絶縁性基板と接触する部分に厚さ２ｎｍのクロムを蒸着し、次いで金を蒸着して、合計の厚さが２５ｎｍとなるようにして第１電極下部を形成した。
次いで、第１のリフトオフ工程を行った。
次に、厚さが１μｍとなるように第２のレジストパターンを形成した。
その後、第２の蒸着工程の傾斜蒸着時の角度θ２を６０°として、絶縁性基板と接触する部分に厚さ２ｎｍのクロムを蒸着し、次いで金を蒸着して、合計の厚さが１５ｎｍとなるようにして第２電極を形成した。また、第１電極上部が形成されて、この結果、第１電極の全体の厚さは約４０ｎｍとなった。
次いで、第２のリフトオフエ程を行った。
その後、第２の蒸着工程の傾斜蒸着時の角度θ２を６０°として、絶縁性基板と接触する部分に厚さ２ｎｍのクロムを蒸着し、次いで金を蒸着して、合計の厚さが１５ｎｍとなるようにして第２電極を形成した。また、第１電極上部が形成されて、この結果、第１電極の全体の厚さは約４０ｎｍとなった。
次いで、第２のリフトオフエ程を行った。
次に、電界破断工程を実施して、第１電極と第２電極間の短絡部の除去を行った。具体的には、電界破断の条件として、付加電圧を１Ｖ、抵抗値を１００Ωとし、可変抵抗を１００ＫΩから０Ωへ向かって徐々に下げていくことにより電流量を徐々に増加させていった。
なお、電界破断を起こした時の、電流量は約４ｍＡであった。
なお、電界破断を起こした時の、電流量は約４ｍＡであった。
次に、第１電極及び第２電極に影響を与えない部分を選んで基板の酸化シリコン膜を削り、その下のシリコン部分にハンダをつけて第３電極とした。
なお、第１若しくは第２の蒸着工程の前に、電極に影響を与えない部分のレジストパターン及び酸化シリコン膜を削り、電極蒸着と同時にシリコン部分に金を蒸着し、これを第３電極としても良い。
なお、第１若しくは第２の蒸着工程の前に、電極に影響を与えない部分のレジストパターン及び酸化シリコン膜を削り、電極蒸着と同時にシリコン部分に金を蒸着し、これを第３電極としても良い。
以上のようにして製造したスイッチング素子を真空チャンバー内に設置した。
なお、真空チャンバー内の圧力は、例えば、１０−５Ｐａ台であった。
なお、真空チャンバー内の圧力は、例えば、１０−５Ｐａ台であった。
以下に、第３電極に電圧を印加した場合のナノギャップ電極間の電流−電圧（Ｉ−Ｖ）特性について図７及び図８を参照して説明する。
ここで、図７は、第３電極に電圧を印加した場合のナノギャップ電極間のＩ−Ｖ特性の測定結果を示す図であり、横軸はナノギャップ電極間に印加された電圧を示し、縦軸はナノギャップ電極間に流れた電流を示している。
ここで、図７は、第３電極に電圧を印加した場合のナノギャップ電極間のＩ−Ｖ特性の測定結果を示す図であり、横軸はナノギャップ電極間に印加された電圧を示し、縦軸はナノギャップ電極間に流れた電流を示している。
先ず、第３電極に印加する電圧を０Ｖに固定し、ナノギャップ電極間に印加する電圧を測定開始持において０Ｖとし、その後、＋０．２Ｖ／ｓの掃印速度で＋６Ｖまで掃印し、次いで、−０．２Ｖ／ｓの掃印速度で−６Ｖまで掃印した。
また、第３電極に印加する電圧を４Ｖ、８Ｖ、１２Ｖに固定し、各々の電圧においてナノギャップ電極間に印加する電圧を同様の条件で操作した。
また、第３電極に印加する電圧を４Ｖ、８Ｖ、１２Ｖに固定し、各々の電圧においてナノギャップ電極間に印加する電圧を同様の条件で操作した。
なお、図７に表される測定結果では、問題にしている部分が理解しづらいので、図７からナノギャップ電極間に印加する電圧を０Ｖから６Ｖまで掃印した部分を抜き出して図８を作成した。
また、以下の文章では、電流が１００μＡをはじめて越えた電圧を立ち上がり電圧とする。
また、以下の文章では、電流が１００μＡをはじめて越えた電圧を立ち上がり電圧とする。
図７に示すように、第３電極に０Ｖ印加した場合、４Ｖを印加した場合、８Ｖを印加した場合ではグラフの形に大きな差はないが、１２Ｖを印加した場合では、ナノギャップ電極間の電圧を０Ｖから６Ｖまで掃印する際の電流が大きく増加する電圧が他のものとずれていた。より詳細には、図８に示すように、０Ｖ、４Ｖ、８Ｖの３つのグラフは３つとも３Ｖ弱で電流が立ち上がっているのに対し、１２Ｖのグラフだけは１Ｖ強で電流が立ち上がっている。
従って、上記の立ち上がり電圧の差を利用することにより、スイッチング素子のスイッチング動作を制御することができる。
従って、上記の立ち上がり電圧の差を利用することにより、スイッチング素子のスイッチング動作を制御することができる。
以上のように、本実施形態のスイッチング素子１００によれば、当該スイッチング素子１００の構造をより単純なものとすることができ、スイッチング動作を安定的に繰り返すことができる。即ち、ナノメートルオーダーの間隙を空けて配設されたナノギャップ電極（第１電極２０及び第２電極３０）と、絶縁性基板１０を介してナノギャップ電極間（電極間間隙部４０）に電界を加える第３電極５０によって構成されているので、有機分子や無機粒子などが不要で、より単純な構造で構成することができる。
また、第３電極５０に電圧を印加することにより、スイッチング特性を制御することができる。即ち、第３電極５０に対して所定電圧を印加することによって、当該スイッチング素子１００をＯＦＦ状態からＯＮ状態に切り替えるために必要なナノギャップ電極間に対する印加電圧の大きさを変更することができる。
さらに、当該スイッチング素子１００は劣化する物質を含まないため、スイッチング動作を安定的に繰り返すことができる。
加えて、スイッチング素子１００は不揮発性を有し、スイッチング動作後に外部入力がなくとも、当該スイッチング素子１００の動作状態を維持することができる。
また、第３電極５０に電圧を印加することにより、スイッチング特性を制御することができる。即ち、第３電極５０に対して所定電圧を印加することによって、当該スイッチング素子１００をＯＦＦ状態からＯＮ状態に切り替えるために必要なナノギャップ電極間に対する印加電圧の大きさを変更することができる。
さらに、当該スイッチング素子１００は劣化する物質を含まないため、スイッチング動作を安定的に繰り返すことができる。
加えて、スイッチング素子１００は不揮発性を有し、スイッチング動作後に外部入力がなくとも、当該スイッチング素子１００の動作状態を維持することができる。
また、封止部材６０によってナノギャップ電極間を大気に接触しないようにすることができ、当該スイッチング素子１００をさらに安定的に動作させることができる。
即ち、封止部材６０の内部を、例えば、減圧環境としたり、乾燥空気、窒素、希ガス等の不活性な気体又はトルエンなどの電気的に不活な有機溶剤等の種々の物質で満たすことにより、ナノギャップ電極間を大気に接触しないようにすることができ、これにより、スイッチング動作をより安定なものとすることができる。
即ち、封止部材６０の内部を、例えば、減圧環境としたり、乾燥空気、窒素、希ガス等の不活性な気体又はトルエンなどの電気的に不活な有機溶剤等の種々の物質で満たすことにより、ナノギャップ電極間を大気に接触しないようにすることができ、これにより、スイッチング動作をより安定なものとすることができる。
なお、本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
以下に、本発明に係るスイッチング素子の変形例について説明する。
以下に、本発明に係るスイッチング素子の変形例について説明する。
＜変形例１＞
変形例１のスイッチング素子２００は、例えば、図９に示すように、第３電極２５０が電極間間隙部４０の上側に配設されている。具体的には、第３電極２５０は、第２電極２０の上面（絶縁性基板２１０と反対側の面）に形成された絶縁膜２７０を介して配設され、当該第３電極２５０の先端部が電極間間隙部４０の上側に所定間隔を空けて配置されるように延在している。
そして、スイッチング素子２００は、真空中や所定の物質で満たされた封止部材（図示略）により封止された状態で動作するようになっており、第３電極２５０が真空等の絶縁物を介して電極間間隙部４０に電界を加えるようになっている。
変形例１のスイッチング素子２００は、例えば、図９に示すように、第３電極２５０が電極間間隙部４０の上側に配設されている。具体的には、第３電極２５０は、第２電極２０の上面（絶縁性基板２１０と反対側の面）に形成された絶縁膜２７０を介して配設され、当該第３電極２５０の先端部が電極間間隙部４０の上側に所定間隔を空けて配置されるように延在している。
そして、スイッチング素子２００は、真空中や所定の物質で満たされた封止部材（図示略）により封止された状態で動作するようになっており、第３電極２５０が真空等の絶縁物を介して電極間間隙部４０に電界を加えるようになっている。
以下に、変形例１のスイッチング素子２００の製造方法について説明する。
変形例１のスイッチング素子２００の製造方法は、上記実施形態のスイッチング素子１００の製造方法における（１）絶縁性基板１０及び第３電極５０の準備工程の代わりに、酸化膜付きＳｉ基板、その他表面が絶縁性の基板等を絶縁性基板２１０として準備する絶縁性基板２１０の準備工程を行う。
そして、第１電極２０及び第２電極３０の作成後、電極間間隙部４０及び第２電極３０の上面に絶縁膜２７０を成膜する工程を行い、その後、第２電極３０の上面に形成された絶縁膜を介して第３電極２５０を形成（成膜）する工程を行う。
次に、電極間間隙部４０の上面に形成された絶縁膜（犠牲層）をエッチングにより取り除く工程を行う。
なお、必要に応じて、（８）電界破断工程や（９）封止工程が行われるようにしても良い。
変形例１のスイッチング素子２００の製造方法は、上記実施形態のスイッチング素子１００の製造方法における（１）絶縁性基板１０及び第３電極５０の準備工程の代わりに、酸化膜付きＳｉ基板、その他表面が絶縁性の基板等を絶縁性基板２１０として準備する絶縁性基板２１０の準備工程を行う。
そして、第１電極２０及び第２電極３０の作成後、電極間間隙部４０及び第２電極３０の上面に絶縁膜２７０を成膜する工程を行い、その後、第２電極３０の上面に形成された絶縁膜を介して第３電極２５０を形成（成膜）する工程を行う。
次に、電極間間隙部４０の上面に形成された絶縁膜（犠牲層）をエッチングにより取り除く工程を行う。
なお、必要に応じて、（８）電界破断工程や（９）封止工程が行われるようにしても良い。
従って、上記構成の変形例１のスイッチング素子１００であっても、構造をより単純なものとすることができ、スイッチング動作を安定的に繰り返すことができる。
また、上記実施形態では、第１電極２０及び第２電極３０を絶縁性基板１０（１１０）の上面に設けるようにしたが、これに限られるものではなく、絶縁性基板１０の一面であれば良く、絶縁性基板１０の下面であっても良い。
さらに、第３電極５０（２５０）の位置は、上記実施形態及び変形例１で開示したものに限られるものではなく、例えば、絶縁性基板若しくは真空を含む絶縁物を介して電極間間隙部４０に電界を加えることができる位置であれば如何なる位置であっても良い。
さらに、第３電極５０（２５０）の位置は、上記実施形態及び変形例１で開示したものに限られるものではなく、例えば、絶縁性基板若しくは真空を含む絶縁物を介して電極間間隙部４０に電界を加えることができる位置であれば如何なる位置であっても良い。
また、上記実施形態では、絶縁性基板１０の上面に、ナノギャップ電極として第１電極２０及び第２電極３０をナノメートルオーダーの間隙を空けて横方向に並ぶように配設したが、これに限られるものではなく、例えば、第１電極２０及び第２電極３０が縦方向に並ぶように配設しても良い。
加えて、スイッチング素子１００、２００の構成や各部の形状等は、上記実施形態に例示したものは一例であり、これらに限られるものではない。
１００、２００ スイッチング素子
１０、１１０ 絶縁性基板
２０ 第１電極
２１ 第１電極下部
２２ 第１電極上部
３０ 第２電極
４０ 電極間間隙部
５０、２５０ 第３電極
６０ 封止部材
１０、１１０ 絶縁性基板
２０ 第１電極
２１ 第１電極下部
２２ 第１電極上部
３０ 第２電極
４０ 電極間間隙部
５０、２５０ 第３電極
６０ 封止部材
Claims (2)
- 絶縁性基板と、
前記絶縁性基板の一面に設けられた第１電極及び第２電極と、
前記第１電極と前記第２電極間に設けられ、前記第１電極と前記第２電極間に所定電圧の印加により抵抗のスイッチング現象が生じる間隙を有する電極間間隙部と、
前記絶縁性基板若しくは真空を含む絶縁物を介して前記電極間間隙部に電界を加える第３電極とを備え、
前記第３電極に電圧が印加されることにより、前記第１電極と前記第２電極間のスイッチング特性を制御するように構成されていることを特徴とするスイッチング素子。 - 前記電極間間隙部を内包する封止部材を備えることを特徴とする請求項１に記載のスイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007079943A JP5120872B2 (ja) | 2007-03-26 | 2007-03-26 | スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007079943A JP5120872B2 (ja) | 2007-03-26 | 2007-03-26 | スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008243988A JP2008243988A (ja) | 2008-10-09 |
| JP5120872B2 true JP5120872B2 (ja) | 2013-01-16 |
Family
ID=39914995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007079943A Expired - Fee Related JP5120872B2 (ja) | 2007-03-26 | 2007-03-26 | スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5120872B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157567A (ja) | 2008-12-26 | 2010-07-15 | Funai Electric Advanced Applied Technology Research Institute Inc | メモリセルアレイ |
| JP5526341B2 (ja) * | 2010-02-25 | 2014-06-18 | 独立行政法人産業技術総合研究所 | スイッチング素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3488692B2 (ja) * | 1998-03-25 | 2004-01-19 | コリア アドバンスト インスティテュート オブ サイエンス アンド テクノロジー | 真空電界トランジスタ |
-
2007
- 2007-03-26 JP JP2007079943A patent/JP5120872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008243988A (ja) | 2008-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4919146B2 (ja) | スイッチング素子 | |
| JP5170615B2 (ja) | スイッチング素子 | |
| JP5120874B2 (ja) | スイッチング素子 | |
| JP4446054B2 (ja) | 不揮発性記憶素子 | |
| US8188466B2 (en) | Resistance variable element | |
| WO2009150751A1 (ja) | スイッチング素子 | |
| JP2008177469A (ja) | 抵抗変化型素子および抵抗変化型素子製造方法 | |
| JP5120872B2 (ja) | スイッチング素子 | |
| TWI458149B (zh) | 電阻式記憶體 | |
| JP2009049287A (ja) | スイッチング素子、スイッチング素子の製造方法及びメモリ素子アレイ | |
| JP5526341B2 (ja) | スイッチング素子 | |
| US8604458B2 (en) | Two-terminal resistance switching device and semiconductor device | |
| JP2011176041A (ja) | 単一金属酸化物ナノ粒子による抵抗変化メモリおよびその作製方法 | |
| JP5251349B2 (ja) | 抵抗変化型素子および抵抗変化型素子製造方法 | |
| JP5583738B2 (ja) | 抵抗変化型メモリ | |
| US9236569B2 (en) | Storage element | |
| TW201230036A (en) | Driving method of memory element, and storage device having memory element | |
| Nagashima et al. | A oxide nanowire for probing nanoscale memristive switching | |
| JP2014220357A (ja) | スイッチング素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100315 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120703 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120918 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121017 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |