JP5119992B2 - Power converter - Google Patents

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Description

本発明は、ＤＣ−ＡＣ又はＡＣ−ＤＣ−ＡＣ変換を行うための電力変換装置に関する。   The present invention relates to a power conversion device for performing DC-AC or AC-DC-AC conversion.

太陽電池等の直流電圧を交流電圧に変換して商用交流電力系統に供給する電力変換装置は、例えば特開２００４―２６０８８２号公報（特許文献１）に開示されている。特許文献１に開示されている電力変換装置は、インバータ回路の主スイッチ（変換用スイッチ）のターンオン時のスイッチングサージ及びスイッチング損失を低減するための零電圧スイッチング補助回路を有する。この零電圧スイッチング補助回路は、正側導体（正母線又は正電源ライン）と負側導体（負母線又は負電源ライン）との間に接続された第１及び第２の電圧分割用コンデンサ（補助コンデンサ）の直列回路と、第１の電圧分割用コンデンサに対して直列に接続された第１の補助スイッチと、第１の電圧分割用コンデンサと第１の補助スイッチに対して並列接続された第２の補助スイッチと共振リアクトルとの直列回路とを有し、主スイッチに並列接続されたスナバコンデンサ（共振用コンデンサ）の電荷を主スイッチのターンオン前に共振動作によって放出させる機能を有する。 A power conversion device that converts a DC voltage such as a solar battery into an AC voltage and supplies the AC voltage to a commercial AC power system is disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-260882 (Patent Document 1). The power conversion device disclosed in Patent Document 1 has a zero voltage switching auxiliary circuit for reducing switching surge and switching loss when the main switch (conversion switch) of the inverter circuit is turned on. The zero voltage switching auxiliary circuit includes first and second voltage dividing capacitors (auxiliary) connected between a positive conductor (positive bus or positive power supply line) and a negative conductor (negative bus or negative power supply line). Capacitor) series circuit, a first auxiliary switch connected in series with the first voltage dividing capacitor, and a first auxiliary switch connected in parallel with the first voltage dividing capacitor and the first auxiliary switch. 2 has a function of discharging the charge of a snubber capacitor (resonance capacitor) connected in parallel to the main switch by a resonance operation before the main switch is turned on.

ところで、特許文献１に開示されている零電圧スイッチング補助回路は、正側導体と負側導体との間に非対称に形成されている。従って、共振リアクトルに正方向の共振電流が流れる正方向共振動作と、共振リアクトルに負方向の共振電流が流れる負方向共振動作とのバランスを良好に保つことが困難であった。もし、正方向共振動作と負方向共振動作とのバランスが悪化すると、共振動作を安定的に得ることができなくなる。また、第１及び第２の電圧分割用コンデンサの電圧値を同一にすることが困難であった。もし、第１及び第２の電圧分割用コンデンサの電圧がアンバランスになると、インバータ回路が３相Ｖ結線インバータの場合には、３相出力電圧のアンバランスが生じる。また、第１及び第２の電圧分割用コンデンサとインバータ回路との組み合せで単相３線式出力を得る場合には、第１及び第２の単相出力のアンバランスが生じる。
特開２００４―２６０８８２号公報 Incidentally, the zero voltage switching auxiliary circuit disclosed in Patent Document 1 is formed asymmetrically between the positive side conductor and the negative side conductor. Therefore, it is difficult to maintain a good balance between the positive direction resonance operation in which a positive direction resonance current flows in the resonance reactor and the negative direction resonance operation in which a negative direction resonance current flows in the resonance reactor. If the balance between the positive direction resonance operation and the negative direction resonance operation is deteriorated, the resonance operation cannot be stably obtained. Further, it is difficult to make the voltage values of the first and second voltage dividing capacitors the same. If the voltages of the first and second voltage dividing capacitors are unbalanced, when the inverter circuit is a three-phase V-connection inverter, the three-phase output voltage is unbalanced. Further, when a single-phase three-wire output is obtained by combining the first and second voltage dividing capacitors and the inverter circuit, an unbalance between the first and second single-phase outputs occurs.
Japanese Patent Laid-Open No. 2004-260882

従って、本発明の課題は、インバータ回路を構成する主スイッチのソフトスイッチング（零電圧スイッチング）のための共振動作の安定化及び／又は第１及び第２の補助コンデンサの電圧のバランス化が困難なことであり、本発明の目的は上記課題を解決できる電力変換装置を提供することにある。   Therefore, it is difficult to stabilize the resonance operation and / or balance the voltages of the first and second auxiliary capacitors for soft switching (zero voltage switching) of the main switch constituting the inverter circuit. Therefore, an object of the present invention is to provide a power converter that can solve the above-described problems.

次に、上記課題を解決することができる本発明を、本発明の実施例を示す図面の参照符号を伴って説明する。但し、特許請求の範囲及びここでの参照符号は本発明の理解を助けるためのものであり、本発明を限定するものではない。
本発明は、直流電圧を供給するための正側導体（３）及び負側導体（４）と、
前記正側導体（３）と前記負側導体（４）との間に接続された第１及び第２の主スイッチ（Ｓ１、Ｓ２）の直列回路及び第３及び第４の主スイッチ（Ｓ３、Ｓ４）の直列回路と、前記第１、第２、第３及び第４の主スイッチ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）にそれぞれ並列に接続された寄生容量又は個別コンデンサから成る第１、第２、第３及び第４の共振用コンデンサ（Ｃ１，Ｃ２，Ｃ３，Ｃ４）とを備えたインバータ回路（６又は６ａ）と、
前記正側導体（３）及び前記負側導体（４）との間に接続された第１の補助コンデンサ（Ｃa ）と第１の補助スイッチ（Ｑ１）と第２の補助スイッチ（Ｑ２）と第２の補助コンデンサ（Ｃｂ）との直列回路と、
前記第１の補助スイッチ（Ｑ１）に対して逆並列接続された寄生又は個別のダイオードから成る第１の補助ダイオード（Ｄａ）と、
前記第２の補助スイッチ（Ｑ２）に対して逆並列接続された寄生又は個別のダイオードから成る第２の補助ダイオード（Ｄｂ）と、
前記正側導体（３）と前記負側導体（４）との間に接続された第３及び第４の補助スイッチ（Ｑ３、Ｑ４）の直列回路と、
前記第３の補助スイッチ（Ｑ３）に対して逆並列接続された寄生又は個別のダイオードから成り且つ前記正側導体（３）と前記負側導体（４）との間において前記第１の補助ダイオード（Ｄａ）と逆の方向性を有している前記第３の補助ダイオード（Ｄｃ）と、
前記第４の補助スイッチ（Ｑ４）に対して逆並列接続された寄生又は個別のダイオードから成り且つ前記正側導体（３）と前記負側導体（４）との間において前記第２の補助ダイオード（Ｄｂ）と逆の方向性を有している前記第４の補助ダイオード（Ｄｄ）と、
前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）との直列回路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）との直列回路との相互接続点と前記第３及び第４の補助スイッチ（Ｑ３、Ｑ４）の相互接続点との間に接続された共振リアクトル（Ｌｒ）と、
直流電圧を交流電圧に変換する時に前記インバータ回路（６又は６ａ）の前記第１、第２、第３及び第４の主スイッチ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）をオンオフ制御する主スイッチ制御回路（１１）と、
前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）と前記共振リアクトル（Ｌｒ）と前記第４の補助スイッチ（Ｑ４）とから成る第１の共振電流通路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）と前記共振リアクトル（Ｌｒ）と前記第３の補助スイッチ（Ｑ３）とから成る第２の共振電流通路とを択一的に形成するように前記第１、第２、第３及び第４の補助スイッチ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）をオンオフ制御する補助スイッチ制御回路（１２）と
を備えていることを特徴とする電力変換装置に係わるものである。 Next, the present invention capable of solving the above-mentioned problems will be described with reference numerals in the drawings showing embodiments of the present invention. It should be noted, however, that the claims and the reference signs used herein are intended to assist the understanding of the present invention and are not intended to limit the present invention.
The present invention comprises a positive conductor (3) and a negative conductor (4) for supplying a DC voltage;
A series circuit of first and second main switches (S1, S2) and third and fourth main switches (S3, S2) connected between the positive conductor (3) and the negative conductor (4). S4) series circuit, and first and second capacitors each consisting of a parasitic capacitor or individual capacitor connected in parallel to the first, second, third and fourth main switches (S1, S2, S3, S4), respectively. An inverter circuit (6 or 6a) comprising third and fourth resonance capacitors (C1, C2, C3, C4);
The first auxiliary capacitor (Ca), the first auxiliary switch (Q1), the second auxiliary switch (Q2) and the second auxiliary switch (Ca) connected between the positive conductor (3) and the negative conductor (4). A series circuit with two auxiliary capacitors (Cb);
A first auxiliary diode (Da) consisting of a parasitic or individual diode connected in antiparallel to the first auxiliary switch (Q1);
A second auxiliary diode (Db) consisting of a parasitic or individual diode connected in antiparallel to the second auxiliary switch (Q2);
A series circuit of third and fourth auxiliary switches (Q3, Q4) connected between the positive conductor (3) and the negative conductor (4);
The first auxiliary diode is composed of a parasitic or individual diode connected in antiparallel to the third auxiliary switch (Q3) and between the positive conductor (3) and the negative conductor (4). The third auxiliary diode (Dc) having a direction opposite to that of (Da);
The second auxiliary diode is composed of a parasitic or individual diode connected in antiparallel to the fourth auxiliary switch (Q4) and between the positive conductor (3) and the negative conductor (4). The fourth auxiliary diode (Dd) having a direction opposite to that of (Db);
The series circuit of the first auxiliary capacitor (Ca) and the first auxiliary switch (Q1) and the series circuit of the second auxiliary capacitor (Cb) and the second auxiliary switch (Q2) are mutually connected. A resonant reactor (Lr) connected between a connection point and an interconnection point of the third and fourth auxiliary switches (Q3, Q4);
A main switch control circuit for controlling on / off of the first, second, third and fourth main switches (S1, S2, S3, S4) of the inverter circuit (6 or 6a) when converting a DC voltage into an AC voltage (11) and
A first resonant current path comprising the first auxiliary capacitor (Ca), the first auxiliary switch (Q1), the resonant reactor (Lr), and the fourth auxiliary switch (Q4); A second resonant current path comprising an auxiliary capacitor (Cb), the second auxiliary switch (Q2), the resonant reactor (Lr), and the third auxiliary switch (Q3) is alternatively formed. And an auxiliary switch control circuit (12) for controlling on / off of the first, second, third and fourth auxiliary switches (Q1, Q2, Q3, Q4). It is related.

なお、請求項２に示すように、前記補助スイッチ制御回路（１２）は、前記第１〜第４の主スイッチ（Ｓ1 〜Ｓ4 ）の内の少なくとも１つのターンオン時点（ｔ3 ）よりも少し前の第１の時点（ｔ1 ）から前記ターンオン時点（ｔ3 ）よりも少し後の第２の時点（ｔ6 ）までの共振期間を示す信号（Vz）を形成する共振期間信号形成手段（５１）と、前記共振リアクトル（Ｌｒ）に電流が流れる前に前記第１の補助ダイオード（Ｄａ）に流れる電流（Ｉｄａ）を直接又は間接に検出し且つ前記共振リアクトル（Ｌｒ）に電流が流れる前に前記第２の補助ダイオード（Ｄｂ）に流れる電流（Ｉｄｂ）を直接又は間接に検出する電流検出手段（１７，１８、３０）と、前記電流検出手段から得られた第１の補助ダイオード電流検出信号と第２の補助ダイオード電流検出信号とを比較し、前記第１の補助ダイオード（Ｄａ）を流れる電流（Ｉｄａ）が前記第２の補助ダイオード（Ｄｂ）を流れる電流（Ｉｄｂ）よりも小さい時に第１の値の電圧信号を出力し、前記第１の補助ダイオード（Ｄａ）を流れる電流（Ｉｄａ）が前記第２の補助ダイオード（Ｄｂ）を流れる電流（Ｉｄｂ）よりも大きい時に第２の値の電圧信号を出力する補助ダイオード電流比較手段（５２）と、前記補助ダイオード電流比較手段と前記共振期間信号形成手段とに接続され、前記補助ダイオード電流比較手段から前記第１の値の電圧信号が出力されている時に前記第２及び第３の補助スイッチ（Ｑ２、Ｑ３ ）をオン状態に制御し、前記補助ダイオード電流比較手段から前記第２の値の電圧信号が出力されている時に前記第１及び第４の補助スイッチ（Ｑ１、Ｑ４）をオン状態に制御する第１、第２、第３及び第４の補助スイッチ制御信号（Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４）を形成する補助スイッチ制御信号形成回路（５４）とを備えていることが望ましい。
また、請求項３に示すように、前記補助スイッチ制御回路は、更に、グランド又は共通電位点と前記正側導体（３）との間の電圧又は前記第１の補助コンデンサ（Ｃa）の電圧からなる第１の直流電圧（Ｖａ）を検出する第１の直流電圧検出手段（１４）と、グランド又は共通電位点と前記負側導体（４）との間の電圧又は前記第２の補助コンデンサ（Ｃｂ）の電圧からなる第２の直流電圧（Ｖｂ）を検出する第２の直流電圧検出手段（１５）と、前記第１の直流電圧（Ｖａ）が前記第２の直流電圧（Ｖｂ）よりも大きい時に第１の値の電圧信号を出力し、前記第１の直流電圧（Ｖａ）が前記第２の直流電圧（Ｖｂ）よりも小さい時に第２の値の電圧信号を出力する直流電圧比較手段（５３）と、前記第１の直流電圧（Ｖａ）と前記第２の直流電圧（Ｖｂ）との差の値の絶対値を求める絶対値演算手段（５５）と、前記絶対値が所定値（ΔＶｄｃ）よりも大きいか否かを判定し、前記絶対値が前記所定値（ΔＶｄｃ）よりも大きい時に、前記第１の直流電圧（Ｖａ）と前記第２の直流電圧（Ｖｂ）とのアンバランスを補正することが必要であることを示すアンバランス補正必要信号を出力し、前記絶対値が前記所定値（ΔＶｄｃ）よりも小さい時に前記第１の直流電圧（Ｖａ）と前記第２の直流電圧（Ｖｂ）とのアンバランスを補正することが不必要であることを示すアンバランス補正不必要信号を出力する直流電圧アンバランス判定比較手段（５７）と、前記直流電圧アンバランス判定比較手段（５７）から前記アンバランス補正不必要信号が出力されている時に前記補助ダイオード電流比較手段（５２）の出力を前記補助スイッチ制御信号形成回路（５４）に送り、前記直流電圧アンバランス判定比較手段（５７）から前記アンバランス補正必要信号が出力されている時に前記補助ダイオード電流比較手段（５２）の出力の代わりに前記直流電圧比較手段（５３）の出力を前記補助スイッチ制御信号形成回路（５４）に送る信号選択手段（５９）とを備え、前記補助スイッチ制御信号形成回路（５４）は、更に、前記直流電圧比較手段（５３）から前記第１の値の電圧信号が得られている時に、前記第２及び第３の補助スイッチ（Ｑ２、Ｑ３ ）をオン状態に制御し、前記直流電圧比較手段（５３）から前記第２の値の電圧信号が得られている時に前記第１及び第４の補助スイッチ（Ｑ１、Ｑ４）をオン状態に制御する信号を形成する機能を有していることが望ましい。
また、請求項４に示すように、前記補助スイッチ制御回路は、更に、前記直流電圧アンバランス判定比較手段（５７）と前記信号選択手段（５９）との間に前記直流電圧アンバランス判定比較手段（５７）の出力を間欠的に送る間欠制御手段（５８）を有していることが望ましい。
また、請求項５に示すように、前記共振期間信号形成手段（５１）は、前記第１〜第４の主スイッチ（Ｓ１〜Ｓ４）の内の少なくとも１つのターンオフ時点（ｔ０）を起点とした第１の所定時間（Ｔ１）において第１の電圧値を有する第１のパルス（Ｐ１）を出力する第１のパルス形成手段（６０）と、前記第１〜第４の主スイッチ（Ｓ１〜Ｓ４）の内の少なくとも１つのターンオフ時点（ｔ０）から、前記共振リアクトル（Ｌｒ）を通って流れる共振電流（ＩLr）が半サイクル以上経過した時点（ｔ６）までの第２の所定時間（Ｔ２）において第２の電圧値を有する第２のパルス（Ｐ２）を出力する第２のパルス形成手段（６１）と、前記第１のパルス形成手段（６０）と前記第２のパルス形成手段（６１）とに接続され、前記第１の所定時間（Ｔ１）の終了時点（ｔ１）から前記第２の所定時間（Ｔ２）の終了時点（ｔ６）までの第３の所定時間（Ｔ３）において所定電圧値を有する共振期間パルス（Ｖｚ）を出力する共振期間パルス形成手段（６２）と、を備えていることが望ましい。
また、請求項６に示すように、更に、前記インバータ回路は、前記第１、第２、第３及び第４の主スイッチ（Ｓ１、Ｓ２．Ｓ３，Ｓ４）にそれぞれ逆並列接続された寄生又は個別ダイオードから成る第１、第２、第３及び第４の主ダイオード（Ｄ１，Ｄ２、Ｄ３，Ｄ４）を有することが望ましい。
また、請求項７に示すように、前記インバータ回路は、前記第１及び第２の主スイッチ（Ｓ１、Ｓ２）の相互接続点（２５）に接続された第１の出力導体（８ｕ）と、前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）との直列回路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）との直列回路との相互接続点（２３）に接続された第２の出力導体（８ｖ）と、前記第３及び第４の主スイッチ（Ｓ３、Ｓ４）の相互接続点（２６）に接続された第３の出力導体（８ｗ）とを有する３相Ｖ結線インバータ回路であることが望ましい。
また、請求項８に示すように、前記インバータ回路は、前記第１及び第２の主スイッチ（Ｓ１、Ｓ２）の相互接続点（２５）に接続された第１の出力導体（８ｕ）と、前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）との直列回路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）との直列回路との相互接続点（２３）に接続された第２の出力導体（８ｖ）と、前記第３及び第４の主スイッチ（Ｓ３、Ｓ４）の相互接続点（２６）に接続された第３の出力導体（８ｗ）とを有し、前記第１の出力導体（８ｕ）と前記第２の出力導体（８ｖ）との間に第１の負荷又は連系電源を接続し、前記第３の出力導体（８ｗ）と前記第２の出力導体（８ｖ）との間に第２の負荷又は連系電源を接続する単相３線式インバータ回路であることが望ましい。
また、請求項９に示すように、前記インバータ回路は、更に、前記正側導体と前記負側導体との間に接続された第５及び第６の主スイッチ（Ｓ５、Ｓ６）の直列回路を有する３相フルブリッジ型インバータ回路であることが望ましい。
また、請求項１０に示すように、更に、第１の直流電源端子（１ａ）と、前記負側導体（４）に接続された第２の直流電源端子（１ｂ）と、前記第１の直流電源端子（１ａ）の接続された一端を有する昇圧リアクトル（Ｌ１１）と、前記昇圧リアクトル（Ｌ１１）の他端と前記第２の直流電源端子（１ｂ）との間に接続された昇圧スイッチ（Ｑ１１）と、前記昇圧スイッチ（Ｑ１１）に並列に接続された寄生容量又は個別コンデンサから成る共振用コンデンサ（Ｃ１１）と、前記昇圧リアクトル（Ｌ１１）の他端と前記正側導体（３）との間に接続された整流素子（Ｄ１２）とから成る昇圧回路（２）と、前記昇圧スイッチ（Ｑ１１）をオンオフ制御する昇圧スイッチ制御回路（１３）とを備えていることが望ましい。
また、請求項１１に示すように、更に、前記インバータ回路の第１、第２及び第３の出力導体（８ｕ、８ｖ、８ｗ）に接続されたフィルタ回路（７）を有することが望ましい。 In addition, as shown in claim 2, the auxiliary switch control circuit (12) is a little before the turn-on time (t3) of at least one of the first to fourth main switches (S1 to S4). Resonance period signal forming means (51) for forming a signal (Vz) indicating a resonance period from a first time point (t1) to a second time point (t6) slightly after the turn-on time point (t3); The current (Ida) flowing through the first auxiliary diode (Da) is detected directly or indirectly before the current flows through the resonant reactor (Lr), and the second current before the current flows through the resonant reactor (Lr). Current detection means (17, 18, 30) for directly or indirectly detecting a current (Idb) flowing through the auxiliary diode (Db), a first auxiliary diode current detection signal obtained from the current detection means, and a second Auxiliary da When the current (Ida) flowing through the first auxiliary diode (Da) is smaller than the current (Idb) flowing through the second auxiliary diode (Db) by comparing with an odd current detection signal, the voltage of the first value When a current (Ida) flowing through the first auxiliary diode (Da) is larger than a current (Idb) flowing through the second auxiliary diode (Db), a voltage signal having a second value is output. The auxiliary diode current comparing means (52) is connected to the auxiliary diode current comparing means and the resonance period signal forming means, and the voltage signal of the first value is output from the auxiliary diode current comparing means. When the second and third auxiliary switches (Q2, Q3) are controlled to be in an ON state and the voltage signal having the second value is output from the auxiliary diode current comparing means, Auxiliary switch control for generating first, second, third and fourth auxiliary switch control signals (Vq1, Vq2, Vq3, Vq4) for controlling the first and fourth auxiliary switches (Q1, Q4) to the on state. It is desirable to include a signal forming circuit (54).
According to a third aspect of the present invention, the auxiliary switch control circuit further includes a voltage between a ground or common potential point and the positive conductor (3) or a voltage of the first auxiliary capacitor (Ca). A first DC voltage detecting means (14) for detecting the first DC voltage (Va), and a voltage between the ground or common potential point and the negative conductor (4) or the second auxiliary capacitor ( A second DC voltage detecting means (15) for detecting a second DC voltage (Vb) comprising the voltage of Cb), and the first DC voltage (Va) is more than the second DC voltage (Vb). DC voltage comparing means for outputting a voltage signal having a first value when it is large and outputting a voltage signal having a second value when the first DC voltage (Va) is smaller than the second DC voltage (Vb). (53), the first DC voltage (Va) and the second DC An absolute value calculating means (55) for obtaining an absolute value of a difference value from the voltage (Vb), determining whether or not the absolute value is larger than a predetermined value (ΔVdc), and the absolute value is the predetermined value ( When larger than (ΔVdc), an unbalance correction necessary signal indicating that it is necessary to correct unbalance between the first DC voltage (Va) and the second DC voltage (Vb) is output, When the absolute value is smaller than the predetermined value (ΔVdc), it is unnecessary to correct the imbalance between the first DC voltage (Va) and the second DC voltage (Vb). DC voltage unbalance determination / comparison means (57) for outputting a balance correction unnecessary signal, and the auxiliary diode when the unbalance correction unnecessary signal is output from the DC voltage unbalance determination / comparison means (57). The output of the current comparison means (52) is sent to the auxiliary switch control signal forming circuit (54), and the auxiliary diode current is output when the unbalance correction necessary signal is output from the DC voltage imbalance determination comparison means (57). A signal selection means (59) for sending the output of the DC voltage comparison means (53) to the auxiliary switch control signal formation circuit (54) instead of the output of the comparison means (52), and the auxiliary switch control signal formation circuit (54) further controls the second and third auxiliary switches (Q2, Q3) to be in an ON state when the voltage signal having the first value is obtained from the DC voltage comparison means (53). And a signal for controlling the first and fourth auxiliary switches (Q1, Q4) to be in an ON state when the voltage signal having the second value is obtained from the DC voltage comparing means (53). It is desirable to have a function of forming.
According to a fourth aspect of the present invention, the auxiliary switch control circuit further includes the DC voltage imbalance determination comparison means between the DC voltage imbalance determination comparison means (57) and the signal selection means (59). It is desirable to have intermittent control means (58) for intermittently sending the output of (57).
In addition, as shown in claim 5, the resonance period signal forming means (51) starts from at least one turn-off time (t0) of the first to fourth main switches (S1 to S4). First pulse forming means (60) for outputting a first pulse (P1) having a first voltage value during a first predetermined time (T1), and the first to fourth main switches (S1 to S4). ) Between at least one turn-off time (t0) of the first and second resonance times (T0) to a time (t6) when the resonance current (I Lr ) flowing through the resonance reactor (Lr) has passed half a cycle or more. , Second pulse forming means (61) for outputting a second pulse (P2) having a second voltage value, the first pulse forming means (60) and the second pulse forming means (61). Connected to the first predetermined A resonance period pulse (Vz) having a predetermined voltage value is output in a third predetermined time (T3) from the end time (t1) of the time (T1) to the end time (t6) of the second predetermined time (T2). And resonance period pulse forming means (62).
Further, as shown in claim 6, the inverter circuit further includes a parasitic or anti-parallel connection connected to the first, second, third and fourth main switches (S1, S2.S3, S4), respectively. It is desirable to have first, second, third and fourth main diodes (D1, D2, D3, D4) made up of individual diodes.
Further, as shown in claim 7, the inverter circuit includes a first output conductor (8u) connected to an interconnection point (25) of the first and second main switches (S1, S2); The series circuit of the first auxiliary capacitor (Ca) and the first auxiliary switch (Q1) and the series circuit of the second auxiliary capacitor (Cb) and the second auxiliary switch (Q2) are mutually connected. A second output conductor (8v) connected to the connection point (23) and a third output conductor (8) connected to the interconnection point (26) of the third and fourth main switches (S3, S4). 8w), and is preferably a three-phase V-connected inverter circuit.
Further, as shown in claim 8, the inverter circuit includes a first output conductor (8u) connected to an interconnection point (25) of the first and second main switches (S1, S2); The series circuit of the first auxiliary capacitor (Ca) and the first auxiliary switch (Q1) and the series circuit of the second auxiliary capacitor (Cb) and the second auxiliary switch (Q2) are mutually connected. A second output conductor (8v) connected to the connection point (23) and a third output conductor (8) connected to the interconnection point (26) of the third and fourth main switches (S3, S4). 8w), a first load or a connected power source is connected between the first output conductor (8u) and the second output conductor (8v), and the third output conductor (8w) ) And the second output conductor (8v) to connect a second load or a connected power source An inverter circuit is desirable.
The inverter circuit further includes a series circuit of fifth and sixth main switches (S5, S6) connected between the positive conductor and the negative conductor. A three-phase full-bridge inverter circuit is desirable.
Moreover, as shown in claim 10, the first DC power supply terminal (1a), the second DC power supply terminal (1b) connected to the negative conductor (4), and the first DC power supply are further provided. A step-up reactor (L11) having one end connected to a power supply terminal (1a), and a step-up switch (Q11) connected between the other end of the step-up reactor (L11) and the second DC power supply terminal (1b) Between the other end of the step-up reactor (L11) and the positive-side conductor (3), and a resonance capacitor (C11) composed of a parasitic capacitor or an individual capacitor connected in parallel to the step-up switch (Q11) It is desirable to include a booster circuit (2) composed of a rectifier element (D12) connected to a booster switch and a booster switch control circuit (13) for on / off control of the booster switch (Q11).
Further, as shown in claim 11, it is desirable to further have a filter circuit (7) connected to the first, second and third output conductors (8u, 8v, 8w) of the inverter circuit.

本発明は次の効果を有する。
（１）共振回路を形成する第１〜第４の補助スイッチ（Ｑ1〜Ｑ4）と第１〜第４の補助ダイオード（Ｄａ〜Ｄｄ）と第１及び第２の補助コンデンサ（Ｃａ、Ｃｂ）と共振リアクトル（Ｌｒ）とは正側導体（３）と負側導体（４）との間の中点を基準にして電気的に対称に配置されているので、共振リアクトル（Ｌｒ）の正方向電流と負方向電流とのバランスが良くなり、共振動作が安定して共振外れが抑制される。
（２）共振リアクトル（Ｌｒ）に流れる正方向電流と負方向電流のバランスが良くなると、共振リアクトル（Ｌｒ）に流れる電流の最大振幅が、アンバランスが大きい時の最大振幅よりも小さくなり、共振リアクトルの小型化を達成することができる。 The present invention has the following effects.
(1) First to fourth auxiliary switches (Q1 to Q4), first to fourth auxiliary diodes (Da to Dd), and first and second auxiliary capacitors (Ca, Cb) forming a resonance circuit; Since the resonant reactor (Lr) is arranged electrically symmetrically with respect to the midpoint between the positive conductor (3) and the negative conductor (4), the positive current of the resonant reactor (Lr) And the negative direction current are improved, and the resonance operation is stabilized and the loss of resonance is suppressed.
(2) When the balance between the positive direction current and the negative direction current flowing through the resonant reactor (Lr) is improved, the maximum amplitude of the current flowing through the resonant reactor (Lr) becomes smaller than the maximum amplitude when the unbalance is large, and resonance occurs. Reactor miniaturization can be achieved.

次に、図面を参照して本発明の実施形態を説明する。   Next, embodiments of the present invention will be described with reference to the drawings.

図１に示す実施例１の電力変換装置は、トランスレス方式系統連系インバータ装置と呼ぶこともできるものであって、大別して、太陽電池等から成る直流電源１と、チョッパ型の昇圧回路２と、昇圧回路２の正側直流出力ライン又は正母線と呼ぶこともできる正側導体３と、昇圧回路２の負側直流出力ライン又は負母線と呼ぶこともできる負側導体４と、零電圧スイッチング（ＺＶＳ）即ちソフトスイッチングのための補助回路５と、インバータ回路６と、連系手段と呼ぶこともできるフィルタ回路７と、インバータ回路６の第１、第２及び第３の出力導体８ｕ、８ｖ、８ｗにフィルタ回路７を介して接続された第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗと、主スイッチ制御回路１１と、補助スイッチ制御回路１２と、昇圧スイッチ制御回路１３とを有している。なお、第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗには３相交流電力系統１０及び負荷（図示せず）が接続されている。   The power conversion device of the first embodiment shown in FIG. 1 can also be called a transformerless system interconnection inverter device, and is roughly divided into a DC power source 1 composed of a solar cell and the like, and a chopper type booster circuit 2. A positive-side conductor 3 that can also be called a positive-side DC output line or a positive bus of the booster circuit 2, a negative-side conductor 4 that can also be called a negative-side DC output line or a negative bus of the booster circuit 2, and a zero voltage An auxiliary circuit 5 for switching (ZVS) or soft switching; an inverter circuit 6; a filter circuit 7 which can also be referred to as interconnection means; first, second and third output conductors 8u of the inverter circuit 6; The first, second and third AC output terminals 9u, 9v, 9w connected to the 8v, 8w through the filter circuit 7, the main switch control circuit 11, the auxiliary switch control circuit 12, and the boost switch And a control circuit 13. Note that a three-phase AC power system 10 and a load (not shown) are connected to the first, second, and third AC output terminals 9u, 9v, 9w.

直流電源１は第１の直流電源端子１ａと第２の直流電源端子１ｂとの間に接続されている。第１の直流電源端子１ａは昇圧回路２を介して正側導体３に接続され、第２の直流電源端子１ｂは負側導体４に接続されている。 The DC power supply 1 is connected between the first DC power supply terminal 1a and the second DC power supply terminal 1b. The first DC power supply terminal 1 a is connected to the positive conductor 3 via the booster circuit 2, and the second DC power supply terminal 1 b is connected to the negative conductor 4.

チョッパ型の昇圧回路２は、第１の直流電源端子１ａに接続された一端を有する昇圧リアクトルＬ１１と、該昇圧リアクトルＬ１１の他端と第２の直流電源端子１ｂとの間に接続された半導体スイッチ（IGBT）から成る昇圧スイッチＱ１１と、該昇圧スイッチＱ１１に並列に接続された寄生容量又は個別コンデンサから成るスナバコンデンサと呼ぶこともできる共振用コンデンサＣ１１と、昇圧スイッチＱ１１に逆並列接続されたダイオードＤ１１と、昇圧リアクトルＬ１１の他端と正側導体３との間に接続されたダイオードＤ１２とから成る。昇圧スイッチＱ１１は、図１において絶縁ゲートバイポーラトランジスタ（IGBT）で示めされているが、これ以外の制御可能な半導体スイッチ（例えば、FET又は接合型トランジスタ）で構成することができる。また、ダイオードD1１を昇圧スイッチＱ１１の寄生（内蔵）ダイオードとすることができる。 The chopper type booster circuit 2 includes a boost reactor L11 having one end connected to the first DC power supply terminal 1a, and a semiconductor connected between the other end of the boost reactor L11 and the second DC power supply terminal 1b. A boost switch Q11 composed of a switch (IGBT), a resonant capacitor C11 that can be called a snubber capacitor composed of a parasitic capacitor or an individual capacitor connected in parallel to the boost switch Q11, and an anti-parallel connection to the boost switch Q11 A diode D11 and a diode D12 connected between the other end of the step-up reactor L11 and the positive conductor 3 are included. The step-up switch Q11 is shown as an insulated gate bipolar transistor (IGBT) in FIG. 1, but can be constituted by other controllable semiconductor switches (for example, FETs or junction type transistors). Further, the diode D11 can be a parasitic (built-in) diode of the boost switch Q11.

昇圧スイッチ制御回路１３は、正側導体３と負側導体４とにライン１４，１５を介して接続され且つ主スイッチ制御回路１１にライン１６を介して接続され、零電圧スイッチング期間以外において正側導体３と負側導体４との間の直流リンク電圧Vlinkが一定になるように昇圧スイッチＱ１１をオンオフ制御（チョッパ制御）する周知の回路である。昇圧スイッチＱ１１のオン期間には、直流電源１と昇圧リアクトルＬ１１と昇圧スイッチＱ１１との回路に流れる電流で、昇圧リアクトルＬ１１にエネルギが蓄積される。昇圧スイッチＱ１１のオフ時には、スナバコンデンサ即ち共振用コンデンサＣ１１が徐々に充電され、昇圧スイッチＱ１１の電圧は徐々に高くなり、ソフトスイッチングが達成される。また、昇圧スイッチＱ１１のオフ時には、直流電源１の電圧と昇圧リアクトルＬ１１の電圧とでダイオードＤ１２が順バイアスされてオン状態になり、昇圧リアクトルＬ１１の蓄積エネルギがダイオードＤ１２を介して放出される。これにより、正側導体３と負側導体４との間に、直流電源１の電圧よりも高い直流リンク電圧Vlinkが得られる。昇圧スイッチＱ１１のターンオンは、図５及び図６の（F）から明らかなように第１〜第４の主スイッチS1~S4に同期して行われ、且つ正側導体３と負側導体４との間の直流リンク電圧Vlinkが零又は定常時よりも十分に低い時に行われる。これにより、昇圧スイッチＱ１１のターンオン時のスイッチング損失が低減する。 The step-up switch control circuit 13 is connected to the positive side conductor 3 and the negative side conductor 4 via lines 14 and 15 and is connected to the main switch control circuit 11 via a line 16. This is a well-known circuit that performs on / off control (chopper control) of the boost switch Q11 so that the DC link voltage Vlink between the conductor 3 and the negative conductor 4 is constant. During the ON period of the boost switch Q11, energy is accumulated in the boost reactor L11 by a current flowing through the circuit of the DC power source 1, the boost reactor L11, and the boost switch Q11. When the step-up switch Q11 is turned off, the snubber capacitor, that is, the resonance capacitor C11 is gradually charged, and the voltage of the step-up switch Q11 gradually increases to achieve soft switching. Further, when boost switch Q11 is turned off, diode D12 is forward biased by the voltage of DC power supply 1 and the voltage of boost reactor L11 to turn on, and the stored energy of boost reactor L11 is released through diode D12. Thereby, a DC link voltage Vlink higher than the voltage of the DC power supply 1 is obtained between the positive conductor 3 and the negative conductor 4. The boost switch Q11 is turned on in synchronism with the first to fourth main switches S1 to S4 as is apparent from FIGS. 5 and 6F, and the positive side conductor 3 and the negative side conductor 4 Is performed when the DC link voltage Vlink between is zero or sufficiently lower than the steady state. Thereby, the switching loss when the boost switch Q11 is turned on is reduced.

インバータ回路６は、正側導体３と負側導体４との間の直流リンク電圧Vlinkを交流電圧に変換するものであって、正側導体３と負側導体４と間に接続された第１及び第２の主スイッチＳ１、Ｓ２の直列回路及び第３及び第４の主スイッチＳ３、Ｓ４の直列回路と、第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４にそれぞれ並列に接続された寄生容量又は個別コンデンサから成る第１、第２、第３及び第４の共振用コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４と、第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４にそれぞれ逆並列接続された第１、第２、第３及び第４の主ダイオードD1,D2,D3,D4とを有する。第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、図１において絶縁ゲートバイポーラトランジスタ（IGBT）で示めされているが、これ以外の制御可能な半導体スイッチ（例えば、FET又は接合型トランジスタ）で構成することができる。また、第１、第２、第３及び第４の主ダイオードD1,D2,D3,D4を個別ダイオードとする代わりに第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４の寄生（内蔵）ダイオードとすることができる。インバータ回路６の第１、第２及び第３の出力導体８ｕ、８ｖ、８ｗはフィルタ回路７を介して第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗに接続されている。 The inverter circuit 6 converts a DC link voltage Vlink between the positive conductor 3 and the negative conductor 4 into an AC voltage, and is connected to a first conductor 3 connected between the positive conductor 3 and the negative conductor 4. And a series circuit of the second main switches S1 and S2, a series circuit of the third and fourth main switches S3 and S4, and the first, second, third and fourth main switches S1, S2, S3 and S4. , First, second, third, and fourth resonance capacitors C1, C2, C3, and C4, each of which is composed of a parasitic capacitor or an individual capacitor connected in parallel, respectively. First, second, third, and fourth main diodes D1, D2, D3, and D4 are connected in reverse parallel to the main switches S1, S2, S3, and S4, respectively. The first, second, third and fourth main switches S1, S2, S3, S4 are shown by insulated gate bipolar transistors (IGBT) in FIG. 1, but other controllable semiconductor switches ( For example, it can be composed of an FET or a junction transistor. Also, instead of using the first, second, third and fourth main diodes D1, D2, D3, D4 as individual diodes, the first, second, third and fourth main switches S1, S2, S3, It can be a parasitic (built-in) diode of S4. The first, second and third output conductors 8u, 8v and 8w of the inverter circuit 6 are connected to the first, second and third AC output terminals 9u, 9v and 9w via the filter circuit 7.

インバータ回路６の第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４を制御するための主スイッチ制御回路１１は、第１及び第２の電流検出器１７，１８にライン１９，２０を介して接続されていると共にライン２１，２２を介して第１及び第３の交流出力端子９ｕ、９ｗに接続され、インバータ回路６から所望の交流電圧が得られるようにインバータ回路６の第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４を制御するための第１、第２、第３及び第４の主スイッチ制御信号Ｖｓ１，Ｖｓ２，Ｖｓ３，Ｖｓ４を形成し、これを第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４の制御端子（ゲート）に送る。なお、図１において図示を簡略化するために主スイッチ制御回路１１の第１、第２、第３及び第４の主スイッチ制御信号Ｖｓ１，Ｖｓ２，Ｖｓ３，Ｖｓ４を出力するラインと第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４の制御端子との間の電気的接続が省略されている。主スイッチ制御回路１１の詳細は後述する。 The main switch control circuit 11 for controlling the first, second, third and fourth main switches S1, S2, S3 and S4 of the inverter circuit 6 is connected to the first and second current detectors 17 and 18. The inverter circuit is connected via lines 19 and 20 and connected to the first and third AC output terminals 9u and 9w via lines 21 and 22 so that a desired AC voltage can be obtained from the inverter circuit 6. 6 first, second, third and fourth main switch control signals Vs1, Vs2, Vs3 for controlling the first, second, third and fourth main switches S1, S2, S3, S4. Vs4 is formed and sent to the control terminals (gates) of the first, second, third and fourth main switches S1, S2, S3, S4. In order to simplify the illustration in FIG. 1, the first, second, third and fourth main switch control signals Vs1, Vs2, Vs3, Vs4 of the main switch control circuit 11 and the first, first, The electrical connection between the control terminals of the second, third and fourth main switches S1, S2, S3, S4 is omitted. Details of the main switch control circuit 11 will be described later.

第１及び第２の電流検出器１７，１８はインバータ回路６の第１及び第３の出力導体８ｕ、８ｗを流れる電流を検出する。なお、第１及び第２の電流検出器１７，１８をホール素子等の電流検出手段に変形することができる。後述から明らかになるように第１及び第２の電流検出器１７，１８は、主スイッチ制御回路１１のみでなく補助スイッチ制御回路１２にも接続され、第１及び第２の補助ダイオードＤａ、Ｄｂの電流を検出する手段の一部としても使用されている。 The first and second current detectors 17 and 18 detect currents flowing through the first and third output conductors 8 u and 8 w of the inverter circuit 6. The first and second current detectors 17 and 18 can be modified into current detection means such as a Hall element. As will be apparent from the description below, the first and second current detectors 17 and 18 are connected not only to the main switch control circuit 11 but also to the auxiliary switch control circuit 12, and the first and second auxiliary diodes Da and Db are connected. It is also used as a part of means for detecting the current.

補助回路５は、インバータ回路６の第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４のターンオン時、並びに昇圧回路２の昇圧スイッチＱ１１のターンオン時の零電圧スイッチング（ＺＶＳ）即ちソフトスイッチングを達成する機能と、入力段の直流電圧を分割する機能とを有し、第１及び第２の補助コンデンサＣa 、Ｃｂと、第１、第２、第３及び第４の補助スイッチＱ１、Ｑ２，Ｑ３，Ｑ４と、第１、第２、第３及び第４の補助ダイオードＤａ、Ｄｂ，Ｄｃ，Ｄｄと、共振リアクトルＬｒとで構成されている。 The auxiliary circuit 5 performs zero voltage switching when the first, second, third and fourth main switches S1, S2, S3, and S4 of the inverter circuit 6 are turned on and when the boost switch Q11 of the booster circuit 2 is turned on. ZVS), that is, a function to achieve soft switching, and a function to divide the DC voltage of the input stage, the first and second auxiliary capacitors Ca and Cb, and the first, second, third and fourth It comprises auxiliary switches Q1, Q2, Q3, Q4, first, second, third and fourth auxiliary diodes Da, Db, Dc, Dd and a resonant reactor Lr.

第１及び第２の補助コンデンサＣa 、Ｃｂは直流電圧分割用コンデンサ又は平滑コンデンサと呼ぶこともできるものであり、例えば電解コンデンサから成り、互いに直列に接続され且つ正側導体３と負側導体４との間に接続されている。この第１及び第２の補助コンデンサＣa 、Ｃｂは３相Ｖ結線インバータを構成するために正側導体３と負側導体４との間の直流リンク電圧Ｖｌｉｎｋを分割する。従って、第１及び第２の補助コンデンサＣa 、Ｃｂをインバータ回路６に含めて示すこともできる。なお、第１及び第２の補助コンデンサＣa 、Ｃｂはインバータ回路６の第１、第２、第３及び第４の共振用コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４及び昇圧回路２の共振用コンデンサＣ１１よりも大きい容量を有している。
第１の補助スイッチＱ１は、第１の補助コンデンサＣaに対して直列に接続されている。第２の補助スイッチＱ２は、第２の補助コンデンサＣｂに対して直列に接続されている。第１及び第２の補助ダイオードＤａ、Ｄｂは第１及び第２の補助スイッチＱ１，Ｑ２に対してそれぞれ逆並列接続されている。第３及び第４の補助スイッチＱ３，Ｑ４は互いに直列に接続され且つ正側導体３と負側導体４との間に接続されている。第３及び第４の補助ダイオードＤｃ、Ｄｄは第３及び第４の補助スイッチＱ３，Ｑ４に対してそれぞれ逆並列接続されている。第１、第２、第３及び第４の補助スイッチＱ１，Ｑ２、Ｑ３，Ｑ４は、図１において絶縁ゲートバイポーラトランジスタ（IGBT）で示めされているが、これ以外の制御可能な半導体スイッチ（例えば、FET又は接合型トランジスタ）で構成することができる。また、第１、第２、第３及び第４の補助ダイオードＤａ、Ｄｂ，Ｄｃ、Ｄｄを個別ダイオードで構成する代わりに、第１、第２、第３及び第４の補助スイッチＱ１，Ｑ２、Ｑ３，Ｑ４の寄生（内蔵）ダイオードとすることができる。共振リアクトルＬｒは第１の補助コンデンサＣaと第１の補助スイッチＱ１との直列回路と第２の補助コンデンサＣｂと第２の補助スイッチＱ２との直列回路との相互接続点２３と第３及び第４の補助スイッチＱ３、Ｑ４の相互接続点２４との間に接続されている。この共振リアクトルＬｒのインダクタンス値は第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４及び昇圧スイッチＱ１１のターンオン時における零電圧スイッチング（ＺＶＳ）を可能にするように周知の方法で決定されている。この実施例では、第１及び第２の補助コンデンサＣa、Ｃｂが３相Ｖ結線インバータを構成するための電圧分割用コンデンサとしての機能も有する。このため、第１の補助コンデンサＣaと第１の補助スイッチＱ１との直列回路と第２の補助コンデンサＣｂと第２の補助スイッチＱ２との直列回路との相互接続点２３がインバータ回路６の第２の出力導体８ｖを介して第２の交流出力端子９ｖに接続されている。なお、第２の交流出力端子９ｖはグランド（接地）に接続されているので、相互接続点２３の電位はグランド又は共通電位である。インバータ回路６の第１及び第２の主スイッチＳ１、Ｓ２の相互接続点２５が第１の出力導体８ｕとフィルタ回路７の第１のフィルタ用リアクトルＬｕを介して第１の交流出力端子９ｕに接続されている。また、インバータ回路６の第３及び第４の主スイッチＳ３、Ｓ４の相互接続点２６が第３の出力導体８ｗとフィルタ回路７の第２のフィルタ用リアクトルＬｗを介して第３の交流出力端子９ｗに接続されている。 The first and second auxiliary capacitors Ca and Cb can also be called DC voltage dividing capacitors or smoothing capacitors. For example, the first and second auxiliary capacitors Ca and Cb are made of electrolytic capacitors and are connected in series with each other, and the positive conductor 3 and the negative conductor 4. Connected between and. The first and second auxiliary capacitors Ca and Cb divide the DC link voltage Vlink between the positive side conductor 3 and the negative side conductor 4 to constitute a three-phase V-connection inverter. Therefore, the first and second auxiliary capacitors Ca and Cb can be included in the inverter circuit 6. The first and second auxiliary capacitors Ca and Cb are derived from the first, second, third and fourth resonance capacitors C1, C2, C3 and C4 of the inverter circuit 6 and the resonance capacitor C11 of the booster circuit 2. Also has a large capacity.
The first auxiliary switch Q1 is connected in series with the first auxiliary capacitor Ca. The second auxiliary switch Q2 is connected in series with the second auxiliary capacitor Cb. The first and second auxiliary diodes Da and Db are connected in antiparallel to the first and second auxiliary switches Q1 and Q2, respectively. The third and fourth auxiliary switches Q3 and Q4 are connected in series with each other and connected between the positive conductor 3 and the negative conductor 4. The third and fourth auxiliary diodes Dc and Dd are connected in antiparallel to the third and fourth auxiliary switches Q3 and Q4, respectively. The first, second, third and fourth auxiliary switches Q1, Q2, Q3 and Q4 are indicated by insulated gate bipolar transistors (IGBT) in FIG. 1, but other controllable semiconductor switches ( For example, it can be composed of an FET or a junction transistor. Further, instead of configuring the first, second, third and fourth auxiliary diodes Da, Db, Dc, Dd by individual diodes, the first, second, third and fourth auxiliary switches Q1, Q2, It can be a parasitic (built-in) diode of Q3 and Q4. The resonant reactor Lr has an interconnection point 23 between the series circuit of the first auxiliary capacitor Ca and the first auxiliary switch Q1 and the series circuit of the second auxiliary capacitor Cb and the second auxiliary switch Q2, the third and the third. The four auxiliary switches Q3 and Q4 are connected between the interconnection points 24. The inductance value of the resonant reactor Lr is well known to enable zero voltage switching (ZVS) when the first, second, third and fourth main switches S1, S2, S3, S4 and the boost switch Q11 are turned on. Is determined by the method. In this embodiment, the first and second auxiliary capacitors Ca and Cb also have a function as a voltage dividing capacitor for constituting a three-phase V-connection inverter. For this reason, the interconnection point 23 between the series circuit of the first auxiliary capacitor Ca and the first auxiliary switch Q1 and the series circuit of the second auxiliary capacitor Cb and the second auxiliary switch Q2 is the first point of the inverter circuit 6. The second output conductor 8v is connected to the second AC output terminal 9v. Since the second AC output terminal 9v is connected to the ground (ground), the potential at the interconnection point 23 is the ground or a common potential. The interconnection point 25 of the first and second main switches S1 and S2 of the inverter circuit 6 is connected to the first AC output terminal 9u via the first output conductor 8u and the first filter reactor Lu of the filter circuit 7. It is connected. The interconnection point 26 of the third and fourth main switches S3 and S4 of the inverter circuit 6 is connected to the third AC output terminal via the third output conductor 8w and the second filter reactor Lw of the filter circuit 7. 9w is connected.

前述の特許文献１に記載されている零電圧スイッチング（ＺＶＳ）補助回路は、図１の補助回路５から第２及び第４の補助スイッチＱ２ 、Ｑ４と第２及び第４の補助ダイオードＤｂ 、Ｄｄを省いたものに相当する。従って、図１の補助回路５は、点線で囲まれている第１の補助コンデンサＣaと第１及び第３の補助スイッチＱ１、Ｑ３と第１及び第３の補助ダイオードＤａ 、Ｄｃと共振リアクトルＬｒとから成る第１の補助回路５ａと、点線で囲まれている第２の補助コンデンサＣｂと第２及び第４の補助スイッチＱ２、Ｑ４と第２及び第４の補助ダイオードＤｂ 、Ｄｄと共振リアクトルＬｒとから成る第２の補助回路５ｂとの組合せと考えることもできる。後述から明らかになるように、図１の補助回路５は、第１の補助コンデンサＣaと、第１の補助スイッチＱ１と第１の補助ダイオードＤａとの並列回路と、共振リアクトルＬｒと、第４の補助スイッチＱ４と第４の補助ダイオードＤｄとの並列回路とから成る第１の共振電流通路と、第２の補助コンデンサＣｂと、第２の補助スイッチＱ２と第２の補助ダイオードＤｂ との並列回路と、共振リアクトルＬｒと、第３の補助スイッチＱ３と第３の補助ダイオードＤｃ との並列回路とから成る第２の共振電流通路とを有する。 The zero voltage switching (ZVS) auxiliary circuit described in the above-mentioned Patent Document 1 includes the second and fourth auxiliary switches Q2 and Q4 and the second and fourth auxiliary diodes Db and Dd from the auxiliary circuit 5 of FIG. Is equivalent to omitting Accordingly, the auxiliary circuit 5 of FIG. 1 includes a first auxiliary capacitor Ca, first and third auxiliary switches Q1, Q3, first and third auxiliary diodes Da, Dc, and a resonant reactor Lr surrounded by a dotted line. A second auxiliary capacitor Cb surrounded by a dotted line, second and fourth auxiliary switches Q2, Q4, second and fourth auxiliary diodes Db, Dd, and a resonant reactor. It can also be considered as a combination with the second auxiliary circuit 5b made of Lr. As will be apparent from the description below, the auxiliary circuit 5 of FIG. 1 includes a first auxiliary capacitor Ca, a parallel circuit of a first auxiliary switch Q1 and a first auxiliary diode Da, a resonant reactor Lr, and a fourth The first resonant current path composed of a parallel circuit of the auxiliary switch Q4 and the fourth auxiliary diode Dd, the second auxiliary capacitor Cb, the second auxiliary switch Q2 and the second auxiliary diode Db in parallel. A second resonant current path including a circuit, a resonant reactor Lr, and a parallel circuit of a third auxiliary switch Q3 and a third auxiliary diode Dc.

補助スイッチ制御回路１２は、第１の共振電流通路と第２の共振電流通路とを所望の利用率で択一的に形成するように第１、第２、第３及び第４の補助スイッチＱ１、Ｑ２、Ｑ３、Ｑ４をオンオフ制御するための第１、第２、第３及び第４の補助スイッチ制御信号Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４を形成するものである。第１、第２、第３及び第４の補助スイッチ制御信号Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４を形成するために、正側導体３及び負側導体４がライン１４，１５を介して補助スイッチ制御回路１２に接続されている。また、主スイッチ制御回路１１に所定の時間関係を有して補助スイッチ制御回路１２を動作させるために主スイッチ制御回路１１がライン２７を介して補助スイッチ制御回路１２に接続されている。また、第１及び第２の補助ダイオードＤａ、Ｄｂの電流を演算で検出するために第１及び第２の電流検出器１７，１８の出力ライン１９，１８が補助スイッチ制御回路１２に接続されている。図１では図示を簡略化するために、補助スイッチ制御回路１２の第１、第２、第３及び第４の補助スイッチ制御信号Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４と第１、第２、第３及び第４の補助スイッチＱ１、Ｑ２，Ｑ３，Ｑ４の制御端子との間に接続が省略されている。 The auxiliary switch control circuit 12 includes first, second, third and fourth auxiliary switches Q1 so as to alternatively form the first resonance current path and the second resonance current path at a desired utilization rate. , Q2, Q3, and Q4, the first, second, third, and fourth auxiliary switch control signals Vq1, Vq2, Vq3, and Vq4 are formed. To form the first, second, third and fourth auxiliary switch control signals Vq1, Vq2, Vq3, Vq4, the positive conductor 3 and the negative conductor 4 are connected to the auxiliary switch control circuit via lines 14, 15. 12 is connected. The main switch control circuit 11 is connected to the auxiliary switch control circuit 12 via a line 27 in order to operate the auxiliary switch control circuit 12 with a predetermined time relationship with the main switch control circuit 11. The output lines 19 and 18 of the first and second current detectors 17 and 18 are connected to the auxiliary switch control circuit 12 in order to detect the currents of the first and second auxiliary diodes Da and Db by calculation. Yes. In FIG. 1, the first, second, third and fourth auxiliary switch control signals Vq1, Vq2, Vq3 and Vq4 of the auxiliary switch control circuit 12 and the first, second, third and Connections between the fourth auxiliary switches Q1, Q2, Q3, and Q4 are omitted.

フィルタ回路７は、前述した第１及び第２のフィルタ用リアクトルＬu、Ｌwの他に、第１及び第２の出力導体８ｕ、８ｖ間に接続された第１のフィルタ用コンデンサＣｕと、第３及び第２の出力導体８ｗ、８ｖ間に接続された第２のフィルタ用コンデンサＣｗとを有し、インバータ回路６の第１〜第４の主スイッチＳ1 〜Ｓ4 のオンオフに基づいて生じる出力電圧の高周波成分を除去し、３相交流電力系統１０に対するインバータ回路６の連系を可能にする。なお、第１及び第２のフィルタ用コンデンサＣｕ、Ｃｗの容量は、第１及び第２の補助コンデンサＣa 、Ｃb の容量よりも大幅に小さい。   The filter circuit 7 includes, in addition to the first and second filter reactors Lu and Lw described above, a first filter capacitor Cu connected between the first and second output conductors 8u and 8v, and a third And a second filter capacitor Cw connected between the second output conductors 8w and 8v, and an output voltage generated based on ON / OFF of the first to fourth main switches S1 to S4 of the inverter circuit 6 The high frequency component is removed, and the inverter circuit 6 can be connected to the three-phase AC power system 10. The capacities of the first and second filter capacitors Cu and Cw are much smaller than the capacities of the first and second auxiliary capacitors Ca and Cb.

第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗはフィルタ回路７を介してインバータ回路６に接続され、３相交流電力系統１０及び図示が省かれている負荷に対して３相交流電力を供給する。 The first, second, and third AC output terminals 9u, 9v, 9w are connected to the inverter circuit 6 through the filter circuit 7, and are connected to the three-phase AC power system 10 and a load that is not shown. Supply AC power.

図１の主スイッチ制御回路１１は、第１、第２、第３及び第４の主スイッチＳ１、Ｓ２、Ｓ３、Ｓ４のための第１、第２、第３及び第４の主スイッチ制御信号Vｓ１、Vｓ２、Vｓ３、Vｓ４をソフトウエアで形成する。この主スイッチ制御回路１１は、等価的に図２に示す第１の電圧基準値発生手段４１、第２の電圧基準値発生手段４２、鋸波発生手段４３、U相補正鋸波形成手段４４、W相補正鋸波形成手段４５、第１の比較手段４６、第２の比較手段４７、及び主スイッチ制御信号形成手段４８を有する。 The main switch control circuit 11 of FIG. 1 includes first, second, third and fourth main switch control signals for the first, second, third and fourth main switches S1, S2, S3 and S4. Vs1, Vs2, Vs3, and Vs4 are formed by software. The main switch control circuit 11 is equivalent to a first voltage reference value generation means 41, a second voltage reference value generation means 42, a sawtooth wave generation means 43, a U phase correction sawtooth wave formation means 44, shown in FIG. W-phase correction sawtooth wave forming means 45, first comparing means 46, second comparing means 47, and main switch control signal forming means 48.

第１の電圧基準値発生手段４１は、図４（Ｂ）に示す第１の電圧基準値Ｖruを周期Ｔacを有して繰返して発生する。第２の電圧基準値発生手段４２は図４（C）に示す第２の電圧基準値Ｖrwを周期Ｔacを有して繰返して発生する。第１の電圧基準値Ｖruは３相正弦波交流電圧の第１相即ちＵ相と第２相即ちＶ相との間の線間電圧Ｖuｖと同一の正弦波であり、第２の電圧基準値Ｖrwは第２相即ちＶ相と第３相即ちＷ相との間の線間電圧Ｖｖｗに対して180度の位相差を有する線間電圧Ｖｗｖと同一の正弦波である。従って、図４（Ｂ）及び（Ｃ）に示すように第１及び第２の電圧基準値Ｖru、Ｖrwは６０度の位相差を有し、第２の電圧基準値Ｖrwは第１の電圧基準値Ｖruよりも６０度進んでいる。なお、第１の電圧基準値Ｖruを基準にすると第２の電圧基準値Ｖrwは第１の電圧基準値Ｖruよりも３００度遅れている。   The first voltage reference value generating means 41 repeatedly generates the first voltage reference value Vru shown in FIG. 4B with a period Tac. The second voltage reference value generating means 42 repeatedly generates the second voltage reference value Vrw shown in FIG. 4C with a period Tac. The first voltage reference value Vru is the same sine wave as the line voltage Vuv between the first phase, that is, the U phase and the second phase, ie, the V phase, of the three-phase sine wave AC voltage, and the second voltage reference value. Vrw is the same sine wave as the line voltage Vwv having a phase difference of 180 degrees with respect to the line voltage Vvw between the second phase, ie, the V phase and the third phase, ie, the W phase. Therefore, as shown in FIGS. 4B and 4C, the first and second voltage reference values Vru and Vrw have a phase difference of 60 degrees, and the second voltage reference value Vrw is the first voltage reference. It is 60 degrees ahead of the value Vru. When the first voltage reference value Vru is used as a reference, the second voltage reference value Vrw is delayed by 300 degrees from the first voltage reference value Vru.

鋸波発生手段４３は第１及び第２の電圧基準値Ｖru、Ｖrwの周波数（例えば５０Hz）よりも十分に高い周波数（例えば２０kHz ）で図４（Ａ）に示す鋸波電圧Ｖt を発生する。この鋸波電圧Ｖt は傾斜して立上った後に垂直に立下っている。勿論、図４（Ａ）の鋸波電圧Ｖt と傾きが逆の鋸波電圧とすることもできる。Ｕ相及びＷ相補正鋸波形成手段４４，４５は鋸波発生手段４３と第１及び第２の比較手段４６，４７との間に接続され、図１の第１及び第２の電流検出器１７，１８ の出力ライン１９，２０の信号に応答して鋸波電圧Ｖt の位相を制御する。即ち、Ｕ相補正鋸波形成手段４４は、図４（Ｂ）に示すように、図４（Ｅ）に示すＵ相負荷電流Ｉu が正の半波の期間ｔ0 〜ｔ3 には図４（Ａ）の鋸波電圧Ｖt と同一の正相鋸波電圧を出力し、Ｕ相負荷電流Ｉu が負の半波の期間ｔ3 〜ｔ6 には図４（Ａ）の鋸波電圧Ｖt と逆相の鋸波電圧を出力する。図４（Ｂ）の正相鋸波電圧と逆相鋸波電圧との合成から成るU相補正鋸波電圧Ｖtuは第１の比較手段４６に入力する。図５（A）及び図６（A）に、U相補正鋸波電圧Ｖtuの一部のみが示されている。   The sawtooth wave generating means 43 generates the sawtooth voltage Vt shown in FIG. 4A at a frequency (for example, 20 kHz) sufficiently higher than the frequency (for example, 50 Hz) of the first and second voltage reference values Vru and Vrw. The sawtooth voltage Vt rises at an inclination and then falls vertically. Of course, a sawtooth voltage having a slope opposite to that of the sawtooth voltage Vt in FIG. The U-phase and W-phase correction sawtooth wave forming means 44 and 45 are connected between the sawtooth wave generating means 43 and the first and second comparison means 46 and 47, and the first and second current detectors of FIG. The phase of the sawtooth voltage Vt is controlled in response to signals on the output lines 19 and 20 of 17 and 18. That is, as shown in FIG. 4 (B), the U-phase correction sawtooth wave forming means 44 is shown in FIG. 4 (A) during the period t0 to t3 in which the U-phase load current Iu shown in FIG. In the period t3 to t6 in which the U-phase load current Iu is negative half-wave, the same-phase sawtooth voltage Vt as shown in FIG. Output wave voltage. The U-phase corrected sawtooth voltage Vtu, which is a combination of the positive-phase sawtooth voltage and the negative-phase sawtooth voltage shown in FIG. FIG. 5A and FIG. 6A show only a part of the U-phase corrected sawtooth voltage Vtu.

Ｗ相補正鋸波形成手段４５は、図４（Ｃ）に示すように、図４（Ｅ）に示すＷ相負荷電流Ｉw が正の半波の期間ｔo 〜ｔ1 及びｔ4 〜ｔ6 で図４（Ａ）の鋸波電圧Ｖt と同一の正相鋸波電圧を出力し、Ｗ相負荷電流Ｉw が負の半波の期間ｔ1 〜ｔ4 で逆相鋸波電圧を出力する。図４（Ｃ）に示す正相鋸波電圧と逆相鋸波電圧との合成から成るＷ相補正鋸波電圧Ｖtwは第２の比較手段４７に入力する。なお、図４（Ｂ）（Ｃ）から明らかなように第１及び第２の電圧基準値Ｖrｕ、Ｖrｗの正ピークと負ピークとの中間位置とU相及びW相補正鋸波電圧Ｖtu、Ｖtwの正ピークと負ピークとの中間位置とが互いに一致するようにそれぞれのレベルが設定されている。   As shown in FIG. 4 (C), the W-phase correction sawtooth wave forming means 45 is shown in FIG. 4 (D) during the periods t0 to t1 and t4 to t6 in which the W phase load current Iw shown in FIG. A positive-phase sawtooth voltage equal to the sawtooth voltage Vt of A) is output, and a negative-phase sawtooth voltage is output in the period t1 to t4 when the W-phase load current Iw is negative half-wave. A W-phase corrected sawtooth voltage Vtw, which is a combination of the positive-phase sawtooth voltage and the negative-phase sawtooth voltage shown in FIG. 4B and 4C, the intermediate positions between the positive and negative peaks of the first and second voltage reference values Vru and Vrw, the U-phase and W-phase corrected sawtooth voltages Vtu and Vtw. The respective levels are set so that the intermediate positions of the positive peak and the negative peak coincide with each other.

第１及び第２の電圧基準値発生手段４１，４２とＵ相及びＷ相補正鋸波形成手段４４，４５と主スイッチ制御信号形成手段４８とに接続された第１及び第２の比較手段４６，４７は、図４（Ｂ）（Ｃ）に示すように第１及び第２の電圧基準値Ｖru、ＶrwとＵ相及びＷ相補正鋸波電圧Ｖtu、Ｖtwとをそれぞれ比較し、図４（Ｆ）（Ｇ）に示す第１及び第３の主スイッチ制御信号Ｖｓ1、Ｖｓ3を形成し、主スイッチ制御信号形成手段４８に送る。なお、第１及び第２の比較手段４６，４７は、第１及び第２の電圧基準値Ｖru、ＶrwがＵ相及びＷ相補正鋸波電圧Ｖtu、Ｖtwよりも大きい時に高レベル即ち論理の１を出力し、これ以外で低レベル即ち論理の０を出力する。   First and second comparison means 46 connected to first and second voltage reference value generation means 41, 42, U-phase and W-phase correction sawtooth wave formation means 44, 45 and main switch control signal formation means 48. , 47 compare the first and second voltage reference values Vru, Vrw with the U-phase and W-phase corrected sawtooth voltages Vtu, Vtw, respectively, as shown in FIGS. F) First and third main switch control signals Vs1 and Vs3 shown in (G) are formed and sent to the main switch control signal forming means 48. The first and second comparing means 46 and 47 are high level, that is, logic 1 when the first and second voltage reference values Vru and Vrw are larger than the U-phase and W-phase corrected sawtooth voltages Vtu and Vtw. In other cases, low level, that is, logic 0 is output.

主スイッチ制御信号形成手段４８は、第１及び第２の比較手段４６，４７で形成された第１及び第３の主スイッチ制御信号Ｖｓ1、Ｖｓ3を図１の第１及び第３の主スイッチＳ1 、Ｓ3 の制御端子に送ると共に、第１及び第３の主スイッチ制御信号Ｖｓ1、Ｖｓ3の逆相信号から成る第２及び第４の主スイッチ制御信号Ｖｓ2、Ｖｓ4を形成し、第２及び第４の主スイッチＳ2 、Ｓ4 の制御端子に送る。なお、主スイッチ制御信号形成手段４８は、周知のデッドタイム付与手段を含む。このデッドタイム付与手段によって、第１及び第２の主スイッチＳ1 、Ｓ2 が同時にオンになることを阻止する期間（デッドタイム）、及び第３及び第４の主スイッチＳ3 、Ｓ4 が同時にオンになることを阻止する期間（デッドタイム）が設けられる。図５及び図６のｔ０〜ｔ３においてTｄで示されているデッドタイムは実験又は計算で求められた所定時間である。
なお、インバータ回路６の理解を容易にするために、図４（D）に、第１、第２及び第３の交流出力端子９ｕ，９ｖ、９ｗにおける線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕが示され、図４（Ｅ）に第１、第２及び第３の交流出力端子９ｕ，９ｖ、９ｗにおける負荷電流Ｉu、Ｉｖ、Ｉｗが示され、図４（Ｈ）に第１の主スイッチＳ1 を流れる電流と第１の主ダイオードＤ1を流れる電流との和の電流Ｉs1、及び第２の主スイッチＳ２を流れる電流と第２の主ダイオードＤ２ を流れる電流との和の電流Ｉs２が概略的に示され、図４（Ｉ）に第３の主スイッチＳ３を流れる電流と第３の主ダイオードＤ３を流れる電流との和の電流Ｉs３、及び第４の主スイッチＳ４を流れる電流と第４の主ダイオードＤ４を流れる電流との和の電流Ｉs４が概略的に示されている。 The main switch control signal forming means 48 uses the first and third main switch control signals Vs1, Vs3 formed by the first and second comparison means 46, 47 as the first and third main switches S1 in FIG. , S3, and the second and fourth main switch control signals Vs2, Vs4, which are the reverse phase signals of the first and third main switch control signals Vs1, Vs3, are formed. To the control terminals of the main switches S2 and S4. The main switch control signal forming means 48 includes a known dead time giving means. By this dead time giving means, a period during which the first and second main switches S1 and S2 are prevented from being turned on simultaneously (dead time), and the third and fourth main switches S3 and S4 are turned on simultaneously. A period (dead time) for preventing this is provided. The dead time indicated by Td at t0 to t3 in FIGS. 5 and 6 is a predetermined time obtained by experiment or calculation.
In order to facilitate understanding of the inverter circuit 6, line voltages Vuv, Vvw, Vwu at the first, second and third AC output terminals 9u, 9v, 9w are shown in FIG. FIG. 4E shows the load currents Iu, Iv and Iw at the first, second and third AC output terminals 9u, 9v and 9w, and FIG. 4H flows through the first main switch S1. A current Is1, which is the sum of the current and the current flowing through the first main diode D1, and a current Is2 which is the sum of the current flowing through the second main switch S2 and the current flowing through the second main diode D2 are schematically shown. FIG. 4I shows a current Is3 that is the sum of the current flowing through the third main switch S3 and the current flowing through the third main diode D3, and the current flowing through the fourth main switch S4 and the fourth main diode D4. The current Is4 summed with the current flowing through is schematically shown That.

補助スイッチ制御回路１２は、大別して、電流検出演算手段３０と、共振期間信号形成手段５１と、補助ダイオード電流比較手段５２と、直流電圧比較手段５３と、論理回路からなる補助スイッチ制御信号形成回路５４と、絶対値演算手段５５と、所定値（ΔＶｄｃ）発生手段５６と、直流電圧アンバランス判定比較手段５７と、間欠制御手段５８と、信号選択手段５９とを備え、第１、第２、第３及び第４の補助スイッチQ１、Q２、Q３、Q４の制御端子（ゲート）に供給するための図５及び図６（K）（L）（M）（N）に示す第１、第２、第３及び第４の補助スイッチ制御信号Vｑ１、Vｑ２、Vｑ３、Vｑ４を形成する。 The auxiliary switch control circuit 12 is roughly divided into a current detection calculation means 30, a resonance period signal formation means 51, an auxiliary diode current comparison means 52, a DC voltage comparison means 53, and an auxiliary switch control signal formation circuit comprising a logic circuit. 54, an absolute value calculation means 55, a predetermined value (ΔVdc) generation means 56, a DC voltage imbalance determination comparison means 57, an intermittent control means 58, and a signal selection means 59, the first, second, First and second shown in FIGS. 5 and 6 (K) (L) (M) (N) for supplying to the control terminals (gates) of the third and fourth auxiliary switches Q1, Q2, Q3, Q4. The third and fourth auxiliary switch control signals Vq1, Vq2, Vq3, and Vq4 are formed.

補助スイッチ制御回路１２の共振期間信号形成手段５１は、図５及び図６において第１〜第４の主スイッチＳ1 〜Ｓ4 の内の少なくとも１つのターンオン時点ｔ3 よりも少し前の第１の時点ｔ1 からターンオン時点ｔ3 よりも少し後の第２の時点ｔ6 までの共振期間（ｔ１〜ｔ６）を示す信号を形成するものであって、第１及び第２のパルス形成手段６０，６１と共振期間パルス形成手段としてのNANDゲート回路６２とから成る。第１のパルス形成手段６０は図２の鋸波発生手段４３から導出されたライン２７の鋸波電圧Ｖｔｕと第１のパルス形成基準電圧Ｖｐ１とを図５及び図６（Ａ）に示すように比較して、図５（Ｇ）及び図６（Ｇ）に示す第１のパルスＰ１を含む２値信号を形成する。第１のパルスＰ１は鋸波電圧Ｖｔｕの立下り時点ｔ０からｔ１時点までの第１の所定時間Ｔ１において負（低レベル）のパルスから成る。低レベルの第１のパルスＰ１の終了時点ｔ１は共振リアクトルＬｒの電流が流れ始める時点に相当する。第２のパルス形成手段６１は図２の鋸波発生手段４３から導出されたライン２７の鋸波電圧Ｖｔｕと第２のパルス形成基準電圧Ｖｐ２とを図５及び図６（Ａ）に示すように比較して、図５（Ｈ）及び図６（Ｈ）に示す第２のパルスＰ２を含む２値信号を形成する。第２のパルスＰ２は鋸波電圧Ｖｔｕの立下り時点ｔ０からｔ６時点までの所定時間Ｔ２において正（高レベル）のパルスから成る。高レベルの第２のパルスＰ２が発生しているｔ０〜ｔ６の第２の所定時間Ｔ２は、第１の所定時間Ｔ１に共振電流期間の一部（共振リアクトルＬｒにソフトスイッチングのための共振電流が流れる期間）を加算した時間に相当する。共振期間信号形成手段としてのＮＡＮＤゲート回路６２は、第１及び第２のパルス形成手段６０，６１の出力に基づいて図５（Ｉ）及び図６（Ｉ）に示す共振期間信号Ｖｚを形成する。この共振期間信号Ｖｚはｔ１からｔ６までの所定時間Ｔ３を有する負（低レベル）パルスを含む。ｔ１時点は共振リアクトルＬｒに第１の方向の電流が流れ始める時点に相当し、ｔ６時点は共振リアクトルＬｒの第２の方向の共振電流が図５（Ｏ）及び図６（Ｏ）に示す電流Ioutと同一になる時点に相当する。なお、電流Ioutは、第１及び第２の主スイッチＳ１，Ｓ２の相互接続点２５及び第３及び第４の主スイッチＳ３，Ｓ４の相互接続点２６から３相交流電力系統１０及び図示が省かれている負荷に向って流出する電流の総和、又は３相交流電力系統１０及び図示が省かれている負荷から第１及び第２の主スイッチＳ１，Ｓ２の相互接続点２５及び第３及び第４の主スイッチＳ３，Ｓ４の相互接続点２６に向って流入する電流の総和を示す。従って、図５（Ｏ）における電流Ioutは、相互接続点２５、２６から流出する電流の総和を示し、図６（Ｏ）における電流Ioutは、相互接続点２５、２６に向って流入する電流の総和を示している。
本実施例では共振期間信号形成手段５１から得られる１つの共振期間信号Ｖｚに基づいて第１、第２、第３及び第４の補助スイッチＱ１、Ｑ２，Ｑ３，Ｑ４を制御するための第１、第２、第３及び第４の補助スイッチ制御信号Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４を形成している。 The resonance period signal forming means 51 of the auxiliary switch control circuit 12 has a first time t1 slightly before the turn-on time t3 of at least one of the first to fourth main switches S1 to S4 in FIGS. To a signal indicating a resonance period (t1 to t6) from the first turn-on time t3 to a second time point t6, which is slightly later than the turn-on time point t3. It comprises a NAND gate circuit 62 as forming means. As shown in FIGS. 5 and 6A, the first pulse forming means 60 shows the sawtooth voltage Vtu of the line 27 derived from the sawtooth generating means 43 of FIG. 2 and the first pulse forming reference voltage Vp1. In comparison, a binary signal including the first pulse P1 shown in FIGS. 5G and 6G is formed. The first pulse P1 is a negative (low level) pulse at a first predetermined time T1 from the falling time t0 to the time t1 of the sawtooth voltage Vtu. The end time t1 of the low-level first pulse P1 corresponds to the time when the current of the resonance reactor Lr starts to flow. The second pulse forming means 61 shows the sawtooth voltage Vtu and the second pulse forming reference voltage Vp2 of the line 27 derived from the sawtooth generating means 43 of FIG. 2 as shown in FIGS. 5 and 6A. In comparison, a binary signal including the second pulse P2 shown in FIGS. 5 (H) and 6 (H) is formed. The second pulse P2 is a positive (high level) pulse at a predetermined time T2 from the falling time t0 to the time t6 of the sawtooth voltage Vtu. The second predetermined time T2 from t0 to t6 when the high-level second pulse P2 is generated is a part of the resonance current period at the first predetermined time T1 (resonance current for soft switching in the resonance reactor Lr). Corresponds to a time obtained by adding (period in which the current flows). The NAND gate circuit 62 as the resonance period signal forming means forms the resonance period signal Vz shown in FIGS. 5 (I) and 6 (I) based on the outputs of the first and second pulse forming means 60 and 61. . The resonance period signal Vz includes a negative (low level) pulse having a predetermined time T3 from t1 to t6. The time point t1 corresponds to the time point when the current in the first direction starts flowing through the resonant reactor Lr, and the time point t6 indicates that the resonant current in the second direction of the resonant reactor Lr is the current shown in FIG. 5 (O) and FIG. Corresponds to the same time as Iout. The current Iout is omitted from the three-phase AC power system 10 from the interconnection point 25 of the first and second main switches S1 and S2 and the interconnection point 26 of the third and fourth main switches S3 and S4. The sum of the currents flowing out to the loaded load, or the connection point 25 and the third and third points of the first and second main switches S1, S2 from the three-phase AC power system 10 and the load not shown in the figure. 4 shows the sum of currents flowing toward the interconnection point 26 of the four main switches S3 and S4. Therefore, the current Iout in FIG. 5 (O) indicates the sum of the currents flowing out from the interconnection points 25 and 26, and the current Iout in FIG. 6 (O) is the current flowing into the interconnection points 25 and 26. The sum is shown.
In the present embodiment, the first, second, third, and fourth auxiliary switches Q1, Q2, Q3, Q4 for controlling the first, second, third, and fourth auxiliary switches Q1, based on one resonance period signal Vz obtained from the resonance period signal forming means 51. , Second, third and fourth auxiliary switch control signals Vq1, Vq2, Vq3, Vq4 are formed.

補助スイッチ制御信号形成回路５４は共振期間信号形成手段５１から得られた共振期間信号Ｖｚと選択手段５９から得られた選択信号Vselectに基づいて図１の第１、第２、第３及び第４の補助スイッチＱ１、Ｑ２，Ｑ３，Ｑ４を制御するための第１、第２、第３及び第４の補助スイッチ制御信号Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４を図５及び図６の（Ｋ）（Ｌ）（Ｍ）（Ｎ）に示すように形成する。更に詳しく説明すると、補助スイッチ制御信号形成回路５４は第１及び第２のＮＯＴ（否定）回路６３，６４と、第１及び第２のデッドタイム付与手段としての第１及び第２の遅延回路６５，６６と、第１及び第２のＡＮＤ（論理積）回路６７，６８と、第１及び第２のＯＲ（論理和）回路６９，７０とから成る。なお、第１及び第２の遅延回路６５，６６は第１及び第３の補助スイッチＱ１，Ｑ３と第２及び第４の補助スイッチＱ２，Ｑ４との間の周知のデッドタイム（休止期間）を作成する。なお、図示を簡略化するため、図５及び図６の（Ｋ）（Ｌ）（Ｍ）（Ｎ）では、デッドタイムが省略されている。 The auxiliary switch control signal formation circuit 54 is based on the resonance period signal Vz obtained from the resonance period signal formation means 51 and the selection signal Vselect obtained from the selection means 59, and is the first, second, third and fourth in FIG. The first, second, third and fourth auxiliary switch control signals Vq1, Vq2, Vq3 and Vq4 for controlling the auxiliary switches Q1, Q2, Q3 and Q4 of FIG. ) (M) (N). More specifically, the auxiliary switch control signal forming circuit 54 includes first and second NOT (negative) circuits 63 and 64, and first and second delay circuits 65 as first and second dead time giving means. , 66, first and second AND (logical product) circuits 67 and 68, and first and second OR (logical sum) circuits 69 and 70. The first and second delay circuits 65 and 66 have a known dead time (rest period) between the first and third auxiliary switches Q1 and Q3 and the second and fourth auxiliary switches Q2 and Q4. create. In order to simplify the illustration, the dead time is omitted in FIGS. 5 and 6 (K), (L), (M), and (N).

第１の補助スイッチ制御信号Ｖｑ１を形成するための第１のＡＮＤ回路６７の一方の入力端子は第２の遅延回路６６と第１のＮＯＴ回路６３とを介してＮＡＮＤゲート回路６２に接続され、この他方の入力端子は第２のＮＯＴ回路６４を介して選択信号出力ライン５９ａに接続されている。第２の補助スイッチ制御信号Ｖｑ２を形成するための第２のＡＮＤ回路６８の一方の入力端子は第２の遅延回路６６と第１のＮＯＴ回路６３とを介してＮＡＮＤゲート回路６２に接続され、この他方の入力端子は選択信号出力ライン５９ａに接続されている。第３の補助スイッチ制御信号Ｖｑ３を形成するための第１のＯＲ回路６９の一方の入力端子は第１の遅延回路６５を介してＮＡＮＤゲート回路６２に接続され、この他方の入力端子は選択信号出力ライン５９ａに接続されている。第４の補助スイッチ制御信号Ｖｑ４を形成するための第２のＯＲ回路７０の一方の入力端子は第１の遅延回路６５を介してＮＡＮＤゲート回路６２に接続され、この他方の入力端子は第２のＮＯＴ回路６４を介して選択信号出力ライン５９ａに接続されている。補助スイッチ制御信号形成回路５４から得られる第１、第２、第３及び第４の補助スイッチ制御信号Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４は、選択信号Vselectが図５（Ｊ）に示すように低レベル（L）の時には、図５（K）（L）（M）（N）に示すように変化し、選択信号Vselectが図６（Ｊ）に示すように高レベル（H）の時には、図６（K）（L）（M）（N）に示すように変化する。 One input terminal of the first AND circuit 67 for forming the first auxiliary switch control signal Vq1 is connected to the NAND gate circuit 62 through the second delay circuit 66 and the first NOT circuit 63, The other input terminal is connected to the selection signal output line 59a via the second NOT circuit 64. One input terminal of the second AND circuit 68 for forming the second auxiliary switch control signal Vq2 is connected to the NAND gate circuit 62 through the second delay circuit 66 and the first NOT circuit 63, The other input terminal is connected to the selection signal output line 59a. One input terminal of the first OR circuit 69 for forming the third auxiliary switch control signal Vq3 is connected to the NAND gate circuit 62 through the first delay circuit 65, and the other input terminal is the selection signal. It is connected to the output line 59a. One input terminal of the second OR circuit 70 for forming the fourth auxiliary switch control signal Vq4 is connected to the NAND gate circuit 62 via the first delay circuit 65, and the other input terminal is the second input terminal. Is connected to the selection signal output line 59a through the NOT circuit 64. The first, second, third, and fourth auxiliary switch control signals Vq1, Vq2, Vq3, and Vq4 obtained from the auxiliary switch control signal forming circuit 54 are at a low level as shown in FIG. 5 (J). At (L), it changes as shown in FIGS. 5 (K), (L), (M), and (N), and when the selection signal Vselect is at a high level (H) as shown in FIG. 6 (J), FIG. It changes as shown in (K) (L) (M) (N).

電流検出演算手段３０は、第１及び第２の補助ダイオードＤａ、Ｄｂを流れる電流Ｉｄａ、Ｉｄｂを、第１及び第２の電流検出器１７，１８の出力ライン１９，２０のＵ相負荷電流ＩｕとＷ相負荷電流Ｉｗとに基づいて演算で求めるものであり、第１及び第２の電流検出器１７，１８の出力ライン１９，２０と補助ダイオード電流比較手段５２との間に接続されている。更に詳しく説明すると、電流検出演算手段３０は、第１及び第２の判定手段３１，３２と、第１及び第２の乗算手段３３，３４と、第３及び第４の判定手段３５，３６と、第３及び第４の乗算手段３７，３８と、第１及び第２の加算手段３９，４０とから成る。第１の判定手段３１は第１の電流検出器１７の出力ライン１９に接続され、出力ライン１９のＵ相負荷電流Ｉｕを示す電圧信号が零（０）以上の時に零（０）を出力し、Ｕ相負荷電流Ｉｕを示す電圧信号が零（０）よりも小さい時にー１（マイナス１）を出力する。第２の判定手段３２は第１の電流検出器１７の出力ライン１９に接続され、出力ライン１９のＵ相負荷電流Ｉｕを示す電圧信号が零（０）以上の時に１を出力し、Ｕ相負荷電流Ｉｕを示す電圧信号が零（０）よりも小さい時に零（０）を出力する。第１の乗算手段３３の一方の入力端子は第１の判定手段３１に接続され、他方の入力端子は第１の電流検出器１７の出力ライン１９に接続されている。従って、第１の乗算手段３３は第１の判定手段３１の出力に対して第１の電流検出器１７の出力ライン１９のＵ相負荷電流Ｉｕを示す電圧信号を乗算する。第２の乗算手段３４の一方の入力端子は第２の判定手段３２に接続され、他方の入力端子は第１の電流検出器１７の出力ライン１９に接続されている。従って、第２の乗算手段３４は第２の判定手段３２の出力に対して第１の電流検出器１７の出力ライン１９のＵ相負荷電流Ｉｕを示す電圧信号を乗算する。第３の判定手段３５は第２の電流検出器１８の出力ライン２０に接続され、出力ライン２０のＷ相負荷電流Ｉｗを示す電圧信号が零（０）以上の時に零（０）を出力し、Ｗ相負荷電流Ｉｗを示す電圧信号が零（０）よりも小さい時にー１（マイナス１）を出力する。第４の判定手段３６は第２の電流検出器１８の出力ライン２０に接続され、出力ライン２０のＷ相負荷電流Ｉｗを示す電圧信号が零（０）以上の時に１を出力し、Ｗ相負荷電流Ｉｗを示す電圧信号が零（０）よりも小さい時に零（０）を出力する。第３の乗算手段３７の一方の入力端子は第３の判定手段３５に接続され、他方の入力端子は第２の電流検出器１８の出力ライン２０に接続されている。従って、第３の乗算手段３７は第３の判定手段３５の出力に対して第２の電流検出器１８の出力ライン２０のＷ相負荷電流Ｉｗを示す電圧信号を乗算する。第４の乗算手段３８の一方の入力端子は第４の判定手段３６に接続され、他方の入力端子は第２の電流検出器１８の出力ライン２０に接続されている。従って、第４の乗算手段３８は第４の判定手段３６の出力に対して第２の電流検出器１８の出力ライン２０のＷ相負荷電流Ｉｗを示す電圧信号を乗算する。第１の加算手段３９の一方の入力端子は第１の乗算手段３３に接続され、他方の入力端子は第３の乗算手段３７に接続されている。従って、第１の加算手段３９は第１の乗算手段３３の出力に第３の乗算手段３７の出力を加算して第１の補助ダイオードＤａを流れる電流Ｉｄａを示す電圧信号をライン３０ａに出力する。第２の加算手段４０の一方の入力端子は第２の乗算手段３４に接続され、他方の入力端子は第４の乗算手段３８に接続されている。従って、第２の加算手段４０は第２の乗算手段３４の出力に第４の乗算手段３８の出力を加算して第２の補助ダイオードＤｂを流れる電流Ｉｄｂを示す電圧信号をライン３０ｂに出力する。
なお、第１及び第２の補助ダイオードＤａ、Ｄｂを流れる電流Ｉｄａ、Ｉｄｂを、第１及び第２の電流検出器１７、１８と図３の電流検出演算手段３０とから成る電流検出手段に基づいて求める代わりに、電流検出器によって第１及び第２の補助ダイオードＤａ、Ｄｂを流れる電流Ｉｄａ、Ｉｄｂを直接に検出し、図５及び図６のｔ０〜ｔ１期間内において第１及び第２の補助ダイオードＤａ、Ｄｂを流れる電流Ｉｄａ、Ｉｄｂを示す電圧信号を抽出し、これらを補助ダイオード電流比較手段５２に供給することもできる。また、第１及び第２の補助ダイオードＤａ、Ｄｂを通って第１及び第２の補助コンデンサＣａ，Ｃｂに流れる電流を検出し、この電流を第１及び第２の補助ダイオードＤａ、Ｄｂを流れる電流Ｉｄａ、Ｉｄｂとすることもできる。
図５（Ｏ）及び図６（Ｏ）のｔ０〜ｔ１期間に共振電流ＩLrは流れていないが、インバータ回路６側からの回生電流が第１及び第２の補助ダイオードＤａ、Ｄｂを流れる。補助ダイオード電流比較手段５２の一方の入力端子はライン３０ａに接続され、この他方の入力端子はライン３０ｂに接続されている。なお、第１の電流検出器１７及び第２の電流検出器１８が補助スイッチ制御回路１２の外に示されているが、補助スイッチ制御回路１２の中に示すこともできる。
補助ダイオード電流比較手段５２は、図５及び図６のｔ０〜ｔ１期間内において、ライン３０ａ、３０ｂから得られた第１及び第２の補助ダイオードＤａ、Ｄｂを流れる電流Ｉｄａ、Ｉｄｂを示す電圧信号を比較し、第１の補助ダイオードＤａを流れる電流Ｉｄａが第２の補助ダイオードＤｂを流れる電流Ｉｄｂよりも小さいか否かを判定し、第１の補助ダイオードＤａを流れる電流Ｉｄａが第２の補助ダイオードＤｂを流れる電流Ｉｄｂよりも小さい時に第１の値の電圧信号として低レベル（Ｌ）信号を出力し、第１の補助ダイオードＤａを流れる電流Ｉｄａが第２の補助ダイオードＤｂを流れる電流Ｉｄｂよりも大きい時に第２の値の電圧信号として高レベル（Ｈ）信号を出力する。 The current detection calculation means 30 converts the currents Ida and Idb flowing through the first and second auxiliary diodes Da and Db into U-phase load currents Iu of the output lines 19 and 20 of the first and second current detectors 17 and 18. And the W-phase load current Iw are obtained by calculation, and are connected between the output lines 19 and 20 of the first and second current detectors 17 and 18 and the auxiliary diode current comparison means 52. . More specifically, the current detection calculation unit 30 includes first and second determination units 31 and 32, first and second multiplication units 33 and 34, third and fourth determination units 35 and 36, and , Third and fourth multiplication means 37 and 38 and first and second addition means 39 and 40. The first determination means 31 is connected to the output line 19 of the first current detector 17 and outputs zero (0) when the voltage signal indicating the U-phase load current Iu of the output line 19 is zero (0) or more. When the voltage signal indicating the U-phase load current Iu is smaller than zero (0), -1 (minus 1) is output. The second determination means 32 is connected to the output line 19 of the first current detector 17 and outputs 1 when the voltage signal indicating the U-phase load current Iu of the output line 19 is zero (0) or more. When the voltage signal indicating the load current Iu is smaller than zero (0), zero (0) is output. One input terminal of the first multiplication unit 33 is connected to the first determination unit 31, and the other input terminal is connected to the output line 19 of the first current detector 17. Therefore, the first multiplication unit 33 multiplies the output of the first determination unit 31 by a voltage signal indicating the U-phase load current Iu of the output line 19 of the first current detector 17. One input terminal of the second multiplication unit 34 is connected to the second determination unit 32, and the other input terminal is connected to the output line 19 of the first current detector 17. Accordingly, the second multiplication unit 34 multiplies the output of the second determination unit 32 by a voltage signal indicating the U-phase load current Iu of the output line 19 of the first current detector 17. The third determination means 35 is connected to the output line 20 of the second current detector 18 and outputs zero (0) when the voltage signal indicating the W-phase load current Iw of the output line 20 is zero (0) or more. When the voltage signal indicating the W-phase load current Iw is smaller than zero (0), -1 (minus 1) is output. The fourth determination means 36 is connected to the output line 20 of the second current detector 18 and outputs 1 when the voltage signal indicating the W-phase load current Iw of the output line 20 is equal to or greater than zero (0). When the voltage signal indicating the load current Iw is smaller than zero (0), zero (0) is output. One input terminal of the third multiplication means 37 is connected to the third determination means 35, and the other input terminal is connected to the output line 20 of the second current detector 18. Accordingly, the third multiplication unit 37 multiplies the output of the third determination unit 35 by a voltage signal indicating the W-phase load current Iw of the output line 20 of the second current detector 18. One input terminal of the fourth multiplication means 38 is connected to the fourth determination means 36, and the other input terminal is connected to the output line 20 of the second current detector 18. Accordingly, the fourth multiplication unit 38 multiplies the output of the fourth determination unit 36 by a voltage signal indicating the W-phase load current Iw of the output line 20 of the second current detector 18. One input terminal of the first addition means 39 is connected to the first multiplication means 33, and the other input terminal is connected to the third multiplication means 37. Therefore, the first adding means 39 adds the output of the third multiplying means 37 to the output of the first multiplying means 33 and outputs a voltage signal indicating the current Ida flowing through the first auxiliary diode Da to the line 30a. . One input terminal of the second addition means 40 is connected to the second multiplication means 34, and the other input terminal is connected to the fourth multiplication means 38. Therefore, the second adding means 40 adds the output of the fourth multiplying means 38 to the output of the second multiplying means 34 and outputs a voltage signal indicating the current Idb flowing through the second auxiliary diode Db to the line 30b. .
Note that the currents Ida and Idb flowing through the first and second auxiliary diodes Da and Db are based on current detection means including the first and second current detectors 17 and 18 and the current detection calculation means 30 of FIG. The currents Ida and Idb flowing through the first and second auxiliary diodes Da and Db are directly detected by the current detector, and the first and second currents are detected within the period t0 to t1 in FIGS. It is also possible to extract voltage signals indicating the currents Ida and Idb flowing through the auxiliary diodes Da and Db and supply them to the auxiliary diode current comparing means 52. Further, the current flowing through the first and second auxiliary capacitors Ca and Cb through the first and second auxiliary diodes Da and Db is detected, and this current flows through the first and second auxiliary diodes Da and Db. The currents Ida and Idb can also be used.
Although the resonance current I Lr does not flow during the period from t0 to t1 in FIGS. 5O and 6O, the regenerative current from the inverter circuit 6 side flows through the first and second auxiliary diodes Da and Db. One input terminal of the auxiliary diode current comparing means 52 is connected to the line 30a, and the other input terminal is connected to the line 30b. Although the first current detector 17 and the second current detector 18 are shown outside the auxiliary switch control circuit 12, they can also be shown in the auxiliary switch control circuit 12.
The auxiliary diode current comparing means 52 is a voltage signal indicating the currents Ida and Idb flowing through the first and second auxiliary diodes Da and Db obtained from the lines 30a and 30b within the period t0 to t1 in FIGS. Are compared to determine whether the current Ida flowing through the first auxiliary diode Da is smaller than the current Idb flowing through the second auxiliary diode Db, and the current Ida flowing through the first auxiliary diode Da is compared with the second auxiliary diode Da. When the current Idb flowing through the diode Db is smaller than the current Idb, a low level (L) signal is output as the voltage signal having the first value, and the current Ida flowing through the first auxiliary diode Da is greater than the current Idb flowing through the second auxiliary diode Db. When the signal is larger than the high level, a high level (H) signal is output as the voltage signal of the second value.

直流電圧比較手段５３は、第１の直流電圧検出手段としてのライン１４と第２の直流電圧検出手段としてのライン１５とに接続されている。ライン１４はグランド又は共通電位点と正側導体３との間の電圧又は第１の補助コンデンサＣaの電圧からなる第１の直流電圧Ｖａを検出する。ライン１５はグランド又は共通電位点と負側導体４との間の電圧又は第２の補助コンデンサＣｂの電圧からなる第２の直流電圧Ｖｂを検出する。直流電圧比較手段５３は、第１の直流電圧Ｖａが第２の直流電圧Ｖｂよりも大きい時に第１の値（低レベル）の電圧信号を出力し、第１の直流電圧Ｖａが第２の直流電圧Ｖｂよりも小さい時に第２の値（高レベル）の電圧信号を出力する。 The DC voltage comparison means 53 is connected to the line 14 as the first DC voltage detection means and the line 15 as the second DC voltage detection means. The line 14 detects a first DC voltage Va composed of a voltage between the ground or common potential point and the positive conductor 3 or a voltage of the first auxiliary capacitor Ca. The line 15 detects a second DC voltage Vb composed of the voltage between the ground or common potential point and the negative conductor 4 or the voltage of the second auxiliary capacitor Cb. The DC voltage comparison means 53 outputs a voltage signal having a first value (low level) when the first DC voltage Va is higher than the second DC voltage Vb, and the first DC voltage Va is the second DC voltage. When the voltage is smaller than the voltage Vb, a voltage signal having a second value (high level) is output.

絶対値演算手段５５は、第１の直流電圧検出手段としてのライン１４と第２の直流電圧検出手段としてのライン１５とに接続されており、第１の直流電圧Ｖａと第２の直流電圧Ｖｂとの差の値の絶対値を示す信号、即ち、第１の直流電圧Ｖａと第２の直流電圧Ｖｂとのアンバランスを示す信号を出力する。 The absolute value calculation means 55 is connected to the line 14 as the first DC voltage detection means and the line 15 as the second DC voltage detection means, and the first DC voltage Va and the second DC voltage Vb. A signal indicating the absolute value of the difference value between the first DC voltage Va and the second DC voltage Vb is output.

所定値（ΔＶｄｃ）発生手段５６は、絶対値演算手段５５から得られた絶対値（アンバランス）の大小を判定するための所定値ΔＶｄｃを発生する。この所定値ΔＶｄｃは第１の直流電圧Ｖａと第２の直流電圧Ｖｂとの差の値の絶対値即ち直流電圧アンバランス値の限界値（許容最大アンバランス値）を示す。 The predetermined value (ΔVdc) generating means 56 generates a predetermined value ΔVdc for determining the magnitude of the absolute value (unbalance) obtained from the absolute value calculating means 55. This predetermined value ΔVdc indicates the absolute value of the difference between the first DC voltage Va and the second DC voltage Vb, that is, the limit value of the DC voltage imbalance value (allowable maximum imbalance value).

直流電圧アンバランス判定比較手段５７は、絶対値演算手段５５と所定値（ΔＶｄｃ）発生手段５６に接続され、絶対値演算手段５５から得られた絶対値が所定値ΔＶｄｃよりも大きいか否かを判定し、絶対値が所定値ΔＶｄｃよりも大きい時に、補正が必要な直流電圧アンバランス状態であることを示す信号を出力し、絶対値が所定値ΔＶｄｃよりも小さい時に補正が不必要な直流電圧アンバランス状態又は直流電圧バランス状態であることを示す信号を出力する。この直流電圧アンバランス判定比較手段５７は、周知のヒステリシスを有するコンパレータであって、オペアンプ７１と入力抵抗７２と帰還抵抗７３と増幅器７４（ゲインＫの乗算器）とで構成されている。 The DC voltage imbalance determination comparison means 57 is connected to the absolute value calculation means 55 and the predetermined value (ΔVdc) generation means 56, and determines whether or not the absolute value obtained from the absolute value calculation means 55 is larger than the predetermined value ΔVdc. When the absolute value is larger than the predetermined value ΔVdc, a signal indicating that the DC voltage is unbalanced that needs to be corrected is output, and when the absolute value is smaller than the predetermined value ΔVdc, the correction is unnecessary. A signal indicating an unbalanced state or a DC voltage balanced state is output. The DC voltage imbalance determination / comparison means 57 is a comparator having a known hysteresis, and is composed of an operational amplifier 71, an input resistor 72, a feedback resistor 73, and an amplifier 74 (multiplier of gain K).

間欠制御手段５８は、間欠制御比較手段７５と鋸波発生手段７６とから成る。間欠制御比較手段７５の一方の入力端子は直流電圧アンバランス判定比較手段５７に接続され、他方の入力端子は鋸波発生手段７６に接続されている。鋸波発生手段７６は、直流電圧アンバランス判定比較手段５７の出力を断続（ＰＷＭ）するための鋸波電圧を発生するものであり、例えば図２の鋸波発生手段４３から出力される鋸波電圧Ｖｔに同期し且つこれよりも低い周波数を有している鋸波電圧を発生する。直流電圧アンバランス判定比較手段５７の出力が鋸波発生手段７６の鋸波電圧を横切っていない期間に補正が必要な直流電圧アンバランス状態であることを示す低レベル（Ｌ）信号を出力し、絶対値が所定値ΔＶｄｃよりも小さい時に補正が不必要な直流電圧アンバランス状態又はバランス状態であることを示す高レベル（Ｈ）信号を出力する。直流電圧アンバランス判定比較手段５７の増幅器７４（ゲインＫの乗算器）のゲインＫを変えることによって、直流電圧アンバランス判定比較手段５７の出力が鋸波発生手段７６の鋸波電圧を横切る時間幅が変化する。即ち、間欠制御手段５８において、直流電圧アンバランス判定比較手段５７の出力がＰＷＭ変調される。これにより、補正が必要な直流電圧アンバランス状態であることを示す低レベル（Ｌ）信号と補正が不必要な直流電圧アンバランス状態又はバランス状態であることを示す高レベル（Ｈ）信号との時間的割合を変えることができ、補正が必要な直流電圧アンバランス状態であることを示す低レベル（Ｌ）信号が間欠的に送出される。なお、補正が必要な直流電圧アンバランス状態であることを示す低レベル（Ｌ）信号を間欠的に送出することが不要の時は、間欠制御手段５８を省いて直流電圧アンバランス判定比較手段５７の出力を選択手段５９の制御端子ｄに直接に送る。 The intermittent control means 58 includes an intermittent control comparison means 75 and a sawtooth wave generation means 76. One input terminal of the intermittent control comparison means 75 is connected to the DC voltage imbalance determination comparison means 57, and the other input terminal is connected to the sawtooth wave generation means 76. The sawtooth wave generating means 76 generates a sawtooth voltage for intermittently (PWM) the output of the DC voltage imbalance determination / comparison means 57. For example, the sawtooth wave output from the sawtooth wave generating means 43 of FIG. A sawtooth voltage is generated in synchronization with the voltage Vt and having a lower frequency. A low level (L) signal indicating that a DC voltage unbalanced state that needs to be corrected is output during a period in which the output of the DC voltage imbalance determination comparison means 57 does not cross the sawtooth voltage of the sawtooth wave generation means 76; When the absolute value is smaller than the predetermined value ΔVdc, a high level (H) signal indicating a DC voltage unbalanced state or a balanced state that does not require correction is output. By changing the gain K of the amplifier 74 (multiplier of gain K) of the DC voltage unbalance determination / comparison means 57, the time width in which the output of the DC voltage imbalance determination / comparison means 57 crosses the sawtooth voltage of the sawtooth wave generation means 76. Changes. That is, in the intermittent control means 58, the output of the DC voltage imbalance determination / comparison means 57 is PWM modulated. As a result, a low level (L) signal that indicates a DC voltage unbalanced state that requires correction and a high level (H) signal that indicates a DC voltage unbalanced state or a balanced state that does not require correction. The time ratio can be changed, and a low level (L) signal indicating that the DC voltage unbalanced state needs to be corrected is intermittently transmitted. When it is not necessary to intermittently send a low level (L) signal indicating that a DC voltage unbalanced state that requires correction is required, the intermittent control means 58 is omitted and the DC voltage unbalance determination / comparison means 57 is omitted. Is directly sent to the control terminal d of the selection means 59.

選択手段５９は、前述した第１及び第２の共振電流通路の利用率を示す選択信号Vselectを出力するものであり、第１の接点ａと第２の接点ｂと第３の接点（共通接点）ｃと制御端子ｄとを有する。なお、選択手段５９の第１の接点ａと第２の接点ｂを第１及び第２のスイッチ（好ましくは電子スイッチ）に置き換えることもできる。第１の接点ａは補助ダイオード電流比較手段５２に接続され、第２の接点ｂは直流電圧比較手段５３に接続され、第３の接点ｃは選択信号出力ライン５９ａに接続され、制御端子ｄは間欠制御手段５８に接続されている。なお、図示はされていないが制御端子ｄに供給される信号に応答して第１及び第２の接点ａ、ｂと第３の接点（共通接点）ｃとの間を選択的に接続する周知の手段が設けられている。選択手段５９における第１及び第２の接点ａ、ｂの切換制御は間欠制御手段５８の出力で行われ、補正が不必要な直流電圧アンバランス状態又はバランス状態であることを示す高レベル（Ｈ）信号が間欠制御手段５８から出力されている時に、第１の接点ａと第３の接点ｃとの間が接続され、補正が必要な直流電圧アンバランス状態であることを示す低レベル（Ｌ）信号が間欠制御手段５８から出力されている時に、第２の接点ｂと第３の接点ｃとの間が接続される。 The selection means 59 outputs the selection signal Vselect indicating the utilization rate of the first and second resonance current paths described above, and the first contact a, the second contact b, and the third contact (common contact). ) C and a control terminal d. It should be noted that the first contact a and the second contact b of the selection means 59 can be replaced with first and second switches (preferably electronic switches). The first contact a is connected to the auxiliary diode current comparison means 52, the second contact b is connected to the DC voltage comparison means 53, the third contact c is connected to the selection signal output line 59a, and the control terminal d is It is connected to the intermittent control means 58. Although not shown, the first and second contacts a and b and the third contact (common contact) c are selectively connected in response to a signal supplied to the control terminal d. Means are provided. The switching control of the first and second contacts a and b in the selection means 59 is performed by the output of the intermittent control means 58, and is a high level (H level indicating that the DC voltage unbalanced state or the balanced state need not be corrected. ) When the signal is output from the intermittent control means 58, the first contact point a and the third contact point c are connected, and the low level (L ) When the signal is output from the intermittent control means 58, the second contact b and the third contact c are connected.

次に、補助スイッチ制御回路１２の動作及び補助回路５に基づく第１〜第４の主スイッチＳ１〜Ｓ４及び昇圧スイッチＱ１１の零電圧スイッチング即ちソフトスイッチング動作を説明する。なお、以下の説明において、電流通路を図１の各部の参照符号のみで説明することもある。また、第１、第２及び第３の交流出力端子９ｕ，９ｖ、９ｗに接続された３相交流電力系統１０又は負荷も電流通路となるが、説明を簡略にするために３相交流電力系統１０又は負荷を電流通路の記載から省く。
次の（１）（２）の状態の時に、図５のｔ０〜ｔ６期間において選択手段５９の出力ライン５９ａの選択信号Vselectが低レベル（Ｌ）信号になる。
（１）選択手段５９の第１の接点ａがオン状態であり、且つ図５及び図６のｔ０時点において第１の補助ダイオードＤａを流れる電流Ｉｄａが第２の補助ダイオードＤｂを流れる電流Ｉｄｂよりも小さい時。
（２）選択手段５９の第２の接点ｂがオン状態であり、且つ第１の直流電圧Ｖａが第２の直流電圧Ｖｂよりも高い時。
また、次の（１）（２）の状態の時に、図６のｔ０〜ｔ６期間において選択手段５９の出力ライン５９ａの選択信号Vselect が高レベル（Ｈ）信号になる。
（１）選択手段５９の第１の接点ａがオン状態であり、且つ図５及び図６のｔ０時点において第１の補助ダイオードＤａを流れる電流Ｉｄａが第２の補助ダイオードＤｂを流れる電流Ｉｄｂよりも大きい時。
（２）選択手段５９の第２の接点ｂがオン状態であり、且つ第１の直流電圧Ｖａが第２の直流電圧Ｖｂよりも低い時。 Next, the operation of the auxiliary switch control circuit 12 and the zero voltage switching, that is, the soft switching operation of the first to fourth main switches S1 to S4 and the boost switch Q11 based on the auxiliary circuit 5 will be described. In the following description, the current path may be described only with reference numerals of the respective parts in FIG. In addition, the three-phase AC power system 10 or the load connected to the first, second and third AC output terminals 9u, 9v, 9w also serves as a current path, but in order to simplify the description, the three-phase AC power system 10 or load is omitted from the description of the current path.
In the following states (1) and (2), the selection signal Vselect of the output line 59a of the selection means 59 becomes a low level (L) signal in the period t0 to t6 in FIG.
(1) The first contact a of the selection means 59 is in the ON state, and the current Ida flowing through the first auxiliary diode Da at the time t0 in FIGS. 5 and 6 is greater than the current Idb flowing through the second auxiliary diode Db. When is too small.
(2) When the second contact b of the selection means 59 is in an ON state and the first DC voltage Va is higher than the second DC voltage Vb.
In the following states (1) and (2), the selection signal Vselect on the output line 59a of the selection means 59 becomes a high level (H) signal during the period t0 to t6 in FIG.
(1) The first contact a of the selection means 59 is in the ON state, and the current Ida flowing through the first auxiliary diode Da at the time t0 in FIGS. 5 and 6 is greater than the current Idb flowing through the second auxiliary diode Db. When is too big.
(2) When the second contact b of the selection means 59 is in the ON state and the first DC voltage Va is lower than the second DC voltage Vb.

図５のｔ０〜ｔ６期間に示すように選択手段５９の出力ライン５９ａの選択信号Vselectが低レベル（Ｌ）信号の時には、ｔ１〜ｔ６期間に図５（K）（L）（M）（N）に示すように第１の補助スイッチ制御信号Ｖｑ１が低レベル（Ｌ），第３の補助スイッチ制御信号Ｖｑ３が高レベル（H）、第２の補助スイッチ制御信号Ｖｑ２が高レベル（H）、第４の補助スイッチ制御信号Ｖｑ４が低レベル（Ｌ）になる。 When the selection signal Vselect of the output line 59a of the selection means 59 is a low level (L) signal as shown in the period t0 to t6 in FIG. 5, the period (K), (L), (M) (N ), The first auxiliary switch control signal Vq1 is at a low level (L), the third auxiliary switch control signal Vq3 is at a high level (H), and the second auxiliary switch control signal Vq2 is at a high level (H). The fourth auxiliary switch control signal Vq4 becomes low level (L).

図５のｔ０ 時点以前においては第１及び第４の主スイッチＳ1 、Ｓ4 がオフ制御され、第２及び第３の主スイッチＳ2 、Ｓ3 がオン制御されている。ｔ０ 時点で第２及び第３の主スイッチ制御信号Vｓ2 、Vｓ3が低レベルになるが、第１及び第４の主スイッチ制御信号Vｓ１ 、Vｓ４は直ちに高レベルにならず、遅延時間Td、即ち所定のデッドタイム、後のｔ３時点で高レベルになる。同時に昇圧スイッチ制御信号Vｑ１１をｔ３時点で高レベルにする。補助回路５はｔ３時点での第１及び第４の主スイッチＳ１，Ｓ４及び昇圧スイッチＱ１１のターンオンがゼロ電圧スイッチング（ZVS）になるように図５（P）の直流リンク電圧Vlinkを制御する。また、第１及び第３の補助スイッチ制御信号Vｑ１ 、Vｑ３の切換を直流リンク電圧Vlinkが正常の期間に行う。   Before the time t0 in FIG. 5, the first and fourth main switches S1 and S4 are off-controlled, and the second and third main switches S2 and S3 are on-controlled. At time t0, the second and third main switch control signals Vs2 and Vs3 are at a low level, but the first and fourth main switch control signals Vs1 and Vs4 are not immediately at a high level, and the delay time Td, that is, a predetermined value. The dead time becomes high level at time t3 later. At the same time, the boost switch control signal Vq11 is set to the high level at time t3. The auxiliary circuit 5 controls the DC link voltage Vlink of FIG. 5 (P) so that the first and fourth main switches S1, S4 and the boost switch Q11 at the time point t3 are turned on to zero voltage switching (ZVS). The first and third auxiliary switch control signals Vq1 and Vq3 are switched during a period when the DC link voltage Vlink is normal.

（ｔ０〜ｔ１）
図５のｔ0 時点よりも前において第１及び第４の主スイッチＳ1 、Ｓ4 がオンの時に、第１のフィルタ用リアクトルＬu に第１及び第２の主スイッチＳ１，Ｓ２の相互接続点２５から第１の交流出力端子９ｕに向かう正方向のＵ相負荷電流Ｉu が流れ、第２のフィルタ用リアクトルＬw に第３の交流出力端子９ｗから第３及び第４の主スイッチＳ３，Ｓ４の相互接続点２６に向かう負方向のＷ相負荷電流Ｉw が流れ、また、第２の交流出力端子９ｖから第１及び第２の補助スイッチＱ１，Ｑ２の相互接続点２３に向かう負方向の電流も流れる。なお、ここでの正方向の電流とはインバータ回路６から第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗに向かう電流を意味し、負方向の電流とは第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗからインバータ回路６に向う電流を意味する。このｔ０〜ｔ１期間には、第１及び第２のフィルタ用リアクトルＬu 、Ｌw にエネルギが蓄積される。その後、第１及び第４の主スイッチＳ1 、Ｓ4 がオフに制御されると、第１及び第２のフィルタ用リアクトルＬu 、Ｌw の蓄積エネルギの放出が生じ、Ｌu −９ｕ−９ｖ−Ｄｂ−Ｃb―Ｄ２の経路、Ｌｗ−Ｄ3 −Ｃa−Ｄa−９ｖの経路、及びＬu −９ｕ−９ｗ−Ｌｗ−Ｄ3 −Ｃa−Ｄa−Ｄｂ−Ｃb―Ｄ２の経路に電流が流れる。また、１ａ―Ｌ１１−Ｄ１２−Ｃａ−Ｄａ−Ｄｂ−Ｃｂ−１ｂの経路に電流が流れる。このｔ０〜ｔ１期間に、第１の主スイッチＳ1 の両端子間電圧は図５（Ｐ）に示す正常直流電圧（定格電圧）Ｖdcに保たれる。この正常直流電圧Ｖdcは正側及び負側導体３，４間の電圧及び第１及び第２の補助コンデンサＣa 、Ｃb の電圧の和に相当する。 (T0 to t1)
When the first and fourth main switches S1, S4 are turned on before the time t0 in FIG. 5, the first filter reactor Lu is connected to the interconnection point 25 of the first and second main switches S1, S2. A positive U-phase load current Iu flows toward the first AC output terminal 9u, and the third and fourth main switches S3 and S4 are interconnected from the third AC output terminal 9w to the second filter reactor Lw. A negative-direction W-phase load current Iw toward the point 26 flows, and a negative-direction current flows from the second AC output terminal 9v toward the interconnection point 23 of the first and second auxiliary switches Q1 and Q2. Here, the positive current means the current from the inverter circuit 6 toward the first, second and third AC output terminals 9u, 9v, 9w, and the negative current means the first, second. And the current from the third AC output terminals 9u, 9v, 9w to the inverter circuit 6. In the period from t0 to t1, energy is accumulated in the first and second filter reactors Lu and Lw. Thereafter, when the first and fourth main switches S1 and S4 are turned off, the stored energy of the first and second filter reactors Lu and Lw is released, and Lu-9u-9v-Db-Cb. The current flows through the path D2, the path Lw-D3-Ca-Da-9v, and the path Lu-9u-9w-Lw-D3-Ca-Da-Db-Cb-D2. In addition, a current flows through a path of 1a-L11-D12-Ca-Da-Db-Cb-1b. During the period from t0 to t1, the voltage between both terminals of the first main switch S1 is maintained at the normal DC voltage (rated voltage) Vdc shown in FIG. The normal DC voltage Vdc corresponds to the sum of the voltage between the positive and negative conductors 3 and 4 and the voltages of the first and second auxiliary capacitors Ca and Cb.

（ｔ1 〜ｔ2 ）
図５のｔ1 時点で第１の補助スイッチＱ1 がオフ、第３の補助スイッチＱ３ がオンに制御され、且つ第２の補助スイッチＱ２ がオン、第４の補助スイッチＱ４ がオフに保たれていると、ｔ1 時点直前の電流経路に追加して、Ｌu −９ｕ−９ｗ−Ｌw −Ｄ3 −Ｑ３−Ｌr −Ｄｂ−Ｃb −Ｄ2 の経路、及び１ａ―Ｌ１１−Ｄ１２−Ｑ３−Ｌｒ−Ｄｂ−Ｃｂ−１ｂの経路に図５（Ｏ）に示す共振リアクトルＬr の電流ＩLrが流れ始める。この電流ＩLrは時間と共に増大する。即ち、第１の補助ダイオードＤa を流れていた電流の一部が共振リアクトルＬr に転流し、第１の補助ダイオードＤa の電流が徐々に減少、逆に共振リアクトルＬr の電流ＩLrが徐々に増大する。従って、第１の補助スイッチＱ1のタ−ンオフは零電圧スイッチング(ＺＶＳ)となり、第３の補助スイッチＱ３ のターンオンは零電流スイッチング（ＺＣＳ）となる。 (T1 to t2)
At time t1 in FIG. 5, the first auxiliary switch Q1 is turned off, the third auxiliary switch Q3 is controlled to be on, the second auxiliary switch Q2 is on, and the fourth auxiliary switch Q4 is kept off. In addition to the current path immediately before the time t1, the path of Lu-9u-9w-Lw-D3-Q3-Lr-Db-Cb-D2 and 1a-L11-D12-Q3-Lr-Db-Cb- The current I Lr of the resonant reactor Lr shown in FIG. 5 (O) starts to flow through the path 1b. This current I Lr increases with time. That is, a part of the current flowing through the first auxiliary diode Da is commutated to the resonant reactor Lr, the current of the first auxiliary diode Da is gradually decreased, and conversely, the current ILr of the resonant reactor Lr is gradually increased. To do. Accordingly, the turn-off of the first auxiliary switch Q1 is zero voltage switching (ZVS), and the turn-on of the third auxiliary switch Q3 is zero current switching (ZCS).

（ｔ2 〜ｔ3 ）
図５のｔ2 時点で第１の補助ダイオードＤa を通る電流が零になると、ｔ２時点直前のＬu −９ｕ−９ｗ−Ｌw −Ｄ3 −Ｑ３−Ｌr −Ｄｂ−Ｃb −Ｄ2 の経路、及び１ａ―Ｌ１１−Ｄ１２−Ｑ３−Ｌｒ−Ｄｂ−Ｃｂ−１ｂの経路の電流の他に、図７で破線で示すＣ1 −Ｑ３ −Ｌr −Ｄｂ−Ｃb −Ｄ2 の経路の共振電流、及びＣ4 −Ｄ3 −Ｑ３ −Ｌr−Ｄｂ−Ｃb の経路の共振電流、及びＣ１１―Ｄ１２−Ｑ３ −Ｌr−Ｄｂ−Ｃb の経路の共振電流が流れ、第１及び第４の共振用コンデンサＣ1 、Ｃ4 の電圧、及び昇圧回路２の共振用コンデンサＣ１１の電圧が徐々に低下し、図５（Ｐ）に示す直流リンク電圧Ｖlinkも徐々に低下し、ｔ3 時点又はこの直前にほぼ零になる。なお、共振リアクトルＬr を流れる電流ＩLrは図５のｔ2 時点よりも少し後で最大になり、その後に徐々に低下する。 (T2 to t3)
When the current passing through the first auxiliary diode Da becomes zero at time t2 in FIG. 5, the path of Lu-9u-9w-Lw-D3-Q3-Lr-Db-Cb-D2 immediately before the time t2, and 1a-L11 -D12-Q3-Lr-Db-Cb-1b, in addition to the current in the path of C1-Q3-Lr-Db-Cb-D2 shown by the broken line in FIG. 7, and C4-D3-Q3- The resonance current of the path of Lr-Db-Cb and the resonance current of the path of C11-D12-Q3-Lr-Db-Cb flow, the voltages of the first and fourth resonance capacitors C1, C4, and the booster circuit 2 The voltage of the resonance capacitor C11 gradually decreases, the DC link voltage Vlink shown in FIG. 5 (P) also gradually decreases, and becomes almost zero at or just before t3. The current I Lr flowing through the resonant reactor Lr becomes maximum slightly after the time t2 in FIG. 5, and then gradually decreases.

（ｔ3 〜ｔ4 ）
ｔ3 時点で第１及び第４の主スイッチＳ1 、Ｓ4 及び昇圧スイッチＱ１１が同時にオン制御される。図５のｔ3 時点での第１及び第４の主スイッチＳ1 、Ｓ4及び昇圧スイッチＱ１１のターンオンは零電圧スイッチング（ＺＶＳ）になる。また、第１及び第４の主スイッチＳ1 、Ｓ4 の電流はｔ3 時点の後に傾斜を有して増大するので、これ等のｔ3 時点におけるターンオンは零電流スイッチング（ＺＣＳ）になる。 (T3 to t4)
At time t3, the first and fourth main switches S1, S4 and the boost switch Q11 are simultaneously turned on. The turn-on of the first and fourth main switches S1, S4 and the boost switch Q11 at time t3 in FIG. 5 is zero voltage switching (ZVS). Further, since the currents of the first and fourth main switches S1 and S4 increase with a slope after the time t3, the turn-on at the time t3 becomes zero current switching (ZCS).

（ｔ4 〜ｔ5 ）
図５（Ｏ）のｔ4 時点で共振リアクトルＬr の電流ＩLrが零になった後には、この電流ＩLrは逆方向に流れる。共振リアクトルＬr を逆方向に流れる電流ＩLrが第１のフィルタ用リアクトルＬｕを流れる電流（出力電流）Ｉｏｕｔよりも小さい間は、第２及び第３の共振用コンデンサＣ2 、Ｃ3 の充電が開始せず、図５（Ｐ）の直流リンク電圧Ｖlinkは零又はほぼ零に保たれる。 (T4 to t5)
After the current I Lr in the resonant reactor Lr becomes zero at the time t4 in FIG. 5 (O), the current I Lr flows in the opposite direction. While the current ILr flowing in the reverse direction through the resonance reactor Lr is smaller than the current (output current) Iout flowing through the first filter reactor Lu, charging of the second and third resonance capacitors C2 and C3 is started. First, the DC link voltage Vlink in FIG. 5 (P) is kept at zero or almost zero.

（ｔ5 〜ｔ6 ）
図５のｔ5 時点で共振リアクトルＬr の電流ＩLrが第１のフィルタ用リアクトルＬｕを流れる電流（出力電流）Ｉｏｕｔよりも大きくなると、第２及び第３の主ダイオードＤ2 、Ｄ3 がオフになり、図８において鎖線で示すようにＬr −Ｄｃ −Ｓ1 −Ｃ2 −Ｃb―Ｑ２ の経路で第２の共振用コンデンサＣ2 が充電され、同時にＬr −Ｄｃ−Ｃ3 −Ｓ4 −Ｃb―Ｑ２ の経路で第３の共振用コンデンサＣ３が充電され、図５（Ｐ）の直流リンク電圧Ｖlinkは徐々に増大し、ｔ6 時点又はこの直前に正常直流電圧Ｖdcになる。なお、本実施例では昇圧回路２のダイオードＤ１２に対して並列に共振コンデンサが接続されていないので、図８から明らかなようにｔ5 〜ｔ6期間に昇圧回路２に電流が流れない。このため、ｔ5 〜ｔ6期間はダイオードＤ１２に対して並列に共振コンデンサが接続されている場合に比較して短くなる。 (T5 to t6)
When the current I Lr of the resonant reactor Lr becomes larger than the current (output current) Iout flowing through the first filter reactor Lu at time t5 in FIG. 5, the second and third main diodes D2 and D3 are turned off, As shown by the chain line in FIG. 8, the second resonance capacitor C2 is charged through the path Lr-Dc-S1-C2-Cb-Q2, and at the same time, the third path through the path Lr-Dc-C3-S4-Cb-Q2. The resonance capacitor C3 is charged, and the DC link voltage Vlink in FIG. 5 (P) gradually increases to reach the normal DC voltage Vdc at or just before t6. In this embodiment, since no resonant capacitor is connected in parallel to the diode D12 of the booster circuit 2, no current flows through the booster circuit 2 during the period t5 to t6, as is apparent from FIG. For this reason, the period from t5 to t6 is shorter than when a resonant capacitor is connected in parallel to the diode D12.

（ｔ6 〜ｔ7 ）
図５のｔ6 時点では直流リンク電圧Ｖlinkが正常直流電圧Ｖdcであるので、第１の補助スイッチＱ1 の両端子間電圧は零又はほぼ零である。従って、このｔ6 時点で第１の補助スイッチＱ1 を図５（Ｋ）に示すようにターンオン制御すると、零電圧スイッチング（ＺＶＳ）が達成される。この実施形態では第１及び第３の補助スイッチＱ1 、Ｑ３の制御信号Ｖq1、Ｖq３を容易に形成するために、第３の補助スイッチＱ３がｔ6 時点でターンオフ制御されている。しかし、第３の補助スイッチＱ３の電流はｔ4 時点から流れていないので、ｔ4 時点又はこれよりも後にターンオフ制御することもできる。なお、第３の補助スイッチＱ３を零電圧スイッチング（ＺＶＳ）するために、第３の補助スイッチＱ３のターンオフ制御を、第３の補助ダイオードＤｃ に電流が流れているｔ4 〜ｔ7 期間に行うのが望ましい。 (T6-t7)
Since the DC link voltage Vlink is the normal DC voltage Vdc at time t6 in FIG. 5, the voltage between both terminals of the first auxiliary switch Q1 is zero or almost zero. Therefore, when the first auxiliary switch Q1 is turned on at time t6 as shown in FIG. 5K, zero voltage switching (ZVS) is achieved. In this embodiment, in order to easily form the control signals Vq1 and Vq3 of the first and third auxiliary switches Q1 and Q3, the third auxiliary switch Q3 is turn-off controlled at time t6. However, since the current of the third auxiliary switch Q3 does not flow from the time point t4, the turn-off control can be performed at the time point t4 or later. In order to perform zero voltage switching (ZVS) of the third auxiliary switch Q3, the turn-off control of the third auxiliary switch Q3 is performed during the period from t4 to t7 when the current flows through the third auxiliary diode Dc. desirable.

ｔ6 〜ｔ7 期間には、Ｃb −Ｑ２−Ｑ1−Ｃa−Ｓ1 −Ｌu −９ｕ−９ｗ−Ｌw −Ｓ4 の経路及びＳ１−Ｌu −９ｕ−９ｖ−Ｑ１−Ｃａの経路に電流が流れると共に、Ｌr −Ｄｃ −Ｓ1 −Ｌu −９ｕ−９ｗ−Ｌw −Ｓ4 −Ｃb −Ｑ２の経路及びＳ１−Ｌu −９ｕ−９ｖ−Ｌｒ−Ｄｃの経路にも電流が流れ、共振リアクトルＬr の残ったエネルギが負荷側に回生される。また、１ａ―Ｌ１１−Ｑ１１−１ｂの経路にも電流が流れる。 During the period from t6 to t7, current flows through the path of Cb-Q2-Q1-Ca-S1-Lu-9u-9w-Lw-S4 and the path of S1-Lu-9u-9v-Q1-Ca and Lr- Dc-S1-Lu-9u-9w-Lw-S4-Cb-Q2 path and S1-Lu-9u-9v-Lr-Dc path also cause current to flow to the load side. It is regenerated. A current also flows through the path 1a-L11-Q11-1b.

（ｔ7 以後）
ｔ7 時点で共振リアクトルＬr の蓄積エネルギの放出が終了すると、第３の補助ダイオードＤｃ が逆バイアス状態となり、Ｃb−Ｑ２ −Ｑ1 −Ｃa−Ｓ1 −Ｌu −９ｕ−９ｗ−Ｌw −Ｓ4 の経路、及びＳ１−Ｌu −９ｕ−９ｖ−Ｑ１−Ｃａの経路に電流が流れる。 (After t7)
When the discharge of the stored energy of the resonant reactor Lr is completed at time t7, the third auxiliary diode Dc is in a reverse bias state, and the path of Cb-Q2-Q1-Ca-S1-Lu-9u-9w-Lw-S4, and A current flows through the path of S1-Lu-9u-9v-Q1-Ca.

次に、図６（Ｊ）のｔ０〜ｔ６期間に示すように選択手段５９の出力ライン５９ａの選択信号Vselectが高レベル（Ｈ）信号の時の図１の回路の動作を説明する。図６（Ａ）〜（Ｈ）に示す各部の状態は図５（Ａ）〜（Ｈ）と同一である。選択信号Vselectが高レベル（Ｈ）信号の時には、ｔ１〜ｔ６期間に図６（K）（L）（M）（N）に示すように第１の補助スイッチ制御信号Ｖｑ１が高レベル（Ｈ）に保たれ，第３の補助スイッチ制御信号Ｖｑ３が低レベル（Ｌ）に保たれ、第２の補助スイッチ制御信号Ｖｑ２が低レベル（Ｌ）になり、第４の補助スイッチ制御信号Ｖｑ４が高レベル（Ｈ）になる。従って、既に説明した選択信号Vselectが低レベル（Ｌ）信号の時に、図７及び図８に示すように第２の補助コンデンサＣｂ，第２の補助スイッチＱ２又は第２の補助ダイオードＤｂ、共振リアクトルＬｒ、及び第３の補助スイッチＱ３又は第３の補助ダイオードＤｃから成る第１の電流経路で電流ＩLrが流れる代わりに、図６の選択信号Vselectが高レベル（Ｈ）信号の時には、第１の補助コンデンサＣａ，第１の補助スイッチＱ１又は第１の補助ダイオードＤａ、共振リアクトルＬｒ、及び第４の補助スイッチＱ４又は第４の補助ダイオードＤｄから成る第２の電流経路で電流ＩLrが流れる。即ち、図６の選択信号Vselectが高レベル（Ｈ）信号の時の補助回路５における電流ＩLrは、図７及び図８で点線で示されている第１の補助コンデンサＣａ，第１の補助スイッチＱ１又は第１の補助ダイオードＤａ、及び第４の補助スイッチＱ４又は第４の補助ダイオードＤｄを通って流れる。従って、図６の選択信号Vselectが高レベル（Ｈ）信号の時の補助回路５における電流ＩLrの経路は、共振リアクトルＬｒを基準にして選択信号Vselectが低レベル（Ｌ）信号時の電流ＩLrの経路と対称的である。 Next, the operation of the circuit of FIG. 1 when the selection signal Vselect of the output line 59a of the selection means 59 is a high level (H) signal as shown in the period t0 to t6 of FIG. 6A to 6H are the same as those in FIGS. 5A to 5H. When the selection signal Vselect is a high level (H) signal, the first auxiliary switch control signal Vq1 is at a high level (H) as shown in FIGS. 6 (K), (L), (M), and (N) during the period from t1 to t6. The third auxiliary switch control signal Vq3 is kept at a low level (L), the second auxiliary switch control signal Vq2 is at a low level (L), and the fourth auxiliary switch control signal Vq4 is at a high level. (H). Therefore, when the selection signal Vselect already described is a low level (L) signal, the second auxiliary capacitor Cb, the second auxiliary switch Q2 or the second auxiliary diode Db, the resonance reactor as shown in FIGS. Lr, and instead a current flows I Lr in the first current path comprising the third auxiliary switch Q3 or the third auxiliary diode Dc, when the selection signal Vselect 6 is at a high level (H) signal is first Current I Lr flows through a second current path including the auxiliary capacitor Ca, the first auxiliary switch Q1 or the first auxiliary diode Da, the resonant reactor Lr, and the fourth auxiliary switch Q4 or the fourth auxiliary diode Dd. . That is, when the selection signal Vselect in FIG. 6 is a high level (H) signal, the current I Lr in the auxiliary circuit 5 is the first auxiliary capacitor Ca and the first auxiliary capacitor indicated by the dotted lines in FIGS. The current flows through the switch Q1 or the first auxiliary diode Da and the fourth auxiliary switch Q4 or the fourth auxiliary diode Dd. Therefore, the path of the current I Lr in the auxiliary circuit 5 when the selection signal Vselect in FIG. 6 is a high level (H) signal is the current I when the selection signal Vselect is a low level (L) signal with respect to the resonance reactor Lr. Symmetric with Lr path.

（ｔ０〜ｔ１）
図６のｔ０ 時点以前において、第１〜第４の主スイッチＳ1 〜Ｓ4及び昇圧スイッチ１１は図５のｔ０ 時点以前と同様に動作する。即ち、図６のｔ0 時点よりも前の第１及び第４の主スイッチＳ1 、Ｓ4 のオン時に、第１のフィルタ用リアクトルＬu に正方向のＵ相負荷電流Ｉu が流れ、第２のフィルタ用リアクトルＬw に負方向のＷ相負荷電流Ｉw が流れ、また、第２の交流出力端子９ｖから第１及び第２の補助スイッチＱ１，Ｑ２の相互接続点２３に向かう負方向の電流も流れる。これにより、第１及び第２のフィルタ用リアクトルＬu 、Ｌw にエネルギが蓄積され、その後の第１及び第４の主スイッチＳ1 、Ｓ4 のオフ期間に第１及び第２のフィルタ用リアクトルＬu 、Ｌw の蓄積エネルギの放出が生じ、Ｌu −９ｕ−９ｖ−Ｄｂ−Ｃb―Ｄ２の経路、Ｌｗ−Ｄ3 −Ｃa−Ｄa−９ｖの経路、及びＬu −９ｕ−９ｗ−Ｌｗ−Ｄ3 −Ｃa−Ｄa−Ｄｂ−Ｃb―Ｄ２の経路に電流が流れる。また、１ａ―Ｌ１１−Ｄ１２−Ｃａ−Ｄａ−Ｄｂ−Ｃｂ−１ｂの経路に電流が流れる。この時、第１の主スイッチＳ1 の両端子間電圧は図６（Ｐ）に示す正常直流電圧（定格電圧）Ｖdcに保たれている。この正常直流電圧Ｖdcは正側及び負側導体３，４間の電圧及び第１及び第２の補助コンデンサＣa 、Ｃb の電圧の和に相当する。 (T0 to t1)
Before the time t0 in FIG. 6, the first to fourth main switches S1 to S4 and the booster switch 11 operate in the same manner as before the time t0 in FIG. That is, when the first and fourth main switches S1 and S4 before the time t0 in FIG. 6 are turned on, the positive U-phase load current Iu flows through the first filter reactor Lu, and the second filter switch Negative-direction W-phase load current Iw flows through reactor Lw, and negative-direction current flows from second AC output terminal 9v toward interconnection point 23 of first and second auxiliary switches Q1 and Q2. As a result, energy is stored in the first and second filter reactors Lu and Lw, and the first and second filter reactors Lu and Lw are turned off during the subsequent off periods of the first and fourth main switches S1 and S4. Of the stored energy, Lu-9u-9v-Db-Cb-D2, Lw-D3-Ca-Da-9v, and Lu-9u-9w-Lw-D3-Ca-Da-Db. A current flows through the path of -Cb-D2. In addition, a current flows through a path of 1a-L11-D12-Ca-Da-Db-Cb-1b. At this time, the voltage between both terminals of the first main switch S1 is maintained at the normal DC voltage (rated voltage) Vdc shown in FIG. The normal DC voltage Vdc corresponds to the sum of the voltage between the positive and negative conductors 3 and 4 and the voltages of the first and second auxiliary capacitors Ca and Cb.

（ｔ1 〜ｔ2 ）
図６のｔ1 時点で第２の補助スイッチＱ２ がオフ、第４の補助スイッチＱ４ がオンに制御され、且つ第１の補助スイッチＱ１ がオン、第３の補助スイッチＱ４ がオフに保たれていると、ｔ1 時点直前の電流経路に追加して、Ｌu −９ｕ−９ｗ−Ｌw −Ｄ3 −Ｃａ−Ｄａ−Ｌr −Ｑ４−Ｄ2 の経路、及び１ａ―Ｌ１１−Ｄ１２−Ｃａ−Ｄａ−Ｌｒ−Ｑ４−１ｂの経路に図６（Ｏ）に示す共振リアクトルＬr の電流ＩLrが負方向に流れ始める。この電流ＩLrの絶対値は時間と共に増大する。即ち、第２の補助ダイオードＤｂ を流れていた電流の一部が共振リアクトルＬr に転流し、第２の補助ダイオードＤｂの電流が徐々に減少、逆に共振リアクトルＬr の電流ＩLrが徐々に増大する。従って、第２の補助スイッチＱ２のタ−ンオフは零電圧スイッチング(ＺＶＳ)となり、第４の補助スイッチＱ４ のターンオンは零電流スイッチング（ＺＣＳ）となる。 (T1 to t2)
At time t1 in FIG. 6, the second auxiliary switch Q2 is turned off, the fourth auxiliary switch Q4 is controlled to be turned on, the first auxiliary switch Q1 is turned on, and the third auxiliary switch Q4 is kept off. In addition to the current path immediately before the time t1, the path of Lu-9u-9w-Lw-D3-Ca-Da-Lr-Q4-D2 and 1a-L11-D12-Ca-Da-Lr-Q4- The current I Lr of the resonant reactor Lr shown in FIG. 6 (O) starts to flow in the negative direction along the path 1b. The absolute value of this current I Lr increases with time. That is, a part of the current flowing through the second auxiliary diode Db is commutated to the resonant reactor Lr, the current of the second auxiliary diode Db is gradually decreased, and conversely, the current ILr of the resonant reactor Lr is gradually increased. To do. Accordingly, the turn-off of the second auxiliary switch Q2 is zero voltage switching (ZVS), and the turn-on of the fourth auxiliary switch Q4 is zero current switching (ZCS).

（ｔ2 〜ｔ3 ）
図６のｔ2 時点で第２の補助ダイオードＤｂ を通る電流が零になると、ｔ２直前のＬu −９ｕ−９ｗ−Ｌw −Ｄ3 −Ｃａ−Ｄａ−Ｌr −Ｑ４−Ｄ2の経路、及び１ａ―Ｌ１１−Ｄ１２−Ｃａ−Ｄａ−Ｌｒ−Ｑ４−１ｂの経路の電流の他に、Ｃ1 −Ｃａ−Ｄａ −Ｌr −Ｑ４−Ｄ2 の経路の共振電流、及びＣ4 −Ｄ3 −Ｃａ−Ｄａ−Ｌr−Ｑ４ の経路の共振電流、及びＣ１１−Ｄ１２−Ｃａ−Ｄａ −Ｌr−Ｑ４ の経路の共振電流が流れ、第１及び第４の共振用コンデンサＣ1 、Ｃ4 の電圧、及び昇圧回路２の共振用コンデンサＣ１１の電圧が徐々に低下し、図６（Ｐ）に示す直流リンク電圧Ｖlinkも徐々に低下し、ｔ3 時点又はこの直前にほぼ零になる。なお、共振リアクトルＬr を流れる電流ＩLrの絶対値は図６のｔ2 時点よりも少し後で最大になり、その後に徐々に低下する。 (T2 to t3)
When the current through the second auxiliary diode Db becomes zero at time t2 in FIG. 6, the path of Lu-9u-9w-Lw-D3-Ca-Da-Lr-Q4-D2 immediately before t2, and 1a-L11- In addition to the current in the path D12-Ca-Da-Lr-Q4-1b, the resonance current in the path C1-Ca-Da-Lr-Q4-D2, and the path in C4-D3-Ca-Da-Lr-Q4 And the resonance current of the path of C11-D12-Ca-Da-Lr-Q4 flow, the voltages of the first and fourth resonance capacitors C1, C4, and the voltage of the resonance capacitor C11 of the booster circuit 2 Gradually decreases, and the DC link voltage Vlink shown in FIG. 6 (P) also gradually decreases, becoming almost zero at or just before t3. The absolute value of the current I Lr flowing through the resonant reactor Lr becomes maximum slightly after the time t2 in FIG. 6 and gradually decreases thereafter.

（ｔ3 〜ｔ4 ）
ｔ3 時点で第１及び第４の主スイッチＳ1 、Ｓ4 及び昇圧スイッチＱ１１が同時にオン制御される。図６のｔ3 時点における第１及び第４の主スイッチＳ1 、Ｓ4及び昇圧スイッチＱ１１ のターンオンは零電圧スイッチング（ＺＶＳ）になる。また、第１及び第４の主スイッチＳ1 、Ｓ4 の電流はｔ3 時点から傾斜を有して増大するので、これ等のターンオンは零電流スイッチング（ＺＣＳ）にもなる。 (T3 to t4)
At time t3, the first and fourth main switches S1, S4 and the boost switch Q11 are simultaneously turned on. The turn-on of the first and fourth main switches S1, S4 and the boost switch Q11 at time t3 in FIG. 6 is zero voltage switching (ZVS). In addition, since the currents of the first and fourth main switches S1 and S4 increase with a slope from the time point t3, these turn-ons also become zero current switching (ZCS).

（ｔ4 〜ｔ5 ）
図６（Ｏ）のｔ4 時点で共振リアクトルＬr の電流ＩLrが零になった後には、この電流ＩLrは正方向に流れる。共振リアクトルＬr を正方向に流れる電流ＩLrが第２のフィルタ用リアクトルＬｗを流れる電流（出力電流）Ｉｏｕｔよりも小さい間は、第２及び第３の共振用コンデンサＣ2 、Ｃ3 の充電が開始せず、図６（Ｐ）の直流リンク電圧Ｖlinkは零又はほぼ零に保たれる。 (T4 to t5)
After the current I Lr in the resonant reactor Lr becomes zero at the time t4 in FIG. 6 (O), the current I Lr flows in the forward direction. While the current ILr flowing in the positive direction through the resonant reactor Lr is smaller than the current (output current) Iout flowing through the second filter reactor Lw, charging of the second and third resonant capacitors C2 and C3 is started. The DC link voltage Vlink in FIG. 6 (P) is kept at zero or almost zero.

（ｔ5 〜ｔ6 ）
図６のｔ5 時点で共振リアクトルＬr の電流ＩLrが第２のフィルタ用リアクトルＬｗを流れる電流（出力電流）Ｉｏｕｔよりも大きくなると、第２及び第３の主ダイオードＤ2 、Ｄ3 がオフになり、Ｌr −Ｑ１―Ｃａ −Ｓ1 −Ｃ2 −Ｄｄ の経路で第２の共振用コンデンサＣ2 が充電され、同時にＬr −Ｑ１―Ｃａ−Ｃ3 −Ｓ4 −Ｄｄの経路で第３の共振用コンデンサＣ３が充電され、図６（Ｐ）の直流リンク電圧Ｖlinkは徐々に増大し、ｔ6 時点又はこの直前に正常直流電圧Ｖdcになる。 (T5 to t6)
When the current I Lr in the resonant reactor Lr in time t5 in FIG. 6 is greater than the second current flowing through the reactor Lw filter (output current) Iout, becomes the second and third main diodes D2, D3 are turned off, The second resonance capacitor C2 is charged through the path of Lr-Q1-Ca-S1-C2-Dd, and at the same time, the third resonance capacitor C3 is charged through the path of Lr-Q1-Ca-C3-S4-Dd. The DC link voltage Vlink in FIG. 6 (P) gradually increases and reaches the normal DC voltage Vdc at or just before t6.

（ｔ6 〜ｔ7 ）
図６のｔ6 時点では直流リンク電圧Ｖlinkが正常直流電圧Ｖdcであるので、第１の補助スイッチＱ1 の両端子間電圧は零又はほぼ零である。従って、このｔ6 時点で第２の補助スイッチＱ1２を図６（Ｋ）に示すようにターンオン制御すると、零電圧スイッチング（ＺＶＳ）が達成される。この実施形態では第２及び第４の補助スイッチＱ２ 、Ｑ４の制御信号Ｖq２、Ｖq４を容易に形成するために、第４の補助スイッチＱ４がｔ6 時点でターンオフ制御されている。しかし、ｔ4 時点から第４の補助スイッチＱ４に電流が流れていないので、ｔ4 時点又はこれよりも後にターンオフ制御することができる。なお、第４の補助スイッチＱ４のターンオフ制御は、零電圧スイッチング（ＺＶＳ）のために第４の補助ダイオードＤｄ に電流が流れているｔ4 〜ｔ7 期間に行うのが望ましい。 (T6-t7)
Since the DC link voltage Vlink is the normal DC voltage Vdc at time t6 in FIG. 6, the voltage between both terminals of the first auxiliary switch Q1 is zero or almost zero. Accordingly, when the second auxiliary switch Q12 is turned on at the time t6 as shown in FIG. 6K, zero voltage switching (ZVS) is achieved. In this embodiment, in order to easily form the control signals Vq2 and Vq4 of the second and fourth auxiliary switches Q2 and Q4, the fourth auxiliary switch Q4 is turn-off controlled at time t6. However, since no current flows through the fourth auxiliary switch Q4 from the time point t4, the turn-off control can be performed at or after the time point t4. Note that the turn-off control of the fourth auxiliary switch Q4 is preferably performed during the period from t4 to t7 during which current flows through the fourth auxiliary diode Dd for zero voltage switching (ZVS).

図６のｔ6 〜ｔ7 期間には、Ｃａ−Ｓ1 −Ｌu −９ｕ−９ｗ−Ｌw −Ｓ4―Ｃｂ−Ｑ２−Ｑ１ の経路及びＳ１−Ｌu −９ｕ−９ｖ−Ｑ１−Ｃａの経路に電流が流れると共に、Ｌr −Ｑ１−Ｃａ −Ｓ1 −Ｌu −９ｕ−９ｗ−Ｌw −Ｓ4 −Ｄｄの経路にも電流が流れ、共振リアクトルＬr の残ったエネルギが負荷側に回生される。また、１ａ―Ｌ１１−Ｑ１１−１ｂの経路にも電流が流れる。   In the period from t6 to t7 in FIG. 6, current flows through the route of Ca-S1-Lu-9u-9w-Lw-S4-Cb-Q2-Q1 and the route of S1-Lu-9u-9v-Q1-Ca. , Lr-Q1-Ca-S1-Lu-9u-9w-Lw-S4-Dd also flows through the path, and the energy remaining in the resonant reactor Lr is regenerated to the load side. A current also flows through the path 1a-L11-Q11-1b.

（ｔ7 以後）
図６のｔ7 時点で共振リアクトルＬr の蓄積エネルギの放出が終了すると、第４の補助ダイオードＤｄ が逆バイアス状態となり、Ｃb−Ｑ２ −Ｑ1 −Ｃa−Ｓ1 −Ｌu −９ｕ−９ｗ−Ｌw −Ｓ4 の経路、及びＳ１−Ｌu −９ｕ−９ｖ−Ｑ１−Ｃａの経路に電流が流れる。 (After t7)
When the discharge of the stored energy of the resonant reactor Lr is completed at time t7 in FIG. 6, the fourth auxiliary diode Dd is in a reverse bias state, and Cb-Q2-Q1-Ca-S1-Lu-9u-9w-Lw-S4 A current flows through the path and the path of S1-Lu-9u-9v-Q1-Ca.

実施例１によれば次の効果が得られる。
（１） 第１〜第４の補助スイッチＱ1〜Ｑ4と第１〜第４の補助ダイオードＤａ〜Ｄｄと第１及び第２の補助コンデンサＣａ、Ｃｂと共振リアクトルＬｒとから成る補助回路５は、正側導体３と負側導体４との間の中点を基準にして電気的に対称に形成されているので、共振リアクトルＬｒの正方向電流と負方向電流とのバランスが良くなり、共振動作が安定して共振外れが抑制される。
（２）第１〜第４の主スイッチＳ1〜Ｓ4のデッドタイム期間の開始時に第１の補助ダイオードＤａの電流Ｉｄａと第２の補助ダイオードＤｂの電流Ｉｄｂとを比較し、小さい方の電流を共振リアクトルＬｒに転流させるように補助回路５及び補助スイッチ制御回路１２が構成されているので、共振リアクトルＬｒの正方向電流と負方向電流とのアンバランスが生じた時に、アンバランス分が第１及び第２の補助コンデンサＣａ、Ｃｂの電圧、即ち第１及び第２の直流電圧Ｖａ、Ｖｂをバランスさせるように働き、正側導体３と負側導体４との間の中点電位（中間電位）が安定する。
（３）共振リアクトルＬｒに流れる正方向電流と負方向電流のバランスが良くなると、共振リアクトルＬｒに流れる電流の最大振幅がアンバランスの時の最大振幅よりも小さくなり、共振リアクトルの低損失化及び小型化を達成することができる。
（４）第１及び第２の直流電圧Ｖａ、Ｖｂのアンバランスの絶対値が所定値ΔＶｄｃよりも大きい時に、直流電圧比較手段５３の出力を選択して補助スイッチ制御信号形成回路５４に送り、第１及び第２の直流電圧Ｖａ、Ｖｂのアンバランスを解消することができるように第１、第２、第３及び第４の補助スイッチ制御信号Vｑ１、Vｑ２、Vｑ３、Vｑ４を形成する。従って、第１及び第２の直流電圧Ｖａ、Ｖｂのアンバランスを容易に解消することができる。
（５）第１及び第２の補助コンデンサＣａ、Ｃｂの電圧のバランスの向上により、３相Ｖ結線インバータにおいてバランスの良い３相出力電圧を得ることができる。
（６）第１〜第４の主スイッチＳ1〜Ｓ4と同時に昇圧スイッチＱ11のソフトスイッチングが可能になる。
（７）第１〜第４の補助スイッチＱ１〜Ｑ４のソフトスイッチングが可能になる。
（８）第１〜第４の主スイッチＳ1 〜Ｓ4 のソフトスイッチングを比較的簡単な回路で達成することができ、サージ、ノイズ、及びスイッチング損失の低減を容易に達成できる。
（９）補助スイッチ制御信号形成回路５４は論理回路で構成され、且つ図３から明らかのように、共振期間信号形成手段５１から得られた１つの共振期間信号Ｖｚと１つの選択信号Vselectとに基づいて第１、第２、第３及び第４の補助スイッチ制御信号Vｑ１、Vｑ２、Vｑ３、Vｑ４を形成する。従って、第１、第２、第３及び第４の補助スイッチ制御信号Vｑ１、Vｑ２、Vｑ３、Vｑ４を容易に形成することができる。
（１０）昇圧回路２のダイオードＤ１２に対して並列に共振コンデンサが接続されていないので、図５のｔ5 〜ｔ6期間に昇圧回路２に電流が流れない。このため、ｔ5 〜ｔ6期間はダイオードＤ１２に対して並列に共振コンデンサが接続されている場合に比較して短くなる。結果として直流電圧の利用率が良くなる。換言すれば、第１〜第４の主スイッチＳ1 〜Ｓ4をインバータ動作に利用する時間を長くすることができる。 According to the first embodiment, the following effects can be obtained.
(1) The auxiliary circuit 5 including the first to fourth auxiliary switches Q1 to Q4, the first to fourth auxiliary diodes Da to Dd, the first and second auxiliary capacitors Ca and Cb, and the resonant reactor Lr includes: Since it is formed electrically symmetrically with respect to the midpoint between the positive side conductor 3 and the negative side conductor 4, the balance between the positive direction current and the negative direction current of the resonance reactor Lr is improved, and the resonance operation is performed. Is stably suppressed.
(2) The current Ida of the first auxiliary diode Da and the current Idb of the second auxiliary diode Db are compared at the start of the dead time period of the first to fourth main switches S1 to S4, and the smaller current is Since the auxiliary circuit 5 and the auxiliary switch control circuit 12 are configured so as to be commutated to the resonant reactor Lr, when an imbalance between the positive direction current and the negative direction current of the resonant reactor Lr occurs, It works to balance the voltages of the first and second auxiliary capacitors Ca and Cb, that is, the first and second DC voltages Va and Vb, so that the midpoint potential between the positive conductor 3 and the negative conductor 4 (intermediate) (Potential) is stable.
(3) When the balance between the positive direction current and the negative direction current flowing through the resonant reactor Lr is improved, the maximum amplitude of the current flowing through the resonant reactor Lr becomes smaller than the maximum amplitude at the time of unbalance. Miniaturization can be achieved.
(4) When the absolute value of the unbalance between the first and second DC voltages Va and Vb is larger than the predetermined value ΔVdc, the output of the DC voltage comparison means 53 is selected and sent to the auxiliary switch control signal forming circuit 54; The first, second, third, and fourth auxiliary switch control signals Vq1, Vq2, Vq3, and Vq4 are formed so that the imbalance between the first and second DC voltages Va and Vb can be eliminated. Therefore, the imbalance between the first and second DC voltages Va and Vb can be easily eliminated.
(5) By improving the voltage balance of the first and second auxiliary capacitors Ca and Cb, a balanced three-phase output voltage can be obtained in the three-phase V-connection inverter.
(6) The soft switch of the boost switch Q11 can be performed simultaneously with the first to fourth main switches S1 to S4.
(7) Soft switching of the first to fourth auxiliary switches Q1 to Q4 becomes possible.
(8) Soft switching of the first to fourth main switches S1 to S4 can be achieved with a relatively simple circuit, and a reduction in surge, noise, and switching loss can be easily achieved.
(9) The auxiliary switch control signal forming circuit 54 is composed of a logic circuit, and as is apparent from FIG. 3, one auxiliary resonance period signal Vz and one selection signal Vselect obtained from the resonance period signal forming means 51 Based on this, the first, second, third and fourth auxiliary switch control signals Vq1, Vq2, Vq3 and Vq4 are formed. Therefore, the first, second, third and fourth auxiliary switch control signals Vq1, Vq2, Vq3, Vq4 can be easily formed.
(10) Since no resonant capacitor is connected in parallel to the diode D12 of the booster circuit 2, no current flows through the booster circuit 2 during the period t5 to t6 in FIG. For this reason, the period from t5 to t6 is shorter than when a resonant capacitor is connected in parallel to the diode D12. As a result, the utilization factor of the DC voltage is improved. In other words, the time for using the first to fourth main switches S1 to S4 for the inverter operation can be lengthened.

次に、図９に示す実施例２に従う電力変換装置を説明する。但し、図９において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。
図９の電力変換装置は、インバータ回路６が単相３線式インバータ回路として使用されている点を除いて、図１に示す実施例１に従う電力変換装置と同様に構成されている。即ち、図９に示す実施例２に従う電力変換装置においては、第１及び第２の交流出力端子９ｕ、９ｖ間に第１の単相交流電力系統１０ａ及び負荷（図示せず）が接続され、第２及び第３の交流出力端子９ｖ、９ｗ間に第２の単相交流電力系統１０ｂ及び負荷（図示せず）が接続され、この他は、図１と同様に構成されている。
図９に示す実施例２に従う電力変換装置も図１と同様に構成された補助回路５を有するので、図１の実施例１に従う電力変換装置と同様な効果を得ることができる。 Next, the power converter device according to Example 2 shown in FIG. 9 will be described. However, in FIG. 9, parts that are substantially the same as those in FIG.
The power conversion device of FIG. 9 is configured in the same manner as the power conversion device according to the first embodiment shown in FIG. 1 except that the inverter circuit 6 is used as a single-phase three-wire inverter circuit. That is, in the power converter according to Example 2 shown in FIG. 9, the first single-phase AC power system 10a and the load (not shown) are connected between the first and second AC output terminals 9u and 9v, A second single-phase AC power system 10b and a load (not shown) are connected between the second and third AC output terminals 9v and 9w, and the other configurations are the same as those in FIG.
Since the power converter according to the second embodiment shown in FIG. 9 also has the auxiliary circuit 5 configured similarly to FIG. 1, the same effect as that of the power converter according to the first embodiment shown in FIG. 1 can be obtained.

次に、図１０に示す実施例３に従う電力変換装置を説明する。但し、図１０において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。 図１０の電力変換装置は、３相フルブリッジ型インバータ回路６ａと３相フイルタ回路７ａを設けた点を除いて、図１に示す実施例１に従う電力変換装置と同様に構成されている。なお、図１０には電力変換装置の主回路のみが示され、制御回路が示されていない。   Next, the power converter device according to Example 3 shown in FIG. 10 will be described. 10 that are substantially the same as those in FIG. 1 are given the same reference numerals, and descriptions thereof are omitted. The power conversion device of FIG. 10 is configured in the same manner as the power conversion device according to the first embodiment shown in FIG. 1 except that a three-phase full-bridge inverter circuit 6a and a three-phase filter circuit 7a are provided. In FIG. 10, only the main circuit of the power conversion device is shown, and the control circuit is not shown.

図１０の３相フルブリッジ型インバータ回路６ａは、図１のインバータ回路６に、第５及び第６の主スイッチＳ５、Ｓ６と、第５及び第６の共振用コンデンサＣ５，Ｃ６と、第５及び第６の主ダイオードD５,D６とを付加し、且つ第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗに対する第１〜第６の主スイッチＳ１〜Ｓ６の接続関係を変えた他は、図１のインバータ回路６と同様に構成されている。第５及び第６の主スイッチＳ５、Ｓ６の直列回路は正側導体３と負側導体４との間に接続されている。第５及び第６の共振用コンデンサＣ５，Ｃ６は第５及び第６の主スイッチＳ５、Ｓ６にそれぞれ並列に接続されている。第５及び第６の主ダイオードD５,D６は第５及び第６の主スイッチＳ５、Ｓ６に逆並列接続されている。第１及び第２の主スイッチＳ１、Ｓ２の相互接続点２５は第１の出力ライン８ｕと３相フイルタ回路７ａとを介して第１の交流出力端子９ｕに接続されている。第３及び第４の主スイッチＳ３、Ｓ４の相互接続点２６は第２の出力ライン８ｖと３相フイルタ回路７ａとを介して第２の交流出力端子９ｖに接続されている。第５及び第６の主スイッチＳ５、Ｓ６の相互接続点８０は第３の出力ライン８ｗと３相フイルタ回路７ａとを介して第３の交流出力端子９ｗに接続されている。図１０の３相フルブリッジ型インバータ回路６ａ及びこの第１〜第６の主スイッチＳ１〜Ｓ６の制御回路は周知であるので、これ等の詳しい説明を省略する。   The three-phase full-bridge type inverter circuit 6a in FIG. 10 is similar to the inverter circuit 6 in FIG. 1 except that the fifth and sixth main switches S5 and S6, the fifth and sixth resonance capacitors C5 and C6, And the sixth main diodes D5 and D6 are added, and the connection relationship of the first to sixth main switches S1 to S6 with respect to the first, second and third AC output terminals 9u, 9v and 9w is changed. The other configuration is the same as that of the inverter circuit 6 of FIG. A series circuit of the fifth and sixth main switches S5 and S6 is connected between the positive conductor 3 and the negative conductor 4. The fifth and sixth resonance capacitors C5 and C6 are connected in parallel to the fifth and sixth main switches S5 and S6, respectively. The fifth and sixth main diodes D5 and D6 are connected in antiparallel to the fifth and sixth main switches S5 and S6. The interconnection point 25 of the first and second main switches S1 and S2 is connected to the first AC output terminal 9u via the first output line 8u and the three-phase filter circuit 7a. The interconnection point 26 of the third and fourth main switches S3 and S4 is connected to the second AC output terminal 9v through the second output line 8v and the three-phase filter circuit 7a. The interconnection point 80 of the fifth and sixth main switches S5 and S6 is connected to the third AC output terminal 9w via the third output line 8w and the three-phase filter circuit 7a. Since the three-phase full-bridge inverter circuit 6a of FIG. 10 and the control circuits for the first to sixth main switches S1 to S6 are well known, detailed description thereof will be omitted.

３相フィルタ回路７ａは、図１のフィルタ回路７に第３のフィルタ用リアクトルＬｖと第３のフィルタ用コンデンサＣｖを付加したものである。第３のフィルタ用リアクトルＬｖは第２の出力ライン８ｖに直列に接続されている。第３のフィルタ用コンデンサＣｖは第２の交流端子９ｖと第１及び第２のフィルタ用コンデンサＣｕ、Ｃｗの相互接続点との間に接続されている。
第１、第２及び第３の交流出力端子９ｕ、９ｖ、９ｗには３相交流電力系統及び負荷が接続される。
図１０に示す実施例３に従う電力変換装置の補助スイッチ制御回路は、図３と同様に構成される。もし、デッドタイム期間の開始時に第１及び第２の補助ダイオードＤａ、Ｄｂの電流が同一の場合には、補助ダイオード電流比較手段５２の出力を例えば３相交流電力系統１０の電圧の周期の１／４〜１／２等の所定の周期で高レベル（Ｈ）及び低レベル（Ｌ）にする。 The three-phase filter circuit 7a is obtained by adding a third filter reactor Lv and a third filter capacitor Cv to the filter circuit 7 of FIG. The third filter reactor Lv is connected in series to the second output line 8v. The third filter capacitor Cv is connected between the second AC terminal 9v and the interconnection point of the first and second filter capacitors Cu and Cw.
A three-phase AC power system and a load are connected to the first, second, and third AC output terminals 9u, 9v, 9w.
The auxiliary switch control circuit of the power conversion device according to the third embodiment shown in FIG. 10 is configured in the same manner as in FIG. If the currents of the first and second auxiliary diodes Da and Db are the same at the start of the dead time period, the output of the auxiliary diode current comparison unit 52 is set to, for example, 1 of the voltage cycle of the three-phase AC power system 10. A high level (H) and a low level (L) are set at a predetermined cycle such as / 4 to 1/2.

図１０に示す実施例３に従う電力変換装置も図１と同様に構成された補助回路５を有するので、図１の実施例１に従う電力変換装置と同様な効果を得ることができる。   Since the power converter according to the third embodiment shown in FIG. 10 also has the auxiliary circuit 5 configured in the same manner as in FIG. 1, the same effect as that of the power converter according to the first embodiment in FIG. 1 can be obtained.

本発明は上記の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）同一容量の第１及び第２の補助コンデンサＣａ，Ｃｂの代りに同一電圧の第１及び第２の蓄電池を接続することができる。従って、本願での第１及び第２の補助コンデンサＣａ，Ｃｂは狭義のコンデンサのみでなく蓄電池も意味している。
（２）第１、第２及び第３の交流出力端子９ｕ，９ｖ，９ｗに接続する負荷がフィルタ作用を有する場合には、第１及び第２のフィルタ用リアクトルＬｕ，Ｌｗ、又は第１、第２及び第３のフィルタ用リアクトルＬｕ，Ｌｗ、Ｌｖを省くことができる。また、第１及び第２のフィルタ用コンデンサＣｕ，Ｃｗ又は第１、第２及び第３のフィルタ用コンデンサＣｕ，Ｃｗ、Ｃｖを省くことができる。
（３）抵抗負荷の場合には、第１、第２、第３及び第４の主ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４、又は第１、第２、第３、第４、第５及び第６の主ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４、Ｄ５，Ｄ６を省くことができる。誘導負荷の場合に、第１、第２、第３及び第４の主ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４、又は第１、第２、第３、第４、第５及び第６の主ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４、Ｄ５，Ｄ６を省き、各主スイッチＳ１〜Ｓ４、又はＳ１〜Ｓ６を双方向スイッチとし、各主ダイオードＤ１〜Ｄ４、又はＤ１〜Ｄ６に電流が流れる期間に対応させて各主スイッチＳ１〜Ｓ４、又はＳ１〜Ｓ６をオン制御し、各主ダイオードＤ１〜Ｄ４、又はＤ１〜Ｄ６に流れていた電流を各主スイッチＳ１〜Ｓ４、又はＳ１〜Ｓ６に流すことができる。
（４）昇圧回路２を省くことができる。また、昇圧回路２の構成を変形することができる。 The present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1) Instead of the first and second auxiliary capacitors Ca and Cb having the same capacity, the first and second storage batteries having the same voltage can be connected. Therefore, the first and second auxiliary capacitors Ca and Cb in the present application mean not only capacitors in a narrow sense but also storage batteries.
(2) When the load connected to the first, second and third AC output terminals 9u, 9v, 9w has a filter action, the first and second filter reactors Lu, Lw, or the first, The second and third filter reactors Lu, Lw, and Lv can be omitted. Also, the first and second filter capacitors Cu, Cw or the first, second and third filter capacitors Cu, Cw, Cv can be omitted.
(3) In the case of a resistive load, the first, second, third and fourth main diodes D1, D2, D3, D4, or the first, second, third, fourth, fifth and sixth The main diodes D1, D2, D3, D4, D5, and D6 can be omitted. In the case of an inductive load, the first, second, third and fourth main diodes D1, D2, D3, D4 or the first, second, third, fourth, fifth and sixth main diodes D1 , D2, D3, D4, D5, D6 are omitted, each main switch S1 to S4 or S1 to S6 is a bidirectional switch, corresponding to the period during which current flows through each main diode D1 to D4 or D1 to D6. The main switches S1 to S4 or S1 to S6 are turned on, and the current flowing through the main diodes D1 to D4 or D1 to D6 can be supplied to the main switches S1 to S4 or S1 to S6.
(4) The booster circuit 2 can be omitted. Further, the configuration of the booster circuit 2 can be modified.

本発明の実施例１に従う電力変換装置を示す回路図である。It is a circuit diagram which shows the power converter device according to Example 1 of this invention. 図１の主スイッチ制御回路を等価的に示すブロック図である。FIG. 2 is a block diagram equivalently showing a main switch control circuit of FIG. 1. 図１の副スイッチ制御回路を示すブロック図である。FIG. 2 is a block diagram illustrating a sub switch control circuit in FIG. 1. 図１及び図２の各部の状態を概略的に示す波形図である。FIG. 3 is a waveform diagram schematically showing the state of each part in FIGS. 1 and 2. 選択信号が低レベルの時の図１、図２及び図３の各部の状態を概略的に示す波形図である。FIG. 4 is a waveform diagram schematically showing the state of each part of FIGS. 1, 2, and 3 when a selection signal is at a low level. 選択信号が高レベルの時の図１、図２及び図３の各部の状態を概略的に示す波形図である。FIG. 4 is a waveform diagram schematically showing the state of each part of FIGS. 1, 2, and 3 when a selection signal is at a high level. 選択信号が低レベルの時の正方向共振電流通路を示す回路図である。It is a circuit diagram which shows the positive direction resonant current path when a selection signal is a low level. 選択信号が低レベルの時の負方向共振電流通路を示す回路図である。It is a circuit diagram which shows a negative direction resonance current path when a selection signal is a low level. 本発明の実施例２に従う電力変換装置を示す回路図である。It is a circuit diagram which shows the power converter device according to Example 2 of this invention. 本発明の実施例３に従う電力変換装置の主回路部分を示す回路図である。It is a circuit diagram which shows the main circuit part of the power converter device according to Example 3 of this invention.

符号の説明Explanation of symbols

２ 昇圧回路
５ 補助回路
６ インバータ回路
１１ 主スイッチ制御回路
１２ 補助スイッチ制御回路
１３ 昇圧スイッチ制御回路
Lr 共振リアクトル
Q1〜Q4 第１〜第４の補助スイッチ
Ｓ１〜Ｓ４ 第１〜第４の主スイッチ
Ｃ１〜Ｃ４ 第１〜第４の共振用コンデンサ 2 Booster circuit 5 Auxiliary circuit 6 Inverter circuit 11 Main switch control circuit 12 Auxiliary switch control circuit 13 Booster switch control circuit
Lr Resonant reactor
Q1 to Q4 1st to 4th auxiliary switches S1 to S4 1st to 4th main switches C1 to C4 1st to 4th resonance capacitors

Claims (11)

直流電圧を供給するための正側導体（３）及び負側導体（４）と、
前記正側導体（３）と前記負側導体（４）との間に接続された第１及び第２の主スイッチ（Ｓ１、Ｓ２）の直列回路及び第３及び第４の主スイッチ（Ｓ３、Ｓ４）の直列回路と、前記第１、第２、第３及び第４の主スイッチ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）にそれぞれ並列に接続された寄生容量又は個別コンデンサから成る第１、第２、第３及び第４の共振用コンデンサ（Ｃ１，Ｃ２，Ｃ３，Ｃ４）とを備えたインバータ回路（６又は６ａ）と、
前記正側導体（３）及び前記負側導体（４）との間に接続された第１の補助コンデンサ（Ｃa ）と第１の補助スイッチ（Ｑ１）と第２の補助スイッチ（Ｑ２）と第２の補助コンデンサ（Ｃｂ）との直列回路と、
前記第１の補助スイッチ（Ｑ１）に対して逆並列接続された寄生又は個別のダイオードから成る第１の補助ダイオード（Ｄａ）と、
前記第２の補助スイッチ（Ｑ２）に対して逆並列接続された寄生又は個別のダイオードから成る第２の補助ダイオード（Ｄｂ）と、
前記正側導体（３）と前記負側導体（４）との間に接続された第３及び第４の補助スイッチ（Ｑ３、Ｑ４）の直列回路と、
前記第３の補助スイッチ（Ｑ３）に対して逆並列接続された寄生又は個別のダイオードから成り且つ前記正側導体（３）と前記負側導体（４）との間において前記第１の補助ダイオード（Ｄａ）と逆の方向性を有している前記第３の補助ダイオード（Ｄｃ）と、
前記第４の補助スイッチ（Ｑ４）に対して逆並列接続された寄生又は個別のダイオードから成り且つ前記正側導体（３）と前記負側導体（４）との間において前記第２の補助ダイオード（Ｄｂ）と逆の方向性を有している前記第４の補助ダイオード（Ｄｄ）と、
前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）との直列回路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）との直列回路との相互接続点と前記第３及び第４の補助スイッチ（Ｑ３、Ｑ４）の相互接続点との間に接続された共振リアクトル（Ｌｒ）と、
直流電圧を交流電圧に変換する時に前記インバータ回路（６又は６ａ）の前記第１、第２、第３及び第４の主スイッチ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）をオンオフ制御する主スイッチ制御回路（１１）と、
前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）と前記共振リアクトル（Ｌｒ）と前記第４の補助スイッチ（Ｑ４）とから成る第１の共振電流通路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）と前記共振リアクトル（Ｌｒ）と前記第３の補助スイッチ（Ｑ３）とから成る第２の共振電流通路とを択一的に形成するように前記第１、第２、第３及び第４の補助スイッチ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）をオンオフ制御する補助スイッチ制御回路（１２）と
を備えていることを特徴とする電力変換装置。 A positive conductor (3) and a negative conductor (4) for supplying a DC voltage;
A series circuit of first and second main switches (S1, S2) and third and fourth main switches (S3, S2) connected between the positive conductor (3) and the negative conductor (4). S4) series circuit, and first and second capacitors each consisting of a parasitic capacitor or individual capacitor connected in parallel to the first, second, third and fourth main switches (S1, S2, S3, S4), respectively. An inverter circuit (6 or 6a) comprising third and fourth resonance capacitors (C1, C2, C3, C4);
The first auxiliary capacitor (Ca), the first auxiliary switch (Q1), the second auxiliary switch (Q2) and the second auxiliary switch (Ca) connected between the positive conductor (3) and the negative conductor (4). A series circuit with two auxiliary capacitors (Cb);
A first auxiliary diode (Da) consisting of a parasitic or individual diode connected in antiparallel to the first auxiliary switch (Q1);
A second auxiliary diode (Db) consisting of a parasitic or individual diode connected in antiparallel to the second auxiliary switch (Q2);
A series circuit of third and fourth auxiliary switches (Q3, Q4) connected between the positive conductor (3) and the negative conductor (4);
The first auxiliary diode is composed of a parasitic or individual diode connected in antiparallel to the third auxiliary switch (Q3) and between the positive conductor (3) and the negative conductor (4). The third auxiliary diode (Dc) having a direction opposite to that of (Da);
The second auxiliary diode is composed of a parasitic or individual diode connected in antiparallel to the fourth auxiliary switch (Q4) and between the positive conductor (3) and the negative conductor (4). The fourth auxiliary diode (Dd) having a direction opposite to that of (Db);
The series circuit of the first auxiliary capacitor (Ca) and the first auxiliary switch (Q1) and the series circuit of the second auxiliary capacitor (Cb) and the second auxiliary switch (Q2) are mutually connected. A resonant reactor (Lr) connected between a connection point and an interconnection point of the third and fourth auxiliary switches (Q3, Q4);
A main switch control circuit for controlling on / off of the first, second, third and fourth main switches (S1, S2, S3, S4) of the inverter circuit (6 or 6a) when converting a DC voltage into an AC voltage (11) and
A first resonant current path comprising the first auxiliary capacitor (Ca), the first auxiliary switch (Q1), the resonant reactor (Lr), and the fourth auxiliary switch (Q4); A second resonant current path comprising an auxiliary capacitor (Cb), the second auxiliary switch (Q2), the resonant reactor (Lr), and the third auxiliary switch (Q3) is alternatively formed. And an auxiliary switch control circuit (12) for controlling on / off of the first, second, third and fourth auxiliary switches (Q1, Q2, Q3, Q4). 前記補助スイッチ制御回路（１２）は、
前記第１〜第４の主スイッチ（Ｓ1 〜Ｓ4 ）の内の少なくとも１つのターンオン時点（ｔ3 ）よりも少し前の第１の時点（ｔ1 ）から前記ターンオン時点（ｔ3 ）よりも少し後の第２の時点（ｔ6 ）までの共振期間を示す信号（Vz）を形成する共振期間信号形成手段（５１）と、
前記共振リアクトル（Ｌｒ）に電流が流れる前に前記第１の補助ダイオード（Ｄａ）に流れる電流（Ｉｄａ）を検出し且つ前記共振リアクトル（Ｌｒ）に電流が流れる前に前記第２の補助ダイオード（Ｄｂ）に流れる電流（Ｉｄｂ）を検出する電流検出手段（１７，１８、３０）と、
前記電流検出手段から得られた第１の補助ダイオード電流検出信号と第２の補助ダイオード電流検出信号とを比較し、前記第１の補助ダイオード（Ｄａ）を流れる電流（Ｉｄａ）が前記第２の補助ダイオード（Ｄｂ）を流れる電流（Ｉｄｂ）よりも小さい時に第１の値の電圧信号を出力し、前記第１の補助ダイオード（Ｄａ）を流れる電流（Ｉｄａ）が前記第２の補助ダイオード（Ｄｂ）を流れる電流（Ｉｄｂ）よりも大きい時に第２の値の電圧信号を出力する補助ダイオード電流比較手段（５２）と、
前記補助ダイオード電流比較手段と前記共振期間信号形成手段とに接続され、前記補助ダイオード電流比較手段から前記第１の値の電圧信号が出力されている時に前記第２及び第３の補助スイッチ（Ｑ２、Ｑ３ ）をオン状態に制御し、前記補助ダイオード電流比較手段から前記第２の値の電圧信号が出力されている時に前記第１及び第４の補助スイッチ（Ｑ１、Ｑ４）をオン状態に制御する第１、第２、第３及び第４の補助スイッチ制御信号（Ｖｑ１，Ｖｑ２，Ｖｑ３，Ｖｑ４）を形成する補助スイッチ制御信号形成回路（５４）と
を備えていることを特徴とする請求項１記載の電力変換装置。 The auxiliary switch control circuit (12)
A first time slightly after the turn-on time (t3) from the first time (t1) slightly before the turn-on time (t3) of at least one of the first to fourth main switches (S1 to S4). Resonance period signal forming means (51) for forming a signal (Vz) indicating a resonance period up to a time point (t6) of 2,
A current (Ida) flowing through the first auxiliary diode (Da) is detected before a current flows through the resonant reactor (Lr), and the second auxiliary diode (before the current flows through the resonant reactor (Lr)). Current detection means (17, 18, 30) for detecting a current (Idb) flowing through Db);
A first auxiliary diode current detection signal obtained from the current detection means is compared with a second auxiliary diode current detection signal, and a current (Ida) flowing through the first auxiliary diode (Da) is compared with the second auxiliary diode current detection signal. When the current (Idb) flowing through the auxiliary diode (Db) is smaller than the current (Idb), a voltage signal having a first value is output, and the current (Ida) flowing through the first auxiliary diode (Da) becomes the second auxiliary diode (Db). Auxiliary diode current comparison means (52) for outputting a voltage signal having a second value when the current (Idb) flowing through
The second and third auxiliary switches (Q2) are connected to the auxiliary diode current comparing means and the resonance period signal forming means, and when the voltage signal having the first value is output from the auxiliary diode current comparing means. , Q3) are turned on, and the first and fourth auxiliary switches (Q1, Q4) are turned on when the voltage signal having the second value is output from the auxiliary diode current comparing means. And an auxiliary switch control signal forming circuit (54) for generating first, second, third and fourth auxiliary switch control signals (Vq1, Vq2, Vq3, Vq4). 1. The power conversion device according to 1. 前記補助スイッチ制御回路は、更に、
グランド又は共通電位点と前記正側導体（３）との間の電圧又は前記第１の補助コンデンサ（Ｃa）の電圧からなる第１の直流電圧（Ｖａ）を検出する第１の直流電圧検出手段（１４）と、
グランド又は共通電位点と前記負側導体（４）との間の電圧又は前記第２の補助コンデンサ（Ｃｂ）の電圧からなる第２の直流電圧（Ｖｂ）を検出する第２の直流電圧検出手段（１５）と、
前記第１の直流電圧（Ｖａ）が前記第２の直流電圧（Ｖｂ）よりも大きい時に第１の値の電圧信号を出力し、前記第１の直流電圧（Ｖａ）が前記第２の直流電圧（Ｖｂ）よりも小さい時に第２の値の電圧信号を出力する直流電圧比較手段（５３）と、
前記第１の直流電圧（Ｖａ）と前記第２の直流電圧（Ｖｂ）との差の値の絶対値を求める絶対値演算手段（５５）と、
前記絶対値が所定値（ΔＶｄｃ）よりも大きいか否かを判定し、前記絶対値が前記所定値（ΔＶｄｃ）よりも大きい時に、前記第１の直流電圧（Ｖａ）と前記第２の直流電圧（Ｖｂ）とのアンバランスを補正することが必要であることを示すアンバランス補正必要信号を出力し、前記絶対値が前記所定値（ΔＶｄｃ）よりも小さい時に前記第１の直流電圧（Ｖａ）と前記第２の直流電圧（Ｖｂ）とのアンバランスを補正することが不必要であることを示すアンバランス補正不必要信号を出力する直流電圧アンバランス判定比較手段（５７）と、
前記直流電圧アンバランス判定比較手段（５７）から前記アンバランス補正不必要信号が出力されている時に前記補助ダイオード電流比較手段（５２）の出力を前記補助スイッチ制御信号形成回路（５４）に送り、前記直流電圧アンバランス判定比較手段（５７）から前記アンバランス補正必要信号が出力されている時に前記補助ダイオード電流比較手段（５２）の出力の代わりに前記直流電圧比較手段（５３）の出力を前記補助スイッチ制御信号形成回路（５４）に送る信号選択手段（５９）とを備え、
前記補助スイッチ制御信号形成回路（５４）は、更に、前記直流電圧比較手段（５３）から前記第１の値の電圧信号が得られている時に、前記第２及び第３の補助スイッチ（Ｑ２、Ｑ３ ）をオン状態に制御し、前記直流電圧比較手段（５３）から前記第２の値の電圧信号が得られている時に前記第１及び第４の補助スイッチ（Ｑ１、Ｑ４）をオン状態に制御する信号を形成する機能を有していることを特徴とする請求項２記載の電力変換装置。 The auxiliary switch control circuit further includes:
First DC voltage detecting means for detecting a first DC voltage (Va) comprising a voltage between a ground or common potential point and the positive conductor (3) or a voltage of the first auxiliary capacitor (Ca). (14) and
Second DC voltage detecting means for detecting a second DC voltage (Vb) comprising a voltage between a ground or common potential point and the negative conductor (4) or a voltage of the second auxiliary capacitor (Cb). (15) and
When the first DC voltage (Va) is larger than the second DC voltage (Vb), a voltage signal having a first value is output, and the first DC voltage (Va) is the second DC voltage. DC voltage comparing means (53) for outputting a voltage signal having a second value when smaller than (Vb);
Absolute value calculating means (55) for obtaining an absolute value of a difference value between the first DC voltage (Va) and the second DC voltage (Vb);
It is determined whether or not the absolute value is larger than a predetermined value (ΔVdc). When the absolute value is larger than the predetermined value (ΔVdc), the first DC voltage (Va) and the second DC voltage are determined. An unbalance correction necessary signal indicating that it is necessary to correct unbalance with (Vb) is output, and when the absolute value is smaller than the predetermined value (ΔVdc), the first DC voltage (Va) DC voltage unbalance determination and comparison means (57) for outputting an unbalance correction unnecessary signal indicating that it is unnecessary to correct the unbalance between the second DC voltage (Vb) and the second DC voltage (Vb);
When the unbalance correction unnecessary signal is output from the DC voltage imbalance determination comparison means (57), the output of the auxiliary diode current comparison means (52) is sent to the auxiliary switch control signal formation circuit (54), When the unbalance correction necessary signal is output from the DC voltage unbalance determination / comparison means (57), the output of the DC voltage comparison means (53) is used instead of the output of the auxiliary diode current comparison means (52). Signal selection means (59) to send to the auxiliary switch control signal forming circuit (54),
The auxiliary switch control signal forming circuit (54) further includes the second and third auxiliary switches (Q2, Q2) when the voltage signal having the first value is obtained from the DC voltage comparing means (53). Q3) is turned on, and the first and fourth auxiliary switches (Q1, Q4) are turned on when the voltage signal having the second value is obtained from the DC voltage comparing means (53). The power conversion device according to claim 2, which has a function of forming a signal to be controlled. 前記補助スイッチ制御回路は、更に、前記直流電圧アンバランス判定比較手段（５７）と前記信号選択手段（５９）との間に前記直流電圧アンバランス判定比較手段（５７）の出力を間欠的に送る間欠制御手段（５８）を有していることを特徴とする請求項３記載の電力変換装置。 The auxiliary switch control circuit further intermittently sends the output of the DC voltage imbalance determination comparison means (57) between the DC voltage imbalance determination comparison means (57) and the signal selection means (59). 4. The power converter according to claim 3, further comprising intermittent control means (58). 前記共振期間信号形成手段（５１）は、
前記第１〜第４の主スイッチ（Ｓ１〜Ｓ４）の内の少なくとも１つのターンオフ時点（ｔ０）を起点とした第１の所定時間（Ｔ１）において第１の電圧値を有する第１のパルス（Ｐ１）を出力する第１のパルス形成手段（６０）と、
前記第１〜第４の主スイッチ（Ｓ１〜Ｓ４）の内の少なくとも１つのターンオフ時点（ｔ０）から、前記共振リアクトル（Ｌｒ）を通って流れる共振電流（ＩLr）が半サイクル以上経過した時点（ｔ６）までの第２の所定時間（Ｔ２）において第２の電圧値を有する第２のパルス（Ｐ２）を出力する第２のパルス形成手段（６１）と、
前記第１のパルス形成手段（６０）と前記第２のパルス形成手段（６１）とに接続され、前記第１の所定時間（Ｔ１）の終了時点（ｔ１）から前記第２の所定時間（Ｔ２）の終了時点（ｔ６）までの第３の所定時間（Ｔ３）において所定電圧値を有する共振期間パルス（Ｖｚ）を出力する共振期間パルス形成手段（６２）と、
を備えていることを特徴とする請求項２又は３又は４記載の電力変換装置。 The resonance period signal forming means (51)
A first pulse having a first voltage value at a first predetermined time (T1) starting from at least one turn-off time (t0) of the first to fourth main switches (S1 to S4) ( First pulse forming means (60) for outputting P1);
A point in time when a resonance current (I Lr ) flowing through the resonance reactor (Lr) has passed more than half a cycle from at least one turn-off time (t0) of the first to fourth main switches (S1 to S4). Second pulse forming means (61) for outputting a second pulse (P2) having a second voltage value during a second predetermined time (T2) until (t6);
Connected to the first pulse forming means (60) and the second pulse forming means (61), and from the end time (t1) of the first predetermined time (T1) to the second predetermined time (T2). ) Resonance period pulse forming means (62) for outputting a resonance period pulse (Vz) having a predetermined voltage value in a third predetermined time (T3) until the end point (t6) of
The power converter according to claim 2, 3, or 4. 更に、前記インバータ回路は、前記第１、第２、第３及び第４の主スイッチ（Ｓ１、Ｓ２．Ｓ３，Ｓ４）にそれぞれ逆並列接続された寄生又は個別ダイオードから成る第１、第２、第３及び第４の主ダイオード（Ｄ１，Ｄ２、Ｄ３，Ｄ４）を有することを特徴とする請求項１乃至５のいずれかに記載の電力変換装置。   Further, the inverter circuit includes first, second, and third diodes composed of parasitic or individual diodes connected in antiparallel to the first, second, third, and fourth main switches (S1, S2, S3, and S4), respectively. 6. The power converter according to claim 1, further comprising third and fourth main diodes (D1, D2, D3, D4). 前記インバータ回路は、前記第１及び第２の主スイッチ（Ｓ１、Ｓ２）の相互接続点（２５）に接続された第１の出力導体（８ｕ）と、前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）との直列回路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）との直列回路との相互接続点（２３）に接続された第２の出力導体（８ｖ）と、前記第３及び第４の主スイッチ（Ｓ３、Ｓ４）の相互接続点（２６）に接続された第３の出力導体（８ｗ）とを有する３相Ｖ結線インバータ回路であることを特徴とする請求項１乃至６のいずれかに記載の電力変換装置。   The inverter circuit includes a first output conductor (8u) connected to an interconnection point (25) of the first and second main switches (S1, S2), and the first auxiliary capacitor (Ca). A first connection point (23) connected to the series circuit of the first auxiliary switch (Q1) and the second circuit of the second auxiliary capacitor (Cb) and the series circuit of the second auxiliary switch (Q2). Three-phase V-connected inverter having two output conductors (8v) and a third output conductor (8w) connected to the interconnection point (26) of the third and fourth main switches (S3, S4) It is a circuit, The power converter device in any one of the Claims 1 thru | or 6 characterized by the above-mentioned. 前記インバータ回路は、前記第１及び第２の主スイッチ（Ｓ１、Ｓ２）の相互接続点（２５）に接続された第１の出力導体（８ｕ）と、前記第１の補助コンデンサ（Ｃa）と前記第１の補助スイッチ（Ｑ１）との直列回路と前記第２の補助コンデンサ（Ｃｂ）と前記第２の補助スイッチ（Ｑ２）との直列回路との相互接続点（２３）に接続された第２の出力導体（８ｖ）と、前記第３及び第４の主スイッチ（Ｓ３、Ｓ４）の相互接続点（２６）に接続された第３の出力導体（８ｗ）とを有し、前記第１の出力導体（８ｕ）と前記第２の出力導体（８ｖ）との間に第１の負荷又は連系電源を接続し、前記第３の出力導体（８ｗ）と前記第２の出力導体（８ｖ）との間に第２の負荷又は連系電源を接続する単相３線式インバータ回路であることを特徴とする請求項１乃至６のいずれかに記載の電力変換装置。   The inverter circuit includes a first output conductor (8u) connected to an interconnection point (25) of the first and second main switches (S1, S2), and the first auxiliary capacitor (Ca). A first connection point (23) connected to the series circuit of the first auxiliary switch (Q1) and the second circuit of the second auxiliary capacitor (Cb) and the series circuit of the second auxiliary switch (Q2). Two output conductors (8v) and a third output conductor (8w) connected to an interconnection point (26) of the third and fourth main switches (S3, S4), A first load or a connected power source is connected between the output conductor (8u) and the second output conductor (8v), and the third output conductor (8w) and the second output conductor (8v) are connected. A single-phase three-wire inverter circuit that connects a second load or a grid power supply to The power converter according to any one of claims 1 to 6, wherein 前記インバータ回路は、更に、前記正側導体と前記負側導体との間に接続された第５及び第６の主スイッチ（Ｓ５、Ｓ６）の直列回路を有する３相フルブリッジ型インバータ回路であることを特徴とする請求項１乃至６のいずれかに記載の電力変換装置。   The inverter circuit is a three-phase full-bridge inverter circuit further comprising a series circuit of fifth and sixth main switches (S5, S6) connected between the positive conductor and the negative conductor. The power converter according to any one of claims 1 to 6. 更に、第１の直流電源端子（１ａ）と、前記負側導体（４）に接続された第２の直流電源端子（１ｂ）と、前記第１の直流電源端子（１ａ）の接続された一端を有する昇圧リアクトル（Ｌ１１）と、前記昇圧リアクトル（Ｌ１１）の他端と前記第２の直流電源端子（１ｂ）との間に接続された昇圧スイッチ（Ｑ１１）と、前記昇圧スイッチ（Ｑ１１）に並列に接続された寄生容量又は個別コンデンサから成る共振用コンデンサ（Ｃ１１）と、前記昇圧リアクトル（Ｌ１１）の他端と前記正側導体（３）との間に接続された整流素子（Ｄ１２）とから成る昇圧回路（２）と、
前記昇圧スイッチ（Ｑ１１）をオンオフ制御する昇圧スイッチ制御回路（１３）と
を備えていることを特徴とする請求項１乃至９のいずれかに記載の電力変換装置。 Furthermore, a first DC power supply terminal (1a), a second DC power supply terminal (1b) connected to the negative conductor (4), and one end connected to the first DC power supply terminal (1a). A step-up reactor (L11) having a power supply, a step-up switch (Q11) connected between the other end of the step-up reactor (L11) and the second DC power supply terminal (1b), and the step-up switch (Q11) A resonant capacitor (C11) composed of a parasitic capacitor or an individual capacitor connected in parallel; and a rectifying element (D12) connected between the other end of the step-up reactor (L11) and the positive conductor (3); A booster circuit (2) comprising:
The power converter according to any one of claims 1 to 9, further comprising: a boost switch control circuit (13) that controls on / off of the boost switch (Q11). 更に、前記インバータ回路の第１、第２及び第３の出力導体（８ｕ、８ｖ、８ｗ）に接続されたフィルタ回路（７）を有することを特徴とする請求項１乃至１０のいずれかに記載の電力変換装置。
11. The filter circuit according to claim 1, further comprising a filter circuit (7) connected to the first, second and third output conductors (8u, 8v, 8w) of the inverter circuit. Power converter.
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