JP5109506B2

JP5109506B2 - 半導体装置

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Publication number: JP5109506B2
Application number: JP2007175573A
Authority: JP
Inventors: 信之加藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-07-03
Filing date: 2007-07-03
Publication date: 2012-12-26
Anticipated expiration: 2027-07-03
Also published as: JP2009016507A

Description

本発明は、半導体チップの両面に導電部材が配置され、導電部材と半導体チップとが電気的に接続された半導体装置に関するものである。

従来、インバータ回路は、スイッチング素子としての絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）と、フライホイールダイオード（ＦＷＤ）で構成される。ここで、ＦＷＤは還流ダイオードとして用いられ、ＩＧＢＴのオフ中にモータに流れる電流を迂回還流させ、モータを流れる電流自体がＩＧＢＴのスイッチングにより変化しないようにしている。

特許文献１には、インバータ回路を構成するＩＧＢＴとＦＷＤがモジュール化された半導体装置が提案されている。この半導体装置においては、放熱板としての役割を果たす一対の導体部材間に、ＩＧＢＴが構成された半導体チップとＦＷＤが構成された半導体チップが並設されている。そして、各半導体チップは一面が一方の導体部材にはんだを介して接続され、その裏面がＣｕからなるＥヒートシンクを介して他方の導体部材にそれぞれ接続されている。なお、Ｅヒートシンクは、半導体チップと導体部材とを熱的及び電気的に接続するとともに、ＩＧＢＴからボンディングワイヤを引き出す際のワイヤの高さを確保する等、半導体チップと導体部材との間の距離を確保する役割を有している。
特開２００２−１１０８９３号公報

ところで、回路におけるスイッチング損失を低減するために、ＦＷＤとして、ｐｎ接合ダイオードに代えてショットキーバリアダイオード（ＳＢＤ）を採用し、スイッチング素子として、ＩＧＢＴに代えてＭＯＳＦＥＴを採用することが考えられる。

ユニポーラ型であるＳＢＤは、バイポーラ型のｐｎ接合ダイオードのように伝導度変調によるキャリアをほとんど有さないので、ｐｎ接合ダイオードと比べて逆回復電流によるスイッチング損失を低減することができる。しかしながら、ｐｎ接合ダイオードでは、金属電極に隣接するｐ型半導体層とｎ型半導体層との界面がダイオード特性を示す部位であるのに対し、ＳＢＤにおいては、金属電極とｎ型半導体層との界面がダイオード特性を示す部位となっている。したがって、特許文献１に示される構成において、ＥヒートシンクとＦＷＤが構成された基板との線膨張係数差に基づく応力が、ＥヒートシンクとＦＷＤの接合部に作用すると、ダイオード特性を示す界面が接合部に近いＳＢＤのほうが、ｐｎ接合ダイオードよりも素子特性が劣化する恐れがある。

また、ユニポーラ素子であるＭＯＳＦＥＴは、バイポーラ素子であるＩＧＢＴと比べて、スイッチング損失を低減することができる。しかしながら、ＭＯＳＦＥＴには内蔵ダイオードが存在するため、オフ時において、還流電流が大きい場合や高温の場合には、ＦＷＤではなく、内蔵ダイオードに還流電流が流れやすくなることが知られている。したがって、ＦＷＤとしてＳＢＤを採用し、スイッチング素子としてＭＯＳＦＥＴを採用した場合、バイポーラ型のダイオードである内蔵ダイオード（ｐｎ接合ダイオード）に還流電流が流れ、ＳＢＤに還流電流が流れる場合と比べてスイッチング損失が増大する恐れがある。

これに対し、ＭＯＳＦＥＴの内蔵ダイオードに還流電流が流れるのを抑制するために、ブロッキングダイオードを設けることも考えられる。しかしながら、特許文献１に示される構成において、ブロッキングダイオードを外付けで組み付けると、組み付け性や搭載性の問題とともに、インダクタンスの増大によってスイッチング損失低下の効果を十分に得ることができないことが考えられる。

本発明は上記問題点に鑑み、ＦＷＤの特性劣化を抑制し、スイッチング損失を低減できる半導体装置を提供することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、第１の半導体基板に、回路のスイッチングを行うスイッチング素子としてＭＯＳＦＥＴが構成されたＭＯＳチップと、第２の半導体基板に、スイッチング素子に対する還流ダイオードとしてショットキーバリアダイオードが構成されたＦＷＤチップと、導電材料からなり、ＭＯＳチップの素子形成面に、第１の接合部材を介して電気的に接続された第１の導電部材と、導電材料からなり、ＦＷＤチップのアノード電極形成面に、第２の接合部材を介して電気的に接続された第２の導電部材と、導電材料からなり、第１の導電部材におけるＭＯＳチップとの接合面の裏面と、第２の導電部材におけるＦＷＤチップとの接合面の裏面とに、第３の接合部材を介して電気的に接続された第１のヒートシンクと、導電材料からなり、ＭＯＳチップにおける第１の導電部材との接合面の裏面と、ＦＷＤチップにおける第２の導電部材との接合面の裏面とに、第４の接合部材を介して電気的に接続された第２のヒートシンクと、ＭＯＳチップ、ＦＷＤチップ、第１の導電部材、第２の導電部材、第１のヒートシンクにおける第１の導電部材及び第２の導電部材との接合面、及び第２のヒートシンクにおけるＭＯＳチップ及びＦＷＤチップとの接合面を封止する封止部材と、を有する半導体装置であって、ＭＯＳチップは、第１の半導体基板としてのＳｉＣ基板にＭＯＳＦＥＴが構成され、第１の導電部材は、ＭＯＳチップとの接合面を含む少なくとも一部として第１の半導体領域を有し、ＭＯＳＦＥＴにドレイン電流とは逆向きの電流が流れるのを抑制するブロッキングダイオードが第１の半導体領域に構成され、ブロッキングダイオードは、ショットキーバリアダイオードであり、第１の半導体領域が、第１の半導体基板と同一材料からなり、ＭＯＳチップと第１の導電部材の積層方向において、第１の半導体領域の厚さが、０．０１ｍｍ以上０．１ｍｍ以下とされ、第１の導電部材が、第１の半導体領域に積層された金属層を有し、還流ダイオードとしてのショットキーバリアダイオードと、ブロッキングダイオードとしてのショットキーバリアダイオードとは、第２の半導体基板と第１の半導体領域が同一材料からなり、第１の半導体領域の方が第２の半導体基板よりも不純物濃度が高くされ、ＦＷＤチップは、第２の半導体基板としてのＳｉＣ基板にショットキーバリアダイオードが構成され、第２の導電部材は、ＦＷＤチップとの接合面を含む少なくとも一部として、第２の半導体基板と同一材料からなり、第２の半導体基板よりも不純物濃度が高くされた第２の半導体領域を有することを特徴とする。

本発明によれば、スイッチング素子としてユニポーラ素子のＭＯＳＦＥＴを採用し、還流ダイオードとしてユニポーラ型のショットキーバリアダイオードを採用している。また、ＭＯＳＦＥＴにドレイン電流とは逆向きの電流が流れるのを抑制するブロッキングダイオードを有している。したがって、ブロッキングダイオードによって、ＭＯＳＦＥＴがオフの状態で、ＭＯＳＦＥＴの内蔵ダイオード（ｐｎ接合ダイオード）にドレイン電流とは逆向きの電流（オフ時の還流電流）が流れるのを抑制することができる。すなわち、ドレイン電流とは逆向きの電流は、還流ダイオードであるユニポーラ型のショットキーバリアダイオードを流れることとなるので、スイッチング損失低下を抑制することができる。

また、ＭＯＳチップに隣接する第１の導電部材の少なくとも一部をブロッキングダイオードとしているので、インダクタンスの増大により、スイッチング損失低下の効果が薄れるのを抑制することができる。以上より、スイッチング素子としてＩＧＢＴを採用し、還流ダイオードとしてｐｎ接合ダイオードが採用された構成に比べて、スイッチング損失を低減することができる。特にブロッキングダイオードとしてショットキーバリアダイオードを採用すると、ｐｎ接合ダイオードを採用する場合よりも、スイッチング損失を低減することができる。また、ＭＯＳチップを構成する第１の半導体基板と、第１の導電部材のうち、ＭＯＳチップ側の少なくとも一部である第１の半導体領域とは、線膨張係数が互いにほぼ等しいので、線膨張係数差に基づく応力を低減することができる。これにより、ブロッキングダイオードとしてショットキーバリアダイオードを採用しながらも、素子特性の劣化（特性変動）を抑制することができる。

また、ブロッキングダイオードとしてのショットキーバリアダイオードにおいて、アノード電極と隣接する半導体層（第２の半導体領域の一部）の厚さは、０．０１ｍｍ程度必要である。また、０．１ｍｍを超える厚さとすると、電圧降下がほぼ０．０１Ｖよりも大きくなり、これによる損失が無視できなくなる。したがって、第１の半導体領域の厚さが０．０１ｍｍ以上０．１ｍｍ以下とされ、第１の導電部材が、第１の半導体領域に積層された金属層を有する構成とすると、第１の半導体領域の存在により応力を緩和しつつ、金属層の存在により電圧降下による損失を低減することができる。

また、ＦＷＤチップに隣接する第２の導電部材が、ＦＷＤチップとの接合面を含む少なくとも一部として、第２の半導体基板と同一材料からなり、第２の半導体基板よりも不純物濃度が高くされた第２の半導体領域を有する構成としている。したがって、ＦＷＤチップを構成する第２の半導体基板と、第２の導電部材のうち、ＦＷＤチップ側の少なくとも一部である第２の半導体領域とは、線膨張係数が互いにほぼ等しいので、線膨張係数差に基づく応力を低減することができる。これにより、還流ダイオードとしてショットキーバリアダイオードを採用しながらも、素子特性の劣化（特性変動）を抑制することができる。

また、ＦＷＤチップとして、第２の半導体基板としての炭化珪素（ＳｉＣ）基板にショットキーバリアダイオードが構成されたものを採用する。これによれば、Ｓｉ基板に構成されたショットキーバリアダイオードでは得ることのできない高耐圧なダイオードとすることができる。したがって、還流ダイオードとして好適である。

また、ＭＯＳチップとして、第１の半導体基板としてのＳｉＣ基板にＭＯＳＦＥＴが構成されたものを採用する。これによれば、Ｓｉ基板に構成されたＭＯＳＦＥＴよりも高耐圧化することができる。

請求項１に記載の発明においては、請求項２に記載の発明のように、ＦＷＤチップと第２の導電部材の積層方向において、第２の導電部材が、第２の半導体領域に積層された金属層を有する構成とすると良い。このような構成とすると、第２の半導体領域の存在により応力を緩和しつつ、金属層の存在により電圧降下による損失を低減することができる。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。図２は、半導体装置のうち、ＭＯＳチップと第１の導電部材との接続部分を拡大した断面図である。図３は、半導体装置のうち、ＦＷＤチップと第２の導電部材との接続部分を拡大した断面図である。

図１に示すように、半導体装置１００は、主要部として、ＭＯＳチップ１１０と、ＦＷＤチップ１３０と、ＭＯＳチップ１１０と直接的に接続された第１の導電部材１５０と、ＦＷＤチップ１３０と直接的に接続された第２の導電部材１７０と、第１の導電部材１５０及び第２の導電部材１７０と直接的に接続された第１のヒートシンク１９０と、ＭＯＳチップ１１０及びＦＷＤチップ１３０と直接的に接続された第２のヒートシンク２１０とを有している。

ＭＯＳチップ１１０には、回路のスイッチングを行うスイッチング素子として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field EffectTransistor）が構成されている。本実施形態においては、その一例として、トレンチゲート構造のｎチャネル縦型ＭＯＳＦＥＴが構成されている。詳しくは、図２に示すように、ドレイン層１１１として、炭化珪素（ＳｉＣ）にｎ型不純物が高濃度に導入されたｎ導電型（ｎ＋）のＳｉＣ基板を採用しており、ドレイン層１１１の一方の面上にはドレイン電極１１２が配置されている。また、ドレイン層１１１におけるドレイン電極配置面の裏面上には、例えばエピタキシャル成長により、ドレイン層１１１よりも不純物濃度の低い（高抵抗の）ｎ導電型（ｎ−）のドリフト層１１３が形成されている。このドレイン層１１１とドリフト層１１３が、特許請求の範囲に記載の第１の半導体基板に相当する。

ドリフト層１１３には、ドレイン層１１１との境界面の裏面側の表層の一部に、例えば不純物濃度が１×１０^１９ｃｍ^−３程度のｐ導電型（ｐ）のベース領域１１４が形成されている。そして、ベース領域１１４の表層には、ｎ導電型（ｎ＋）のソース領域１１５が形成されている。このソース領域１１５の不純物濃度としては、ソース電極１１６との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、１×１０^２０ｃｍ^−３程度とされている。また、ベース領域１１４の表層には、ソース領域１１５と隣接してｐ導電型（ｐ＋）のベースコンタクト領域１１７が形成されている。ベースコンタクト領域１１７は、ベース領域１１４におけるソース電極とのコンタクト領域であり、その不純物濃度は、ソース電極１１６との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、１×１０^２０ｃｍ^−３程度とされている。

そして、ソース領域１１５とベース領域１１４を貫通してトレンチゲート電極１１８が形成されている。このトレンチゲート電極１１８は、ゲート絶縁膜１１９で被覆されており、ソース電極１１６とトレンチゲート電極１１８は、層間絶縁膜１２０で電気的に隔てられている。なお、図２に示す符号１２１は、ドリフト層１１３における素子形成領域の周辺部の表面に形成されたフィールド酸化膜である。

ＦＷＤチップ１３０には、ＭＯＳチップ１１０に構成されたＭＯＳＦＥＴに対する還流ダイオードとして、ショットキーバリアダイオード（以下、ＳＢＤと示す）が構成されている。本実施形態においては、図３に示すように、ＳｉＣにｎ型不純物が高濃度に導入されたｎ＋半導体層１３１の一面上にカソード電極１３２が配置されている。また、ｎ＋半導体層１３１におけるカソード電極配置面の裏面上には、例えばエピタキシャル成長により、ｎ＋半導体層１３１よりも不純物濃度の低いｎ−半導体層１３３が形成されている。このｎ＋半導体層１３１とｎ−半導体層１３３が、特許請求の範囲に記載の第２の半導体基板に相当する。また、ｎ−半導体層１３３におけるｎ＋半導体層１３１との接触面の裏面上に、金属電極であるアノード電極１３４が形成され、ｎ−半導体層１３３とアノード電極１３４との接触界面に、ショットキー障壁が形成されている。そして、ＭＯＳチップ１１０とＦＷＤチップ１３０は、第１のヒートシンク１９０と第２のヒートシンク２１０の間で並設され、第１のヒートシンク１９０と第２のヒートシンク２１０の積層方向（以下、単に積層方向と示す）において、ソース電極１１６とアノード電極１３４が同一側（第１のヒートシンク１９０側）となっている。

第１の導電部材１５０は、導電材料からなり、ＭＯＳチップ１１０に構成されたＭＯＳＦＥＴと第１のヒートシンク１９０とを、熱的及び電気的に接続する役割を有している。また、ＭＯＳチップ１１０の表面に形成されたランド（図示略）と外部接続端子２５０とを電気的に接続するボンディングワイヤ２５１を、ＭＯＳチップ１１０から引き出す際のワイヤの高さを確保する等、ＭＯＳチップ１１０と第１のヒートシンク１９０との間の距離を確保する役割も有している。この役割を果たすために、積層方向における厚さが１ｍｍ程度となっている。さらには、ＭＯＳＦＥＴにドレイン電流とは逆向きの電流が流れるのを抑制する役割も果たすべく、ブロッキングダイオード１５１（以下、ＢＤ１５１と示す）が構成されている。

ＢＤ１５１の一例として、本実施形態においてはＳＢＤが構成されている。詳しくは、図２に示すように、ＳｉＣにｎ型不純物が高濃度に導入されたｎ＋半導体層１５２の一面上にカソード電極１５３が配置されている。また、ｎ＋半導体層１５２におけるカソード電極配置面の裏面上には、例えばエピタキシャル成長により、ｎ＋半導体層１５２よりも不純物濃度の低いｎ−半導体層１５４が配置されている。このｎ＋半導体層１５２とｎ−半導体層１５４が、特許請求の範囲に記載の第１の半導体領域に相当する。ｎ＋半導体層１５２とｎ−半導体層１５４の不純物濃度としては、好ましくはドリフト層１１３の不純物濃度よりも高くすることが好ましい。ＭＯＳチップ１１０と第１のヒートシンク１９０との間での電気抵抗を小さくすることができる。

また、ｎ−半導体層１５４におけるｎ＋半導体層１５２との接触面の裏面上に、金属電極であるアノード電極１５５が形成され、ｎ−半導体層１５４とアノード電極１５５との接触界面に、ショットキー障壁が形成されている。このように本実施形態においては、第１の導電部材１５０がＢＤ１５１のみによって構成され、積層方向において、アノード電極１５５がＭＯＳチップ１１０側、カソード電極１５３が第１のヒートシンク１９０側となるように、第１のヒートシンク１９０とＭＯＳチップ１１０（第２のヒートシンク２１０）の間に配置されている。

第２の導電部材１７０は、導電材料からなり、ＦＷＤチップ１３０に構成されたＳＢＤと第１のヒートシンク１９０とを、熱的及び電気的に接続する役割を有している。本実施形態においては、第１の導電部材１５０同様、積層方向における厚さが１ｍｍ程度となっている。また、第２の導電部材１７０が、第２の半導体基板としてのｎ＋半導体層１３１と同じくＳｉＣからなり、ｎ＋半導体層１３１よりも不純物濃度が高くされたｎ導電型（ｎ＋）の高濃度層１７１を有している。この高濃度層１７１は、特許請求の範囲に記載の第２の半導体領域に相当する。このように、高濃度層１７１の不純物濃度を高くすると、ＦＷＤチップ１３０と第１のヒートシンク１９０との間での電気抵抗を小さくすることができる。そして、高濃度層１７１の相対する表面に、例えば蒸着やスパッタなどにより、導体膜１７２，１７３がそれぞれ形成されて第２の導電部材１７０が構成されている。

第１のヒートシンク１９０及び第２のヒートシンク２１０は、導電材料からなり、ＭＯＳチップ１１０に構成されたＭＯＳＦＥＴ及びＦＷＤチップ１３０に構成されたＳＢＤの発する熱を放熱する役割を果たすととともに、ＭＯＳチップ１１０に構成されたＭＯＳＦＥＴとＦＷＤチップ１３０に構成されたＳＢＤとを電気的に接続する役割を果たすものである。本実施形態においては、第１のヒートシンク１９０及び第２のヒートシンク２１０として、Ｃｕからなる金属板を採用している。

図１及び図２に示すように、第２のヒートシンク２１０における第１のヒートシンク１９０と対向する表面２１１の一部とＭＯＳチップ１１０のドレイン電極形成面との間にはんだ２３０ａが介在され、第２のヒートシンク２１０とＭＯＳチップ１１０とが、熱的、電気的、且つ機械的に接続されている。また、ＭＯＳチップ１１０のソース電極形成面と第１の導電部材１５０のアノード電極形成面との間にはんだ２３０ｂが介在され、ＭＯＳチップ１１０と第１の導電部材１５０とが、熱的、電気的、且つ機械的に接続されている。さらに、第１の導電部材１５０のカソード電極形成面と第１のヒートシンク１９０における第２のヒートシンク２１０と対向する表面１９１の一部との間にはんだ２３０ｃが介在され、第１の導電部材１５０と第１のヒートシンク１９０とが、熱的、電気的、且つ機械的に接続されている。

同様に、図１及び図３に示すように、第２のヒートシンク２１０における第１のヒートシンク１９０と対向する表面２１１のうち、ＭＯＳチップ１１０との接続領域を除く一部とＦＷＤチップ１３０のカソード電極形成面との間にはんだ２３０ｄが介在され、第２のヒートシンク２１０とＦＷＤチップ１３０とが、熱的、電気的、且つ機械的に接続されている。また、ＦＷＤチップ１３０のアノード電極形成面と第２の導電部材１７０との間にはんだ２３０ｅが介在され、ＦＷＤチップ１３０と第２の導電部材１７０とが、熱的、電気的、且つ機械的に接続されている。さらに、第２の導電部材１７０と第１のヒートシンク１９０における第２のヒートシンク２１０と対向する表面１９１のうち、第１の導電部材１５０との接続領域を除く一部との間にはんだ２３０ｆが介在され、第２の導電部材１７０と第１のヒートシンク１９０とが、熱的、電気的、且つ機械的に接続されている。なお、はんだ２３０ｂが特許請求の範囲に記載の第１の接合部材、はんだ２３０ｅが特許請求の範囲に記載の第２の接合部材、はんだ２３０ｃ，２３０ｆが特許請求の範囲に記載の第３の接合部材、はんだ２３０ａ，２３０ｄが特許請求の範囲に記載の第４の接合部材に相当する。

そして、ＭＯＳチップ１１０に形成されたランド（図示略）と外部接続端子２５０とが、ボンディングワイヤ２５１を介して電気的に接続された状態で、ＭＯＳチップ１１０、ＦＷＤチップ１３０、第１の導電部材１５０、第２の導電部材１７０、第１のヒートシンク１９０における表面１９１、及び第２のヒートシンク２１０における表面が封止部材２７０によって封止されている。封止部材２７０としては、例えば熱硬化性樹脂を採用することができ、本実施形態においてはエポキシ系樹脂を採用している。

なお、第１のヒートシンク１９０における少なくとも表面１９１の裏面１９２、第２のヒートシンク２１０における少なくとも表面２１１の裏面２１２、外部接続端子２５０の一部が、封止部材２７０から露出されている。したがって、ＭＯＳチップ１１０やＦＷＤチップ１３０から生じた熱を、はんだ２３０ａ〜２３０ｆを介して、第１の導電部材１５０、第２の導電部材１７０、第１のヒートシンク１９０、及び第２のヒートシンク２１０に伝え、第１のヒートシンク１９０及び第２のヒートシンク２１０の裏面１９２，２１２から放熱することができる。また、第１のヒートシンク１９０及び第２のヒートシンク２１０の裏面１９２，２１２が封止部材２７０から露出されているので、裏面１９２，２１２に冷却部材を当接させて放熱をさらに促すこともできる。

また、第１の導電部材１５０、第２の導電部材１７０、第１のヒートシンク１９０、及び第２のヒートシンク２１０は、ＭＯＳチップ１１０とＦＷＤチップ１３０との電気的な経路となっている。

次に、このように構成された半導体装置１００をインバータ回路に適用した一例を図４に示す。図４に示すインバータ回路１０は、ハイサイド側スイッチ１２と、ローサイド側スイッチ１３からなる公知のインバータ回路において、両スイッチ１２，１３に上述した半導体装置１００を適用したものである。

図４に示すように、直流電源１１の高電位（正極）側には、ハイサイド側スイッチ１２のＭＯＳＦＥＴとしてＭＯＳチップ１１０に構成されたＭＯＳＦＥＴのドレインＤ（ドレイン電極１１２）が接続されている。ハイサイド側のＭＯＳＦＥＴのソースＳ（ソース電極１１６）には、ＢＤ１５１のアノード（アノード電極１５５）が接続されている。そして、ＦＷＤチップ１３０に構成されたＦＷＤのカソード（カソード電極１３２）がハイサイド側のＭＯＳＦＥＴのドレインＤに接続され、アノード（アノード電極１３４）がＢＤ１５１のカソード（カソード電極１５３）に接続されている。すなわち、直列接続されたＭＯＳＦＥＴ及びＢＤ１５１がＦＷＤと並列に接続されている。

直流電源１１の低電位（負極）側）には、ＦＷＤチップ１３０に構成されたＦＷＤのアノード（アノード電極１３４）が接続されている。このＦＷＤのカソード（カソード電極１３２）には、ローサイド側スイッチ１３のＭＯＳＦＥＴとしてＭＯＳチップ１１０に構成されたＭＯＳＦＥＴのドレインＤ（ドレイン電極１１２）が接続されている。ローサイド側のＭＯＳＦＥＴのソースＳ（ソース電極１１６）には、ＢＤ１５１のアノード（アノード電極１５５）が接続されている。そして、ＢＤ１５１のカソード（カソード電極１５３）は、ＦＷＤのアノードと接続されている。すなわち、直列接続されたＭＯＳＦＥＴ及びＢＤ１５１とＦＷＤとが並列接続されている。

このように構成されるインバータ回路１０では、ＭＯＳＦＥＴのオフした時に、モータなどの負荷（図示略）から還流電流が流れる。しかしながら、図４に示すように、ＢＤ１５１によってＭＯＳＦＥＴの内蔵ダイオード（ｐｎ接合ダイオード）に還流電流が流れるのを抑制し、ＦＷＤに還流電流（破線で図示）が流れるようにすることができる。

上述したように、本実施形態に係る半導体装置１００によれば、回路を構成するスイッチング素子としてユニポーラ素子のＭＯＳＦＥＴを採用し、ＦＷＤとしてユニポーラ型のＳＢＤを採用している。

また、ＢＤ１５１により、ＭＯＳＦＥＴがオフの状態で、ＭＯＳＦＥＴの内蔵ダイオード（ｐｎ接合ダイオード）にドレイン電流とは逆向きの電流（オフ時の還流電流）が流れるのを抑制することができる。したがって、還流電流が大きい場合や高温の場合であっても、還流電流は、ＦＷＤであるユニポーラ型のＳＢＤを流れることとなるので、スイッチング損失低下を抑制することができる。

また、ＭＯＳチップ１１０とはんだ２３０ｂを介して接続された第１の導電部材１５０の少なくとも一部をＢＤ１５１としている。したがって、インダクタンスの増大により、スイッチング損失低下の効果が薄れるのを抑制することができる。

このように、本実施形態に係る半導体装置１００によれば、スイッチング素子としてＩＧＢＴを採用し、還流ダイオードとしてｐｎ接合ダイオードが採用された構成に比べて、スイッチング損失を低減することができる。

また、第２の導電部材１７０を構成する高濃度層１７１と、ＦＷＤチップ１３０を構成するｎ＋半導体層１３１及びｎ−半導体層１３３とが、同一の材料であるＳｉＣから構成されている。すなわち、ｎ＋半導体層１３１及びｎ−半導体層１３３と高濃度層１７１との線膨張係数差に基づく応力が、従来よりも低減された構成となっている。線膨張係数差に基づく応力が低減されることにより、ＦＷＤチップ１３０と第２の導電部材１７０とのはんだ２３０ｄを介した接合部に作用する応力も低減され、ひいては、はんだ２３０ｄと接するアノード電極１３４に作用する応力も低減される。したがって、アノード電極１３４とｎ−半導体層１３３との接触界面に形成されたショットキー障壁に与える影響も低減することができるので、ＦＷＤとしてＳＢＤを採用しながらも、素子特性の劣化（特性変動）を抑制することができる。

また、第２の導電部材１７０を構成する高濃度層１７１が、ＳｉＣを用いて構成されている。したがって、ｎ＋半導体層１３１及びｎ−半導体層１３３と同一の材料（半導体材料）としながらも、Ｓｉを用いる場合に比べて、ＦＷＤチップ１３０から、第２の導電部材１７０を経由した第１のヒートシンク１９０側への放熱性の低下を抑制することができる。

また、ＦＷＤチップ１３０を構成するｎ＋半導体層１３１及びｎ−半導体層１３３が、ＳｉＣを用いて構成されている。したがって、Ｓｉ基板に構成されたＳＢＤでは得ることのできない高耐圧なダイオードとすることができる。同様に、ＭＯＳチップ１１０を構成するドレイン層１１１及びドリフト層１１３も、ＳｉＣを用いて構成されている。したがって、Ｓｉ基板に構成されたＭＯＳＦＥＴでは得ることのできない高耐圧なＭＯＳＦＥＴとすることができる。

また、ＢＤ１５１として、ユニポーラ型のＳＢＤを採用している。したがって、バイポーラ型であるｐｎ接合ダイオードを採用する場合よりも、スイッチング損失を低減することができる。

また、第１の導電部材１５０を構成するｎ＋半導体層１５２及びｎ−半導体層１５４と、ＭＯＳチップ１１０を構成するドレイン層１１１及びドリフト層１１３とが、同一の材料であるＳｉＣから構成されている。すなわち、ドレイン層１１１及びドリフト層１１３とｎ＋半導体層１５２及びｎ−半導体層１５４との線膨張係数差に基づく応力が、従来よりも低減された構成となっている。線膨張係数差に基づく応力が低減されることにより、ＭＯＳチップ１１０と第１の導電部材１５０とのはんだ２３０ｂを介した接合部に作用する応力も低減され、ひいては、はんだ２３０ｂと接するアノード電極１５５に作用する応力も低減される。したがって、アノード電極１５５とｎ−半導体層１５４との接触界面に形成されたショットキー障壁に与える影響も低減することができるので、ＢＤ１５１としてＳＢＤを採用しながらも、素子特性の劣化（特性変動）を抑制することができる。

なお、本実施形態においては、ＦＷＤであるＳＢＤと、ＢＤ１５１であるＳＢＤとの関係については特に明記しなかった。しかしながら、ＢＤ１５１の耐圧は、ＦＷＤがオンする電圧分あれば良い。すなわち、ＢＤ１５１の耐圧がＦＷＤのオン電圧よりも大きければ良い。この場合、具体的には、ＢＤ１５１であるＳＢＤのｎ−半導体層１５４の不純物濃度が、ＦＷＤであるＳＢＤのｎ−半導体層１３３の不純物濃度よりも高く（濃く）された構成とすれば良い。

（第２実施形態）
図５は、第２実施形態に係る半導体装置のうち、ＭＯＳチップと第１の導電部材との接続部分を拡大した断面図である。図６は、第２実施形態に係る半導体装置のうち、ＦＷＤチップと第２の導電部材との接続部分を拡大した断面図である。なお、第１実施形態に示した構成要素と同一の要素には、同一の符号を付与するものとする。

本実施形態に係る半導体装置は、第１実施形態に示した半導体装置１００と基本構成が同じであり、第１の導電部材１５０のＢＤ１５１を構成するドレイン層１１１及びドリフト層１１３と第２の導電部材１７０を構成する高濃度層１７１は、第１実施形態同様、ＳｉＣを用いて構成されている。第１実施形態でも示したが、ＳｉＣは半導体材料であり、不純物濃度を可能な限り濃くするほど電気抵抗が小さくなり、電圧降下による損失を低減することができる。しかしながら、ＳｉＣの場合、不純物濃度を高濃度としても１．３×１０^−２Ωｃｍ程度であり、従来のようにＣｕ板を採用した場合の１．６×１０^−６Ωｃｍ程度よりも抵抗が高くなってしまう。例えば１ｃｍ角の１ｍｍ厚に１００Ａ流したとすると、電圧降下は、ＳｉＣの場合０．１３Ｖ、Ｃｕ板の場合０．００００１６Ｖとなる。

そこで、本実施形態においては、第１の導電部材１５０及び第２の導電部材１７０を構成する半導体層を薄くし、金属層を新たに追加した点を特徴とする。図５に示すように、第１の導電部材１５０では、第１実施形態（図２参照）同様、ＭＯＳチップ１１０側から、アノード電極１５５、ｎ−半導体層１５４、ｎ＋半導体層１５２、カソード電極１５３の順で積層されてＢＤ１５１としてのＳＢＤが構成されている。本実施形態においては、積層方向において、ＳＢＤの厚さ（第１の半導体領域であるｎ−半導体層１５４及びｎ＋半導体層１５２の厚さ）が第１実施形態よりも薄くされ、カソード電極１５３上に、はんだ２３０ｇを介して金属層１５６が接合されている。そして、ＢＤ１５１と金属層１５６が一体化されてなる第１の導電部材１５０の厚さが１ｍｍ程度となっている。

また、図６に示すように、第２の導電部材１７０では、第１実施形態（図３参照）同様、ＦＷＤチップ１３０側から、導体膜１７２、高濃度層１７１、導体膜１７３の順で積層されている。本実施形態においては、積層方向において、高濃度層１７１の厚さが第１実施形態よりも薄くされ、第１のヒートシンク１９０側の導体膜１７３上に、はんだ２３０ｈを介して金属層１７４が接合されている。そして、金属層１７４を含めた第２の導電部材１７０の厚さが１ｍｍ程度となっている。

このように、金属層１５６，１７４を新たに追加すると、第１実施形態に示す構成に比べて、第１の導電部材１５０及び第２の導電部材１７０の電気抵抗を小さくし、電圧降下による損失を低減することができる。なお、金属層１５６，１７４としては、電気伝導性、熱伝導性に優れるものであれば金属であれば採用することができる。本実施形態においては、金属層１５６，１７４が、ともにＣｕを用いて構成されている。

このような構成においては、積層方向において、第１の導電部材１５０における半導体層であるｎ−半導体層１５４及びｎ＋半導体層１５２の厚さと、第２の導電部材１７０における半導体層である高濃度層１７１の厚さを、０．１ｍｍ以下とすることが好ましい。上述したように、ＳｉＣの場合には１ｍｍ厚で電圧降下が０．１３Ｖである。したがって、厚さを０．１ｍｍ以下とすると、電圧降下をほぼ０．０１Ｖ以下とすることができる。すなわち、損失としての影響を無視できる程度とすることができる。

また、ＢＤ１５１としてＳＢＤを採用した場合、エピタキシャル成長によってｎ＋半導体層１５２上に形成されるｎ−半導体層１５４の厚さは、０．０１ｍｍ程度である。したがって、第１の導電部材１５０における半導体層であるｎ−半導体層１５４及びｎ＋半導体層１５２の厚さは、０．０１ｍｍ以上０．１ｍｍ以下とすることが好ましい。本実施形態においては、ｎ−半導体層１５４及びｎ＋半導体層１５２の厚さが０．１ｍｍ、高濃度層１７１の厚さが０．０５ｍｍとなっている。

（第３実施形態）
図７は、第３実施形態に係る半導体装置のうち、ＭＯＳチップと第１の導電部材との接続部分を拡大した断面図である。図８は、第３実施形態に係る半導体装置のうち、ＦＷＤチップと第２の導電部材との接続部分を拡大した断面図である。なお、第１実施形態又は第２実施形態に示した構成要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態においては、ＭＯＳチップ１１０を構成するドレイン層１１１及びドリフト層１１３と、ＦＷＤチップ１３０を構成するｎ−半導体層１５４及びｎ＋半導体層１５２とが、ともにＳｉＣからなる例を示した。すなわち、スイッチング素子としてＳｉＣ−ＭＯＳＦＥＴを採用し、ＦＷＤとしてＳｉＣ−ＳＢＤを採用する例を示した。これに対し、本実施形態においては、ＳｉＣではなくＳｉを用い、Ｓｉの少なくとも一部が、ｎ型不純物が導入されたｎコラムとＳｉにｐ型不純物が導入されたｐコラムとが交互に繰り返し隣接して配置され、ｎコラム及びｐコラムのいずれかをドリフト層とするスーパージャンクション構造（以下、ＳＪと示す）のｐｎコラムとなっている。すなわち、スイッチング素子としてＳｉ−ＳＪ−ＭＯＳＦＥＴを採用し、ＦＷＤとしてＳｉ−ＳＪ−ＳＢＤを採用する点を特徴とする。それ以外の構成については、第１実施形態と同じであるので、差異を中心に説明する。

一例として、図７に示すＭＯＳチップ１１０は、公知のトレンチ埋め込み法によって形成されている。なお、気相拡散（例えばＰＨ_３）によってｎ型不純物が導入され、トレンチ内にｐ型半導体がエピタキシャル成長によって埋め込まれてｐｎコラムが構成されている。Ｓｉにｎ型不純物が高濃度に導入されたｎ導電型（ｎ＋）のドレイン層１１１の一方の面上にはドレイン電極１１２が配置され、ドレイン層１１１におけるドレイン電極配置面の裏面上の一部には、積層方向と直交する一方向に、ｎコラム１２２ａとｐコラム１２２ｂが互いに隣接して交互に並設され、ｐｎコラム１２２が構成されている。このｐｎコラム１２２のうち、ｎコラム１２２ａが、縦型ＭＯＳＦＥＴのドリフト領域となっている。また、ｎコラム１２２ａとｐコラム１２２ｂの不純物量は、並設方向に空乏層が伸びやすいようにチャージバランスが取れている。

ドレイン層１１１におけるドレイン電極配置面の裏面には、ｐｎコラム１２２を取り囲むように、例えばｎコラム１２２ａよりも不純物濃度の低い（高抵抗の）低濃度不純物層１２３が配置されている。また、ｐｎコラム１２２と低濃度不純物層１２３におけるドレイン層１１１とは反対側の面上に、ｐｎコラム１２２から低濃度不純物層１２３まで連続して、ｐ−型半導体層１２４が形成されている。

そして、ｐ−型半導体層１２４におけるｐｎコラム１２２上の部位には、ｐ型のベース領域１１４が直接接して形成されており、ベース領域１１４の表層には、第１実施形態同様、ソース領域１１５とベースコンタクト領域１１７が選択的に形成されている。また、ソース領域１１５とベース領域１１４及びｐ−型半導体層１２４を貫通してトレンチゲート電極１１８が形成されている。

第１の導電部材１５０においては、図７に示すように、ＢＤ１５１としてのＳＢＤを構成するｎ＋半導体層１５２が、Ｓｉを用いて構成されている。そして、ｎ＋半導体層１５２における導体膜配置面の裏面に、例えばエピタキシャル成長によりｎ＋半導体層１５２よりも不純物濃度の低いｎ−半導体層１５４が配置されている。また、ｎ−半導体層１５４におけるｎ＋半導体層１５２との接触面の裏面にアノード電極１５５が形成されている。

ＦＷＤチップ１３０においては、図８に示すように、ｎ＋半導体層１３１がＳｉを用いて構成されている。そして、ｎ＋半導体層１３１におけるカソード電極配置面の裏面に、Ｓｉにｎ型不純物が導入されたｎコラム１３５ａとＳｉにｐ型不純物が導入されたｐコラム１３５ｂが交互に繰り返し隣接して配置されたスーパージャンクション構造（以下、ＳＪと示す）のｐｎコラム１３５が構成されている。そして、ｐｎコラム１３５におけるｎ＋半導体層１３１との接触面の裏面にアノード電極１３４が形成されている。

第２の導電部材１７０においては、図８に示すように、ｎ＋半導体層１３１と同じくＳｉからなり、ｎ＋半導体層１３１よりも不純物濃度が高くされたｎ導電型（ｎ＋）の高濃度層１７１が構成されている。そして、高濃度層１７１の相対する表面に、導体膜１７２，１７３が形成されている。

このように本実施形態に係る半導体装置１００によれば、スイッチング素子としてＳｉ−ＳＪ−ＭＯＳＦＥＴを採用し、ＦＷＤとしてＳｉ−ＳＪ−ＳＢＤを採用している。したがって、Ｓｉを用いながらも、高耐圧なＭＯＳＦＥＴ、ＳＢＤとすることができる。

また、第１実施形態同様、スイッチング素子としてＩＧＢＴを採用し、還流ダイオードとしてｐｎ接合ダイオードが採用された構成に比べて、スイッチング損失を低減することができる。

また、第２の導電部材１７０を構成する高濃度層１７１と、ＦＷＤチップ１３０を構成するｎ＋半導体層１３１及びｐｎコラム１３５とが、同一の材料であるＳｉから構成されている。したがって、アノード電極１３４とｐｎコラム１３５（ｎコラム１３５ａ）との接触界面に形成されたショットキー障壁に与える影響も低減することができるので、ＦＷＤとしてＳＢＤを採用しながらも、素子特性の劣化（特性変動）を抑制することができる。

また、第１の導電部材１５０を構成するｎ＋半導体層１５２及びｎ−半導体層１５４と、ＭＯＳチップ１１０を構成するドレイン層１１１、ｐｎコラム１２２、低濃度不純物層１２３、ｐ−型半導体層１２４とが、同一の材料であるＳｉから構成されている。したがって、アノード電極１５５とｎ−半導体層１５４との接触界面に形成されたショットキー障壁に与える影響も低減することができるので、ＢＤ１５１としてＳＢＤを採用しながらも、素子特性の劣化（特性変動）を抑制することができる。

なお、本実施形態においても、ＦＷＤチップ１３０を構成するｎ＋半導体層１３１及びｐｎコラム１３５と、ＢＤ１５１を構成するｎ＋半導体層１５２及びｎ−半導体層１５４とが、同一材料からなる例を示した。このような場合、第１実施形態の変形例で示したように、ＢＤ１５１の耐圧は、ＦＷＤのオン電圧よりも大きければ良い。したがって、ＢＤ１５１であるＳＢＤのｎ−半導体層１５４の不純物濃度が、ＦＷＤであるＳＢＤのｐｎコラム１３５（ｎコラム１３５ａ）の不純物濃度よりも高く（濃く）された構成とすれば良い。

また、本実施形態においては、ＦＷＤであるＳＢＤにおいて、第１実施形態に示したｎ−半導体層１３３全体に代えて、ｐｎコラム１３５を採用する例を示した。しかしながら、ｎ−半導体層１３３の一部に代えて、ｐｎコラムを採用しても良い。

なお、本実施形態においては、第１実施形態に示した構成に対し、ｐｎコラムを適用する例を示した。しかしながら第２実施形態に示した構成に対し、ｐｎコラムを適用しても良い。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、スイッチング素子として、ＳｉＣ−ＭＯＳＦＥＴ又はＳｉ−ＳＪ−ＭＯＳＦＥＴを採用し、ＦＷＤとしてＳｉＣ−ＳＢＤ又はＳｉ−ＳＪ−ＳＢＤを採用する例を示した。しかしながら、耐圧は低くなるものの、ｐｎコラムを有さないＳｉを用い、スイッチング素子として、Ｓｉ−ＭＯＳＦＥＴを採用し、ＦＷＤとしてＳｉ−ＳＢＤを採用しても良い。この場合、第１の導電部材１５０が、ＭＯＳチップ１１０側の少なくとも一部にＳｉからなる半導体領域を有し、この半導体領域にＢＤ１５１が構成されれば良い。また、第２の導電部材１７０が、ＦＷＤチップ１３０側の少なくとも一部にＳｉからなる半導体領域を有し、この半導体領域の不純物濃度がＦＷＤを構成する半導体基板よりも高くされた構成とすれば良い。

本実施形態においては、第１の導電部材１５０に構成されるＢＤ１５１として、ＳＢＤを採用する例を示した。しかしながら、ＢＤ１５１は、少なくともＭＯＳＦＥＴの内蔵ダイオードに還流電流が流れないようにする役割を果たせば良いので、ｐｎ接合ダイオードを採用しても良い。しかしながら、オンオフ切り替え時における逆回復電流を考慮すると、本実施形態に示したようにＳＢＤを採用した方が良い。

本実施形態においては、ＭＯＳチップ１１０、ＦＷＤチップ１３０、第１の導電部材１５０、及び第２の導電部材１７０を構成する各半導体層が同一材料からなる例を示した。しかしながら、ＭＯＳチップ１１０と第１の導電部材１５０が同一材料からなり、ＦＷＤチップ１３０と第２の導電部材１７０が同一材料からなり、ＭＯＳチップ１１０とＦＷＤチップ１３０とで異なる材料としても良い。例えば、ＭＯＳチップ１１０と第１の導電部材１５０側をＳｉ−ＳＪとし、ＦＷＤチップ１３０と第２の導電部材１７０側をＳｉＣを用いた構成としても良い。また、ＭＯＳチップ１１０と第１の導電部材１５０側をＳｉＣを用いた構成とし、ＦＷＤチップ１３０と第２の導電部材１７０側をＳｉ−ＳＪとしても良い。

本実施形態においては、ＭＯＳＦＥＴの例としてトレンチゲート構造の例を示した。しかしながら、プレーナゲート構造を採用することもできる。また、ｎチャネル型の例を示したが、ｐチャネル型を採用することもできる。

第１実施形態に係る半導体装置の概略構成を示す断面図である。半導体装置のうち、ＭＯＳチップと第１の導電部材との接続部分を拡大した断面図である。半導体装置のうち、ＦＷＤチップと第２の導電部材との接続部分を拡大した断面図である。半導体装置が適用されたインバータ回路の一例を示す図である。第２実施形態に係る半導体装置のうち、ＭＯＳチップと第１の導電部材との接続部分を拡大した断面図である。第２実施形態に係る半導体装置のうち、ＦＷＤチップと第２の導電部材との接続部分を拡大した断面図である。第３実施形態に係る半導体装置のうち、ＭＯＳチップと第１の導電部材との接続部分を拡大した断面図である。第３実施形態に係る半導体装置のうち、ＦＷＤチップと第２の導電部材との接続部分を拡大した断面図である。

符号の説明

１０・・・インバータ回路
１００・・・半導体装置
１１０・・・ＭＯＳチップ
１１６・・・ソース電極
１３０・・・ＦＷＤチップ
１３３・・・アノード電極
１５０・・・第１の導電部材
１５１・・・ブロッキングダイオード
１５４・・・アノード電極
１７０・・・第２の導電部材
１７１・・・ｎ＋半導体層
１９０・・・第１のヒートシンク
２１０・・・第２のヒートシンク

Claims

第１の半導体基板に、回路のスイッチングを行うスイッチング素子としてＭＯＳＦＥＴが構成されたＭＯＳチップと、
第２の半導体基板に、前記スイッチング素子に対する還流ダイオードとしてショットキーバリアダイオードが構成されたＦＷＤチップと、
導電材料からなり、前記ＭＯＳチップの素子形成面に、第１の接合部材を介して電気的に接続された第１の導電部材と、
導電材料からなり、前記ＦＷＤチップのアノード電極形成面に、第２の接合部材を介して電気的に接続された第２の導電部材と、
導電材料からなり、前記第１の導電部材における前記ＭＯＳチップとの接合面の裏面と、前記第２の導電部材における前記ＦＷＤチップとの接合面の裏面とに、第３の接合部材を介して電気的に接続された第１のヒートシンクと、
導電材料からなり、前記ＭＯＳチップにおける前記第１の導電部材との接合面の裏面と、前記ＦＷＤチップにおける前記第２の導電部材との接合面の裏面とに、第４の接合部材を介して電気的に接続された第２のヒートシンクと、
前記ＭＯＳチップ、前記ＦＷＤチップ、前記第１の導電部材、前記第２の導電部材、前記第１のヒートシンクにおける前記第１の導電部材及び前記第２の導電部材との接合面、及び前記第２のヒートシンクにおける前記ＭＯＳチップ及び前記ＦＷＤチップとの接合面を封止する封止部材と、を有する半導体装置であって、
前記ＭＯＳチップは、前記第１の半導体基板としてのＳｉＣ基板にＭＯＳＦＥＴが構成され、
前記第１の導電部材は、前記ＭＯＳチップとの接合面を含む少なくとも一部として第１の半導体領域を有し、前記ＭＯＳＦＥＴにドレイン電流とは逆向きの電流が流れるのを抑制するブロッキングダイオードが前記第１の半導体領域に構成され、
前記ブロッキングダイオードは、ショットキーバリアダイオードであり、
前記第１の半導体領域が、前記第１の半導体基板と同一材料からなり、
前記ＭＯＳチップと前記第１の導電部材の積層方向において、前記第１の半導体領域の厚さが、０．０１ｍｍ以上０．１ｍｍ以下とされ、
前記第１の導電部材が、前記第１の半導体領域に積層された金属層を有し、
前記還流ダイオードとしてのショットキーバリアダイオードと、前記ブロッキングダイオードとしてのショットキーバリアダイオードとは、前記第２の半導体基板と前記第１の半導体領域が同一材料からなり、前記第１の半導体領域の方が前記第２の半導体基板よりも不純物濃度が高くされ、
前記ＦＷＤチップは、前記第２の半導体基板としてのＳｉＣ基板にショットキーバリアダイオードが構成され、
前記第２の導電部材は、前記ＦＷＤチップとの接合面を含む少なくとも一部として、前記第２の半導体基板と同一材料からなり、前記第２の半導体基板よりも不純物濃度が高くされた第２の半導体領域を有することを特徴とする半導体装置。
前記ＦＷＤチップと前記第２の導電部材の積層方向において、前記第２の導電部材が、前記第２の半導体領域に積層された金属層を有することを特徴とする請求項１に記載の半導体装置。