JP5102812B2 - 不揮発性ダイナミックランダムアクセスメモリの駆動方法 - Google Patents

不揮発性ダイナミックランダムアクセスメモリの駆動方法 Download PDF

Info

Publication number
JP5102812B2
JP5102812B2 JP2009155007A JP2009155007A JP5102812B2 JP 5102812 B2 JP5102812 B2 JP 5102812B2 JP 2009155007 A JP2009155007 A JP 2009155007A JP 2009155007 A JP2009155007 A JP 2009155007A JP 5102812 B2 JP5102812 B2 JP 5102812B2
Authority
JP
Japan
Prior art keywords
cell
voltage
threshold voltage
cells
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009155007A
Other languages
English (en)
Other versions
JP2009217932A (ja
Inventor
進 弘 安
▲祥▼ 熏 洪
榮 俊 朴
相 敦 李
一 旭 金
基 鉉 ▲ベ▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2009217932A publication Critical patent/JP2009217932A/ja
Application granted granted Critical
Publication of JP5102812B2 publication Critical patent/JP5102812B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Description

本発明は、不揮発性ダイナミックランダムアクセスメモリの駆動方法に関する。
現在広く用いられている半導体メモリは、ＤＲＡＭ、ＳＲＡＭなどのＲＡＭと、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのＲＯＭに大別される。ＤＲＡＭとＳＲＡＭには、書き込みと読み出しを高速で行うことができるという長所があるが、メモリに供給される電源が遮断されると、メモリに格納されていた記憶内容が消失してしまうという短所がある。一方、マスクＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭには、メモリに供給される電源が遮断されても、記憶内容が維持されるという長所がある。しかし、いったん記憶させた内容を変更することができないか、又は変更に長時間を要するという短所がある。
このため、高速でデータの書き込みや読み出しを行うことが可能で、かつ電源が遮断されても記憶内容を格納された状態で維持することができる不揮発性ＤＲＡＭ(ＮＶＤＲＡＭ: Non-Volatile Dynamic Random Access Memory)が提案されている。
例えば、特許文献１には、フローティングゲートと伝達ゲートとの間に、ＤＥＩＳ(Dual Electron Injector Structure)を採用した不揮発性ＤＲＡＭが開示されている。しかし、特許文献１に開示されているＤＥＩＳスタック構造は、セルのビットライン側に位置するので、全てのセルが並列に並んだフローティングゲートには、ＤＲＡＭからデータを伝送することができない。
上記の問題点を解決するため、特許文献２には、第１層１８と第２層２０によって形成されたフローティングゲートを使用して、ｐ＋領域に近い第１層１８の薄い絶縁膜に、電界が集中するようにした「NON VOLATILE DRAM CELL」が開示されている。図１は、特許文献２に開示されているＮＶＤＲＡＭの構成を示す断面図である。図１に示されているように、セルキャパシタのプレートライン電圧を接地電圧に固定したまま、ワードライン電圧とビットライン電圧のみで電界を形成させる構成となっている。したがって、フローティングゲートが２つの層で形成されるため、セルの面積が増加するとともに、製造工程が複雑になるという短所がある。また、プレートライン電圧を調整することができる不揮発性ＤＲＡＭに比べて、相対的に高いワードライン電圧とビットライン電圧とが印加されるので、ＮＶＤＲＡＭの消費電力が増加するという問題点がある。
米国特許第４４７１４７１号公報 米国特許第５３３１１８８号公報
本発明は、上述した従来の問題点を解決するためになされたものであって、プレートに異なる電圧を印加することによって、低い内部電圧で駆動させることができる不揮発性ＤＲＡＭの駆動方法を提供することを目的としている。
本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えたセルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、前記リコールモードが、前記複数のセルのセルキャパシタを充電する第１ステップと、前記複数のセルのうち、相対的にしきい値電圧が低いセルの前記セルキャパシタを放電させる第２ステップと、前記複数のセルをリフレッシュする第３ステップとを含み、さらに、前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させるステップを含むことを特徴としている。
また、本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記複数のセルのセルキャパシタを充電することを特徴としている。
また、本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記複数のセルのワードラインに、「Ｈ」状態のデータの電圧より高い「Ｈ」状態のデータのしきい値電圧を印加し、前記複数のセルに、「Ｈ」状態のデータを書き込むプロセスであることを特徴としている。
また、本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第２ステップが、前記複数のセルのワードラインに、前記フローティングゲートにプログラムされる「Ｈ」状態のデータのしきい値電圧と、「Ｌ」状態のデータのしきい値電圧との間の電圧を印加し、前記セルのビットラインプリチャージ電圧を０ボルトとして、所定時間待機するプロセスであることを特徴としている。
また、本発明に係る第２のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えたセルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、各ロー（Ｒｏｗ）のワードライン電圧Ｖwlが、下記（１）式を満足するように設定する第１ステップと、前記複数のセルに、「Ｈ」状態のデータを書き込む第２ステップと、前記ワードラインに、「Ｈ」状態のデータの電圧より高い電圧Ｖppを印加することにより、前記複数のセルをリフレッシュする第３ステップとを含み、さらに、前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させるステップを含むことを特徴としている。
Ｖwl＝Ｖbl＋（Ｖth,h＋Ｖth,l）／２ （１）
ここで、
Ｖbl：ＤＲＡＭモード動作時のビットラインプリチャージ電圧
Ｖth,h：プログラムモードにおいて、キャパシタのデータが「Ｌ」状態であるセルの目標プログラムしきい値電圧
Ｖth,l：プログラムモードにおいて、キャパシタのデータが「Ｈ」状態であるセルの目標プログラムしきい値電圧。
また、本発明に係る第２のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記各ローのワードライン電圧とビットラインプリチャージ電圧とが、前記（１）式を満足する間、残りのワードラインに所定のマイナス電圧を印加することを特徴としている。
また、本発明に係る第２のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップにおける所定のマイナス電圧が、前記目標プログラムしきい値電圧のうち、前記セルキャパシタとビットラインとの間に漏れが発生しない電圧であることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えたセルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、前記セルしきい値電圧正常化モードが、前記複数のセルがＤＲＡＭとして動作するのに必要なしきい値電圧より高いしきい値電圧になるようにする第１ステップと、前記セルのキャパシタを充電させる第２ステップと、前記セルのしきい値電圧をチェックする第３ステップと、前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させる第４ステップと、前記セルをリフレッシュさせる第５ステップとを含むことを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記セルのワードライン電圧として約５ボルト、前記セルのビットラインプリチャージ電圧及びボディー電圧として約−３ボルトを印加するプロセスであることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第２ステップが、前記セルのワードラインに、電源電圧と、電子注入によって上昇されたしきい値電圧の最大値とをプラスした電圧より高いか、又は同じ電圧を印加し、前記セルに「Ｈ」状態のデータを書き込むプロセスであることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記セルの実際のしきい値電圧が目標しきい値電圧より低い場合には、前記セルの伝達トランジスタがターンオンされ、実際のしきい値電圧が目標しきい値電圧より高い場合には、前記セルのトランジスタがターンオンされないようにするプロセスであることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記セルのワードライン電圧を目標しきい値電圧とし、前記セルのビットラインプリチャージ電圧を０ボルトとするプロセスであることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記セルのワードライン電圧を０ボルト、前記セルのビットラインプリチャージ電圧をマイナスの目標しきい値電圧とするプロセスであることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第４ステップが、前記セル内のキャパシタに「Ｈ」状態のデータを格納する場合に限って、前記セル内のフローティングゲート内に格納されている電子が放出されるようにするプロセスであることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第４ステップが、前記複数のワードライン電圧を約−３ボルトとし、前記セルのキャパシタのプレート電圧を０ボルトから約２．５ボルトとするプロセスであることを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方は、前記複数のセルすべてのセルキャパシタに、「Ｌ」状態のデータが格納されるまで、前記第３ステップ〜第５ステップを繰り返すことを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップの前に、前記複数のセルに格納されているデータをバックアップする第６ステップを、さらに含むことを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第６ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第５ステップの後、前記複数のセルに、バックアップされているデータを再度格納する第７ステップを、さらに含むことを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第７ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴としている。
また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記複数のセルが、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴としている。
また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えたセルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、前記プログラムモードが、前記複数のセルをリフレッシュする第１ステップと、前記複数のセルのうち、セルキャパシタのデータが「Ｈ」状態であるセルのしきい値電圧が、目標プログラムしきい値電圧に到達したか否かをチェックする第２ステップと、前記複数のセルのセルキャパシタに格納されている情報の論理状態に応じて、前記フローティングゲート内の電子を選択的に放出させる際に、前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させる第３ステップとを含むことを特徴としている。
また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記複数のセル全ての前記セルキャパシタのデータが「Ｌ」状態となるまで、前記第１ステップ〜前記第３ステップを繰り返すことを特徴としている。
また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第２ステップが、前記複数セル全てのセルのワードライン電圧Ｖwlを目標プログラムしきい値電圧（０ボルト）とし、ビットラインプリチャージ電圧Ｖblを０ボルトとして、所定時間維持することを特徴としている。
また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記複数の不揮発性ＤＲＡＭセルのうち、前記セルキャパシタのデータが「Ｈ」状態であるセルの前記フローティングゲート内の電子を前記セルキャパシタ側に放出させることを特徴としている。
また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記複数のセル全てのセルのワードライン電圧を約−３ボルトに降下させ、前記セルキャパシタのプレート電圧を約２．５ボルトに上昇させるプロセスであることを特徴としている。
前記のような構成とすることによって、本発明に係る不揮発性ＤＲＡＭの駆動方法では、プレートに電圧を印加する。それによって、低い内部電圧のみでも不揮発性ＤＲＡＭを駆動させることができる。また、このような駆動方法を使用することが可能であり、不揮発性ＤＲＡＭの構造が通常のＤＲＡＭの構造とあまり相違しないため、製造設備を増強したり、製造ラインを新しく構築したりすることなく、不揮発性ＤＲＡＭを製造することができる。したがって、製造コストを下げることができる。
従来の技術に係るＮＶＤＲＡＭの構成を示す断面図 本発明の実施の形態に係る不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）のセルの構成を示す模式的断面図 図２Ａに示したＮＶＤＲＡＭの回路図 別の実施の形態に係るＮＶＤＲＡＭのセルの構成を示す模式的断面図 図３Ａに示したＮＶＤＲＡＭの回路図 本発明の実施の形態に係るＮＶＤＲＡＭを駆動させるための全体の装置構成を示すブロック図 本発明の実施の形態に係るＮＶＤＲＡＭのデータのバックアップの例を示す図 本発明の実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧を上昇させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図 各セルのフローティングゲートに電子が注入される前後のしきい値電圧を例示するグラフであり、（ａ）は電子が注入される前、（ｂ）は電子が注入された後、（ｃ）は、しきい値電圧がクランプされた場合を示す図 本発明の実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧をチェックするのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図 本発明の実施の形態に係るＮＶＤＲＡＭのしきい値電圧を降下させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図 本発明の実施の形態に係るＮＶＤＲＡＭのしきい値電圧の正常化を例示するグラフ 本発明の実施の形態に係るＮＶＤＲＡＭのプログラムモードにおけるしきい値電圧の変化を示すグラフ
以下に、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。
図２Ａは、本発明の実施の形態に係る不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）のセルの構成を示す模式的断面図である。また、図２Ｂは、図２Ａに示したＮＶＤＲＡＭの回路図である。図２Ａ及び図２Ｂに示したように、通常のフローティングゲート型フラッシュメモリの構造に、キャパシタが付加された構成となっている。
図３Ａは、別の実施の形態に係る不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）のセルの構成を示す模式的断面図である。また、図３Ｂは、図３Ａに示したＮＶＤＲＡＭの回路図である。図３Ａ及び図３Ｂに示したように、ＳＯＮＯＳ型フラッシュメモリの構造に、キャパシタが付加された構成となっている。この別の実施の形態に係るＮＶＤＲＡＭは、図３Ａ及び図３Ｂに示したように、制御ゲート３０１のすぐ下層の酸化膜３０２を除去することによって、ＭＮＯＳ型フラッシュメモリの構造に、キャパシタを付加した構成とすることができる。
図４は、実施の形態に係るＮＶＤＲＡＭを駆動させるための全体の装置構成を示すブロック図である。なお、ＮＶＤＲＡＭセルアレイブロック４０６は、実施の形態に係るＮＶＤＲＡＭセルを、アレイの形態に配列することができることを示している。
実施の形態に係るＮＶＤＲＡＭセルアレイブロック４０６を駆動させるための駆動回路は、一般的にＤＲＡＭを駆動させるために必要な構成要素以外に、外部電源から供給される電力を基に、異なる複数の内部電圧を発生させるための内部電圧発生部４０２と、内部電圧発生部４０２から、ワードラインで必要な複数の電圧の供給を受けて、スイッチングを行うためのワードライン電圧スイッチング部４０７と、内部電圧発生部４０２から、ビットラインで必要な複数の電圧の供給を受けて、スイッチングを行うためのビットラインプリチャージ電圧スイッチング部４０３と、内部電圧発生部４０２から、プレートラインで必要な複数の電圧の供給を受けて、スイッチングを行うためのプレートライン電圧スイッチング部４０５と、ビットラインプリチャージ電圧スイッチング部４０３と、プレートライン電圧スイッチング部４０５のスイッチングを制御するためのモード制御部４０１とを含んで構成されている。
以下に、図２Ａ及び図２Ｂに示したフローティングゲート型ＮＶＤＲＡＭセルの動作を説明する。ただし、ＳＯＮＯＳ型ＮＶＤＲＡＭセルやＭＮＯＳ型ＮＶＤＲＡＭセルの動作は、フローティングゲート型ＮＶＤＲＡＭセルの動作と類似するので、それらの動作は、相違する部分のみを後に説明する。
実施の形態に係るＮＶＤＲＡＭは、電源が遮断された場合には不揮発性メモリとして利用可能で、電圧が印加された場合には揮発性ＤＲＡＭとして利用可能なように、次の四つのモードを備えている。すなわち、実施の形態に係るＮＶＤＲＡＭには、（１）リコールモード、（２）セルしきい値電圧Ｖth正常化モード、（３）ＤＲＡＭモード及び（４）プログラムモードが設けられている。
リコールモードは、ＮＶＤＲＡＭに電圧が印加された場合に、セルフローティングゲート２０２にあるデータ情報をセルキャパシタ２０７に伝送するプロセスである。セルしきい値電圧Ｖth正常化モードは、全てのセルフローティングゲート２０２に、同じ量の電子を満たすことによって、全てのセルが同じしきい値電圧になるようにするプロセスである。ＤＲＡＭモードは、ＮＶＤＲＡＭがＤＲＡＭと同様に動作するようにするプロセスである。プログラムモードは、ＮＶＤＲＡＭへの電源が遮断された場合に、セルキャパシタ２０７に格納されているデータ情報を、セルフローティングゲート２０２に伝送するプロセスである。以下、各モードについて詳細に説明する。
リコールモードに関する第１の実施の形態：
第１の実施の形態に係るリコールモードでは、セルフローティングゲート２０２にある情報をセルキャパシタ２０７に伝送するために、セルフローティングゲート２０２に格納された「Ｈ」状態のデータのしきい値電圧Ｖth,hと、「Ｌ」状態のデータのしきい値電圧Ｖth,lとの電位差を利用する。すなわち、ワードラインとビットライン間に適切な電圧が印加されている場合、セルフローティングゲート内に「Ｈ」状態のデータが格納されているセルは、相対的にしきい値電圧Ｖthが低いので、セル内の伝達トランジスタがオンになる。それに対し、「Ｌ」状態のデータが格納されているセルは、しきい値電圧Ｖthが相対的に高いので、伝達トランジスタがオフ状態を維持するという特性を利用する。
(1) まず、全てのワードライン電圧Ｖwlとして、「Ｈ」状態のデータの電圧よりＶh,h以上高い約４ボルトの電圧を印加し、全てのセルに「Ｈ」状態のデータを書き込む。またはビットラインプリチャージ電圧Ｖblとして電源電圧レベルＶddの電圧を印加する。それによって、ターンオンされたセルトランジスタを介してセルキャパシタ２０７が充電され、「Ｈ」状態に相当する電圧に維持されるようになる。
(2)のプロセスの後、ワードライン電圧Ｖwlとして、Ｖth,hとＶth,lとの間の電圧を印加し、ビットラインプリチャージ電圧Ｖblとして、０ボルトの電圧を印加して所定時間待機する。セルフローティングゲート２０２内に「Ｈ」状態のデータが格納されていたセルは、しきい値電圧が相対的に低いので、セルキャパシタ２０７の電荷が放電されて、セルキャパシタ２０７は「Ｌ」状態に変化する。しかし、「Ｌ」状態のデータを格納していたセルはしきい値電圧が相対的に高いので、セルキャパシタ２０７の電荷が放電されることなく、セルキャパシタ２０７は「Ｈ」状態に維持される。
(3) 配列された全てのセルをリフレッシュする。それによって、セルフローティングゲート２０２内の「Ｈ」状態のデータが、セルキャパシタ２０７に「Ｌ」状態のデータとして格納され、セルフローティングゲート２０２内の「Ｌ」状態のデータが、セルキャパシタ２０７に「Ｈ」状態のデータとして格納される。
このように、リコールモードが実行されると、セルキャパシタ２０７に反転した論理状態のデータが格納される。そのために、論理状態を反転させたデータを格納することによって、セルに格納されたデータの論理状態を元の状態にする必要がある。このプロセスは、以下に説明するセルしきい値電圧正常化モードを実行する過程で行うことができる。
リコールモードに関する第２の実施の形態：
リコールモードに関する第２の実施の形態によれば、セルフローティングゲート２０２の論理状態を反転させずにセルキャパシタ２０７に格納することができる。これは、次のようなプロセスによって実施可能である。
(1) ＮＶＤＲＡＭセルアレイブロック４０６内の一つのロー（Ｒｏｗ）に対するワードライン電圧Ｖwlが、下記の（１）式で表される関係を持つようにする。そして、該当するローの全てのセルに対して、データを「Ｈ」状態で書き込む。この場合、残りのワードラインには、目標プログラムしきい値電圧Ｖth,lであっても、セルキャパシタ２０７とビットラインとの間に漏れがないように所定の電圧を印加する。
Ｖwl＝Ｖbl＋（Ｖth,h＋Ｖth,l）／２ （１）
ここで、Ｖblは、ＤＲＡＭモードで動作する時のビットラインプリチャージ電圧、Ｖth,hは、以下に説明するプログラムモードにおいて、キャパシタのデータが「Ｌ」状態であるセルの目標プログラムしきい値電圧、Ｖth,lは、以下に説明するプログラムモードにおいて、キャパシタのデータが「Ｈ」状態であるセルの目標プログラムしきい値電圧である。
(2) ＮＶＤＲＡＭセルアレイブロック４０６内の全体のローに対して、前記(1)のプロセスを繰り返す。それによって、配列された全てのセルのセルキャパシタ２０７に、しきい値電圧の差に応じて「Ｈ」状態のデータと「Ｌ」状態のデータに該当する電荷が格納される。すなわち、下記（２）式で表される電圧を有するデータが格納される。
Ｖwl＝Ｖbl±（Ｖth,h−Ｖth,l）／２ （２）
(3) ワードライン電圧Ｖwlとして、「Ｈ」状態のデータに該当する電圧より高い電圧Ｖppを印加し、配列されたすべてのセルをリフレッシュする。それによって、正常なデータがセルキャパシタ２０７に格納される。
セルしきい値電圧Ｖth正常化モード：
リコールモードを実行した後には、セルフローティングゲート２０２に格納されている情報によって、「Ｈ」状態のデータが格納されたセルのしきい値電圧と、「Ｌ」状態のデータが格納されたセルのしきい値電圧とが相違している。したがって、実施の形態に係るＮＶＤＲＡＭをＤＲＡＭのように動作させるためには、ＮＶＤＲＡＭセルアレイブロック４０６の全てのセルのしきい値電圧を同じ値にする必要がある。
(1) まず、配列されたセル各々のセルキャパシタ２０７に格納されている全てのデータをバックアップする。図５は、実施の形態に係るＮＶＤＲＡＭのデータのバックアップ例を示す図である。図５に示したように、データをバックアップする方式は、バックアップ用メモリセルアレイブロック５００のサイズによって異なる。別の実施の形態では、データをバックアップする方式は、バックアップ用メモリセルアレイブロック５００を全て利用するか、または一部利用するかによって決定される。
例えば、バックアップ用メモリセルアレイブロック５００のサイズが、４バンクで構成されたＮＶＤＲＡＭセルアレイブロック４０６のうち、いずれかのバンクに該当し、バックアップ用メモリセルアレイ全体をデータのバックアップに利用する場合には、各バンク別にバックアップすることができる。一方、バックアップ用メモリセルアレイブロック５００のサイズが、４バンクで構成されたＮＶＤＲＡＭセルアレイブロック４０６と同一であり、バックアップ用メモリセルアレイ全体をデータのバックアップに利用する場合には、ＮＶＤＲＡＭセルアレイブロック４０６のデータを一時的にバックアップすることもできる。
バックアップ用メモリセルアレイブロック５００のセル構造は、実施の形態に係る配列されたセル構造と同じにすることが、製造の容易さと経済性などの観点で好ましいが、必ずしも同じ構造にする必要はない。すなわち、データを所定時間格納できる構造であればよい。バックアップ用メモリセルアレイに印加されるワードライン電圧Ｖwl、ビットラインプリチャージ電圧Ｖbl及びプレートライン電圧Ｖcpは、データのバックアップ方式に応じて、適切に調整することが好ましい。
(2) 図６は、実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧を上昇させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図である。図６に示したように、配列された全てのセルに約５ボルト以上のワードライン電圧Ｖwlを印加した状態で、ビットラインプリチャージ電圧Ｖblとボディー電圧Ｖbbを−３ボルト程度に低くする。それによって、各セルは、セルキャパシタ２０７からセルフローティングゲート２０２に電子がトンネルリングされ、配列された全てのセルを、ＤＲＡＭとして動作するのに必要なしきい値電圧より高いしきい値電圧に維持することができる。例えば、セルフローティングゲート２０２に電子が注入される前のしきい値電圧が０ボルトであった場合は１ボルト程度に、１ボルトであった場合は１．８ボルト程度に上昇させることができる。
図７（ａ）は、複数のセルのセルフローティングゲート２０２に電子が注入される前のしきい値電圧を示し、図７（ｂ）は、複数のセルのセルフローティングゲートに電子が注入された後のしきい値電圧を示すグラフである。図７（ａ）及び（ｂ）から、各セルのしきい値電圧が、ＤＲＡＭとして動作するのに必要な目標しきい値電圧Ｖth,hより高いことが分かる。
(3) その後、ワードライン電圧Ｖwlを十分に上昇させた状態で、配列された全てのセルに「Ｈ」状態のデータを書き込むことによって、セルキャパシタ２０７を充電させる。ここで、十分に上昇されたワードライン電圧Ｖwlは、例えば「Ｈ」状態のデータの電圧と、電子の注入によって上昇されたしきい値電圧の最大値とをプラスした電圧より高いか、同じかである。一方、このプロセスは、ビットラインプリチャージ電圧Ｖblを「Ｈ」状態のデータの電圧レベルに上昇させて、配列された全てのセルに、「Ｈ」状態のデータを書き込むことによって実行することができる。
(4) セルの実際のしきい値電圧をチェックする。図８は、実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧をチェックするのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図である。セルの実際のしきい値電圧をチェックするためには、一実施の形態として、図８に示したように、ワードライン電圧Ｖwlを目標しきい値電圧Ｖth,hとし、ビットラインプリチャージ電圧Ｖblを０ボルトとする。別の実施の形態として、ワードライン電圧Ｖwlを０ボルトとし、ビットラインプリチャージ電圧Ｖblをマイナスの目標しきい値電圧−Ｖth,hとする。このように設定することによって、セルの実際のしきい値電圧をチェックすることができる。
実際のしきい値電圧が目標しきい値電圧Ｖth,hより低いセルは、ターンオンされてセルキャパシタ２０７が放電される。これによって、セルキャパシタは、「Ｈ」状態から「Ｌ」状態に変化する。これに対し、実際のしきい値電圧が目標しきい値電圧Ｖth,hより高いセルは、ターンオンされないので、セルキャパシタ２０７の放電も起こらない。
(5) 実際のしきい値電圧が目標しきい値電圧Ｖth,hより高いセルのしきい値電圧を降下させる。図９は、実施の形態に係るＮＶＤＲＡＭのしきい値電圧を降下させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図である。図９に示したように、ワードライン全体の電圧を約−３ボルトに下げ、キャパシタのプレート電圧を０ボルトから２．５ボルト以上に上昇させることによって、しきい値電圧を降下させることが可能である。この条件では、「Ｈ」状態のデータを格納するキャパシタのストレージノード電圧は５ボルトに上昇し、「Ｌ」状態のデータを格納するキャパシタのストレージノード電圧は２．５ボルトに維持される。これによって、約８ボルトの電位差が発生する。この電位差は、「Ｈ」状態のデータが格納されているキャパシタのみに、ストレージノードと制御ゲートとの間のフローティングゲートに格納されている電子を放出させるのに充分な電位差である。
このような電圧ストレスにより、フローティングゲートから電子が放出され、実際のしきい値電圧が低くなる。一方、実際のしきい値電圧がすでに目標しきい値電圧Ｖth,hに到達したセルでは、これ以上電子がフローティングゲート２０２からキャパシタに放出されることがない（図７（ｃ）及び図１０参照。なお、図１０は、実施の形態に係るＮＶＤＲＡＭのしきい値電圧の正常化を例示するグラフである。）。
(6) 配列された全てのセルをリフレッシュすることによって、セルキャパシタ内の「Ｌ」状態のデータと「Ｈ」状態のデータを明確化する。
(7) セル内のキャパシタに格納されたデータが「Ｌ」状態となり、配列された全てのセルの実際のしきい値電圧が目標しきい値電圧Ｖth,hに到達して、それ以上実際のしきい値電圧が降下しなくなるまで、前記(4)、(5)及び(6)のプロセスを繰り返す。その理由は、セルキャパシタ２０７に充電される電荷量が、セルを一度にプログラムする程十分な量ではないからである。なお、本明細書では、上記のプロセスをＳＲＣプロセス(Stress Refresh Check Process)と称する。
しかし、ＳＲＣプロセスのうち、(4)のプロセスにおいて、「Ｈ」状態から「Ｌ」状態に変化したセルの場合は、(5)のプロセスにおいて、それ以上電子が放出されないため、しきい値電圧が目標しきい値電圧より低くなることが防止される（図（ｃ）参照）。本明細書では、この現象をしきい値電圧クランプという。
(8) 最後に、バックアップしておいたデータをセルに書き込む。ここで、リコールモードで反転されて格納されたデータの論理状態は、データをバックアップする時やバックアップしたデータを再度セルに書き込む時に、並列に接続された複数のインバータなどを利用して簡単に反転させることができる。
一方、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型ＮＶＤＲＡＭの場合には、上記(2)のプロセスによって、図３に示したように、窒化膜３０３のソース３０８側に近接した領域と、ドレイン３０７側に近接した領域に電子が格納される。この場合、ソース側に近接した領域に格納された電子を強制的に放出させる必要がある。このために、(2)のプロセスと(3)のプロセスとの間で、ワードライン電圧Ｖwlを−３ボルト、ビットラインプリチャージ電圧Ｖblを５ボルトとする。
ＤＲＡＭモード：
本実施の形態に係るＮＶＤＲＡＭは、ＤＲＡＭモードにおいて、一般的なＤＲＡＭの動作と同様に動作するので、具体的な動作説明を省略する。
プログラムモード：
電源に障害が検出されるか、電源が遮断された時には、プログラムモードが実行されて、セルキャパシタ２０７に格納されているデータ情報が、セルフローティングゲート２０２に伝送される。
(1) プログラムモードを実行するため、まずＤＲＡＭモードにある全てのセルをリフレッシュする。リフレッシュによって、セルキャパシタ２０７に格納されているデータの論理状態が明確化される。
(2) セルキャパシタ２０７のデータが「Ｈ」状態であるセルのしきい値電圧を、目標プログラムしきい値電圧Ｖth,lでクランプする。このため、ワードライン電圧Ｖwlとして目標プログラムしきい値電圧Ｖth,l（例えば、０ボルト）を印加し、ビットラインプリチャージ電圧Ｖblとして所定時間の間、印加する電圧を０ボルトにする。下記の(3)のプロセスにより、伝達トランジスタのしきい値電圧が目標プログラムしきい値電圧Ｖth,l以下に降下すると、伝達トランジスタがターンオンされる前にセルキャパシタ２０７に格納されたデータが「Ｈ」状態であった場合に、伝達トランジスタがターンオンして「Ｌ」状態に変化する。
(3) セルキャパシタ２０７に格納されている情報の論理状態によって、セルフローティングゲート２０２内の電子を選択的に放出させることにより、セルのしきい値電圧を降下させる。このために、図９に示したように、セルフローティングゲート２０２の電子がセルキャパシタ２０７側に放出されるように、配列された全てのセルのワードライン電圧Ｖwlを約−３ボルトに降下させ、セルキャパシタのプレート電圧Ｖcpを２．５ボルト程度に上昇させる。その結果、キャパシタの特性の上、「Ｈ」状態のデータを格納するセルキャパシタ２０７のストレージノードには５ボルトの電圧Ｖnがかかり、「Ｌ」状態のデータを格納するセルキャパシタ２０７のストレージノードには、２．５ボルトの電圧Ｖｎがかかる。これによって、「Ｈ」状態のデータを格納するセルキャパシタ２０７を含むセルにおいてのみ、セルフローティングゲート２０２に格納されている電子がセルキャパシタ側に放出され、セルしきい値電圧が低下する。
(4) 配列された全てのセルのセルキャパシタのデータが「Ｌ」状態となるまで、(1)、(2)及び(3)のプロセスが繰り返される。これは、上記のセルしきい値電圧正常化モードで説明したＳＲＣプロセスと同じである。
図１１は、実施の形態に係るＮＶＤＲＡＭのプログラムモードにおけるしきい値電圧の変化を示すグラフである。図１１に示したように、セルのプログラミングが終わると、セルキャパシタ２０７のデータが「Ｈ」状態であったセルのしきい値電圧だけが、目標プログラムしきい値電圧Ｖth,lに変化し、セルキャパシタ２０７のデータが「Ｌ」状態であったセルのしきい値電圧には変化が生じない。
なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で多くの改良、変更が可能であり、それらも本発明の技術的範囲に属する。
４０１ モード制御部
４０２ 内部電圧発生部
４０３ ビットラインプリチャージ電圧スイッチング部
４０５ プレートライン電圧スイッチング部
４０６ ＮＶＤＲＡＭセルアレイブロック
４０７ ワードライン電圧スイッチング部

Claims (30)

  1. リコールモードを含み、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えたセルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、
    前記リコールモードが、
    前記複数のセルのセルキャパシタを充電する第１ステップと、
    前記複数のセルのうち、相対的にしきい値電圧が低いセルの前記セルキャパシタを放電させる第２ステップと、
    前記複数のセルをリフレッシュする第３ステップと
    を含み、
    さらに、前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させるステップを含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
  2. 前記第１ステップが、
    前記複数のセルのワードラインに、「Ｈ」状態のデータの電圧より高い「Ｈ」状態のデータのしきい値電圧を印加し、前記複数のセルに、「Ｈ」状態のデータを書き込むプロセスであることを特徴とする請求項１に記載の不揮発性ＤＲＡＭの駆動方法。
  3. 前記第２ステップが、
    前記複数のセルのワードラインに、前記フローティングゲートにプログラムされる「Ｈ」状態のデータのしきい値電圧と、「Ｌ」状態のデータのしきい値電圧との間の電圧を印加し、前記セルのビットラインプリチャージ電圧を０ボルトとして、所定時間待機するプロセスであることを特徴とする請求項１に記載の不揮発性ＤＲＡＭの駆動方法。
  4. リコールモードを含み、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えたセルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、
    前記リコールモードが、
    各ロー（Ｒｏｗ）のワードライン電圧Ｖwlが、下記（１）式を満足するように設定する第１ステップと、
    前記複数のセルに、「Ｈ」状態のデータを書き込む第２ステップと、
    前記ワードラインに、「Ｈ」状態のデータの電圧より高い電圧Ｖppを印加することにより、前記複数のセルをリフレッシュする第３ステップとを含み、
    さらに、前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させるステップを含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
    Ｖwl＝Ｖbl＋（Ｖth,h＋Ｖth,l）／２ （１）
    ここで、
    Ｖbl：ＤＲＡＭモード動作時のビットラインプリチャージ電圧
    Ｖth,h：プログラムモードにおいて、キャパシタのデータが「Ｌ」状態であるセルの目標プログラムしきい値電圧
    Ｖth,l：プログラムモードにおいて、キャパシタのデータが「Ｈ」状態であるセルの目標プログラムしきい値電圧
  5. 前記第１ステップが、
    前記各ローのワードライン電圧と前記ビットラインプリチャージ電圧とが、前記（１）式を満足している間、残りのワードラインに所定のマイナス電圧を印加することを特徴とする請求項４に記載の不揮発性ＤＲＡＭの駆動方法。
  6. 前記所定のマイナス電圧が、前記目標プログラムしきい値電圧のうち、前記セルキャパシタとビットラインとの間に漏れが発生しない電圧であることを特徴とする請求項５に記載の不揮発性ＤＲＡＭの駆動方法。
  7. セルしきい値電圧正常化モードを含み、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えたセルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、
    前記セルしきい値電圧正常化モードが、
    前記複数のセルが、ＤＲＡＭとして動作するのに必要なしきい値電圧より高いしきい値電圧になるようにする第１ステップと、
    前記セルのキャパシタを充電させる第２ステップと、
    前記セルのしきい値電圧をチェックする第３ステップと、
    前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させる第４ステップと、
    前記セルをリフレッシュさせる第５ステップと
    を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
  8. 前記第１ステップが、
    前記セルのワードライン電圧として約５ボルト、前記セルのビットラインプリチャージ電圧及びボディー電圧として約−３ボルトを印加するプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  9. 前記第２ステップが、
    前記セルのワードラインに、電源電圧と、電子注入によって上昇されたしきい値電圧の最大値とをプラスした電圧より高いか、又は同じ電圧を印加し、前記セルに「Ｈ」状態のデータを書き込むプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  10. 前記第３ステップが、
    前記セルの実際のしきい値電圧が目標しきい値電圧より低い場合には、前記セルの伝達トランジスタがターンオンされ、実際のしきい値電圧が目標しきい値電圧より高い場合には、前記セルのトランジスタがターンオンされないようにするプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  11. 前記第３ステップが、
    前記セルのワードライン電圧を目標しきい値電圧とし、前記セルのビットラインプリチャージ電圧を０ボルトとするプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  12. 前記第３ステップが、
    前記セルのワードライン電圧を０ボルトとし、前記セルのビットラインプリチャージ電圧をマイナスの目標しきい値電圧とするプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  13. 前記第４ステップが、
    前記セル内のキャパシタに「Ｈ」状態のデータを格納する場合に限って、前記セル内のフローティングゲート内に格納されている電子が放出されるようにするプロセスであることを特徴とする請求項９に記載の不揮発性ＤＲＡＭの駆動方法。
  14. 前記第４ステップが、
    前記複数のセルのワードライン電圧を約−３ボルトとし、前記セルのキャパシタのプレート電圧を０ボルトから約２．５ボルトとするプロセスであることを特徴とする請求項１３に記載の不揮発性ＤＲＡＭの駆動方法。
  15. 前記複数のセルすべてのセルキャパシタに、「Ｌ」状態のデータが格納されるまで、前記第３ステップ〜第５ステップを繰り返すことを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  16. 前記第１ステップの前に、前記複数のセルに格納されているデータをバックアップする第６ステップを、さらに含むことを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  17. 前記第６ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴とする請求項１６に記載の不揮発性ＤＲＡＭの駆動方法。
  18. 前記第５ステップの後、前記複数のセルに、バックアップされているデータを再度格納する第７ステップを、さらに含むことを特徴とする請求項１６に記載の不揮発性ＤＲＡＭの駆動方法。
  19. 前記第７ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴とする請求項１８に記載の不揮発性ＤＲＡＭの駆動方法。
  20. 前記複数のセルが、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。
  21. 前記第１ステップと前記第２ステップとの間に、前記ナイトライド(nitride)層のうち、ソース側に近接した位置に含まれる電子を放出させる第６ステップを、さらに含むことを特徴とする請求項２０に記載の不揮発性ＤＲＡＭの駆動方法。
  22. 前記セルのワードライン電圧を約−３ボルトとし、前記セルのビットラインプリチャージ電圧を約＋５ボルトとする第６ステップを、さらに含むことを特徴とする請求項２０に記載の不揮発性ＤＲＡＭの駆動方法。
  23. プログラムモード含み、複数のセルで構成され、しきい値電圧が可変であり、不揮発性データを記憶するフローティングゲートを備えた前記セルのトランジスタとセルキャパシタとが直列に接続された不揮発性ＤＲＡＭの駆動方法であって、
    前記プログラムモードが、
    前記複数のセルをリフレッシュする第１ステップと、
    前記複数のセルのうち、前記セルキャパシタのデータが「Ｈ」状態であるセルのしきい値電圧が、目標プログラムしきい値電圧に到達したか否かをチェックする第２ステップと、
    前記複数のセルの前記セルキャパシタに格納されている情報の論理状態に応じて、前記フローティングゲート内の電子を選択的に放出させる際に、前記セルのしきい値電圧が目標しきい値電圧より高い場合、ワードラインの電圧をマイナスの電圧とし、前記セルキャパシタのプレート電圧を変化させた電圧により、前記セルのしきい値電圧を降下させる第３ステップと
    を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
  24. 前記複数のセル全ての前記セルキャパシタのデータが「Ｌ」状態となるまで、前記第１ステップ〜前記第３ステップを繰り返すことを特徴とする請求項２３に記載の不揮発性ＤＲＡＭの駆動方法。
  25. 前記第２ステップが、
    前記複数のセル全てのセルのワードライン電圧（Ｖwl）を目標プログラムしきい値電圧（０ボルト）とし、ビットラインプリチャージ電圧（Ｖbl）を０ボルトとして、所定時間維持するプロセスであることを特徴とする請求項２４に記載の不揮発性ＤＲＡＭの駆動方法。
  26. 前記第３ステップが、
    前記複数の不揮発性ＤＲＡＭセルのうち、前記セルキャパシタのデータが「Ｈ」状態であるセルの前記フローティングゲート内の電子を前記セルキャパシタ側に放出させるプロセスであることを特徴とする請求項２４に記載の不揮発性ＤＲＡＭの駆動方法。
  27. 前記第３ステップが、
    前記複数のセル全てのセルのワードライン電圧を約−３ボルトに降下させ、セルキャパシタのプレート電圧を約２．５ボルトに上昇させるプロセスであることを特徴とする請求項２４に記載の不揮発性ＤＲＡＭの駆動方法。
  28. 前記各セルが、フローティングゲート型セルであることを特徴とする請求項１〜１９、請求項２３〜２７のいずれかの項に記載の不揮発性ＤＲＡＭの駆動方法。
  29. 前記各セルが、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴とする請求項１〜１９及び請求項２３〜２７のうちのいずれかの項に記載の不揮発性ＤＲＡＭの駆動方法。
  30. 前記各セルが、ＭＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴とする請求項１〜１９及び請求項２３〜２７のうちのいずれかの項に記載の不揮発性ＤＲＡＭ駆動方法。
JP2009155007A 2003-08-22 2009-06-30 不揮発性ダイナミックランダムアクセスメモリの駆動方法 Expired - Fee Related JP5102812B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR2003-058300 2003-08-22
KR20030058300 2003-08-22
KR1020030064354A KR100543938B1 (ko) 2003-08-22 2003-09-17 불휘발성 다이나믹 랜덤 액세스 메모리 구동 회로 및 방법
KR2003-064354 2003-09-17

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004103570A Division JP4589647B2 (ja) 2003-08-22 2004-03-31 不揮発性ダイナミックランダムアクセスメモリの駆動回路

Publications (2)

Publication Number Publication Date
JP2009217932A JP2009217932A (ja) 2009-09-24
JP5102812B2 true JP5102812B2 (ja) 2012-12-19

Family

ID=37229445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009155007A Expired - Fee Related JP5102812B2 (ja) 2003-08-22 2009-06-30 不揮発性ダイナミックランダムアクセスメモリの駆動方法

Country Status (4)

Country Link
JP (1) JP5102812B2 (ja)
KR (1) KR100543938B1 (ja)
CN (1) CN101494084B (ja)
TW (1) TWI296153B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988812B1 (ko) * 2008-04-10 2010-10-20 주식회사 하이닉스반도체 주변 영역에 입체형 커패시터를 구비하는 반도체 메모리장치
CN102201411B (zh) * 2010-03-25 2013-04-03 上海丽恒光微电子科技有限公司 叠栅非易失性快闪存储单元、存储器件及其制造方法
US8441850B2 (en) * 2010-10-08 2013-05-14 Qualcomm Incorporated Magnetic random access memory (MRAM) layout with uniform pattern
KR101987934B1 (ko) * 2012-12-07 2019-06-13 에스케이하이닉스 주식회사 전류 보상기를 포함하는 반도체 장치
KR102002942B1 (ko) * 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331188A (en) * 1992-02-25 1994-07-19 International Business Machines Corporation Non-volatile DRAM cell
DE69525554T2 (de) * 1994-10-19 2002-06-20 Intel Corp Spannungsversorgungen für flash-speicher
JP3299900B2 (ja) * 1996-12-27 2002-07-08 シャープ株式会社 不揮発性メモリ及びその動作方法

Also Published As

Publication number Publication date
CN101494084A (zh) 2009-07-29
KR20050020546A (ko) 2005-03-04
JP2009217932A (ja) 2009-09-24
TWI296153B (en) 2008-04-21
CN101494084B (zh) 2012-10-31
TW200509375A (en) 2005-03-01
KR100543938B1 (ko) 2006-01-23

Similar Documents

Publication Publication Date Title
JP4589647B2 (ja) 不揮発性ダイナミックランダムアクセスメモリの駆動回路
US6859394B2 (en) NAND type non-volatile semiconductor memory device
US5623442A (en) Memory cells and memory devices with a storage capacitor of parasitic capacitance and information storing method using the same
US5267209A (en) EEPROM programming method
US6009011A (en) Non-volatile memory and method for operating the same
US6954377B2 (en) Non-volatile differential dynamic random access memory
US7672170B2 (en) Flash memory device and program method thereof
JP4050048B2 (ja) 高速プログラムおよびプログラム検証への高速切り替え方法
US7859899B1 (en) Non-volatile memory and method of operating the same
US20090190402A1 (en) Integrated SRAM and FLOTOX EEPROM memory device
US6285586B1 (en) Nonvolatile static random access memory
US9214465B2 (en) Structures and operational methods of non-volatile dynamic random access memory devices
US9779814B2 (en) Non-volatile static random access memory devices and methods of operations
JP5102812B2 (ja) 不揮発性ダイナミックランダムアクセスメモリの駆動方法
US7054201B2 (en) Driving circuit for non-volatile DRAM
JP4106028B2 (ja) メモリ装置におけるソフトプログラム検証のための方法および装置
US7099181B2 (en) Non-volatile dynamic random access memory
JP3908432B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2010238361A (ja) 不揮発性ｄｒａｍの駆動回路及びその駆動方法
US20040109356A1 (en) Non-volatile memory architecture and method thereof
JP4001945B2 (ja) 半導体メモリのリフレッシュ方法
JP2007058964A (ja) 不揮発性半導体記憶装置
JP2003091993A (ja) データ記憶装置と、それに用い得る不揮発性半導体メモリ装置
TWI533306B (zh) 非揮發性動態隨機存取記憶體裝置之結構及操作方法
TW202221901A (zh) 基於矽-氧化物-氮化物-氧化物-矽的多階非揮發性記憶體裝置及操作其之方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120515

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120904

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees