JP5099342B2 - Plc用の部品実装基板 - Google Patents
Plc用の部品実装基板 Download PDFInfo
- Publication number
- JP5099342B2 JP5099342B2 JP2007322819A JP2007322819A JP5099342B2 JP 5099342 B2 JP5099342 B2 JP 5099342B2 JP 2007322819 A JP2007322819 A JP 2007322819A JP 2007322819 A JP2007322819 A JP 2007322819A JP 5099342 B2 JP5099342 B2 JP 5099342B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- sram
- mode
- asic
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Programmable Controllers (AREA)
Description
2 システムメモリ
3 マイクロプロセッサ
4 ASIC
5 第1のSRAM
6 第2のSRAM
7 ワークRAM
8 バッファユーザメモリ
9a,9b,9c,9d コネクタ
41 演算実行回路
42 フロントエンド回路
42a ECC回路
42b 第1モードの制御回路
42c 第2モードの制御回路
51 第1のSRAMの上位16bit領域
52 第1のSRAMの下位16bit領域
61 第2のSRAMの先頭12bitの前半6bit領域
62 第2のSRAMの先頭12bitの後半6bit領域
100 部品実装基板
B1 第1のデータバス
B2 第2のデータバス
Claims (5)
- ユーザプログラムを格納するためのユーザメモリと、システムプログラムを格納するためのシステムメモリと、システムメモリに格納されたシステムプログラムを実行することによりIOリフレッシュ機能や周辺サービス機能等のPLCに必要な諸機能を実現するマイクロプロセッサと、ユーザメモリに格納されたユーザプログラムを実行するための演算実行回路が組み込まれたASICとが少なくとも搭載され、
IOメモリとしてのメモリ容量を有する第1のSRAMが装着可能であって、かつ装着された第1のSRAMに対して、選択的にバッテリバックアップ可能とされた第1のメモリ装着部と、
IOメモリとしてのメモリ容量を有する第2のSRAMが装着可能であって、かつ装着された第2のSRAMに対して、選択的にバッテリバックアップ可能とされた第2のメモリ装着部と、が設けられ、さらに
ASICと第1のメモリ装着部との間には第1のデータバスが敷設されており、かつASICと第2のメモリ装着部との間には第2のデータバスが敷設されており、
それにより、前記マイクロプロセッサと前記ASICとが動作することにより、PLCのCPUとしての機能が実現されるPLC用の部品実装基板であって、
前記ASICの内部には、
書き込み指令が与えられたときには、その書き込み指令に係るIOデータに基づいて誤り訂正符号を生成する一方、読み出し指令が与えられたときには、その読み出し指令に係るデータに付された誤り訂正符号に基づいて誤り検出又は誤り訂正を行うように仕組まれたECC回路と、
外部からのモード指定を受けて択一的に動作する第1モードの制御回路と第2モードの制御回路とが組み込まれており、
第1モードの制御回路は、
書き込み指令が与えられたときには、その書き込み指令に係るIOデータを第1のSRAMと第2のSRAMとに並列に書き込む一方、読み出し指令が与えられたときには、その読み出し指令に係るIOデータを第1のSRAMのみから読み出すように仕組まれた演算実行時処理と、第2のSRAMから第1のSRAMへとIOデータを一括コピーする起動時処理とをサポートするように仕組まれており、
第2モードの制御回路は、
書き込み指令が与えられたときには、その書き込み指令に係るIOデータをECC回路へ与えると共に、そのIOデータとECC回路にて生成された誤り訂正符号とを、第1のSRAMと第2のSRAMとから構成される記憶対象領域内に、所定のメモリ割付ルールにしたがって書き込む書き込み時処理と、読み出し指令が与えられたときには、その読み出し指令に係るIOデータと誤り符号とを、所定のメモリ割付ルールにしたがって、第1のSRAMと第2のSRAMとから構成される記憶対象領域から読み出し、これをECC回路へと与える読み出し時処理とをサポートするように仕組まれており、
それにより、ASICに対するモード指定の選択、第1及び第2のメモリ装着部に対して装着されるべきSRAM種別の選択、第1及び第2のメモリ装着部に対するバッテリバックアップ有無の選択、及び第2モード指定時のメモリ割付ルールの取り決めにより、バックアップ機能付きのIOメモリ仕様とECC機能付きのIOメモリ仕様とに対応可能とした、ことを特徴とするPLC用の部品実装基板。 - バックアップ機能付きのIOメモリ仕様に対応するためには、
ASICに対するモード指定を第1モードとし、第1のメモリ装着部には高速SRAM、第2のメモリ装着部には中速SRAMをそれぞれ装着し、かつ第2のメモリ装着部に装着される中速SRAMをバッテリバックアップし、
ECC機能付きのIOメモリ仕様に対応するためには、
ASICのモード指定を第2モードとし、第1のメモリ装着部及び第2のメモリ装着部にはいずれも中速SRAMを装着し、第1のメモリ装着部に装着される中速SRAM及び第2のメモリ装着部に装着される中速SRAMをいずれもバッテリバックアップし、かつ第2モードのメモリ割付ルールが、2ワード分のIOデータを第1のメモリの各1アドレスに格納する一方、2ワード分の誤り訂正符号を第2のメモリの各1ワードに格納するものである、ことを特徴とする請求項1に記載のPLC用の部品実装基板。 - バックアップ機能付きのIOメモリ仕様に対応するためには、
ASICに対するモード指定を第1モードとし、第1のメモリ装着部には高速SRAM、第2のメモリ装着部には中速SRAMをそれぞれ装着し、かつ第2のメモリ装着部に装着される中速SRAMをバッテリバックアップし、
ECC機能付きのIOメモリ仕様に対応するためには、
ASICのモード指定を第2モードとし、第1のメモリ装着部には高速SRAM、第2のメモリ装着部には中速SRAMをそれぞれ装着し、第1のメモリ装着部に装着される高速SRAM及び第2のメモリ装着部に装着される中速SRAMをいずれもバッテリバックアップし、かつ第2モードのメモリ割付ルールが、2ワード分のIOデータを第1のメモリの各1アドレスに格納する一方、2ワード分の誤り訂正符号を第2のメモリの各1ワードに格納するものである、ことを特徴とする請求項1に記載のPLC用の部品実装基板。 - バックアップ機能付きのIOメモリ仕様に対応するためには、
ASICに対するモード指定を第1モードとし、第1のメモリ装着部には高速SRAM、第2のメモリ装着部には中速SRAMをそれぞれ装着し、かつ第2のメモリ装着部に装着される中速SRAMをバッテリバックアップし、
ECC機能付きのIOメモリ仕様に対応するためには、
ASICのモード指定を第2モードとし、第1のメモリ装着部には高速SRAM、第2のメモリ装着部には中速SRAMをそれぞれ装着し、かつ第2のメモリ装着部に装着される中速RAMをバッテリバックアップし、かつ第2モードのメモリ割付ルールが、1ワード分のIOデータ及びその誤り訂正符号の双方を第1のメモリ及び第2のメモリの一連の各アドレスのそれぞれに格納するものである、ことを特徴とする請求項1に記載のPLC用の部品実装基板。 - 請求項1〜4のいずれかに記載の部品実装基板が装着されたPLC。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007322819A JP5099342B2 (ja) | 2007-12-14 | 2007-12-14 | Plc用の部品実装基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007322819A JP5099342B2 (ja) | 2007-12-14 | 2007-12-14 | Plc用の部品実装基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009146168A JP2009146168A (ja) | 2009-07-02 |
JP5099342B2 true JP5099342B2 (ja) | 2012-12-19 |
Family
ID=40916703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007322819A Expired - Fee Related JP5099342B2 (ja) | 2007-12-14 | 2007-12-14 | Plc用の部品実装基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5099342B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AT509181B1 (de) * | 2009-11-04 | 2015-09-15 | Bachmann Gmbh | Multifunktionales ein- und ausgangsmodul für speicherprogrammierbare steuerungen |
JP6717059B2 (ja) | 2016-06-06 | 2020-07-01 | オムロン株式会社 | 制御システム |
JP6812736B2 (ja) | 2016-10-07 | 2021-01-13 | オムロン株式会社 | 演算装置および制御装置 |
CN109061442A (zh) * | 2018-08-13 | 2018-12-21 | 迈普通信技术股份有限公司 | 检测方法、装置及可编程芯片 |
JP6717420B1 (ja) * | 2019-11-14 | 2020-07-01 | 富士電機株式会社 | プログラマブルコントローラ用のベースボード及びプログラマブルコントローラシステム |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63217455A (ja) * | 1987-03-05 | 1988-09-09 | Yokogawa Electric Corp | Ramバツクアツプシステム |
JPH04229302A (ja) * | 1990-12-27 | 1992-08-18 | Omron Corp | 制御処理装置 |
JPH07121444A (ja) * | 1993-10-21 | 1995-05-12 | Fuji Xerox Co Ltd | 補助記憶装置 |
JPH1125005A (ja) * | 1997-07-07 | 1999-01-29 | Fanuc Ltd | メモリ制御方法 |
JP3827068B2 (ja) * | 2001-05-18 | 2006-09-27 | オムロン株式会社 | コントローラ |
JP2006039851A (ja) * | 2004-07-26 | 2006-02-09 | Toshiba Corp | プログラマブルコントローラ |
-
2007
- 2007-12-14 JP JP2007322819A patent/JP5099342B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009146168A (ja) | 2009-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4994112B2 (ja) | 半導体集積回路装置およびメモリ制御方法 | |
JP5265654B2 (ja) | システムにおけるメモリ冗長性の制御 | |
US6785835B2 (en) | Raid memory | |
US20060085671A1 (en) | Error indication in a raid memory system | |
US20040168101A1 (en) | Redundant memory system and memory controller used therefor | |
CN101246443B (zh) | 用于恢复存储器故障的方法和系统 | |
JPH07191915A (ja) | コンピュータ・システム、メモリ・カード、及びその操作方法 | |
CN104798059B (zh) | 在检查点外部处理写入数据的多个计算机系统 | |
JP5099342B2 (ja) | Plc用の部品実装基板 | |
US10319461B2 (en) | Low-overhead mechanism to detect address faults in ECC-protected memories | |
JP2009516277A (ja) | 少なくとも2つのレジスタ付き処理ユニットを有するシステムにおいてエラーを除去する装置および方法 | |
TWI510912B (zh) | 多核電路中之容錯 | |
CN104077375A (zh) | 一种cc-numa系统中节点的错误目录的处理方法和节点 | |
JP2001249911A (ja) | データ転送方法及びデータ処理システム | |
JP4050091B2 (ja) | 半導体メモリ装置 | |
JP2009505189A (ja) | 少なくとも部分的に安全上重大なプロセスの制御または調節用マイクロプロセッサシステム | |
WO2021088368A1 (zh) | 一种存储器的修复方法及装置 | |
JPH1049448A (ja) | 冗長化メモリのエラー訂正機構 | |
US9043655B2 (en) | Apparatus and control method | |
JP2009505188A (ja) | 少なくとも部分的に安全上重大なプロセスの制御または調節用マイクロプロセッサシステム | |
JPWO2012046343A1 (ja) | メモリモジュール冗長化方法、記憶処理装置、及びデータ処理装置 | |
JP5964265B2 (ja) | 半導体集積回路装置 | |
JP2910692B2 (ja) | ランダムアクセスメモリの試験の方法 | |
JP2002006910A (ja) | 更新機能付きプログラマブルコントローラおよびプログラマブルコントローラの機能拡張ユニットの機能更新方法 | |
JP2005234855A (ja) | 情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101006 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120829 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120911 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151005 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5099342 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |