JP5098743B2 - Manufacturing method of electronic parts - Google Patents
Manufacturing method of electronic parts Download PDFInfo
- Publication number
- JP5098743B2 JP5098743B2 JP2008081316A JP2008081316A JP5098743B2 JP 5098743 B2 JP5098743 B2 JP 5098743B2 JP 2008081316 A JP2008081316 A JP 2008081316A JP 2008081316 A JP2008081316 A JP 2008081316A JP 5098743 B2 JP5098743 B2 JP 5098743B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- layer
- electrode
- electronic component
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Description
本発明は、機能層と、この機能層を挟む一対の電極層と、を有する電子部品の製造方法に関する。 The present invention relates to a method for manufacturing an electronic component having a functional layer and a pair of electrode layers sandwiching the functional layer.
この種の電子部品の製造方法として、下記特許文献１には、誘電体層と、この誘電体層を挟む一対の電極層と、を有する薄膜コンデンサの製造方法について記載されている。この薄膜コンデンサの製造方法では、まず、一方の電極層となるＰｔ箔上に誘電体層となる薄膜を形成し、その誘電体層の上に他方の電極層となるＮｉ薄膜を形成し、積層体を形成する。その後、積層体をダイシングにより個々の薄膜コンデンサに切断する。
上記特許文献１において、積層体を個々の薄膜コンデンサに切断する際には、ダイシングブレードにより積層体を積層方向に切断する。このため、切断面には、電極層がダイシングブレードの回転に巻き込まれる形で積層方向に延伸する状態である所謂バリが生じる場合がある。このバリによって薄膜コンデンサの一方の電極層と他方の電極層とが導通する虞があるため、電極層のバリの発生は問題である。 In Patent Document 1, when the laminate is cut into individual thin film capacitors, the laminate is cut in the stacking direction by a dicing blade. For this reason, a so-called burr in which the electrode layer is stretched in the stacking direction in a form of being wound by the rotation of the dicing blade may occur on the cut surface. Since there is a possibility that one electrode layer and the other electrode layer of the thin film capacitor are electrically connected by this burr, generation of burr in the electrode layer is a problem.
本発明は、上記問題点を解消する為になされたものであり、電子部品における電極層にバリが発生することを防止可能な電子部品の製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing an electronic component that can prevent burrs from being generated on an electrode layer in the electronic component.
本発明の電子部品の製造方法は、機能層と、機能層を挟んで対向する第１の電極層及び第２の電極層と、を有する積層体を形成する形成工程と、積層体を複数の電子部品に分割するための分割線に沿った分割パターンのエッチングを第１の電極層に対して行う第１のエッチング工程と、分割パターンのエッチングを第１の電極層に形成された分割パターンと重なるように第２の電極層に対して行う第２のエッチング工程と、を備えることを特徴とする。 The method of manufacturing an electronic component according to the present invention includes a forming step of forming a laminate having a functional layer, and a first electrode layer and a second electrode layer facing each other with the functional layer interposed therebetween, A first etching step of etching a division pattern along a dividing line for dividing the electronic component into the first electrode layer; and a division pattern formed on the first electrode layer by etching the division pattern. And a second etching step performed on the second electrode layer so as to overlap with each other.
本発明の電子部品の製造方法では、第１及び第２のエッチング工程において、第１の電極層と第２の電極層とに対して、積層体を複数の電子部品に分割するための分割線に沿った分割パターンのエッチングを行う。これにより、第１の電極層と第２の電極層とにおける分割線上の部分を除去できるので、バリが発生するのを防止して、第１の電極層と第２の電極層とを個々の電子部品用に分割できる。機能層は膜厚が薄く、容易に分割できるので、第１の電極層と第２の電極層とを個々の電子部品用に分割することにより、積層体を複数の電子部品に容易に分割することができる。従って、電子部品における電極層にバリが発生することを防止して、電子部品を製造することができる。 In the method for manufacturing an electronic component of the present invention, a dividing line for dividing the laminate into a plurality of electronic components with respect to the first electrode layer and the second electrode layer in the first and second etching steps. Etching of the division pattern along Thereby, since the part on the dividing line in the first electrode layer and the second electrode layer can be removed, it is possible to prevent the occurrence of burrs, and to connect the first electrode layer and the second electrode layer individually. Can be divided for electronic components. Since the functional layer is thin and can be easily divided, the laminate is easily divided into a plurality of electronic components by dividing the first electrode layer and the second electrode layer into individual electronic components. be able to. Accordingly, it is possible to manufacture the electronic component while preventing the generation of burrs in the electrode layer of the electronic component.
本発明の電子部品の製造方法は、好ましくは、第１のエッチング工程では、分割パターンのエッチングと共に電子部品毎に形成される第１の電極パターンのエッチングを第１の電極層に対して行う。この場合、電子部品毎に第１の電極層に形成される第１の電極パターンのエッチングと、個々の電子部品に分割するために第１の電極層に行う分割パターンのエッチングとを同時に行うこととなる。従って、製造工程の効率化を図ることができる。 In the electronic component manufacturing method of the present invention, preferably, in the first etching step, the first electrode layer formed for each electronic component is etched on the first electrode layer together with the etching of the divided pattern. In this case, the etching of the first electrode pattern formed on the first electrode layer for each electronic component and the etching of the divided pattern performed on the first electrode layer to divide into individual electronic components are simultaneously performed. It becomes. Therefore, the efficiency of the manufacturing process can be improved.
本発明の電子部品の製造方法は、好ましくは、第２のエッチング工程では、分割パターンのエッチングと共に電子部品毎に形成される第２の電極パターンのエッチングを第２の電極層に対して行う。この場合、電子部品毎に第２の電極層に形成される第２の電極パターンのエッチングと、個々の電子部品に分割するために第２の電極層に行う分割パターンのエッチングとを同時に行うこととなる。従って、製造工程の効率化を図ることができる。 In the method for manufacturing an electronic component according to the present invention, preferably, in the second etching step, the second electrode pattern formed for each electronic component is etched on the second electrode layer together with the etching of the divided pattern. In this case, the etching of the second electrode pattern formed on the second electrode layer for each electronic component and the etching of the divided pattern performed on the second electrode layer in order to divide into individual electronic components are performed simultaneously. It becomes. Therefore, the efficiency of the manufacturing process can be improved.
本発明の電子部品の製造方法は、好ましくは、第２のエッチング工程の前に、分割された第１の電極層に粘着層を粘着して、当該粘着層を介して支持体に積層体を固定する固定工程と、第２のエッチング工程の後に、粘着層の粘着力を低下させて、分割された第１の電極層を粘着層から剥離する剥離工程と、を更に備える。 In the method of manufacturing an electronic component according to the present invention, preferably, before the second etching step, the adhesive layer is adhered to the divided first electrode layer, and the laminate is attached to the support via the adhesive layer. The method further includes a fixing step of fixing, and a peeling step of reducing the adhesive force of the adhesive layer and peeling the divided first electrode layer from the adhesive layer after the second etching step.
この場合、積層体を支持体に固定した状態で、第２の電極層のエッチングを行うこととなる。そして、第２の電極層のエッチングを行った後に、剥離工程において、粘着層の粘着力を低下させるので、分割された第１の電極層が粘着層から剥離する。剥離する際には、複数の電子部品の集合体としての積層体において、個々の電子部品をつないでいる機能層を分割線に沿って容易に割ることができる。従って、電子部品における電極層のバリの発生を防止して、積層体を複数の電子部品に分割することが容易にできる。 In this case, the second electrode layer is etched while the laminate is fixed to the support. Then, after the etching of the second electrode layer, the adhesive force of the adhesive layer is reduced in the peeling step, so that the divided first electrode layer peels from the adhesive layer. When peeling, the functional layer connecting the individual electronic components can be easily divided along the dividing line in the laminate as an assembly of a plurality of electronic components. Accordingly, it is possible to easily prevent the burr of the electrode layer from being generated in the electronic component and to divide the laminate into a plurality of electronic components.
本発明の電子部品の製造方法は、好ましくは、支持体及び粘着層は、光透過性の材料で形成され、第２のエッチング工程では、第１のエッチング工程において第１の電極層にエッチングされた分割パターンを支持体に透かして、第１の電極層に形成された分割パターンと重なるように、第２の電極層に分割パターンのエッチングを行う。 In the method for manufacturing an electronic component according to the present invention, preferably, the support and the adhesive layer are formed of a light-transmitting material, and in the second etching step, the first electrode layer is etched in the first etching step. The divided pattern is etched on the second electrode layer so that the divided pattern overlaps with the divided pattern formed on the first electrode layer through the divided pattern.
この場合、第１の電極層に形成された分割パターンの位置と第２の電極層に施す分割パターンの位置とを精度良く合わせることができる。よって、第１及び第２の電極層において分割線上の部分を確実に除去できるので、積層体を複数の電子部品に確実に分割することができる。 In this case, the position of the division pattern formed on the first electrode layer and the position of the division pattern applied to the second electrode layer can be accurately matched. Therefore, since the part on the dividing line can be reliably removed in the first and second electrode layers, the laminate can be reliably divided into a plurality of electronic components.
本発明の電子部品の製造方法は、好ましくは、粘着層は、熱により粘着力が低下する材料で形成され、剥離工程では、粘着層を加熱して、粘着層の粘着力を低下させる。この場合、加熱によって粘着層の粘着力が低下するため、支持体から第1の電極層を剥離する際、第1の電極層にほとんど力をかけずにすむため、支持体から第１の電極層を容易に剥離すると共に、積層体を複数の電子部品に容易に分割することができる。 In the method for producing an electronic component of the present invention, preferably, the adhesive layer is formed of a material whose adhesive strength is reduced by heat, and in the peeling step, the adhesive layer is heated to reduce the adhesive strength of the adhesive layer. In this case, since the adhesive force of the adhesive layer is reduced by heating, when the first electrode layer is peeled from the support, almost no force is applied to the first electrode layer. The layer can be easily peeled off and the laminate can be easily divided into a plurality of electronic components.
本発明の電子部品の製造方法は、好ましくは、粘着層は、紫外線により粘着力が低下する材料で形成され、剥離工程では、粘着層に紫外線を照射して、粘着層の粘着力を低下させる。この場合、紫外線の照射によって、粘着層の粘着力が低下するため、支持体から第1の電極層を剥離する際、第1の電極層にほとんど力をかけずにすむため、容易に、支持体から第１の電極層を剥離すると共に、容易に積層体を複数の電子部品に分割することができる。 In the method for producing an electronic component of the present invention, preferably, the adhesive layer is formed of a material whose adhesive strength is reduced by ultraviolet rays, and in the peeling step, the adhesive layer is irradiated with ultraviolet rays to reduce the adhesive strength of the adhesive layer. . In this case, since the adhesive force of the adhesive layer is reduced by the irradiation of ultraviolet rays, when peeling off the first electrode layer from the support, almost no force is applied to the first electrode layer. While peeling a 1st electrode layer from a body, a laminated body can be divided | segmented into a some electronic component easily.
本発明の電子部品の製造方法は、好ましくは、機能層の厚みが、１０μｍ未満である。この場合、第１の電極層と第２の電極層とを個々の電子部品用に分割することにより、機能層を容易に分割することができ、その分割した機能層の端面に突起等が形成されることを抑制することができる。この突起は、強度が弱く、後の工程で脱離するので、突起の形成を抑制することにより、後の工程で脱離した機能層の破片を除去する必要がなくなる。 In the electronic component manufacturing method of the present invention, the thickness of the functional layer is preferably less than 10 μm. In this case, the functional layer can be easily divided by dividing the first electrode layer and the second electrode layer for individual electronic components, and protrusions and the like are formed on the end surfaces of the divided functional layers. It can be suppressed. Since these protrusions have low strength and are detached in a later step, it is not necessary to remove the fragments of the functional layer detached in the later step by suppressing the formation of the protrusions.
本発明の電子部品の製造方法は、好ましくは、機能層は、誘電体層であり、電子部品は、薄膜コンデンサである。 In the method for manufacturing an electronic component of the present invention, preferably, the functional layer is a dielectric layer, and the electronic component is a thin film capacitor.
本発明の電子部品の製造方法は、好ましくは、第１の電極層における分割パターンの線幅と、第２の電極層における分割パターンの線幅とのいずれか一方の分割パターンの線幅は、他方の分割パターンの線幅より太い。この場合、第１の電極層に施される分割パターンと第２の電極層に施される分割パターンとをより確実に重ね合わせることができる。よって、積層体を複数の電子部品により確実に分割することができる。 In the electronic component manufacturing method of the present invention, preferably, the line width of any one of the divided pattern line width in the first electrode layer and the divided pattern line width in the second electrode layer is: It is thicker than the line width of the other divided pattern. In this case, the division pattern applied to the first electrode layer and the division pattern applied to the second electrode layer can be more reliably overlapped. Therefore, a laminated body can be reliably divided | segmented by several electronic components.
本発明の電子部品の製造方法によれば、電子部品における電極層にバリが発生することを防止することができる。 According to the method for manufacturing an electronic component of the present invention, it is possible to prevent burrs from being generated in the electrode layer of the electronic component.
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素に同一の符号を付し、重複する説明を省略する。 The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same reference numerals are assigned to the same elements, and duplicate descriptions are omitted.
（第１実施形態）
図１を参照して、第１実施形態に係る電子部品Ｅ１の構成について説明する。図１は、第１実施形態に係る電子部品の平面図及び断面図である。電子部品Ｅ１は、１〜１０ｍｍ角程度、厚さ１０〜１００μｍ程度の薄膜コンデンサである。この電子部品Ｅ１は、誘電体層（機能層）３と、この誘電体層３を挟んで対向する第１の電極層５及び第２の電極層７と、を備える。
(First embodiment)
With reference to FIG. 1, the structure of the electronic component E1 which concerns on 1st Embodiment is demonstrated. FIG. 1 is a plan view and a cross-sectional view of an electronic component according to the first embodiment. The electronic component E1 is a thin film capacitor having a size of about 1 to 10 mm square and a thickness of about 10 to 100 μm. The electronic component E1 includes a dielectric layer (functional layer) 3 and a first electrode layer 5 and a second electrode layer 7 that face each other with the dielectric layer 3 interposed therebetween.
誘電体層３は、誘電体として機能するために、例えば、チタン酸バリウムで形成され、厚みが１μｍ程度である。第１の電極層５及び第２の電極層７は、電極として機能するために、金属箔、蒸着膜、スパッタ膜、めっき膜等で形成されている。本実施形態では、第１の電極層５は、Ｎｉで形成され、第２の電極層７は、Ｃｕで形成されている。厚みは、例えば、第１の電極層５が２５μｍ程度、第２の電極層７が３０μｍ程度である。 In order to function as a dielectric, the dielectric layer 3 is made of, for example, barium titanate and has a thickness of about 1 μm. The first electrode layer 5 and the second electrode layer 7 are formed of a metal foil, a deposited film, a sputtered film, a plated film, or the like in order to function as an electrode. In the present embodiment, the first electrode layer 5 is made of Ni, and the second electrode layer 7 is made of Cu. The thickness is, for example, about 25 μm for the first electrode layer 5 and about 30 μm for the second electrode layer 7.
誘電体層３と、第１の電極層５と、第２の電極層７とは、それぞれ同程度の大きさで、互いに重なり合って積層されているが、第１の電極層５の一辺は、第２の電極層７の一辺より５〜２００μｍ程度大きい。 The dielectric layer 3, the first electrode layer 5, and the second electrode layer 7 have the same size and are stacked on top of each other, but one side of the first electrode layer 5 is It is about 5 to 200 μm larger than one side of the second electrode layer 7.
また、第１及び第２の電極層５，７は、それぞれ用途に応じて第１及び第２の電極パターン６、８が形成されている。第１の電極層５に形成された第１の電極パターン６は、円形パターンで、第１の電極層５の中央部及び４つの角部の上下左右対称な位置に５つ形成されている。この第１の電極パターン６の円形部分は、金属材料が除去され、第１の電極層５から誘電体層３が露出している。 The first and second electrode layers 5 and 7 are formed with first and second electrode patterns 6 and 8, respectively, depending on the application. The first electrode patterns 6 formed on the first electrode layer 5 are circular patterns, and five are formed at symmetrical positions in the vertical and horizontal directions of the central portion and the four corner portions of the first electrode layer 5. In the circular portion of the first electrode pattern 6, the metal material is removed, and the dielectric layer 3 is exposed from the first electrode layer 5.
第２の電極層７に形成された第２の電極パターン８は、円形パターンで、第２の電極層７において上下左右対称に４つ形成されている。すなわち、図１（ａ）の平面図で示されるように、第２の電極層７の面と垂直な方向から見て、第１及び第２の電極パターン６，８は、縦横３列に配列している。この第２の電極パターン８の円形部分は、金属材料が除去され、第２の電極層７から誘電体層３が露出している。 The second electrode pattern 8 formed on the second electrode layer 7 is a circular pattern, and is formed in the second electrode layer 7 symmetrically in the vertical and horizontal directions. That is, as shown in the plan view of FIG. 1A, the first and second electrode patterns 6 and 8 are arranged in three rows in the vertical and horizontal directions when viewed from the direction perpendicular to the surface of the second electrode layer 7. is doing. In the circular portion of the second electrode pattern 8, the metal material is removed, and the dielectric layer 3 is exposed from the second electrode layer 7.
なお、第１の電極パターン６と第２の電極パターン８とは、各層の積層方向に重ならないように配置されている。すなわち、誘電体層３のどの部分も、少なくとも一方の面が、第１の電極層５又は第２の電極層７によって覆われている。誘電体層３は、強度が低く薄いので、形状を保持することが困難であり、誘電体層３の各部分は、少なくとも第１の電極層５又は第２の電極層７によって保持されている。ただし電子部品Ｅ１において積層方向にスルーホールを作製したい場合などはこの限りでなく、第１の電極層５および第２の電極層７そして誘電体層３の全てが除去される。 In addition, the 1st electrode pattern 6 and the 2nd electrode pattern 8 are arrange | positioned so that it may not overlap in the lamination direction of each layer. That is, at least one surface of any part of the dielectric layer 3 is covered with the first electrode layer 5 or the second electrode layer 7. Since the dielectric layer 3 has low strength and is thin, it is difficult to maintain the shape, and each part of the dielectric layer 3 is held by at least the first electrode layer 5 or the second electrode layer 7. . However, this is not the case when it is desired to produce a through hole in the stacking direction in the electronic component E1, and all of the first electrode layer 5, the second electrode layer 7 and the dielectric layer 3 are removed.
引き続いて、本実施形態に係る電子部品Ｅ１の製造方法について説明する。図２は、本実施形態に係る電子部品の製造方法のフロー図である。図２に示すように、電子部品Ｅ１の製造方法は、積層体の形成工程Ｓ１、第１の固定工程Ｓ２、第１のエッチング工程Ｓ３、第１の剥離工程Ｓ４、第２の固定工程Ｓ５、第２のエッチング工程Ｓ６、及び第２の剥離工程Ｓ７を備える。この各工程について、図３〜図５を参照して説明する。 Then, the manufacturing method of the electronic component E1 which concerns on this embodiment is demonstrated. FIG. 2 is a flowchart of the method for manufacturing an electronic component according to this embodiment. As shown in FIG. 2, the manufacturing method of the electronic component E1 includes a laminate forming step S1, a first fixing step S2, a first etching step S3, a first peeling step S4, a second fixing step S5, A second etching step S6 and a second peeling step S7 are provided. Each of these steps will be described with reference to FIGS.
最初に、積層体の形成工程Ｓ１において、図３（ａ）に示すように、積層体１０を形成する。図３（ａ）は、積層体の断面図を示す。この積層体１０は、誘電体層１３と、この誘電体層１３を挟んで対向する第１の電極層１５と第２の電極層１７とを備える。 First, in the laminated body forming step S1, as shown in FIG. 3A, the laminated body 10 is formed. Fig.3 (a) shows sectional drawing of a laminated body. The laminate 10 includes a dielectric layer 13, and a first electrode layer 15 and a second electrode layer 17 that are opposed to each other with the dielectric layer 13 interposed therebetween.
第１の電極層１５は、厚み２５μｍ程度の研磨したＮｉ箔である。この第１の電極層１５上にチタン酸バリウム（BT）溶液を化学溶液法(Chemical Solution Deposition；CSD)により塗布後、９００度程度の温度で焼成して、１μｍ程度の厚みの誘電体層１３を形成する。この誘電体層１３上にスパッタ法でＣｕを堆積し、更に、めっき法にてＣｕを堆積して、３０μm程度の厚みの第２の電極層１７を形成し、積層体１０が完成する。 The first electrode layer 15 is a polished Ni foil having a thickness of about 25 μm. After applying a barium titanate (BT) solution on the first electrode layer 15 by a chemical solution method (CSD), it is baked at a temperature of about 900 ° C., and a dielectric layer 13 having a thickness of about 1 μm. Form. Cu is deposited on the dielectric layer 13 by a sputtering method, and further Cu is deposited by a plating method to form a second electrode layer 17 having a thickness of about 30 μm, whereby the laminate 10 is completed.
次に、第１の固定工程Ｓ２において、図３（ｂ）に示すように、積層体１０をガラス製の支持体２０に粘着シート３０を介して固定する。このように積層体１０を固定するのは、後の工程において、第１の電極層１５のエッチングを行うためである。そこで、最初に、積層体１０と支持体２０とを重ね合わせて、圧力０．４ＭＰａに設定したラミネーター(大成ラミネーター製VAII-700)に通して、シート状の積層体１０の反りを矯正する。 Next, in 1st fixing process S2, as shown in FIG.3 (b), the laminated body 10 is fixed to the glass support body 20 via the adhesive sheet 30. As shown in FIG. The reason why the stacked body 10 is fixed in this manner is to perform etching of the first electrode layer 15 in a later step. Therefore, first, the laminate 10 and the support 20 are superposed and passed through a laminator (VAII-700 manufactured by Taisei Laminator) set to a pressure of 0.4 MPa, and the warpage of the sheet-like laminate 10 is corrected.
粘着シート３０は、ＰＥＴ（Polyethylene Terephthalate）フィルム３１と、このＰＥＴフィルム３１の両面をそれぞれ覆う粘着層３３，３５を有する。２つの粘着層３３，３５のうち、一方の粘着層３３は、熱により粘着力が低下する熱剥離性粘着材料で形成されている。この粘着層３３は、室温では粘着力を発揮し、１５０℃程度の温度で粘着力が実質的に無くなる。他方の粘着層３５は、１５０℃程度の温度において粘着力を保持することができる。 The pressure-sensitive adhesive sheet 30 includes a PET (Polyethylene Terephthalate) film 31 and pressure-sensitive adhesive layers 33 and 35 that cover both surfaces of the PET film 31, respectively. Of the two adhesive layers 33 and 35, one adhesive layer 33 is formed of a heat-peelable adhesive material whose adhesive force is reduced by heat. The adhesive layer 33 exhibits adhesive strength at room temperature and substantially disappears at a temperature of about 150 ° C. The other adhesive layer 35 can maintain the adhesive force at a temperature of about 150 ° C.
熱剥離性の粘着層３３と第２の電極層１７とを粘着することにより、粘着シート３０と積層体１０とを貼り合わせる。粘着シート３０を積層体１０に貼り合わせる際にも、ラミネーターを用いて行う。次に、他方側の粘着層３５をラミネーターを用いて支持体２０に貼り付ける。このように、粘着層３３を介して、積層体１０を支持体２０に固定する。 The adhesive sheet 30 and the laminate 10 are bonded together by adhering the heat-peelable adhesive layer 33 and the second electrode layer 17. A laminator is also used when the pressure-sensitive adhesive sheet 30 is bonded to the laminate 10. Next, the adhesive layer 35 on the other side is attached to the support 20 using a laminator. Thus, the laminated body 10 is fixed to the support body 20 through the adhesive layer 33.
次に、第１のエッチング工程Ｓ３において、図４に示すように、第１の電極層１５に対してエッチングを行う。この第１のエッチング工程Ｓ３において、第１の電極パターン６と共に、積層体１０を複数（本実施形態では９つ）の電子部品Ｅ１に分割するための分割線Ｌに沿った分割パターン１６のエッチングを同時に行う。図４は、第１の電極層１５に第１の電極パターン６及び分割パターン１６を形成した状態の積層体の平面図と断面図である。 Next, in the first etching step S3, the first electrode layer 15 is etched as shown in FIG. In this first etching step S3, etching of the divided pattern 16 along the dividing line L for dividing the laminated body 10 into a plurality of (9 in this embodiment) electronic components E1 together with the first electrode pattern 6 is performed. At the same time. 4A and 4B are a plan view and a cross-sectional view of the laminate in a state where the first electrode pattern 6 and the divided pattern 16 are formed on the first electrode layer 15.
分割パターン１６は、図４（ａ）に示すように、縦４本、横４本の分割線Ｌに沿った線状であり、線幅Ｄ１が２５０μｍ程度である。この分割パターン１６によって第１の電極層１５は、９つの第１の電極層５に分割される。円形の第１の電極パターン６は、この９つの第１の電極層５それぞれに５つずつ形成される。図４（ａ）において、薄いグレーで示す領域は、エッチングにより第１の電極層１５の材料が除去され、誘電体層１３が露出した部分を示す。 As shown in FIG. 4A, the division pattern 16 has a line shape along four vertical and four horizontal division lines L, and the line width D1 is about 250 μm. The first electrode layer 15 is divided into nine first electrode layers 5 by the division pattern 16. Five circular first electrode patterns 6 are formed on each of the nine first electrode layers 5. In FIG. 4A, a region indicated by light gray indicates a portion where the material of the first electrode layer 15 is removed by etching and the dielectric layer 13 is exposed.
第１の電極層１５のエッチングは、従来のエッチング技術を用いて行うことができる。例えば、積層体１０をオーブンで７０℃程度に加熱した後、ラミネーターを用いて、ドライフィルム（ニチゴーモートン製ALPHO NIT2025)を第１の電極層１５の表面に圧着し、露光・現像を行いドライフィルムのパターニングを行う。この後、塩化第二鉄溶液を用いて、Ｎｉのパターニングを行う。これにより、第１の電極層１５において、分割パターン１６と第１の電極パターン６とが同時に形成される。 The etching of the first electrode layer 15 can be performed using a conventional etching technique. For example, after the laminate 10 is heated to about 70 ° C. in an oven, a dry film (ALPHO NIT2025 manufactured by Nichigo Morton) is pressure-bonded to the surface of the first electrode layer 15 using a laminator, exposed and developed, and then dried. Patterning is performed. Thereafter, Ni is patterned using a ferric chloride solution. Thereby, in the 1st electrode layer 15, the division | segmentation pattern 16 and the 1st electrode pattern 6 are formed simultaneously.
次に、第１の剥離工程Ｓ４において、第１の電極層１５を粘着層３３から剥離する。１５０℃程度に加熱したホットプレート上に支持体２０ごと積層体１０を載置して、粘着層３３を加熱する。加熱により、粘着層３３の粘着力は、ほぼ０まで低下する。この状態で、積層体１０をバキュームピンセットにより粘着シート３０から剥離する。 Next, the 1st electrode layer 15 is peeled from the adhesion layer 33 in 1st peeling process S4. The laminated body 10 is placed together with the support 20 on a hot plate heated to about 150 ° C., and the adhesive layer 33 is heated. By heating, the adhesive strength of the adhesive layer 33 is reduced to almost zero. In this state, the laminated body 10 is peeled from the adhesive sheet 30 by vacuum tweezers.
次に、第２の固定工程Ｓ５において、分割された第１の電極層１５に粘着シート３０の粘着層３３を粘着することにより、積層体１０を新たな支持体２０に新たな粘着シート３０を介して固定する。第１の固定工程Ｓ２と同様な手順で行うが、第２の電極層１７のエッチングを行うために、熱剥離性の粘着層３３と第１の電極層１５とを粘着する。 Next, in the second fixing step S5, the pressure-sensitive adhesive layer 33 of the pressure-sensitive adhesive sheet 30 is adhered to the divided first electrode layer 15, whereby the laminate 10 is attached to the new support 20 and the new pressure-sensitive adhesive sheet 30 is attached. Fix through. Although the same procedure as in the first fixing step S2 is performed, in order to etch the second electrode layer 17, the heat-peelable adhesive layer 33 and the first electrode layer 15 are adhered.
次に、第２のエッチング工程Ｓ６において、図５に示すように、第２の電極層１７に対してエッチングを行う。この第２のエッチング工程Ｓ３において、第２の電極パターン８と共に分割パターン１８のエッチングを行う。図５は、第２の電極層１７に第２の電極パターン８及び分割パターン１８を形成した状態の積層体５０の平面図と断面図である。この分割パターン１８は、第１の電極層１５に形成した分割パターン１６と同じパターンであり、縦４本、横４本の分割線Ｌに沿った線状である。分割パターン１８の線幅Ｄ２は、分割パターン１６の線幅Ｄ１より大きく、３５０μｍ程度である。 Next, in the second etching step S6, the second electrode layer 17 is etched as shown in FIG. In the second etching step S <b> 3, the divided pattern 18 is etched together with the second electrode pattern 8. FIG. 5 is a plan view and a cross-sectional view of the stacked body 50 in a state in which the second electrode pattern 8 and the divided pattern 18 are formed on the second electrode layer 17. The division pattern 18 is the same pattern as the division pattern 16 formed on the first electrode layer 15 and has a linear shape along four vertical and horizontal division lines L. The line width D2 of the divided pattern 18 is larger than the line width D1 of the divided pattern 16, and is about 350 μm.
第２の電極層１７において、分割パターン１８は、第１の電極層１５の分割パターン１６の位置と重なるように形成される。そのために、ドライフィルムのパターニングは、第１の電極層１５の分割パターン１６に分割パターン１８が重なるように形成される。支持体２０と粘着シート３０として、光を透過するものを用いることにより、支持体２０に第１の電極層１５の分割パターン１６を透かせて、支持体２０側から分割パターン１６を読み取り、パターニング用のマスクの位置合わせを行う。分割パターン１６を読み取るためには、分割パターン１６自体を読み取ってもよいし、電極層１５上に形成される位置決めのためのマーカーを読み取ってもよい。 In the second electrode layer 17, the division pattern 18 is formed so as to overlap with the position of the division pattern 16 of the first electrode layer 15. Therefore, the patterning of the dry film is performed so that the divided pattern 18 overlaps the divided pattern 16 of the first electrode layer 15. By using the support 20 and the pressure-sensitive adhesive sheet 30 that transmit light, the divided pattern 16 of the first electrode layer 15 is allowed to pass through the support 20, the divided pattern 16 is read from the support 20 side, and patterning is performed. Align the mask for use. In order to read the divided pattern 16, the divided pattern 16 itself may be read, or a marker for positioning formed on the electrode layer 15 may be read.
これにより、分割パターン１６と分割パターン１８の位置ずれを抑制できると共に、第１の電極パターン６に対する第２の電極パターン８のずれを抑制することができる。この後、塩化第二鉄溶液を用いて、Ｃｕのパターニングを行う。これにより、第２の電極層１７において、分割パターン１８と第２の電極パターン８とが同時に形成される。 Thereby, while being able to suppress the position shift of the division | segmentation pattern 16 and the division | segmentation pattern 18, the shift | offset | difference of the 2nd electrode pattern 8 with respect to the 1st electrode pattern 6 can be suppressed. Thereafter, Cu is patterned using a ferric chloride solution. Thereby, in the 2nd electrode layer 17, the division | segmentation pattern 18 and the 2nd electrode pattern 8 are formed simultaneously.
この状態は、図５（ｂ）で示すように、第１の電極層１５及び第２の電極層１７が個々の電子部品Ｅ１用に分割されている。すなわち、積層体１０において、分割線Ｌ上にあるのは、誘電体層１３のみであり、９つの電子部品Ｅ１を一体の積層体１０としてつなぎとめているのは、誘電体層１３である。 In this state, as shown in FIG. 5B, the first electrode layer 15 and the second electrode layer 17 are divided for each electronic component E1. That is, in the laminated body 10, only the dielectric layer 13 is on the dividing line L, and it is the dielectric layer 13 that holds the nine electronic components E <b> 1 as the integrated laminated body 10.
続いて、第２の剥離工程Ｓ７において、粘着されていた第１の電極層１５を粘着層３３から剥離する。この第１の電極層１５は、第１のエッチング工程Ｓ３において、既に分割された層である。第１の剥離工程Ｓ４と同様に、粘着層３３を加熱して、粘着層３３の粘着力を低下させる。粘着層３３の粘着力がほぼ０になると、分割された個々の第１の電極層１５が粘着層３３から剥離すると共に反り返るので、強度の低い分割線Ｌ上の誘電体層１３が割れて、個々の電子部品Ｅ１に分割される。 Subsequently, in the second peeling step S <b> 7, the adhered first electrode layer 15 is peeled from the pressure-sensitive adhesive layer 33. The first electrode layer 15 is a layer already divided in the first etching step S3. Similar to the first peeling step S <b> 4, the adhesive layer 33 is heated to reduce the adhesive force of the adhesive layer 33. When the adhesive force of the adhesive layer 33 becomes almost zero, the divided first electrode layers 15 are peeled off from the adhesive layer 33 and warped, so that the dielectric layer 13 on the low dividing line L is broken, It is divided into individual electronic components E1.
以上の手順で個片化された電子部品Ｅ１の端面は、図６に示すように、エッチングの形跡が残る。図６は、電子部品Ｅ１の端面を拡大した断面図である。積層体１０における第１の電極層１５では、誘電体層１３に接する面より、この面に対向する表面側の方が、エッチング液にさらされている時間が長いため、面内方向にエッチングが進む。このため、形成された電子部品Ｅ１は、第１の電極層５の誘電体層３に接する面５ａが、この面５ａと対向する表面５ｂより外側に突出している。第１の電極層５の端面５ｃは、表面５ｂ側から面５ａに向かって徐々に外側に突出している。同様な理由から、第２の電極層７の誘電体層３に接する面７ａが、この面７ａと対向する表面７ｂより外側に突出している。第２の電極層７の端面７ｃは、表面７ｂ側から面７ａに向かって徐々に外側に突出している。 As shown in FIG. 6, an etching trace remains on the end surface of the electronic component E <b> 1 separated by the above procedure. FIG. 6 is an enlarged cross-sectional view of the end surface of the electronic component E1. In the first electrode layer 15 in the laminate 10, the surface facing the surface is longer than the surface in contact with the dielectric layer 13, so that the etching is performed in the in-plane direction. move on. For this reason, in the formed electronic component E1, the surface 5a in contact with the dielectric layer 3 of the first electrode layer 5 protrudes outward from the surface 5b facing the surface 5a. The end surface 5c of the first electrode layer 5 gradually protrudes outward from the surface 5b side toward the surface 5a. For the same reason, the surface 7a in contact with the dielectric layer 3 of the second electrode layer 7 protrudes outward from the surface 7b facing the surface 7a. The end surface 7c of the second electrode layer 7 gradually protrudes outward from the surface 7b side toward the surface 7a.
以上説明したように、本実施形態に係る電子部品の製造方法では、第１のエッチング工程Ｓ３において、積層体１０を複数の電子部品Ｅ１に分割するための分割線Ｌに沿った分割パターン１６のエッチングを第１の電極層１５に行い、第２のエッチング工程Ｓ６において、分割パターン１６と同じパターン（分割パターン１８）を第１の電極層１５に形成された分割パターン１６と重ねて第２の電極層１７に形成する。よって、第１及び第２の電極層１５，１７において、分割線Ｌ上の部分を除去することができる。これにより、バリが発生するのを防止して、第１の電極層１５と第２の電極層１７とを個々の電子部品Ｅ１用に分割できる。従って、電子部品Ｅ１の第１及び第２の電極層５，７におけるバリの発生を防止して、電子部品Ｅ１を製造することができる。すなわち、ダイシングを行うことなく、積層体１０を個々の電子部品Ｅ１に個片化することができる。 As described above, in the electronic component manufacturing method according to the present embodiment, the division pattern 16 along the division line L for dividing the multilayer body 10 into the plurality of electronic components E1 in the first etching step S3. Etching is performed on the first electrode layer 15, and in the second etching step S <b> 6, the same pattern (divided pattern 18) as the divided pattern 16 is overlapped with the divided pattern 16 formed on the first electrode layer 15. It is formed on the electrode layer 17. Therefore, portions on the dividing line L can be removed from the first and second electrode layers 15 and 17. Thereby, generation | occurrence | production of a burr | flash is prevented and the 1st electrode layer 15 and the 2nd electrode layer 17 can be divided | segmented for each electronic component E1. Accordingly, it is possible to manufacture the electronic component E1 while preventing the occurrence of burrs in the first and second electrode layers 5 and 7 of the electronic component E1. That is, the laminated body 10 can be separated into individual electronic components E1 without dicing.
また、第１のエッチング工程Ｓ３では、電子部品Ｅ１毎に第１の電極層１５に形成される第１の電極パターン６のエッチングと、分割パターン１６のエッチングとを同時に行うことにより、製造工程の効率化を図ることができる。第２のエッチング工程Ｓ６では、電子部品Ｅ１毎に第２の電極層１７に形成される第２の電極パターン８のエッチングと、分割パターン１８のエッチングとを同時に行うことにより、製造工程の効率化を図ることができる。 In the first etching step S3, the etching of the first electrode pattern 6 formed on the first electrode layer 15 for each electronic component E1 and the etching of the divided pattern 16 are performed at the same time. Efficiency can be improved. In the second etching step S6, the efficiency of the manufacturing process is improved by simultaneously performing the etching of the second electrode pattern 8 formed on the second electrode layer 17 and the etching of the divided pattern 18 for each electronic component E1. Can be achieved.
すなわち、第１及び第２の電極層１５，１７のエッチングを行うと共に、分割パターン１６，１８のエッチングを行うことにより、積層体１０を個々の電子部品Ｅ１に分割するために必要なダイシングを用いた切断工程の必要がなくなり、製造工程の効率化を図ることができる。 That is, the first and second electrode layers 15 and 17 are etched, and the division patterns 16 and 18 are etched to use dicing necessary to divide the laminate 10 into individual electronic components E1. This eliminates the need for the cutting process, and can increase the efficiency of the manufacturing process.
また、第２の電極層１７のエッチングを行った後に、第２の剥離工程Ｓ７において、粘着層３３の粘着力を低下させるので、分割された第１の電極層１５が粘着層３３から剥離する。剥離する際には、複数の電子部品Ｅ１の集合体としての積層体１０において、個々の電子部品Ｅ１をつないでいる誘電体層１３が分割線Ｌに沿って割れる。従って、電子部品Ｅ１における第１及び第２の電極層５，７のバリの発生を防止して、積層体１０を複数の電子部品Ｅ１に分割することが容易にできる。 In addition, after the etching of the second electrode layer 17, the adhesive force of the adhesive layer 33 is reduced in the second peeling step S <b> 7, so that the divided first electrode layer 15 peels from the adhesive layer 33. . At the time of peeling, the dielectric layer 13 connecting the individual electronic components E1 is split along the dividing line L in the multilayer body 10 as an aggregate of a plurality of electronic components E1. Therefore, it is possible to easily prevent the first and second electrode layers 5 and 7 from being generated in the electronic component E1 and to divide the laminate 10 into a plurality of electronic components E1.
また、光を透過する支持体２０と粘着シート３０とを用いることにより、第２のエッチング工程Ｓ６では、第１のエッチング工程Ｓ３において第１の電極層１５にエッチングされた分割パターン１６を支持体２０に透かして、第１の電極層１５に形成された分割パターン１６と重なるように、第２の電極層１７に分割パターン１８のエッチングを行う。この場合、第１の電極層１５に形成された分割パターン１６の位置と第２の電極層１７に施す分割パターン１８の位置とを精度良く合わせることができる。よって、第１及び第２の電極層１５，１７において分割線Ｌ上の部分を確実に除去できるので、積層体１０を複数の電子部品Ｅ１に確実に分割することができる。 In addition, by using the support 20 that transmits light and the pressure-sensitive adhesive sheet 30, in the second etching step S6, the divided pattern 16 etched in the first electrode layer 15 in the first etching step S3 is supported. As shown in FIG. 20, the division pattern 18 is etched on the second electrode layer 17 so as to overlap the division pattern 16 formed on the first electrode layer 15. In this case, the position of the divided pattern 16 formed on the first electrode layer 15 and the position of the divided pattern 18 applied to the second electrode layer 17 can be accurately matched. Accordingly, since the portions on the dividing line L in the first and second electrode layers 15 and 17 can be reliably removed, the multilayer body 10 can be reliably divided into a plurality of electronic components E1.
また、粘着層３３は、熱により粘着力が低下する材料で形成されているので、第１及び第２の剥離工程Ｓ４，Ｓ７では、粘着層３３を加熱することにより、粘着層３３の粘着力が低下するため、支持体２０から第１の電極層１５又は第２の電極層１７を剥離する際、第１の電極層１５又は第２の電極層１７にほとんど力をかけずにすむ。従って、容易に、粘着層３３から第１の電極層１５又は第２の電極層１７を剥離することができる。そして、第２の剥離工程Ｓ７では、分割された第１の電極層１５を粘着層３３から剥離することにより、容易に積層体１０を複数の電子部品Ｅ１に分割することができる。 Moreover, since the adhesive layer 33 is formed of a material whose adhesive strength is reduced by heat, the adhesive strength of the adhesive layer 33 is heated by heating the adhesive layer 33 in the first and second peeling steps S4 and S7. Therefore, when the first electrode layer 15 or the second electrode layer 17 is peeled from the support 20, almost no force is applied to the first electrode layer 15 or the second electrode layer 17. Accordingly, the first electrode layer 15 or the second electrode layer 17 can be easily peeled from the adhesive layer 33. And in 2nd peeling process S7, the laminated body 10 can be easily divided | segmented into the some electronic component E1 by peeling the divided | segmented 1st electrode layer 15 from the adhesion layer 33. FIG.
また、第１の電極層１５における分割パターン１６の線幅Ｄ１は、第２の電極層１７における分割パターン１８の線幅Ｄ２より太い。よって、第１の電極層１５に施される分割パターン１６と第２の電極層１７に施される分割パターン１８とをより確実に重ね合わせることができる。従って、積層体１０を複数の電子部品Ｅ１により確実に分割することができる。 Further, the line width D1 of the divided pattern 16 in the first electrode layer 15 is larger than the line width D2 of the divided pattern 18 in the second electrode layer 17. Therefore, the divided pattern 16 applied to the first electrode layer 15 and the divided pattern 18 applied to the second electrode layer 17 can be more reliably overlapped. Therefore, the laminated body 10 can be reliably divided by the plurality of electronic components E1.
上記実施形態に係る電子部品の製造方法を用いて、誘電体層３の厚みが1μm、5μm、10μmと変えた電子部品を製造した。誘電体層３の厚みが10μmの電子部品では、端部において誘電体層が第１及び第２の電極層５，７より外側に突出した箇所が確認された。誘電体層が厚いと容易に破壊・脱離しなくなるためと考えられる。一方、誘電体層３の厚みが1μmおよび5μmの電子部品では、誘電体層３の端部が突出した箇所は確認されなかった。この誘電体層３の突出部分は、後の工程で破壊され個片周囲を汚染する原因となることから、本発明の電子部品の製造方法は、誘電体層３の厚みが１０μｍ未満の電子部品に適用することが好ましい。 Using the method for manufacturing an electronic component according to the above-described embodiment, an electronic component in which the thickness of the dielectric layer 3 was changed to 1 μm, 5 μm, and 10 μm was manufactured. In the electronic component having the thickness of the dielectric layer 3 of 10 μm, it was confirmed that the dielectric layer protruded outside the first and second electrode layers 5 and 7 at the end. This is probably because a thick dielectric layer does not easily break or detach. On the other hand, in the electronic component having the thickness of the dielectric layer 3 of 1 μm and 5 μm, the portion where the end of the dielectric layer 3 protruded was not confirmed. Since the protruding portion of the dielectric layer 3 is destroyed in a later step and causes the surroundings of the individual pieces to be contaminated, the electronic component manufacturing method of the present invention is an electronic component having a thickness of the dielectric layer 3 less than 10 μm It is preferable to apply to.
（第１実施形態に係る比較例）
上記本実施形態に係る電子部品の製造方法の比較例として、第１及び第２のエッチング工程Ｓ３，Ｓ６において分割パターン１６，１８のエッチングを行わず、ダイシングにより積層体１０を個々の電子部品に個片化した。この比較例の方法により製造した電子部品は、第１の電極層（Ｎｉ電極層）のバリが積層方向の誘電体側に約３０μｍにわたって発生した。また、この比較例の方法により製造した電子部品は、第１の電極層と第２の電極層とが短絡し、約７０％でショートが発生した。これに対して、上記本実施形態に係る電子部品の製造方法により製造した電子部品の第１及び第２の電極層にバリは無く、ショートも発生しなかった。
(Comparative example according to the first embodiment)
As a comparative example of the manufacturing method of the electronic component according to the present embodiment, the divided patterns 16 and 18 are not etched in the first and second etching steps S3 and S6, and the laminate 10 is made into individual electronic components by dicing. Separated into pieces. In the electronic component manufactured by the method of this comparative example, burrs of the first electrode layer (Ni electrode layer) were generated over about 30 μm on the dielectric side in the stacking direction. Further, in the electronic component manufactured by the method of this comparative example, the first electrode layer and the second electrode layer were short-circuited, and a short circuit occurred at about 70%. In contrast, the first and second electrode layers of the electronic component manufactured by the electronic component manufacturing method according to the present embodiment had no burrs and no short circuit occurred.
（第２実施形態）
図７を参照して、第２実施形態に係る電子部品Ｅ２の構成について説明する。図７は、第２実施形態に係る電子部品の平面図及び断面図である。電子部品Ｅ２は、２００〜１０００μｍ角程度、厚さ１０〜１００μｍ程度の薄膜圧電共振子である。この電子部品Ｅ２は、圧電体層（機能層）４３と、この圧電体層４３を挟んで対向する第１の電極層４５及び第２の電極層４７とを備える。
(Second Embodiment)
With reference to FIG. 7, the structure of the electronic component E2 which concerns on 2nd Embodiment is demonstrated. FIG. 7 is a plan view and a cross-sectional view of an electronic component according to the second embodiment. The electronic component E2 is a thin film piezoelectric resonator having a square of about 200 to 1000 μm and a thickness of about 10 to 100 μm. The electronic component E2 includes a piezoelectric layer (functional layer) 43, and a first electrode layer 45 and a second electrode layer 47 that face each other with the piezoelectric layer 43 interposed therebetween.
圧電体層４３は、圧電体として機能するために、例えば、ZnOで構成された厚み１μｍ程度の層を有している。更に、圧電体層４３は、ZnOで構成された層の両面を覆うSiO２層を有している。このSiO２層は、それぞれ０．１μｍ程度の層である。第１の電極層４５及び第２の電極層４７は、電極として機能するために、金属箔、蒸着膜、スパッタ膜、めっき膜等で形成されている。本実施形態では、第１及び第２の電極層４５，４７は、Ａｌ（アルミニウム）で形成されている。厚みは、例えば、第１の電極層４５が２μｍ程度、第２の電極層４７が２５μｍ程度である。 In order to function as a piezoelectric body, the piezoelectric layer 43 has, for example, a layer made of ZnO and having a thickness of about 1 μm. Furthermore, the piezoelectric layer 43 has a SiO 2 layer covering both surfaces of a layer made of ZnO. Each of the SiO 2 layers is about 0.1 μm. The first electrode layer 45 and the second electrode layer 47 are formed of a metal foil, a deposited film, a sputtered film, a plated film, or the like in order to function as an electrode. In the present embodiment, the first and second electrode layers 45 and 47 are made of Al (aluminum). The thickness is, for example, about 2 μm for the first electrode layer 45 and about 25 μm for the second electrode layer 47.
圧電体層４３、第１の電極層４５、及び第２の電極層４７は、それぞれ同程度の大きさで、互いに重なり合って積層されている。また、第１及び第２の電極層４５，４７は、それぞれ第１及び第２の電極パターン４６，４８が形成されている。 The piezoelectric layer 43, the first electrode layer 45, and the second electrode layer 47 have the same size and are stacked on top of each other. The first and second electrode layers 45 and 47 are formed with first and second electrode patterns 46 and 48, respectively.
第１の電極層４５の電極パターン４６は、矩形状の第１の電極層４５から電極として機能する電極部分４５ａをくり貫いて、電極部分４５ａと外周部分４５ｂとを分割するためのライン状のパターンである。電極部分４５ａは、第１の電極層４５の略中央部に位置する矩形状の部分と、この矩形状の部分から第１の電極層４５の一辺に引き出された引出部分とを有する。第１の電極パターン４６の部分は、アルミニウムが除去され、第１の電極層４５から圧電体層４３が露出している。 The electrode pattern 46 of the first electrode layer 45 has a line shape for cutting through the electrode portion 45a functioning as an electrode from the rectangular first electrode layer 45 and dividing the electrode portion 45a and the outer peripheral portion 45b. It is a pattern. The electrode portion 45 a has a rectangular portion located substantially at the center of the first electrode layer 45, and a lead portion drawn from the rectangular portion to one side of the first electrode layer 45. In the portion of the first electrode pattern 46, aluminum is removed, and the piezoelectric layer 43 is exposed from the first electrode layer 45.
第２の電極層４７の電極パターン４８は、矩形状の第２の電極層４７から電極として機能する電極部分４７ａをくり貫いて、電極部分４７ａと外周部分４７ｂとを分割するためのライン状のパターンである。電極部分４７ａは、第２の電極層４７の略中央部に位置する矩形状の部分と、この矩形状の部分から第２の電極層４７の一辺に引き出された引出部分とを有する。第２の電極パターン４８の部分は、アルミニウムが除去され、第２の電極層４７から圧電体層４３が露出している。 The electrode pattern 48 of the second electrode layer 47 has a line shape for cutting through the electrode portion 47a functioning as an electrode from the rectangular second electrode layer 47 and dividing the electrode portion 47a and the outer peripheral portion 47b. It is a pattern. The electrode portion 47 a has a rectangular portion located substantially at the center of the second electrode layer 47, and a lead portion that is drawn from the rectangular portion to one side of the second electrode layer 47. In the portion of the second electrode pattern 48, aluminum is removed, and the piezoelectric layer 43 is exposed from the second electrode layer 47.
この第２の電極層４７における電極部分４７ａの矩形状の部分及び引出部分は、第１の電極層４５における電極部分４５ａの矩形状の部分及び引出部分にそれぞれ対向している。更に、電極部分４７ａは、電極部分４５ａより小さく、第１及び第２の電極層４５，４７の主面と垂直な方向から見て、電極部分４７ａの輪郭は、電極部分４５ａの輪郭より内側に位置している。 The rectangular portion and the lead portion of the electrode portion 47a in the second electrode layer 47 are opposed to the rectangular portion and the lead portion of the electrode portion 45a in the first electrode layer 45, respectively. Further, the electrode portion 47a is smaller than the electrode portion 45a, and the contour of the electrode portion 47a is inward of the contour of the electrode portion 45a when viewed from the direction perpendicular to the main surfaces of the first and second electrode layers 45 and 47. positioned.
なお、第１の電極パターン４６と第２の電極パターン４８とは、各層の積層方向に重ならないように配置されている。すなわち、圧電体層４３のどの部分も、少なくとも一方の面が、第１の電極層４５又は第２の電極層４７によって覆われている。圧電体層４３は、強度が低く薄いので、単体で形状を保持することは困難であり、圧電体層４３の各部分は、少なくとも第１の電極層４５又は第２の電極層４７によって保持されている。 The first electrode pattern 46 and the second electrode pattern 48 are arranged so as not to overlap each other in the stacking direction. That is, at least one surface of any part of the piezoelectric layer 43 is covered with the first electrode layer 45 or the second electrode layer 47. Since the piezoelectric layer 43 has low strength and is thin, it is difficult to hold the shape alone, and each part of the piezoelectric layer 43 is held by at least the first electrode layer 45 or the second electrode layer 47. ing.
引き続いて、本実施形態に係る電子部品Ｅ２の製造方法について説明する。本実施形態に係る電子部品の製造方法は、上記第１実施形態に係る電子部品の製造方法と同様に、積層体の形成工程Ｓ１、第１の固定工程Ｓ２、第１のエッチング工程Ｓ３、第１の剥離工程Ｓ４、第２の固定工程Ｓ５、第２のエッチング工程Ｓ６、及び第２の剥離工程Ｓ７を備える。この各工程について、図８及び９を参照して説明する。 Then, the manufacturing method of the electronic component E2 which concerns on this embodiment is demonstrated. The manufacturing method of the electronic component according to the present embodiment is similar to the manufacturing method of the electronic component according to the first embodiment, in which the stacked body forming step S1, the first fixing step S2, the first etching step S3, 1 peeling process S4, 2nd fixing process S5, 2nd etching process S6, and 2nd peeling process S7 are provided. Each step will be described with reference to FIGS.
最初に、積層体の形成工程Ｓ１において、積層体５０を形成する。この積層体５０は、圧電体層５３と、この圧電体層５３を挟んで対向する第１の電極層５５と第２の電極層５７とを備える。第２の電極層５７は、厚み２５μｍ程度の研磨したアルミニウム箔である。この第１の電極層５７上にスパッタ法を用いてSiO２を０．１μｍ程度成膜し、その上にZnOを１μｍ程度成膜し、更にその上に、SiO２を０．１μｍ程度成膜して圧電体層５３を形成する。そして、この圧電体層５３の上に、スパッタ法を用いてアルミニウムを２μｍ程度堆積して第１の電極層５５を形成する。これにより、積層体５０が完成する。 First, the stacked body 50 is formed in the stacked body forming step S1. The stacked body 50 includes a piezoelectric layer 53, and a first electrode layer 55 and a second electrode layer 57 that are opposed to each other with the piezoelectric layer 53 interposed therebetween. The second electrode layer 57 is a polished aluminum foil having a thickness of about 25 μm. On this first electrode layer 57, SiO 2 is formed to a thickness of about 0.1 μm by sputtering, ZnO is formed to a thickness of about 1 μm thereon, and SiO 2 is further formed to a thickness of about 0.1 μm thereon. Thus, the piezoelectric layer 53 is formed. Then, a first electrode layer 55 is formed on the piezoelectric layer 53 by depositing about 2 μm of aluminum using a sputtering method. Thereby, the laminated body 50 is completed.
次に、第１の固定工程Ｓ２において、積層体５０を支持体２０に粘着シート３０を介して固定する。上記第１実施形態の第１及び第２の固定工程Ｓ２，Ｓ５と同様な手順で行うが、第１の電極層５５のエッチングを行うために、熱剥離性の粘着層３３と第２の電極層５７とを粘着する。 Next, in the first fixing step S <b> 2, the stacked body 50 is fixed to the support 20 through the adhesive sheet 30. The same procedure as the first and second fixing steps S2 and S5 of the first embodiment is performed, but in order to etch the first electrode layer 55, the heat-peelable adhesive layer 33 and the second electrode Adhere to layer 57.
次に、第１のエッチング工程Ｓ３において、図８に示すように、第１の電極層５５に対してエッチングを行う。この第１のエッチング工程Ｓ３において、第１の電極パターン４６と共に、積層体５０を複数（本実施形態では９つ）の電子部品Ｅ２に分割するための分割線Ｌに沿った分割パターン５６のエッチングを同時に行う。図８は、第１の電極層５５に第１の電極パターン４６及び分割パターン５６を形成した状態の積層体の平面図と断面図である。 Next, in the first etching step S3, the first electrode layer 55 is etched as shown in FIG. In this first etching step S3, along with the first electrode pattern 46, etching of the divided pattern 56 along the dividing line L for dividing the stacked body 50 into a plurality (9 in this embodiment) of electronic components E2 is performed. At the same time. 8A and 8B are a plan view and a cross-sectional view of the laminate in a state where the first electrode pattern 46 and the division pattern 56 are formed on the first electrode layer 55. FIG.
分割パターン５６は、図８（ａ）に示すように、縦４本、横４本の分割線Ｌに沿った線状である。この分割パターン５６によって第１の電極層５５は、９つの第１の電極層４５に分割される。第１の電極パターン４６は、この９つの第１の電極層４５それぞれに形成される。図８（ａ）において、薄いグレーで示す領域は、エッチングにより第１の電極層５５の材料が除去され、圧電体層５３が露出した部分を示す。 As shown in FIG. 8A, the division pattern 56 has a linear shape along four division lines L in the vertical direction and four in the horizontal direction. With the division pattern 56, the first electrode layer 55 is divided into nine first electrode layers 45. The first electrode pattern 46 is formed on each of the nine first electrode layers 45. In FIG. 8A, a region shown in light gray indicates a portion where the material of the first electrode layer 55 is removed by etching and the piezoelectric layer 53 is exposed.
第１の電極層１５のエッチングは、従来のエッチング技術を用いて行うことができる。例えば、ドライフィルムを第１の電極層５５の表面に圧着し、露光・現像を行いドライフィルムのパターニングを行う。この後、市販のアルミニウムエッチング液を用いて、アルミニウムのパターニングを行う。アルミニウムエッチング液は、ＳｉＯ２をエッチングしないため、圧電体層５３のＳｉＯ２層は、エッチングストップ層として機能する。こうして、第１の電極層５５において、分割パターン５６と第１の電極パターン４６とが形成される。 The etching of the first electrode layer 15 can be performed using a conventional etching technique. For example, the dry film is pressure-bonded to the surface of the first electrode layer 55, exposed and developed, and the dry film is patterned. Thereafter, aluminum is patterned using a commercially available aluminum etchant. Aluminum etchant because no SiO 2 is etched, SiO 2 layer of the piezoelectric layer 53 functions as an etching stop layer. In this way, the division pattern 56 and the first electrode pattern 46 are formed in the first electrode layer 55.
次に、第１の剥離工程Ｓ４において、上記第１実施形態と同様な手順で、第１の電極層５５を粘着層３３から剥離する。 Next, in 1st peeling process S4, the 1st electrode layer 55 is peeled from the adhesion layer 33 in the procedure similar to the said 1st Embodiment.
次に、第２の固定工程Ｓ５において、分割された第１の電極層５５に粘着シート３０の粘着層３３を粘着することにより、積層体５０を新たな支持体２０に新たな粘着シート３０を介して固定する。第１の固定工程Ｓ２と同様な手順で行うが、第２の電極層５７のエッチングを行うために、熱剥離性の粘着層３３と第１の電極層５５とを粘着する。 Next, in the second fixing step S <b> 5, the adhesive layer 33 of the adhesive sheet 30 is adhered to the divided first electrode layer 55, whereby the laminate 50 is attached to the new support body 20. Fix through. Although the same procedure as in the first fixing step S2 is performed, in order to etch the second electrode layer 57, the heat-peelable adhesive layer 33 and the first electrode layer 55 are adhered.
次に、第２のエッチング工程Ｓ６において、図９に示すように、第２の電極層４７に対してエッチングを行う。この第２のエッチング工程Ｓ６において、第２の電極パターン４８と共に分割パターン５８のエッチングを行う。図９は、第２の電極層４７に第２の電極パターン４８及び分割パターン５８を形成した状態の積層体５０の平面図と断面図である。この分割パターン５８は、第１の電極層５５に形成した分割パターン５６と同じパターンであり、縦４本、横４本の分割線Ｌに沿った線状である。また、分割パターン５８の線幅は、分割パターン５６の線幅と同程度である。 Next, in the second etching step S6, the second electrode layer 47 is etched as shown in FIG. In the second etching step S <b> 6, the divided pattern 58 is etched together with the second electrode pattern 48. FIG. 9 is a plan view and a cross-sectional view of the stacked body 50 in a state where the second electrode pattern 48 and the divided pattern 58 are formed on the second electrode layer 47. The division pattern 58 is the same pattern as the division pattern 56 formed on the first electrode layer 55, and has a linear shape along four vertical and horizontal four division lines L. Further, the line width of the divided pattern 58 is approximately the same as the line width of the divided pattern 56.
第２の電極層５７において、分割パターン５８は、第１の電極層５５の分割パターン５６の位置と重なるように形成される。そのために、上記第１実施形態と同様に、支持体２０と粘着シート３０とは、光を透過するものを用いることにより、支持体２０に第１の電極層５５の分割パターン５６を透かせて、支持体２０側から分割パターン５６を読み取り、パターニング用のマスクの位置合わせを行う。 In the second electrode layer 57, the division pattern 58 is formed so as to overlap with the position of the division pattern 56 of the first electrode layer 55. Therefore, as in the first embodiment, the support 20 and the pressure-sensitive adhesive sheet 30 are made of a material that transmits light, so that the divided pattern 56 of the first electrode layer 55 is allowed to pass through the support 20. Then, the division pattern 56 is read from the support 20 side, and the patterning mask is aligned.
これにより、分割パターン５６と分割パターン５８の位置ずれを抑制できると共に、第１の電極パターン４６に対する第２の電極パターン４８のずれを抑制することができる。この後、アルミニウムエッチング液を用いて、アルミニウム（第２の電極層５７）のパターニングを行う。これにより、第２の電極層５７において、分割パターン５８と第２の電極パターン４８とが形成される。 Thereby, it is possible to suppress the positional deviation between the divided pattern 56 and the divided pattern 58 and to suppress the deviation of the second electrode pattern 48 with respect to the first electrode pattern 46. Thereafter, aluminum (second electrode layer 57) is patterned using an aluminum etching solution. As a result, in the second electrode layer 57, the division pattern 58 and the second electrode pattern 48 are formed.
この状態は、図９（ｂ）で示すように、第１の電極層５５及び第２の電極層５７が個々の電子部品Ｅ２用に分割されている。すなわち、積層体５０において、分割線Ｌ上にあるのは、圧電体層５３のみであり、９つの電子部品Ｅ２を一体の積層体５０としてつなぎとめているのは、圧電体層５３である。 In this state, as shown in FIG. 9B, the first electrode layer 55 and the second electrode layer 57 are divided for each electronic component E2. That is, in the laminated body 50, only the piezoelectric layer 53 is on the dividing line L, and it is the piezoelectric layer 53 that connects the nine electronic components E2 as an integrated laminated body 50.
続いて、第２の剥離工程Ｓ７において、粘着されていた第１の電極層５５を粘着層３３から剥離する。この第１の電極層５５は、第１のエッチング工程Ｓ３において、既に分割された層である。第１の剥離工程Ｓ４と同様に、粘着層３３を加熱して、粘着層３３の粘着力を低下させる。粘着層３３の粘着力がほぼ０になると、分割された個々の第１の電極層５５が粘着層３３から剥離すると共に反り返るので、強度の低い分割線Ｌ上の圧電体層５３が割れて、個々の電子部品Ｅ２に分割される。 Subsequently, in the second peeling step S <b> 7, the adhered first electrode layer 55 is peeled from the adhesive layer 33. The first electrode layer 55 is a layer that has already been divided in the first etching step S3. Similar to the first peeling step S <b> 4, the adhesive layer 33 is heated to reduce the adhesive force of the adhesive layer 33. When the adhesive force of the adhesive layer 33 becomes almost zero, the divided first electrode layers 55 are peeled off from the adhesive layer 33 and warped, so that the piezoelectric layer 53 on the dividing line L having low strength is cracked, Divided into individual electronic components E2.
以上説明したように、本実施形態に係る電子部品の製造方法では、第１のエッチング工程Ｓ３において、積層体５０を複数の電子部品Ｅ２に分割するための分割線Ｌに沿った分割パターン５６のエッチングを第１の電極層５５に行い、第２のエッチング工程Ｓ６において、分割パターン５６と同じパターン（分割パターン５８）を第１の電極層５５に形成された分割パターン５６と重ねて第２の電極層５７に形成する。よって、第１及び第２の電極層５５，５７において、分割線Ｌ上の部分を除去することができる。これにより、バリが発生するのを防止して、第１の電極層５５と第２の電極層５７とを個々の電子部品Ｅ２用に分割できる。従って、第１及び第２の電極層におけるバリの発生を防止して、電子部品を製造することができる。すなわち、ダイシングを行うことなく、積層体５０を個々の電子部品Ｅ１に個片化することができる。 As described above, in the electronic component manufacturing method according to the present embodiment, the division pattern 56 along the division line L for dividing the multilayer body 50 into the plurality of electronic components E2 in the first etching step S3. Etching is performed on the first electrode layer 55, and in the second etching step S <b> 6, the same pattern (divided pattern 58) as the divided pattern 56 is overlapped with the divided pattern 56 formed on the first electrode layer 55. It is formed on the electrode layer 57. Therefore, portions of the first and second electrode layers 55 and 57 on the dividing line L can be removed. Thereby, generation | occurrence | production of a burr | flash is prevented and the 1st electrode layer 55 and the 2nd electrode layer 57 can be divided | segmented for each electronic component E2. Therefore, the generation of burrs in the first and second electrode layers can be prevented, and an electronic component can be manufactured. That is, the laminated body 50 can be separated into individual electronic components E1 without performing dicing.
また、第１のエッチング工程Ｓ３では、電子部品Ｅ２毎に第１の電極層５５に形成される第１の電極パターン４６のエッチングと、分割パターン５６のエッチングとを同時に行うことにより、製造工程の効率化を図ることができる。第２のエッチング工程Ｓ６では、電子部品Ｅ２毎に第２の電極層５７に形成される第２の電極パターン４８のエッチングと、分割パターン５８のエッチングとを同時に行うことにより、製造工程の効率化を図ることができる。 In the first etching step S3, the etching of the first electrode pattern 46 formed on the first electrode layer 55 for each electronic component E2 and the etching of the divided pattern 56 are performed at the same time. Efficiency can be improved. In the second etching step S6, the etching of the second electrode pattern 48 formed on the second electrode layer 57 for each electronic component E2 and the etching of the divided pattern 58 are simultaneously performed, thereby improving the efficiency of the manufacturing process. Can be achieved.
すなわち、第１及び第２の電極層５５，５７のエッチングを行う際に、分割パターン５６，５８のエッチングを行うことにより、積層体５０を個々の電子部品Ｅ２に分割するために必要なダイシングを用いた切断工程の必要がなくなり、製造工程の効率化を図ることができる。 That is, when the first and second electrode layers 55 and 57 are etched, the dicing patterns 56 and 58 are etched to perform dicing necessary for dividing the stacked body 50 into the individual electronic components E2. The cutting process used is not necessary, and the manufacturing process can be made more efficient.
また、第２の電極層５７のエッチングを行った後に、第２の剥離工程Ｓ７において、粘着層３３の粘着力を低下させるので、分割された第１の電極層５５が粘着層３３から剥離する。剥離する際には、複数の電子部品Ｅ２の集合体としての積層体５０において、個々の電子部品Ｅ２をつないでいる誘電体層５３が分割線Ｌに沿って割れる。従って、電子部品Ｅ２における第１及び第２の電極層４５，４７のバリの発生を防止して、積層体１０を複数の電子部品Ｅ２に分割することが容易にできる。 In addition, after the etching of the second electrode layer 57, the adhesive force of the adhesive layer 33 is reduced in the second peeling step S7. Therefore, the divided first electrode layer 55 is peeled from the adhesive layer 33. . At the time of peeling, the dielectric layer 53 connecting the individual electronic components E2 is split along the dividing line L in the stacked body 50 as an aggregate of the plurality of electronic components E2. Accordingly, it is possible to easily prevent the first and second electrode layers 45 and 47 from being generated in the electronic component E2 and to divide the laminate 10 into a plurality of electronic components E2.
また、光を透過する支持体２０と粘着シート３０とを用いることにより、第２のエッチング工程Ｓ６では、第１のエッチング工程Ｓ３において第１の電極層５５にエッチングされた分割パターン５６を支持体２０に透かして、第１の電極層５５に形成された分割パターン５６と重なるように、第２の電極層５７に分割パターン５８のエッチングを行う。この場合、第１の電極層５５に形成された分割パターン５６の位置と第２の電極層５７に施す分割パターン５８の位置とを精度良く合わせることができる。よって、第１及び第２の電極層５５，５７において分割線Ｌ上の部分を確実に除去できるので、積層体５０を複数の電子部品Ｅ２に確実に分割することができる。 In addition, by using the support 20 that transmits light and the pressure-sensitive adhesive sheet 30, in the second etching step S6, the divided pattern 56 etched in the first electrode layer 55 in the first etching step S3 is supported. 20, the division pattern 58 is etched on the second electrode layer 57 so as to overlap the division pattern 56 formed on the first electrode layer 55. In this case, the position of the division pattern 56 formed on the first electrode layer 55 and the position of the division pattern 58 applied to the second electrode layer 57 can be accurately matched. Accordingly, since the portions on the dividing line L in the first and second electrode layers 55 and 57 can be reliably removed, the stacked body 50 can be reliably divided into the plurality of electronic components E2.
また、粘着層３３は、熱により粘着力が低下する材料で形成されているので、第１及び第２の剥離工程Ｓ４，Ｓ７では、粘着層３３を加熱することにより、粘着層３３の粘着力が低下するため、支持体２０から第１の電極層５５又は第２の電極層５７を剥離する際、第１の電極層５５又は第２の電極層５７にほとんど力をかけずにすむ。従って、容易に、粘着層３３から第１の電極層５５又は第２の電極層５７を剥離することができる。そして、第２の剥離工程Ｓ４では、分割された第１の電極層５５を粘着層３３から剥離することにより、容易に積層体５０を複数の電子部品Ｅ２に分割することができる。 Moreover, since the adhesive layer 33 is formed of a material whose adhesive strength is reduced by heat, the adhesive strength of the adhesive layer 33 is heated by heating the adhesive layer 33 in the first and second peeling steps S4 and S7. Therefore, when the first electrode layer 55 or the second electrode layer 57 is peeled from the support 20, almost no force is applied to the first electrode layer 55 or the second electrode layer 57. Therefore, the first electrode layer 55 or the second electrode layer 57 can be easily peeled from the adhesive layer 33. And in 2nd peeling process S4, the laminated body 50 can be easily divided | segmented into the some electronic component E2 by peeling the divided | segmented 1st electrode layer 55 from the adhesion layer 33. FIG.
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、粘着層３３として、熱により粘着力が低下する熱剥離性のものを用いることとしたが、これに限られない。粘着層３３として、紫外線により粘着力が低下する紫外線剥離性のものを用いてもよい。この場合、第１及び第２の剥離工程Ｓ４，Ｓ７の際には、光透過性の支持体２０側から紫外線を粘着層３３に照射することにより、粘着層３３の粘着力を低下させる。この場合も、紫外線の照射によって、粘着層３３の粘着力が低下するため、支持体２０から第1の電極層１５，５５を剥離する際第1の電極層１５，５５にほとんど力をかけずにすむため、容易に、粘着層３３から第１の電極層１５，５５を剥離すると共に、容易に積層体１０，５０を複数の電子部品Ｅ１，Ｅ２に個片化することができる。 The present invention is not limited to the above embodiment, and various modifications can be made. For example, the adhesive layer 33 is made of a heat-peelable material whose adhesive strength is reduced by heat, but is not limited thereto. As the adhesive layer 33, an ultraviolet peelable layer whose adhesive force is reduced by ultraviolet rays may be used. In this case, in the first and second peeling steps S4 and S7, the adhesive force of the adhesive layer 33 is reduced by irradiating the adhesive layer 33 with ultraviolet rays from the light transmissive support 20 side. Also in this case, since the adhesive force of the adhesive layer 33 is reduced by the irradiation of ultraviolet rays, almost no force is applied to the first electrode layers 15 and 55 when the first electrode layers 15 and 55 are peeled off from the support 20. Therefore, the first electrode layers 15 and 55 can be easily peeled from the adhesive layer 33, and the laminates 10 and 50 can be easily separated into a plurality of electronic components E1 and E2.
また、例えば、上記第２の実施形態に係る電子部品Ｅ２の圧電体層５３は、ＺｎＯであるとしたが、圧電体材料であればよく、ＡｌＮ（窒化アルミニウム）又はＰＺＴ（チタン酸ジルコン酸鉛）等であってもよい。 Further, for example, the piezoelectric layer 53 of the electronic component E2 according to the second embodiment is made of ZnO. However, any piezoelectric material may be used, and AlN (aluminum nitride) or PZT (lead zirconate titanate). Or the like.
また、例えば、本発明の電子部品の製造方法を適用可能な電子部品は、上述した薄膜コンデンサ及び膜圧電共振子に限らず、機能層と機能層を挟んで対向する第１の電極層及び第２の電極層とを有する電子部品ならば適用可能であり、バリスタ等にも適用することができる。 Further, for example, the electronic component to which the electronic component manufacturing method of the present invention can be applied is not limited to the thin film capacitor and the film piezoelectric resonator described above, but the first electrode layer and the first electrode layer facing each other with the functional layer interposed therebetween. Any electronic component having two electrode layers can be applied, and can be applied to a varistor or the like.
Ｅ１，Ｅ２…電子部品、６，４６…第１の電極パターン、８，４８…第２の電極パターン、１０，５０…積層体、１３…誘電体層（機能層）、１５，５５…第１の電極層、１６，１８，５６，５８…分割パターン、１７，５７…第２の電極層、２０…支持体、３０…粘着シート、３３…粘着層、Ｌ…分割線。 E1, E2 ... electronic components, 6,46 ... first electrode pattern, 8,48 ... second electrode pattern, 10,50 ... laminated body, 13 ... dielectric layer (functional layer), 15,55 ... first Electrode layer, 16, 18, 56, 58 ... divided pattern, 17, 57 ... second electrode layer, 20 ... support, 30 ... adhesive sheet, 33 ... adhesive layer, L ... dividing line.
Claims (9)
前記積層体を複数の電子部品に分割するための分割線に沿った分割パターンのエッチングを前記第１の電極層に対して行う第１のエッチング工程と、
前記分割パターンのエッチングを前記第１の電極層に形成された分割パターンと重なるように前記第２の電極層に対して行う第２のエッチング工程と、
を備え、
前記第１の電極層における前記分割パターンの線幅と、前記第２の電極層における前記分割パターンの線幅とのいずれか一方の分割パターンの線幅は、他方の分割パターンの線幅より太く、
前記積層体は、前記分割線に沿って前記機能層を割ることによって、複数の電子部品に分割される
ことを特徴とする電子部品の製造方法。 Forming a laminate having a functional layer and a first electrode layer and a second electrode layer facing each other with the functional layer interposed therebetween;
A first etching step of performing etching of a division pattern along a dividing line for dividing the laminate into a plurality of electronic components on the first electrode layer;
A second etching step of performing etching of the divided pattern on the second electrode layer so as to overlap with the divided pattern formed on the first electrode layer;
With
The line width of any one of the divided patterns in the first electrode layer and the line width of the divided patterns in the second electrode layer is larger than the line width of the other divided pattern. The
The method of manufacturing an electronic component, wherein the laminate is divided into a plurality of electronic components by dividing the functional layer along the dividing line .
前記第２のエッチング工程の後に、前記粘着層の粘着力を低下させて、分割された前記第１の電極層を前記粘着層から剥離する剥離工程と、
を更に備えることを特徴とする請求項１に記載の電子部品の製造方法。 Prior to the second etching step, an adhesive layer is adhered to the divided first electrode layer, and a fixing step of fixing the laminate to the support through the adhesive layer;
After the second etching step, reducing the adhesive force of the adhesive layer and peeling the divided first electrode layer from the adhesive layer;
The method of manufacturing an electronic component according to claim 1 , further comprising:
前記第２のエッチング工程では、前記第１のエッチング工程において前記第１の電極層にエッチングされた前記分割パターンを前記支持体に透かして、前記分割パターンのエッチングを前記第１の電極層に形成された分割パターンと重なるように前記第２の電極層に対して行うことを特徴とする請求項２に記載の電子部品の製造方法。 The support and the adhesive layer are formed of a light transmissive material,
In the second etching step, the divided pattern etched in the first electrode layer in the first etching step is penetrated through the support, and the etching of the divided pattern is formed in the first electrode layer. process for the preparation of an electronic component according to claim 2, characterized in that to said second electrode layer so as to overlap with the division pattern.
前記剥離工程では、前記粘着層を加熱して、前記粘着層の粘着力を低下させることを特徴とする請求項２に記載の電子部品の製造方法。 The adhesive layer is formed of a material whose adhesive strength is reduced by heat,
The method of manufacturing an electronic component according to claim 2 , wherein, in the peeling step, the adhesive layer is heated to reduce the adhesive force of the adhesive layer.
前記剥離工程では、前記粘着層に紫外線を照射して、前記粘着層の粘着力を低下させることを特徴とする請求項２に記載の電子部品の製造方法。 The adhesive layer is formed of a material whose adhesive strength is reduced by ultraviolet rays,
The method for manufacturing an electronic component according to claim 2 , wherein, in the peeling step, the adhesive layer is irradiated with ultraviolet rays to reduce the adhesive force of the adhesive layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008081316A JP5098743B2 (en) | 2008-03-26 | 2008-03-26 | Manufacturing method of electronic parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008081316A JP5098743B2 (en) | 2008-03-26 | 2008-03-26 | Manufacturing method of electronic parts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009238920A JP2009238920A (en) | 2009-10-15 |
| JP5098743B2 true JP5098743B2 (en) | 2012-12-12 |
Family
ID=41252539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008081316A Active JP5098743B2 (en) | 2008-03-26 | 2008-03-26 | Manufacturing method of electronic parts |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5098743B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6610159B2 (en) | 2015-10-20 | 2019-11-27 | Ｔｄｋ株式会社 | Thin film capacitor |
| JP2018137311A (en) * | 2017-02-21 | 2018-08-30 | Tdk株式会社 | Thin film capacitor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2208453B (en) * | 1987-08-24 | 1991-11-20 | Marconi Electronic Devices | Capacitors |
| JPH05283281A (en) * | 1992-04-03 | 1993-10-29 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film capacitor |
| JPH10173316A (en) * | 1996-12-12 | 1998-06-26 | Kyocera Corp | Wiring substrate-forming transfer sheet and manufacture of wiring-substrate using the same |
| JP2000091154A (en) * | 1998-09-10 | 2000-03-31 | Sony Corp | Capacitor |
| JP3257542B2 (en) * | 1999-08-02 | 2002-02-18 | 松下電器産業株式会社 | Thin film capacitors |
| JP2002314324A (en) * | 2001-04-13 | 2002-10-25 | Furukawa Electric Co Ltd:The | Small antenna and its manufacturing method |
| JP4056256B2 (en) * | 2002-01-15 | 2008-03-05 | 日東電工株式会社 | Double-side processing method for easily damaged workpieces using heat-peelable adhesive sheet |
| JP3816508B2 (en) * | 2004-11-04 | 2006-08-30 | 三井金属鉱業株式会社 | Capacitor layer forming material and printed wiring board with built-in capacitor layer obtained using the capacitor layer forming material |
| JP2006324616A (en) * | 2005-04-20 | 2006-11-30 | Murata Mfg Co Ltd | Thin-film capacitor and manufacturing method thereof |
| WO2008075504A1 (en) * | 2006-12-19 | 2008-06-26 | Murata Manufacturing Co., Ltd. | Method for manufacturing thin-layer capacitor, thin-layer capacitor, and method for manufacturing wiring board with built-in capacitor |
| JP4844578B2 (en) * | 2008-03-11 | 2011-12-28 | Ｔｄｋ株式会社 | Manufacturing method of electronic parts |
-
2008
- 2008-03-26 JP JP2008081316A patent/JP5098743B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009238920A (en) | 2009-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4636160B2 (en) | Electronic component manufacturing method and parent substrate | |
| KR100842781B1 (en) | Process for producing circuit board | |
| KR100858305B1 (en) | Process for producing circuit board | |
| JP3852308B2 (en) | Multilayer piezoelectric element, manufacturing method thereof, and piezoelectric actuator | |
| JP2016033967A5 (en) | ||
| JP7270680B2 (en) | Temporary support plate and method for manufacturing coreless substrate using same | |
| WO2014075559A1 (en) | Multi-layer thick copper circuit board manufacturing method and dual-side thick copper circuit board manufacturing method | |
| JP4872957B2 (en) | Manufacturing method of electronic parts | |
| JP5098743B2 (en) | Manufacturing method of electronic parts | |
| US8062460B2 (en) | Laminated piezoelectric ceramic element manufacturing method | |
| US20220328252A1 (en) | Method of manufacturing electronic component | |
| WO2018123932A1 (en) | Wiring substrate singulating method and substrate for package | |
| WO2018163859A1 (en) | Multi-layer substrate, electronic apparatus, and method for producing multi-layer substrate | |
| WO2019167266A1 (en) | Method for manufacturing display device | |
| JP5278782B2 (en) | Manufacturing method of aggregate substrate | |
| JPH11333975A (en) | Resin applied conductive foil, laminated sheet using the same and production of them | |
| JP2006324574A (en) | Multilayer printed wiring board and its manufacturing method | |
| JP2003133161A (en) | Method for manufacturing laminated ceramic electronic component | |
| JP2020188190A (en) | Method of manufacturing electronic component | |
| JP4997716B2 (en) | Manufacturing method of electronic device | |
| TWI564762B (en) | Stack film roll and stack film sheet obtained therefrom | |
| JPH0757961A (en) | Manufacture of multilayer ceramic device | |
| WO2020261707A1 (en) | Method for manufacturing ceramic substrate, and ceramic substrate | |
| JP3309646B2 (en) | Manufacturing method of ceramic laminated electronic component | |
| JP2001196258A (en) | Method for manufacturing laminated ceramic electronic component |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091008 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111011 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120828 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120910 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5098743 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |