JP5086359B2 - クロスバーメモリシステム及びクロスバーメモリシステムのクロスバーメモリ接合部に対して書込み及び読出しを行なう方法 - Google Patents

Description

本発明は、ナノスケールエレクトロニクス、及びマイクロスケール／ナノスケール結合エレクトロニクスに関し、詳細には、クロスバーメモリシステムのクロスバーメモリ接合部に対して情報の書込み及び読出しを行なうことができるように構成されたクロスバーメモリシステムに関する。

現在、ナノスケールメモリを含む、ナノスケール電子デバイスを設計し、製造することを目指して、研究開発に多大な努力が注がれている。ナノスケールエレクトロニクスは、著しく縮小された機構サイズ、自己組織化の可能性、及び相対的に低コストで、フォトリソグラフィ以外の方法に基づく他の製造方法の可能性を含む、マイクロスケールで、フォトリソグラフィに基づくエレクトロニクスよりも優れた多くの利点を約束する。しかしながら、ナノスケール電子デバイスの設計及び製造は多くの新たな問題を引き起こし、ナノスケール電子デバイスの大規模な商業生産の前に、及びナノスケール電子デバイスをマイクロスケール及びさらに大きなスケールのシステム、デバイス及び製品に組み込む前に、それらの問題に対処する必要がある。

ナノスケールクロスバーメモリアレイは、比較的近い将来に商品化される可能性がある候補である。ナノスケールクロスバーメモリアレイは、概ね平行なナノワイヤから成る第１の層と、その上に重なる概ね平行なナノワイヤから成る第２の層から構成されることができ、第１の層のナノワイヤの向きは、第２の層のナノワイヤに対して概ね垂直である。第２の層内のナノワイヤが第１の層内のナノワイヤに重なり、「クロスバーメモリ接合部」と呼ばれる各場所（point：交点）に抵抗器が配置される。第１の層のナノワイヤは、第１のマイクロスケール／ナノスケール結合エンコーダ−デマルチプレクサのマイクロスケール出力信号線への選択的な相互接続を通じてアドレス指定され、第２の層のナノワイヤは、第２のマイクロスケール／ナノスケール結合エンコーダ−デマルチプレクサのマイクロスケール出力信号線への選択的な相互接続を通じてアドレス指定される。エンコーダ−デマルチプレクサの選択されたマイクロスケール／ナノスケール結合クロスバー接合部には抵抗器が配置される。マイクロスケールアドレス線を介して、エンコーダにナノワイヤアドレスが入力され、アドレス指定ナノワイヤ選択電圧のパターンに変換され、それらの電圧が、エンコーダによってエンコーダ−デマルチプレクサのマイクロスケール出力信号線に出力される。２つのエンコーダ−デマルチプレクサによって、特定のクロスバーメモリ接合部において交差する２つのナノワイヤを選択する結果として、２つのエンコーダ−デマルチプレクサに２つのナノワイヤアドレスを入力することによって選択されるクロスバーメモリ接合部に、所定の電圧が印加される。

所与のクロスバーメモリ接合部に相対的に大きな電圧を印加して、抵抗器を高コンダクタンス状態又は低コンダクタンス状態に可逆的に構成することができ、印加される電圧の極性に応じて特定のコンダクタンス状態が得られる。しかしながら、クロスバーメモリ接合部を可逆的に構成するために用いられる電圧よりも高い電圧を印加することは、その高い電圧が印加されるクロスバーメモリ接合部を不可逆的に破壊する可能性がある。各クロスバーメモリ接合部は、１ビットメモリ素子としての役割を果たし、２値「０」を低コンダクタンス状態として格納し、２値「１」を高コンダクタンス状態として格納する。

エンコーダ−デマルチプレクサ及びクロスバーメモリは、いずれもクロスバー接合部に構成可能な抵抗器を有するナノスケールクロスバーを用いて実現されるという点で類似しているが、２つのサブシステムにおいて用いられる抵抗器には顕著な違いがある。メモリアレイ内の抵抗器は、メモリ記憶素子として用いられ、それゆえ、電子工学的に再構成可能である。対照的に、エンコーダ−デマルチプレクサ内の抵抗器は、製造時に一度だけ構成され、それ以降、安定している。しかしながら、ナノスケールクロスバーメモリアレイの設計者、製造者及び使用者は、大きな電圧マージンを与え、耐欠陥性を有すると共に、誤り訂正符号に基づく冗長なアドレス指定方式を利用するエンコーダ−デマルチプレクサと共に使用され得る、クロスバーメモリ接合部において電子工学的に再構成可能なクロスバー抵抗器を有するクロスバーメモリアレイが必要とされていることを認識している。さらに、設計者、製造者及び使用者は、クロスバーメモリ接合部に情報を書き込む方法、及びクロスバーメモリ接合部に格納された情報を読み出す方法が必要とされていることを認識している。

本発明の種々の実施形態は、クロスバーメモリシステム、並びにそのようなシステムに情報を書き込む方法及びそのようなシステムに格納されている情報を読み出す方法に関する。本発明の一実施形態では、クロスバーメモリシステムは、第１の層のマイクロスケール信号線と、第２の層のマイクロスケール信号線と、第１の層のナノワイヤのそれぞれが第１の層のマイクロスケール信号線のそれぞれに重なるように構成される、第１の層の１つ又は複数のナノワイヤと、第２の層のナノワイヤのそれぞれが第２の層のマイクロスケール信号線のそれぞれに重なり、且つ第１の層のナノワイヤのそれぞれに重なるように構成される、第２の層の１つ又は複数のナノワイヤとを備える。そのクロスバーメモリシステムは、第１の層のナノワイヤを第１の層のマイクロスケール信号線に選択的に接続し、且つ第２の層のナノワイヤを第２の層のマイクロスケール信号線に選択的に接続するように構成される非線形トンネル抵抗器（nonlinear-tunneling resistors）を含む。また、そのクロスバーメモリシステムは、各クロスバー交差部において第１の層のナノワイヤのそれぞれを第２の層のナノワイヤのそれぞれに接続するように構成される非線形トンネルヒステリシス抵抗器（nonlinear tunneling-hysteretic resistors）も備える。

ナノワイヤクロスバーアレイを示す図である。 ナノワイヤクロスバー内の２つの隣接する層の２つの重なり合うナノワイヤを相互接続するクロスバー接合部を示す図である。 ナノワイヤクロスバー内の２つの隣接する層の２つの重なり合うナノワイヤを相互接続するクロスバー接合部を示す図である。 ２層ナノワイヤクロスバーから再構成可能なナノスケール電気部品のネットワーク（回路網）を構成する１つの実現可能な手法を示す図である。 ２層ナノワイヤクロスバーから再構成可能なナノスケール電気部品のネットワークを構成する１つの実現可能な手法を示す図である。 ２層ナノワイヤクロスバーから再構成可能なナノスケール電気部品のネットワークを構成する１つの実現可能な手法を示す図である。 ２層ナノワイヤクロスバーから再構成可能なナノスケール電気部品のネットワークを構成する１つの実現可能な手法を示す図である。 非線形トンネル抵抗器接合部の動作特性を示す電流対電圧曲線を示すグラフである。 非線形トンネルヒステリシス抵抗器接合部の動作特性と、動作制御電圧下での抵抗状態遷移とを示すグラフである。 各非線形トンネル抵抗器が、同じスケールファクタ及び擬似コンダクタンスを有する、多数の並列の非線形トンネル抵抗器を示す図である。 ２つの非線形トンネル抵抗器から構成される分圧器を示す図である。 ナノスケール／マイクロスケール結合電子メモリデバイスの図である。 ナノスケール／マイクロスケール結合電子メモリデバイス内のナノワイヤクロスバーメモリ素子サブアレイの抽象的な表現を示す図である。 図５に関連して上述されたような、非線形トンネルヒステリシス抵抗器の接合部を特徴とする格子状ナノワイヤクロスバーの一部を示す図である。 マイクロスケール／ナノスケールエンコーダ−デマルチプレクサのマイクロスケール／ナノスケールクロスバー及びエンコーダを示す図である。 定重み誤り制御符号化の符号を示す表である。 ４ビット定重み符号例に関する距離プロファイル及び距離分布を示す図である。 ４ビット定重み符号例に関する距離プロファイル及び距離分布を示す図である。 本発明の第１の実施形態を表す、情報を格納して検索するように構成されるクロスバーメモリシステムの例を示す図である。 図１３に示されるクロスバーメモリシステムに構造的に類似しており、本発明の第２の実施形態を表すクロスバーメモリシステムの構成例を示す図である。 本発明の一実施形態を表すクロスバーメモリシステムの例を示す図である。 本発明の一実施形態を表す、図１５に示されるマイクロスケール／ナノスケールエンコーダ−デマルチプレクサの拡大図である。 本発明の一実施形態を表す、図１６に示されるエンコーダ−デマルチプレクサのナノワイヤの分圧器表現の一例を示す図である。 本発明の一実施形態を表す、図１６に示されるエンコーダ−デマルチプレクサのナノワイヤの分圧器表現の一例を示す図である。 本発明の一実施形態を表す、エンコーダ−デマルチプレクサの多数のマイクロスケール信号線に相互接続されるナノワイヤの一般的な分圧器表現を示す図である。 本発明の一実施形態を表す、エンコーダ−デマルチプレクサの多数のマイクロスケール信号線に相互接続されるナノワイヤの一般的な分圧器表現を示す図である。 本発明の多数の実施形態のうちの１つを表す、トンネル抵抗器接合部を利用するエンコーダ−デマルチプレクサのナノワイヤからの電圧出力を示す図である。 本発明の多数の実施形態のうちの１つを表す、トンネル抵抗器接合部を利用するエンコーダ−デマルチプレクサのナノワイヤからの電圧出力を示す図である。 本発明の多数の実施形態のうちの１つを表す、トンネル抵抗器接合部を利用するエンコーダ−デマルチプレクサのナノワイヤからの電圧出力を示す図である。 本発明の多数の実施形態のうちの１つを表す、トンネル抵抗器接合部を利用するエンコーダ−デマルチプレクサのナノワイヤからの電圧出力を示す図である。 本発明の一実施形態を表す、図１３に示されるクロスバーメモリシステムの選択されたクロスバーメモリ接合部への書込み電圧の印加を示す図である。 本発明の一実施形態を表す、図１５に示されるクロスバーメモリアレイの選択されたクロスバーメモリ接合部へのメモリ状態の書込みを示す図である。 本発明の一実施形態を表す、図１５に示されるクロスバーメモリアレイの各クロスバーメモリ接合部の両端での電圧降下を示す図である。 本発明の一実施形態を表す、図１３に示されるクロスバーメモリシステムの選択されたクロスバーメモリ接合部を通る理想的なコンダクタンス経路を示す図である。 本発明の一実施形態を表す、図１３に示されるクロスバーメモリシステム内のクロスバーメモリ接合部のコンダクタンス状態の変更を示す図である。 本発明の一実施形態を表す、図１３に示されるクロスバーメモリシステム内のクロスバーメモリ接合部のコンダクタンス状態の変更を示す図である。 本発明の一実施形態を表す、図１３に示されるクロスバーメモリシステム内の理想的なコンダクタンス経路に沿って流れる電流を示す図である。

発明の詳細な説明
本発明の種々の実施形態は、クロスバーメモリシステム、並びにクロスバーメモリシステムに対して情報の書込み及び読出しを行なう方法に関する。クロスバーメモリシステムは、クロスバーメモリアレイのクロスバーメモリ接合部に電子工学的に再構成可能な非線形トンネル抵抗器が配置される、クロスバーメモリアレイと、スイッチマルチプレクサと、選択されたマイクロスケール信号線及びナノワイヤ接合部に配置される非線形トンネル抵抗器を含む２つのマイクロスケール／ナノスケール結合デマルチプレクサとを備える。２つのマイクロスケール／ナノスケール結合デマルチプレクサは、誤り訂正符号に基づく冗長なアドレス指定方式を使用するように設計される。本発明の様々な実施形態の説明を理解するのを助けるために、第１のサブセクションにおいて、クロスバーアレイ及びクロスバー接合部の概説が提供される。第２のサブセクションでは、クロスバー接合部に配置される非線形トンネル抵抗器の特性の概説が提供される。第３のサブセクションでは、ナノスケールクロスバーメモリアレイの概説が提供される。第４のサブセクションでは、誤り訂正符号の数学的な説明が提供される。最後に、第５のサブセクションおいて、種々のデバイスの実施形態、並びに種々の書込み及び読出し方法の実施形態が説明される。

クロスバーアレイ及びクロスバー接合部
図１はナノワイヤクロスバーアレイを示す。図１では、概ね平行なナノワイヤ１０２の第１の層の上に、概ね平行なナノワイヤ１０４の第２の層が重ねられている。第２の層１０４は、第１の層１０２のナノワイヤに対して、向きが概ね垂直であるが、層間の向きの角度は変更してもよい。ナノワイヤの２つの層は格子又はクロスバーを形成し、第２の層１０４の各ナノワイヤは第１の層１０２の全てのナノワイヤの上に重なり、２つのナノワイヤ間の最も近い接点を表すナノワイヤ交差部において、第１の層１０２の各ナノワイヤと接触する。図１の個々のナノワイヤは長方形の断面を有するように示されているが、ナノワイヤは、正方形、円形、楕円形、又はさらに複雑な断面を有することもできる。ナノワイヤは、多数の異なる幅又は直径及びアスペクト比又は偏心率を有することもできる。用語「ナノワイヤクロスバー」は、ナノワイヤに加えて、サブマイクロスケールワイヤ、マイクロスケールワイヤ、又はさらに大きな寸法のワイヤから成る１つ又は複数の層を有するクロスバーを指すことがある。

ナノワイヤ層は、機械的なナノインプリント技術によって製作され得る。代案として、ナノワイヤは、化学的に合成されることができ、ラングミュア−ブロジェット工程を含む１つ又は複数の工程ステップにおいて、概ね平行なナノワイヤの層として堆積され得る。ナノワイヤを製作する他の代替的な技術も利用することができる。かくして、図１に示されるような、第１の層及び第２の層を含む２層ナノワイヤクロスバーは、多数の比較的簡単な工程のうちのいずれかによって製造され得る。多数の異なるタイプの導電性ナノワイヤ及び半導電性ナノワイヤは、金属物質及び半導体物質から、これらのタイプの物質の組み合わせから、及び他のタイプの物質から、化学的に合成され得る。ナノワイヤを電気回路に組み込むために、多種多様な方法を通じて、ナノワイヤクロスバーをマイクロスケールのアドレスワイヤリード線又は他の電子リード線に接続することができる。

ナノワイヤ交差部において、抵抗器及び他のよく知られている基本的な電子部品のようなナノスケール電子部品を製作して、２つの重なり合うナノワイヤを相互接続することができる。電子部品によって接続されるナノワイヤ交差部は「クロスバー接合部」と呼ばれる。図２Ａ及び図２Ｂは、ナノワイヤクロスバー内の２つの隣接する層のナノワイヤ２０２及び２０４を相互接続する、クロスバー接合部の２つの異なる図を提供する。クロスバー接合部は、２つのナノワイヤ２０２と２０４との間の物理的な接触を伴うことも、伴わないこともある。図２Ａに示されるように、２つのナノワイヤは、それらの重なり合う点において物理的に接触していないが、ナノワイヤ２０２と２０４との間の隙間は、それらの最も近い重なり点において２つのナノワイヤ間に位置する、抵抗性素子２０６によって表される多数の分子によって橋渡しされる。図２Ｂは、図２Ａに示される抵抗性素子２０６並びに重なり合うナノワイヤ２０２及び２０４の概略図を示す。抵抗性素子２０６は、残りの図面を通じて、クロスバー接合部に位置する抵抗器を表すために用いられる。抵抗性素子２０６は、抵抗器として動作する１つ又は複数の分子を表すことができる。本発明の特定の実施形態では、抵抗性素子２０６は、重なり合うナノワイヤの層間に形成され、図３Ａ〜図３Ｄに関連して後述されるように構成される、「中間層」と呼ばれる別個の層に導入され得る。

クロスバー接合部分子の電子的特性は、クロスバー接合部分子の特定の分子構成又は電子的状態に応じて変化することがある。場合によっては、クロスバー接合部分子の状態の変化は、可逆的でないことがある。別の場合では、クロスバー接合部分子は導電性であるが、それらの分子は、非常に高い電圧を印加することによって、クロスバー接合部に最も近いナノワイヤの部分と共に、不可逆的に損傷を受けることがあり、結果として、２つのナノワイヤ間の導電性が途絶して、それらの間の電気的接続が破壊される可能性がある。さらに他の場合には、クロスバー接合部分子は、１つの状態から別の状態に可逆的に移行することができ、その結果、クロスバー接合部に構成される抵抗性素子は、選択されたクロスバー接合部に差動電圧を印加することによって、再構成される、即ちプログラムされ得る。

種々の異なるタイプの分子が、２つの重なり合うナノワイヤ間に流れる電流のレベルを制御することのような、様々な異なる目的のためにクロスバー接合部に導入され得る。図２Ａに示されるような、クロスバー接合部を橋渡しする分子は、分子が抵抗性の電気的特性、半導体性の電気的特性又は導電性の電気的特性を示す種々の異なる状態を有することができる。クロスバー接合部分子の状態、及びそれらの状態の相対的なエネルギーは、クロスバー接合部を形成する重なり合うナノワイヤに差動電流レベル又は差動電圧を印加することによって制御され得る。例えば、クロスバー接合部のナノワイヤに電圧を印加することによって、クロスバー接合部分子の特定の状態を設定することができる。印加される電圧は、クロスバー接合部分子のレドックス（酸化還元）状態を変更することができ、それによって、クロスバー接合部分子が、還元された状態で導体として、又は酸化された状態で絶縁体として動作する。

クロスバー接合部は、電気的に、光学的に、機械的に、又は他の手段によって構成され得る。図３Ａ〜図３Ｄは、２層ナノワイヤクロスバーから再構成可能なナノスケール電気部品のネットワーク（回路網）を構成する１つの可能な手法を示す。図３Ａ〜図３Ｄに示す例は、ナノワイヤクロスバーを電子回路の有用な部分として構成することができる一般的な過程を示すことを意図している。図３Ａ〜図３Ｄでは、小さな３×３ナノワイヤクロスバーが示されており、全部で９個のクロスバー接合部に円があり、その円がそれぞれ、クロスバー接合部分子の状態を示している。図３Ａ〜図３Ｄにおいて「１」を付された１つの状態では、クロスバー接合部分子は抵抗性を有することができ、図３Ａ〜図３Ｄにおいて「２」を付された第２の状態では、クロスバー接合部分子は異なる特性を有することができ、その特性によって、クロスバー接合部分子は絶縁体として機能する。最初に、図３Ａに示されるように、ナノワイヤクロスバー３００のクロスバー接合部の状態は「２」を付されている。次に、図３Ｂに示されるように、状態「１」を有するようにクロスバー接合部を構成、即ちプログラムするために、クロスバー接合部を形成するナノワイヤに書込み電圧、即ち構成電圧を印加することによって、各クロスバー接合部が一意にアクセスされ得る。例えば、図３Ｂでは、水平ナノワイヤ３０２に第１の書込み電圧Ｖ_ｗ’が印加され、垂直ナノワイヤ３０４に第２の書込み電圧Ｖ_ｗ’’が印加されて、クロスバー接合部３０６の状態が「２」から「１」に変化する。図３Ｂに示されるステップに類似したステップを通じて、個々のクロスバー接合部を構成することができ、結果として、図３Ｃに示されるように、ナノスケール部品ネットワークが完全に構成される。図３Ｃでは、書込み電圧を選択的に印加することによって構成されているナノワイヤクロスバーを通じて、クロスバー接合部３０６、３０８及び３１０の状態が下斜めへの対角線を形成する。図３Ｄに示されるように、そのナノスケール電気部品ネットワークは、集積回路の一部として使用され得る。ナノスケール電気部品格子に入力３１２として入力電圧Ｖ_ｉ’、Ｖ_ｉ’’及びＶ_ｉ’’’を印加することができ、集積回路の一部を表すナノスケール電気部品ネットワークの動作の結果として、出力電圧Ｖ_ｏ’、Ｖ_ｏ’’及びＶ_ｏ’’’３１４がアクセスされ得る。一般に、入力電圧Ｖ_ｉ’、Ｖ_ｉ’’及びＶ_ｉ’’’、並びに出力電圧Ｖ_ｏ’、Ｖ_ｏ’’及びＶ_ｏ’’’は、書込み電圧Ｖ_ｗと比べて、相対的に低い大きさを有する。ナノワイヤのタイプ、半導体ナノワイヤの場合に利用されるドーパントのタイプ、及びナノワイヤクロスバーに利用されるクロスバー接合部分子のタイプに応じて、ナノワイヤクロスバーを、ナノワイヤベースの電気部品ネットワークに構成するために、多くの異なる構成過程を用いることができる。

クロスバー接合部における非線形トンネル抵抗器の特性
非線形トンネル抵抗器として動作するクロスバー接合部分子によって相互接続される２つの重なり合うナノワイヤ間に流れる電流は、電流−電圧式によってモデル化され得る。即ち、
Ｉ＝（１／２）（ｋｅ^ａＶ−ｋｅ^−ａＶ）＝ｋｓｉｎｈ（ａＶ）
ただし、Ｉはクロスバー接合部を流れる電流であり、
Ｖはクロスバー接合部の両端の電圧であり、
ｋはクロスバー接合部の擬似コンダクタンス（quasi-conductance）であり、
ａは電圧スケールファクタである。
擬似コンダクタンスｋ及びスケールファクタａは、クロスバー接合部分子の物理的特性によって決定されるパラメータである。スケールファクタａは、クロスバー接合部の抵抗特性を表し、重なり合うナノワイヤ間の電圧の変化に基づく、クロスバー接合部を流れる電流の変化を特徴付けるために使用され得る。パラメータｋは、線形抵抗器のコンダクタンスｇ＝１／Ｒに類似する。ただし、Ｒは抵抗を表す。上記で与えられた電流−電圧式に従って動作する非線形トンネル抵抗器は、「トンネル抵抗器」とも呼ばれる。

図４は、クロスバー接合部に配置されるトンネル抵抗器の動作特性を表す電流対電圧曲線を示す。ナノワイヤ交差部に配置されるトンネル抵抗器は、「トンネル抵抗器接合部」と呼ばれる。図４及び後続の図５において、横軸４０２は電圧軸を表し、縦軸４０４は電流軸を表す。電圧軸４０２は電圧（Ｖ）単位で増加し、電流軸４０４はマイクロアンペア（μＡ）単位で増加する。曲線４０６は、トンネル抵抗器接合部の電流対電圧関係を表す。曲線４０６は、線形領域４０８、第１の指数関数領域４１０及び第２の指数関数領域４１２として特定される、定性的に異なる挙動領域を示す。線形領域４０８では、トンネル抵抗器接合部は、近似的なコンダクタンスｋａを有する線形抵抗器接合部として動作する。トンネル抵抗器接合部の両端の電圧の大きさが０まで減少すると、トンネル抵抗器接合部の抵抗が概ね一定になり、トンネル抵抗器接合部を流れる電流の大きさが０まで減少する。対照的に、指数関数領域４１０及び４１２では、曲線４０６は、非線形な電流対電圧関係を示す。指数関数領域４１０及び４１２において電圧を印加することは、トンネル抵抗器接合部の抵抗を減少させ、コンダクタンスを指数関数的に増加させ、それにより、トンネル抵抗器接合部に、より多くの電流が流れることが可能になる。図４において、電圧Ｖ_Ｄ ⁻及びＶ_Ｄ ^＋はそれぞれ、曲線４０６によって表されるトンネル抵抗器接合部に印加され得る、最小動作電圧及び最大動作電圧を表す。電圧範囲［Ｖ_Ｄ ⁻，Ｖ_Ｄ ^＋］の外側の電圧を印加することは、トンネル抵抗器接合部分子に不可逆的に損傷を与えることによって、クロスバー接合部を破壊し、それにより重なり合うナノワイヤ間の電気的接続の有用性が破壊されて、トンネル抵抗器接合部が永久的に開いたままになるか、又は永久的に閉じたままになるので、トンネル抵抗器接合部が動作できなくなる。

１つの特に重要なタイプのトンネル抵抗器は、再構成可能な非線形トンネルヒステリシス抵抗器である。現時点で利用可能な技術を用いて、クロスバー接合部に再構成可能な非線形トンネルヒステリシス抵抗器を製作して、「トンネルヒステリシス抵抗器接合部」と呼ばれる、再構成可能なトンネル抵抗器接合部を作成することができる。トンネルヒステリシス抵抗器接合部が２つの双安定の抵抗状態を行きつ戻りつする状態遷移電圧を印加することによって、トンネルヒステリシス抵抗器接合部の抵抗を制御することができる。一方の抵抗状態では、トンネルヒステリシス抵抗器接合部は相対的に低い抵抗を有し、それは、２値「１」によって表される高コンダクタンス状態に対応し、他方の抵抗状態では、クロスバー接合部は相対的に高い抵抗を有し、それは、２値「０」によって表される低コンダクタンス状態に対応する。

図５は、動作制御電圧をかけられているトンネルヒステリシス抵抗器接合部の動作特性及び抵抗状態遷移を示す。曲線５０６は、トンネルヒステリシス抵抗器接合部の低抵抗状態を表し、破線の曲線５０８は、同じトンネルヒステリシス抵抗器接合部の高抵抗状態を表す。曲線５０６によって表される高コンダクタンス状態は一般に、ブール値又はメモリ状態「１」を表し、曲線５０８によって表される低コンダクタンス状態は一般に、ブール値又はメモリ状態「０」を表す。電圧範囲［Ｖ_Ｄ ⁻，Ｖ_Ｄ ^＋］の外側の電圧を印加することにより、トンネルヒステリシス抵抗器接合部が破壊される。電圧Ｖ_ｗ１及びＶ_ｗ０は、書込み「１」及び書込み「０」のしきい値電圧を表す。トンネルヒステリシス抵抗器接合部が低コンダクタンス状態５０８にある場合、書込み「１」電圧範囲［Ｖ_ｗ１，Ｖ_Ｄ ^＋］５２０の電圧を印加することによって、トンネルヒステリシス抵抗器接合部が、方向を指示する矢印５１２によって示されるように、高コンダクタンス状態５０６に遷移する。トンネルヒステリシス抵抗器接合部が高コンダクタンス状態５０６にあるとき、書込み「０」電圧範囲［Ｖ_Ｄ ^−１，Ｖ_ｗ０］５２４の電圧を印加することによって、トンネルヒステリシス抵抗器接合部が、方向を指示する矢印５１０によって示されるように、低コンダクタンス状態５０８に遷移する。

図５において表されるトンネルヒステリシス抵抗器接合部は以下のように動作され得る。最初に低コンダクタンス状態５０８にあるトンネルヒステリシス抵抗器接合部を考える。トンネルヒステリシス抵抗器接合部は、電圧範囲［Ｖ_Ｄ ^−１，Ｖ_ｗ１］５１８の電圧を印加することによって、低コンダクタンス状態の抵抗器として動作され得る。しかしながら、書込み「１」電圧範囲５２０の電圧を印加することにより、トンネルヒステリシス抵抗器接合部は直ちに、低コンダクタンス状態５０８から高コンダクタンス状態５０６に遷移する。結果として、今度は、トンネルヒステリシス抵抗器接合部は、電圧範囲［Ｖ_ｗ０，Ｖ_Ｄ ^＋］５２２の電圧を印加することによって、高コンダクタンス状態の抵抗器として動作され得る。書込み「０」電圧範囲５２４の電圧を印加することによって、トンネルヒステリシス抵抗器接合部は、高コンダクタンス状態５０６から遷移して、低コンダクタンス状態５０８に戻る。トンネルヒステリシス抵抗器接合部のコンダクタンス状態の変化は、接合部の擬似コンダクタンスｋの変化としてモデル化され得る。

トンネル抵抗器は、線形抵抗器と共通の多数の特性を有する。例えば、それぞれ同じコンダクタンスｇを有するη個の並列の線形抵抗器の束に流れる全電流は、各抵抗器に流れる電流の和であり、コンダクタンスηｇを有する単一の線形抵抗器によって表され得る。図６Ａは、各トンネル抵抗器が同じスケールファクタａ_０及び擬似コンダクタンスｋ_０を有する、多数の並列のトンネル抵抗器６００を示す。図６Ａにおいて、各トンネル抵抗器６０２は、電流が電源電圧Ｖ_ＤＤ６０４からグランド６０６まで流れるための経路を与える。電源Ｖ_ＤＤ６０４からグランド６０６まで流れる全電流Ｉ_{Ｔｏｔａｌ}は、η個の経路に均等に分割され、各経路は同じ電流Ｉを伝える。結果として、並列のトンネル抵抗器６００に流れる全電流は、以下の式によって与えられ、
Ｉ_{Ｔｏｔａｌ}＝ηＩ＝（ηｋ_０）ｓｉｎｈ（ａ_０Ｖ）
それは、並列のトンネル抵抗器の数が、スケールファクタａ_０及び擬似コンダクタンスηｋ_０を有する単一の等価なトンネル抵抗器によって表され得ることを示す。

また、トンネル抵抗器を直列に接続して、分圧器を製作するために使用され得る。図６Ｂは、２つのトンネル抵抗器から構成される分圧器を示す。図６Ｂにおいて、上側トンネル抵抗器６１０及び下側トンネル抵抗器６１２は、電源６０４とグランド６０６との間の全電圧を、以下のように分割する。即ち、
Ｖ_Ｔ＝Ｖ_１＋Ｖ_２
ただし、Ｖ_１は上側抵抗器６１０の両端の電圧であり、Ｖ_２は下側抵抗器６１２の両端の電圧である。上側トンネル抵抗器６１０に流れる電流は下側トンネル抵抗器６１２に流れる電流に等しく、以下の式によって表される。即ち、
ｋ_１ｓｉｎｈ（ａＶ_１）＝ｋ_２ｓｉｎｈ（ａＶ_２）
上側トンネル抵抗器６１０及び下側トンネル抵抗器６１２を接続するワイヤに接続されるワイヤ６１４は、全電圧からトンネル抵抗器６１０の両端での電圧を引いた値、Ｖ_Ｔ−Ｖ_１、即ち、トンネル抵抗器６１２の両端での電圧降下に等しい電圧を有する。ワイヤ６１４によって伝えられる電圧は以下の式によって与えられる。

ただし、ワイヤ６１４はいかなる負荷も持っていないものとする。

トンネル抵抗器の非線形特性を用いて、選択されたクロスバー接合部を通って流れる電流を増幅することができる。例えば、直列に接続される２つの同一の線形抵抗器は２倍の抵抗を生成する。結果として、直列に接続される線形抵抗器のそれぞれを流れる電流は、同じ電圧Ｖが、その線形抵抗器の一方だけに印加された場合に流れる電流の半分である。言い換えると、単一の線形抵抗器の代わりに、直列に接続される一対の線形抵抗器を用いることによって、電流が半分だけ減少する。

対照的に、指数関数領域において動作する非線形トンネル抵抗器の場合、単一の非線形トンネル抵抗器の代わりに、直列に接続される一対の同一の非線形トンネル抵抗器を用いる場合、結果は異なる。直列に接続される各非線形トンネル抵抗器が、電圧の半分Ｖ／２を伝える場合、結果として電流は、電圧Ｖ及びトンネル抵抗器のパラメータに依存する係数だけ大幅に減少する。図４に示される電流対電圧曲線４０６によって表される非線形トンネル抵抗器を考える。非線形トンネル抵抗器の両端に電圧Ｖ^＊４１４を印加すると、電流Ｉ^＊４１６が生成される。しかしながら、単一の非線形トンネル抵抗器の代わりに、直列に接続される２つの同じ非線形トンネル抵抗器が用いられ、その結果、非線形トンネル抵抗器のそれぞれが、半分の電圧（０．５Ｖ^＊）４１８を受ける場合、直列の抵抗対に電流Ｉ_ＳＰが流れるが、その電流は非線形トンネル抵抗器の非線形特性に起因しており、電流Ｉ^＊の半分、即ち０．５Ｉ^＊４２２よりも著しく小さい。数値例として、パラメータａ＝３、ｋ＝１０^−８を有する非線形トンネル抵抗器を考える。単一の非線形トンネル抵抗器の両端において最大３Ｖの電圧降下が生じると、４０μＡの電流が生成される。対照的に、単一の非線形トンネル抵抗器の代わりに、直列に接続される２つの同じ非線形トンネル抵抗器を用いる結果として、非線形トンネル抵抗器のそれぞれに１．５Ｖがかかるが、直列の抵抗対に流れる電流は０．４５μＡであり、その電流は概ね２桁だけ小さい。

ナノスケールクロスバーメモリアレイ
このサブセクションでは、マイクロスケール／ナノスケール結合電子メモリデバイスが説明される。図７は、ナノスケール／マイクロスケール結合電子メモリデバイスの図を示す。マイクロスケール／ナノスケール結合電子メモリデバイス７００は、基準電圧信号線７０２を通して、且つ２組のアドレス信号線７０４及び７０６を通して、外部の電子的環境と接続して機能する。マイクロスケール／ナノスケール結合電子メモリデバイス７００内のメモリ素子は、論理的には、２次元アレイを構成するものと見なされることができ、各メモリ素子は一対の座標（ｘ，ｙ）によって指定される。ただし、ｘ座標は、メモリ素子が存在する２次元アレイの列を指定し、ｙ座標は、メモリ素子が存在する２次元アレイの行を指定する。１組のアドレス信号線７０６を用いて、２^ｐ（ただし、ｐは１組のアドレス信号線７０６内のアドレス信号線の数である）の２次元メモリ素子アレイ行のうちの１つを指定することができ、１組のアドレス信号線７０４は、メモリ素子の論理的な２次元アレイ内の２^ｑ（ただし、ｑは１組のアドレス信号線７０４内のアドレス信号線の数である）列のうちの１つを指定する。メモリ素子の２次元アレイの寸法ｐ及びｑは等しい必要はないが、以下の説明では、表記を簡略化するために、両方の寸法はｐに等しいものと仮定される。

外部のアドレス信号線７０４及び７０６の組は、ナノワイヤクロスバーメモリアレイの列及び行、それゆえ特定のナノワイヤクロスバーメモリアレイを選択するために、且つ選択されたナノワイヤクロスバーメモリアレイ内の特定の行又は列を選択するために、電子メモリデバイス７００内で電子的に使用される。例えば、１つの構成では、１組のアドレス信号線７０６の上位３本のアドレス信号線７０８は、ナノワイヤクロスバーメモリアレイの７つの水平行７１０〜７１６のうちの１つを指定することができ、１組のアドレス信号線７０４の上位３本のアドレス信号線７１８は、クロスバーメモリシステムの６つの垂直列７２０〜７２５のうちの１つを指定することができる。１組のアドレス信号線７０６内の下位３本のアドレス信号線７２６は、選択されたクロスバーメモリシステム内のナノスケールメモリ素子の特定の行を指定し、１組のアドレス信号線７０４内の下位３本のアドレス信号線７２８は、選択されたクロスバーメモリシステム内のナノスケールメモリ素子の特定の列を指定する。一般に、さらに多くの数の入力アドレス信号線を用いて、図７に示される数よりも多い数のクロスバーメモリシステムの列及び行がアドレス指定され、各クロスバーメモリシステム内のさらに多い数のナノスケールメモリ素子の行及び列がアドレス指定されることに留意されたい。図７に示される少数の入力アドレス線は、例示の都合から選択されているにすぎない。

クロスバーメモリシステムの各行及び列は、エンコーダ７３０〜７４２を通じてアクセスされる。図７では、エンコーダは、上位の３つの入力アドレス信号線を受信し、それよりも多い数のマイクロスケール信号線を出力する。例えば、エンコーダ７３７は、上位の入力アドレス信号線７２８と直に相互接続される３つのアドレス信号線７４４を受け取り、５つのマイクロスケール信号線７４６を出力する。エンコーダによって出力されるアドレス信号線は、列又は行内の全てのクロスバーメモリシステムの中を通り、エンコーダを介してアクセスされる。例えば、エンコーダ７３７によって出力される５つのマイクロスケール信号線７４６は、クロスバーメモリシステム７５０〜７５６の中を通る。また、各クロスバーメモリシステムは２つの基準電圧信号線にも接続される。例えば、クロスバーメモリシステム７５０は、基準電圧信号線７５８及び７６０を介して、基準電圧に接続される。

入力アドレス信号線は、マイクロスケールアドレス信号線とすることができるか、又はさらに大きな寸法を有することができる。マイクロスケール信号線は一般に、マイクロエレクトロニクス又はサブマイクロエレクトロニクス信号線であり、現時点で利用可能なフォトリソグラフィ技術によって作成され得る。対照的に、クロスバーメモリシステムは、ナノスケールワイヤ、即ちナノワイヤから構成される。ナノワイヤは１００ナノメートル未満の断面径を有し、一方、サブマイクロエレクトロニクス信号線は、１００ナノメートルよりも大きな断面径を有する。従って、各クロスバーメモリシステム内に２つのナノスケール相互接続インターフェースがある。一般に、エンコーダ７３０〜７４２内の回路は、クロスバーメモリシステム内の回路よりもはるかに複雑である。しかしながら、各エンコーダは、クロスバーメモリシステムの行全体又は列全体に対するアクセスを提供するので、任意の１つのメモリクロスバーに割り当てられる必要があるのは、エンコーダの領域の一部だけである。さらに詳細に後述されるように、各エンコーダによって出力される補助アドレス信号線によって、欠陥及び故障耐性ナノスケール相互接続インターフェースが容易にできる。

図８は、ナノスケール／マイクロスケール結合電子メモリデバイス内のクロスバーメモリシステムの概念図を示す。クロスバーメモリシステム８００は、水平方向に延在するナノワイヤから成る同様なサイズの領域８０４と、垂直方向に延在するナノワイヤから成る同様なサイズの領域８０６とを有するナノワイヤクロスバー８０２から構成される。マイクロスケール信号線の垂直列８０８は、水平方向に延在するナノワイヤ８０４の領域を横切り、クロスバー接合部が、マイクロスケール信号線と水平方向に延在する特定のナノワイヤとを相互接続する。本発明の代替的な実施形態では、ナノワイヤクロスバー接合部において、抵抗性オーミック接続、半導体ゲート接続、又は他のタイプの物理的な方法を用いて、ナノワイヤ８０４上の信号を特定することができる。同様に、水平方向の１組のマイクロスケール信号線８１０は、垂直方向に延在するナノワイヤの領域８０６を横切り、水平方向のマイクロスケールアドレス信号線は、クロスバー接合部を介して、垂直方向に延在する選択されたナノワイヤに選択的に相互接続される。１組の垂直な内部マイクロエレクトロニクスアドレス信号線８０８上のＯＮ及びＯＦＦ電圧、又は同じ意味でＨＩＧＨ及びＬＯＷ電圧の一意の各パターンが、水平方向に延在する特定のナノワイヤを一意にアドレス指定し、その選択されたナノワイヤに、水平方向に延在する残りのナノワイヤとは著しく異なる電圧をかける。同様に、１組の水平な内部マイクロエレクトロニクスアドレス信号線８１０上のＯＮ及びＯＦＦ電圧の異なる各パターンが、垂直方向に延在するただ１つのナノワイヤを選択し、その垂直方向に延在する選択されたナノワイヤに、垂直方向に延在する残りのナノワイヤとは著しく異なる電圧をかける。水平方向に延在する選択されたナノワイヤ及び垂直方向に延在する選択されたナノワイヤは、ナノワイヤクロスバー８０２内の単一の重なり合う場所において相互接続され、その重なり合う場所にあるナノワイヤクロスバー接合部は、垂直方向の１組のマイクロスケール信号線８０８及び水平方向の１組のマイクロスケール信号線８１０上に存在するＯＮ及びＯＦＦ電圧のパターンを介して、ナノワイヤクロスバー内の他の全てのナノワイヤクロスバー接合とは異なる差動電圧降下を与えられる。

世界中の研究所において、種々の異なるタイプのナノワイヤクロスバーが設計され、試作されてきた。異なるタイプのナノワイヤクロスバーは、ナノワイヤクロスバー８０２内のナノワイヤクロスバー接合部において異なる化学的及び物理的特性を有する。最初に、良好な電圧マージンを与え、且つナノワイヤクロスバー内の多数の望ましくない信号経路を防ぐダイオードのようなナノワイヤクロスバー接合部を開発することに多大な努力が注がれた。しかしながら、ダイオードのような接合部は、確実に製造するのが難しいことがわかっている。現在、トンネルヒステリシス抵抗器接合部を有するナノワイヤクロスバーを設計し、製造することに大きな努力が向けられている。

図９は、図５に関連して上述されたような、トンネルヒステリシス抵抗器接合部を特徴とする格子状ナノワイヤクロスバー９００の一部を示す。ナノワイヤクロスバー９００は、クロスバーメモリシステムのクロスバーメモリアレイの一部とすることができる。図９に示されるように、ナノワイヤクロスバーは、第１の組の平行なナノワイヤ９０２〜９０９と、第１の組の平行なナノワイヤ９０２〜９０９に対して概ね直交する、上に重なる第２の組の平行なナノワイヤ９１０〜９１４とを含む。図９に示されるように、上に重なる第２の組の平行なナノワイヤ９１０〜９１４の各ナノワイヤは、ナノワイヤ９１４を下にあるナノワイヤ９０４と相互接続するヒステリシス抵抗器９１６のような、単一のヒステリシス抵抗器を介して、第１の組のナノワイヤ９０２〜９０９の各ナノワイヤに接続される。各ヒステリシス抵抗器は、少なくとも２つの異なる安定した抵抗状態を有する。相対的に低いコンダクタンス状態は、ブール値又はメモリ状態「０」を任意に割り当てられ、相対的に高いコンダクタンス状態は、ブール値又はメモリ状態「１」を割り当てられる。従って、各ヒステリシス抵抗器のナノワイヤクロスバー接合部、即ちメモリ素子は、１ビットの情報を格納することができる。トンネルヒステリシス抵抗器接合部の抵抗状態は、図５に関連して上述されたように、トンネルヒステリシス抵抗器接合部の両端に相対的に大きな電圧を印加することによって、低コンダクタンス状態から高コンダクタンス状態に、及び高コンダクタンス状態から低コンダクタンス状態に可逆的に切り替えられ得る。

図１０は、本発明のナノスケールメモリアレイ実施形態においてナノワイヤクロスバーメモリアレイの個々のナノワイヤクロスバー接合部をアドレス指定するために、別のマイクロスケール／ナノスケールエンコーダ−デマルチプレクサと組み合わせて用いられる、マイクロスケール／ナノスケールエンコーダ−デマルチプレクサのマイクロスケール／ナノスケールクロスバー及びエンコーダを示す。そのエンコーダ１００２は、入力アドレスａ（図１０には示されない）を受信し、多数のマイクロスケール信号線１００４〜１０１０上にナノワイヤ選択電圧パターンｕを出力する。マイクロスケール信号線１００４〜１０１０は、図４に関連して上述された、抵抗性接合部１０１６のような非線形トンネル抵抗器を通じて、ナノワイヤ１０１４のようなナノワイヤと選択的に相互接続される。図９に関連して上述されたナノワイヤクロスバーの場合とは異なり、エンコーダ−デマルチプレクサのマイクロスケール／ナノワイヤクロスバー部分の抵抗性マイクロスケール／ナノスケール接合部は、異なる抵抗状態間で可逆的に切り替えられる必要はない。代わりに、マイクロスケール信号線１００４〜１０１０とナノワイヤ１０１４のようなナノワイヤとの間の相互接続のパターンの結果として、マイクロスケール／ナノスケールエンコーダ−デマルチプレクサによって、それぞれ別個にアドレス指定され得る多数のナノワイヤの中から、単一のナノワイヤが電子的に選択される。従って、ナノスケールクロスバーメモリアレイとして用いられるナノワイヤクロスバーは、各接合部において非線形トンネルヒステリシス抵抗器を含み、その抵抗状態は、情報を格納するために可逆的に変更されることができる一方、マイクロスケール／ナノスケールエンコーダ−デマルチプレクサのマイクロスケール／ナノワイヤクロスバー内のマイクロスケール出力信号線とナノワイヤとの間の接合部は、非線形トンネル抵抗器を含むように製造されるか、相互接続を含まないように製造されるか、又は製造後の時点で安定して構成される。

選択された誤り制御符号化技術の数学的な説明
本発明の実施形態は、誤り制御符号化において良く知られている技術から導出される概念を利用する。このサブセクションは、誤り訂正符号に関する背景情報を提供し、これらの題目に精通している人は読み飛ばしてもよい。当該技術分野のための優れた参考文献は、教科書「Error Control Coding: The Fundamentals and Applications」（Lin and Costello著, Prentice-Hall, Incorporated, New Jersey, 1983年）である。このサブセクションでは、誤り制御符号化において用いられる誤り検出技術及び誤り訂正技術の簡単な説明が記載される。さらなる詳細は、上記で引用された教科書から、又は当該技術分野における多数の他の教科書、論文及び雑誌記事から入手され得る。このサブセクションは、或る特定のタイプの誤り制御符号化技術に関する、数学的に正確であるが簡潔な説明を提供する。本発明は、異なる目的のために、これらの誤り制御符号化技術に固有の概念を利用する。

誤り制御符号化技術は、符号化されたメッセージの中に情報を与えて格納中又は伝送中に生じる誤りを検出することを可能にし、場合によっては訂正することを可能にするために、平文（普通テキスト）メッセージの中に補助ビット又はシンボルを系統的に導入するか、或いは絶対に必要とされるビット又はシンボルよりも多い数のビット又はシンボルを用いて、平文メッセージを符号化する。補助ビット又はシンボル、或いは絶対に必要な数よりも多いビット又はシンボルの１つの効果は、コードワードがベクトル空間内のベクトルと見なされ、コードワード間の距離が、コードワードのベクトル減算から導出される計量（metric：測度）であるとき、有効なコードワード間の距離を増加させることである。本発明は、アドレス信号線のオン状態とオフ状態との間の信号分離、例えば電圧又は電流を相応に増加させるために、及びインターフェース相互接続における欠陥接合部の耐性を与えるために、誤り制御符号化において用いられる概念を利用して、補助アドレス信号線を追加し、有効なアドレス間の距離を増大させる。従って、本発明において、平文、及び誤り制御符号化の符号化されたメッセージは、入力アドレス及び符号化されたアドレスに類似しており、誤り制御符号化における付加的なシンボル又はビット、或いは必要とされる数よりも多いシンボル又はビットは、補助アドレス信号線、又は絶対に必要とされる数よりも多い数の内部アドレス信号線に類似する。

誤り検出及び訂正を説明する際に、伝送、格納、及び検索されるデータを１つ又は複数のメッセージとして記述することが有用である。ただし、メッセージμは、ｋ個のシンボルμ_ｉの順序付けられた配列（シーケンス）からなり、それらのシンボルはフィールドＦの要素である。メッセージμは以下のように表すことができる。即ち、
μ＝（μ_０，μ_１，．．．μ_ｋ−１）
フィールドＦは乗法及び加法に関して閉じており、乗法に関する逆元及び加法に関する逆元を含む集合である。誤り検出及び訂正を計算する際に、或る素数に等しいサイズを有する整数の部分集合を含むフィールドを利用するのが一般的であり、この場合、加法演算子及び乗法演算子はモジュロ加法及びモジュロ乗法として定義される。実際には、｛０，１｝のような２値フィールドが利用される場合が多い。元のメッセージは、メッセージｃに符号化され、また以下のように表されるフィールドＦのｎ個の要素の規則的な配列からなる。即ち、
ｃ＝（ｃ_０，ｃ_１，．．．ｃ_ｎ−１）。

ブロック符号化技術はデータを複数のブロック内に符号化する。ここでの説明において、ブロックは、ｎ個のシンボルの順序付けられた配列を含むメッセージｃに符号化される一定の数のシンボルｋを含むメッセージμと見なされ得る。符号化されたメッセージｃは一般に、元のメッセージμよりも多い数のシンボルを含み、それゆえ、ｎはｋよりも大きい。符号化されたメッセージ内のｒ個の余分なシンボル（ただしｒ＝ｎ−ｋ）を用いて冗長な検査情報が伝えられ、伝送、格納及び検索中に生じる誤りを、極めて高い検出確率で検出することが可能になり、多くの場合に訂正することが可能になる。

線形ブロック符号では、２^ｋ個のコードワードが、フィールドＦにわたる全てのｎ組のベクトル空間のｋ次元部分空間を形成する。コードワードのハミング重みはコードワード内の０でない要素の数であり、２つのコードワード間のハミング距離は２つのコードワード間で異なる要素の数である。例えば、２値フィールドからの要素を仮定して、以下の２つのコードワードａ及びｂについて考える。即ち、
ａ＝（１００１１）、及び
ｂ＝（１０００１）
コードワードａは３のハミング重みを有し、コードワードｂは２のハミング重みを有し、コードワードａ及びｂは４番目の要素でしか異ならないため、コードワードａとｂとの間のハミング距離は１である。代案として、２値フィールドからの２つのコードワードａとｂとの間の距離は、以下のように、ハミング重みを用いて定義され得る。即ち、
ｄ（ａ，ｂ）＝ｗ（ａＸＯＲｂ）
ただし、ｗはコードワードａ及びｂの排他的ＯＲ（ＸＯＲ）のハミング重みを指しており、代案として、ハミング重みは、そのコードワードと、同じコードワード長の全て０ビットのコードワードとの間のハミング距離として計算され得る。線形ブロック符号は多くの場合に、３要素組［ｎ，ｋ，ｄ_ｍｉｎ］によって示される。ただし、ｎはコードワード長であり、ｋはメッセージ長であり、即ちコードワードＭの数の底２の対数と同等であり、ｄ_ｍｉｎは異なるコードワード間の最小ハミング距離であり、その符号内の最小ハミング重みで、０でないコードワードに等しい。

伝送、格納及び検索のためのデータの符号化、及び符号化されたデータの後の復号化は、データの伝送、格納及び検索中に誤りが生じない場合に、以下のように表記され得る。即ち、
μ→ｃ（ｓ）→ｃ（ｒ）→μ
ただし、ｃ（ｓ）は伝送前の符号化されたメッセージであり、ｃ（ｒ）は最初に検索又は受信されたメッセージである。従って、初期メッセージμを符号化して、符号化されたメッセージｃ（ｓ）が生成され、その後、そのメッセージは伝送されるか、格納されるか、又は伝送及び格納され、その後、最初に受信されたメッセージｃ（ｒ）として検索又は受信される。損なわれていない場合、その後、最初に受信されたメッセージｃ（ｒ）を復号化して元のメッセージμが生成される。上記で示されたように、誤りが生じない場合、初めに符号化されたメッセージｃ（ｓ）は最初に受信されたメッセージｃ（ｒ）に等しく、最初に受信されたメッセージｃ（ｒ）は、誤り訂正を用いることなく、元のメッセージμに簡単に復号化される。

符号化されたメッセージの伝送、格納又は検索中に誤りが生じる場合、メッセージの符号化及び復号化は以下のように表され得る。即ち、
μ（ｓ）→ｃ（ｓ）→ｃ（ｒ）→μ（ｒ）
従って、上述されたように、元のメッセージμ（ｓ）を符号化し、最初に受信されたメッセージｃ（ｒ）を復号化又は再構成して、最後の受信メッセージμ（ｒ）を生成するために用いられる誤り検出技術及び誤り訂正技術の忠実度に依存して、最後のメッセージμ（ｒ）は、最初のメッセージμ（ｓ）に等しいことも、等しくないこともある。誤り検出は、
ｃ（ｒ）≠ｃ（ｓ）
であることを求める過程であるが、誤り訂正は、損なわれた最初に受信されたメッセージから、最初の符号化されたメッセージを再構成する過程である。即ち、
ｃ（ｒ）→ｃ（ｓ）。

符号化過程は、μとしてシンボル化されるメッセージが、符号化されたメッセージｃに変換される過程である。代案として、メッセージμは、Ｆの要素からなるアルファベットからの順序付けられた１組のシンボルを含むワードであると見なされることができ、符号化されたメッセージｃは、Ｆの要素のアルファベットからの順序付けられた１組のシンボルを含むコードワードと見なされることもできる。ワードμは、Ｆの要素から選択されるｋ個のシンボルの任意の順序付けられた組み合わせとすることができ、コードワードｃは、符号化過程を介してＦの要素から選択されるｎ個のシンボルの順序付けられた配列として定義される。即ち、
｛ｃ：μ→ｃ｝。

線形ブロック符号化技術は、ワードμをｋ次元ベクトル空間内のベクトルであると見なして、以下のように、ベクトルμと生成行列とを乗算することによって、長さｋのワードを符号化する。即ち、
ｃ＝μ・Ｇ
上記の式内のシンボルを表記的に拡張すると、以下の代替的な式のいずれかが生成される。

ただし、ｇ_ｉ＝（ｇ_ｉ，０，ｇ_ｉ，１，ｇ_ｉ，２，・・・ｇ_{ｉ，ｎ−１}）である。

線形ブロック符号のための生成行列Ｇは、以下の形を有することができる。

従って、生成行列Ｇは、ｋ×ｋ恒等行列Ｉ_ｋ，ｋで拡大した行列Ｐの形に置かれ得る。この形の生成演算子によって生成される符号は、「組織的符号」と呼ばれる。この生成行列がワードμに適用されると、結果として生成されるコードワードｃは以下の形を有する。即ち、
ｃ＝（ｃ_０，ｃ_１，．．．，ｃ_ｒ−１，μ_０，μ_１，．．．，μ_ｋ−１）
ただし、ｃ_ｉ＝（μ_０Ｐ_０，ｉ＋μ_１Ｐ_１，ｉ，．．．，μ_ｋ−１Ｐ_{ｋ−１，ｉ}）である。
ここでの説明において、検査シンボルがメッセージシンボルに先行するという規則が用いられることに留意されたい。検査シンボルがメッセージシンボルに後続するという代替の規則を用いることもでき、生成行列内のパリティ検査及び恒等部分行列が代替の規則に従うコードワードを生成するように挿入される。従って、組織的線形ブロック符号では、コードワードは、ｒ個のパリティ検査シンボルｃ_ｉと、それに続く、元のワードμを含むシンボルとを含む。誤りが生じない場合、元のワード、即ちメッセージμは、対応するコードワード内でクリアテキスト形式で生じ、対応するコードワードから容易に抽出される。パリティ検査シンボルは結局、元のメッセージ、即ちワードμのシンボルの一次結合になる。

第２の有用な行列の１つの形は、以下のように定義されるパリティ検査行列である。即ち、
Ｈ_ｒ，ｎ＝［Ｉ_ｒ，ｒ｜−Ｐ^T]
又は、同等に以下のように表される。

パリティ検査行列は、組織的誤り検出及び誤り訂正のために使用され得る。誤り検出及び訂正は、以下のように、最初に受信又は検索されたメッセージｃ（ｒ）からシンドロームＳを計算することを含む。即ち、
S＝（S_０，S_１，．．．，S_ｒ−１）＝ｃ（ｒ）・H^T
ただし、Ｈ^Ｔは、以下のように表されるパリティ検査行列Ｈ_ｒ，ｎの転置行列を表す。

２値フィールドが利用される場合に、ｘ＝−ｘであるので、Ｈ^Ｔ内に上記で示されるマイナス符号は一般に示されないことに留意されたい。

ハミング符号は、誤り訂正のために作成された線形符号である。３以上の任意の正の整数ｍの場合、以下のように、コードワード長ｎ、メッセージ長ｋ、パリティ検査シンボルの数ｒ、及び最小ハミング距離ｄ_ｍｉｎを有するハミング符号が存在する。即ち、
ｎ＝２^ｍ−１
ｋ＝２^ｍ−ｍ−１
ｒ＝ｎ−ｋ＝ｍ
ｄ_ｍｉｎ＝３
ハミング符号のためのパリティ検査行列は、以下のように表され得る。即ち、
H＝［Ｉ_ｍ｜Q]
ただし、Ｉ_ｍはｍ×ｍ恒等行列であり、部分行列Ｑは全ての２^ｍ−ｍ−１個の別個の列を含み、それは、それぞれが２個以上の０でない要素を有するｍ組である。例えば、ｍ＝３の場合、［７，４，３］線形ブロックハミング符号のためのパリティ検査行列は、以下のようになる。

ハミング符号のための生成行列は、以下の式によって与えられる。

ただし、Ｑ^Ｔは部分行列Ｑの転置行列であり、

は、（２^ｍ−ｍ−１）×（２^ｍ−ｍ−１）恒等行列である。パリティ検査行列Ｈからｌ個の列を組織的に削除することによって、
ｎ＝２^ｍ−ｌ−１
ｋ＝２^ｍ−ｍ−ｌ−１
ｒ＝ｎ−ｋ＝ｍ
ｄ_ｍｉｎ≧３
を有する、短縮ハミング符号のパリティ検査行列Ｈ’を一般に求めることができる。

種々の用途においてコードワード間のハミング距離を増加させるために、他のタイプの符号が利用される。これらの代替の符号のうちの多くは、生成行列を用いて容易に生成されること、及び符号化された値がコードワードから直接読み出されることを可能にする線形ブロック符号のトランスペアレント（透過的）なパススルー機構を含む、線形ブロック符号の好都合な特性を持たない。線形ブロック符号の場合、平文メッセージが、パリティ検査シンボル又はビットをさらに含むコードワードに直接移行する。他のタイプの符号では、対応するコードワードにおいて、平文メッセージは直接的に読み取られない。いずれの場合でも、コードワードは、符号化されることになる全ての有効なメッセージを列挙するために絶対に必要とされる数よりも多い数のシンボル又はビットを含む。線形ブロック符号の場合には、付加的なシンボル又はビットは、平文シンボル又はビットを補うパリティ検査シンボル又はビットであるが、他のタイプの符号では、有効なメッセージが、コードワードサイズに等しい次元のベクトル空間の全体にわたって分散される。

組み合わせ符号が、コードワード間のハミング距離を大きくする簡単な手法を提供する。組み合わせ符号（「定重み符号」又は「ｒホットコード」としても知られている）を作成するために、ｎビットの全コードワード空間から一定の数の１を有するｒビットの組み合わせを選択して、長さｎのＣ_ｒ ^ｎ＝ｎ！／（ｒ！（ｎ−ｒ）！）個のコードワードを生成することができる。当然、ｎビットの全コードワード空間から一定の数の０を有するｒビットの組み合わせを選択することによって、同じ数のコードワードを有する対称な符号を生成することができる。例えば、Ｃ_３ ^１１＝１１！／（３！（１１−３）！）＝１６５個のコードワードを含む組み合わせ符号は、厳密に３ビットが値「１」を有する、全ての考えられる１１ビットコードワードを選択することによって得られることができる。１６５個のコードワードは以下の表１に与えられる。

メッセージを組み合わせ符号に符号化するのは幾分複雑であるが、それを果たすための論理は、論理回路レベルにおいて簡単に構成され得る。組み合わせ符号は、２の保証された最小ハミング距離を有し、コードワード間で著しく良好な平均ハミング距離分離を有することができる。例えば、上記のＣ_３ ^１１符号の場合、コードワード間の平均ハミング距離は４．３９である。また、組み合わせ符号は一定の重みを有するので、比較的狭い範囲内で全信号の区別ができるようになるという利点を有する。ただし、重みは値「１」を有するビットの数として定義される。

別の類似したタイプの符号は、「ランダム」符号と呼ばれ、一定の長さのランダムなコードワードを選択することによって得られる。例えば、所望の数の２値コードワード２^ｋを得るために、一定の長さの２値ｎビットコードワードサイズを選択し、十分な数のランダムなｎビット２進数を選択することができる。ただし、ｎ＞Ａｋである。Ａの値が大きくなると、コードワード間の予想される最小ハミング距離も大きくなる。ランダム符号を作成する場合、既に選択されているコードワードに対する最小値よりも小さなハミング距離を有する新たなコードワードを不合格にするために、距離検査を実行することができ、大きな平均ハミング距離、及び大きな予想最小ハミング距離を得るために、概ね等しい数の「１」ビット及び「０」ビットを有するランダムなコードワードを用いることができる。

本発明の方法及びシステムにおいて用いられることができるさらに別のタイプの符号は、ランダム線形符号である。ランダム線形符号では、生成行列は、パリティ検査和を表す情報要素の線形和から生成されるパリティ検査行列と、恒等行列との組み合わせとして生成されるのではなく、線形性の制約の下でランダムに生成される。ランダム線形ブロック符号は一般に組織的ではなく、線形である。

線形ブロック符号に基づく相補的繰返し符号、及び各コードワードは、そのコードワードに線形ブロック符号内の各コードワードの補数を付加することによって構成される。［ｎ，ｋ，ｄ_ｍｉｎ］線形符号から、このようにして生成される相補的繰返し符号を用いて、定重み符号を生成することができる。定重み符号は、同じ重みｗを有する全てのコードワードを含み、（ｎ，Ｍ，ｄ_ｍｉｎ，ｗ）として表される。定重み符号は、相補的繰返し符号のスーパークラスである。しかしながら、相補的繰返し符号とは異なり、一般に、定重み符号には簡単な生成行列はないが、或る種の比較的効率の悪い定重み符号が、相補的繰返し符号から生成され得る。定重み符号は、良く知られた誤り制御符号化符号であり、所望の特性を有する定重み符号の多数の例が、開発及び発表されている。

ここでの説明のために、定重み符号は、符号表によって表され得る。図１１は、定重み誤り制御符号化符号を表す表１１０２を示す。表１１０２は、アドレスａ_１〜ａ_ｍ−１のリストを含む第１の列１１０４と、対応するコードワードｕ_１〜ｕ_ｍ−１のリストを含む第２の列１１０６とを含む。従って、各アドレスａ_ｉに対応する一意のコードワードｕ_ｉがある。表１１０２では、最初の５つの行１１０８は２進数として表されるアドレス及び対応するコードワードを含むが、残りの行はアドレス及び対応するコードワードのシンボル表現を示す。アドレスは全て、ｑ個の２進数の一定の長さを有し、コードワードは全て、ｎ個の２進数の一定の長さを有する。定重み符号内のコードワードの数はＭであり、即ち、表の長さである。多くの線形ブロック符号では、符号サイズは厳密に２の累乗である。対照的に、定重み符号はそうではない。従って、多数の線形ブロック符号の場合に、ｑ＝ｌｏｇ_２Ｍであるが、定重み符号の場合には、ｑは一般にceiling（ｌｏｇ_２Ｍ）に等しい。

後述されるように、本発明の実施形態は、定重み符号を用いて、マイクロスケール／ナノスケール結合エンコーダ−デマルチプレクサ内のナノワイヤアドレスを定義することを含む。ナノワイヤ上の電圧は、ナノワイヤをアドレス指定するために使用される符号の距離プロファイル及び距離分布に関して記述され得る。図１２Ａ及び図１２Ｂは、以下の定重み符号の例に対する距離プロファイル及び距離分布の算定を示す。即ち、
（４，６，２，２）＝｛１１００，１０１０，１００１，０１１０，０１０１，００１１｝
図１２Ａは、コードワードの全ての対間の距離の表１２００を示す。定重み符号（４，６，２，２）を含むコードワードが、最も上の行１２０２及び最も左の列１２０４に沿って配置される。最も上の行１２０２に沿った各コードワードは列を表し、最も左の列１２０４に沿った各コードワードは行を表す。表の各項目は、１つの列と１つの行との間の交差部に対応し、表の各項目内の整数値は、列を表すコードワードと、行を表すコードワードとの間のハミング距離である。例えば、コードワード「１０１０」１２０６とコードワード「００１１」１２０８との間のハミング距離は、表の項目１２１０において「２」である。表の対角線の項目は各コードワードからそれ自体の距離に対応するので、左上から右下の対角線１２１２に沿った表の項目は全て「０」であることに留意されたい。任意の２つのコードワード間で考えられる最大距離は「４」であり、それは、左下から右上への対角線１２１４に沿って配置された表の項目に対応する。

符号の距離プロファイルは、全てのコードワード間で生じることができる１組の異なる距離であり、距離が昇順に並べられるベクトルｄとして表される。例えば、定重み符号（４，６，２，２）に関連付けられる距離プロファイルは、以下のようになる。

距離プロファイルは、「０」であるコードワードからそれ自体への距離を含む、その符号内の全てのコードワードへの距離を含む。

ベクトルｍによって表される距離分布は、選択されたコードワードから距離プロファイルｄ内の各ハミング距離にある、符号内のコードワードの数である。選択されるコードワードは、その符号内のコードワードのいずれか１つとすることができ、距離分布は、選択されたコードワード毎に同じである。これは「距離不変性」と呼ばれる特性であり、全ての線形符号の場合に、且つ線形符号から導出される全ての相補的繰返し符号の場合に当てはまり、さらに特定の定重み符号の場合にも当てはまる。図１２Ｂは、定重み符号（４，６，２，２）内の選択されたコードワードのための距離分布プロットである。図１２Ｂでは、横軸１２２０はハミング距離軸であり、縦軸１２２２は、選択されたコードワードから特定の距離にある、定重み符号（４，６，２，２）内のコードワードの数に対応する。列１２２４〜１２２６は、選択されたコードワードから、それぞれ距離プロファイルｄ内のハミング距離「０」、「２」及び「４」を有する、符号（４，６，２，２）内のコードワードの数に対応する。例えば、表１２００の最も下の行を表す選択されたコードワード「００１１」１２０８を考える。列１２２４の高さは１単位であり、それは、表１２００の最も下の行内にハミング距離「０」の項目が１つあることに対応する。列１２２５の高さは４単位であり、それは、表１２００の最も下の行内にハミング距離「２」の項目が４つあることに対応する。列１２２６の高さは１単位であり、それは、表１２００の最も下の行内にハミング距離「４」の項目が１つあることに対応する。図１２Ｂに示される距離分布プロットは、定重み符号（４，６，２，２）内のコードワード毎に同じであることに留意されたい。定重み符号（４，６，２，２）内のコードワードのうちのいずれか１つの距離分布は、以下のベクトルによって表され得る。

距離プロファイルベクトルｄ内の要素と、距離分布ベクトルｍ内の要素との間に対を成すような対応があることに留意されたい。例えば、コードワード「００１１」のような、（４，６，２，２）内の任意の選択されたコードワードの場合に、ｍ内の第１の要素「１」はｄ内の第１の要素に対応し、それは、選択されたコードワードから「０」に等しい距離に１つのコードワードが存在すること、即ち、選択されたコードワード自体が存在することを意味する。ｍ内の第２の要素「４」はｄ内の第２の要素に対応し、それは、選択されたコードワードから距離「２」に４つのコードワードが存在することを意味し、また、ｍ内の第３の要素「１」はｄ内の第３の要素に対応し、それは、選択されたコードワードから距離「４」に１つのコードワードが存在することを意味する。

本発明の実施形態
本発明の種々のクロスバーメモリシステムの実施形態が、以下のセクションＩにおいて説明される。クロスバーメモリシステムに情報を書き込むための種々の方法の実施形態が以下のセクションIIにおいて説明され、クロスバーメモリシステムから情報を読み出すための種々の方法の実施形態が、以下のセクションIIIにおいて説明される。

簡単にするために、本発明のシステム及び方法の実施形態は、４×４又は８×８のいずれかのクロスバーメモリアレイを有するクロスバーメモリシステムの例に関連して後述されることに留意されたい。しかしながら、本発明のシステム及び方法の実施形態は、そのようなクロスバーメモリシステムに限定されない。本発明のシステム及び方法の実施形態が、２^ｋ×２^ｋ（ただし、ｋは任意の正の整数）個の非線形トンネルヒステリシス抵抗器を有するクロスバーメモリアレイを備えるクロスバーメモリシステムのような、さらに大きなクロスバーメモリシステムを含むことができることは、当業者には理解されよう。

Ｉ．クロスバーメモリシステム
図１３は、本発明の第１の実施形態を表す、情報を格納して検索するように構成されるクロスバーメモリシステム１３００の例を示す。クロスバーメモリシステム１３００は、９×９ナノワイヤクロスバーアレイ１３０２と、第１のマイクロスケール／ナノスケール結合エンコーダ−デマルチプレクサ１３０４と、第２のマイクロスケール／ナノスケール結合エンコーダ−デマルチプレクサ１３０６とを備える。クロスバーアレイ１３０２の各クロスバー接合部に、非線形トンネルヒステリシス抵抗器（図示せず）が配置される。クロスバーアレイ１３０２は、８×８クロスバーメモリアレイ１３０８を含む。クロスバーアレイ１３０２の列ナノワイヤ１３１０及び行ナノワイヤ１３１２が、いずれもクロスバーメモリアレイ１３０８の選択されたクロスバーメモリ接合部を分離するために使用され得る、それぞれ切替式行マルチプレクサ（「ｍｕｘ」）１３１４及び列ｍｕｘ１３１６内のワイヤとしての役割を果たすことに割り当てられる。例えば、行ｍｕｘ１３１４及び列ｍｕｘ１３１６を用いて、選択されたクロスバーメモリ接合部１３１８を分離することができ、その結果、選択されたクロスバーメモリ接合部１３１８の未知のメモリ状態を読み出すことができる。第１のエンコーダ−デマルチプレクサ１３０４はエンコーダ１３２０及びデマルチプレクサ１３２２を含み、第２のエンコーダ−デマルチプレクサ１３０６はエンコーダ１３２４及びデマルチプレクサ１３２６を含む。いずれのデマルチプレクサ１３２２及び１３２６とも、クロスバーアレイ１３０２を構成するナノワイヤに重なる、エンコーダ１３２０及び１３２４に接続される１組の概ね平行なマイクロスケール信号線を有する。デマルチプレクサ１３２２及び１３２６の選択されたクロスバー接合部に、非線形トンネル抵抗器（図示せず）が配置される。また、クロスバーメモリシステム１３００は、第１のマイクロスケールワイヤ１３２８及び第２のマイクロスケールワイヤ１３３０も含む。第１のマイクロスケールワイヤ１３２８は、一端において電圧源１３３２に、クロスバー接合部１３３４において行ナノワイヤ１３１２に接続され、第２のマイクロスケールワイヤ１３３０は、クロスバー接合部１３３６において列ナノワイヤ１３１０に、並びにメータ１３３８及びグランド１３４０に接続される。クロスバー接合部１３３４及び１３３６はいずれも、高コンダクタンス状態にある非線形トンネル抵抗器接合部である。メータ１３３８は、ワイヤ１３３０によって伝えられる電流を測定し、記録する電流測定回路を表す。クロスバー接合部１３４２は低コンダクタンス状態にある。

本発明の代替の実施形態では、列ｍｕｘ及び行ｍｕｘをクロスバーアレイから空間的に分離することができ、インピーダンスを下げるために、ナノスケールからマイクロスケールの範囲の断面寸法を有するワイヤで形成することができる。さらに、クロスバーメモリアレイの重なり合う行及び列のナノワイヤを接続する非線形トンネルヒステリシス抵抗器のａ及びｋパラメータは、行及び列ｍｕｘ内の行及び列のワイヤを接続する非線形トンネルヒステリシス抵抗器のａ及びｋパラメータとは異なる可能性がある。図１４は、図１３に示されるクロスバーメモリシステム１３００に構造的に類似しており、且つ本発明の第２の実施形態を表す、クロスバーメモリシステム１４００の構成例を示す。簡潔にするために、クロスバーメモリシステム１３００及び１４００の両方において構造的に同じ構成要素は、同じ参照符号を与えられており、それらの構造及び機能の説明は繰り返さない。図１４に示されるように、クロスバーメモリシステム１４００は、行ｍｕｘ１４０２及び列ｍｕｘ１４０４を含み、クロスバーメモリシステム１３００とは対照的に、行ｍｕｘ１４０２及び列ｍｕｘ１４０４は、クロスバーメモリアレイ１３０８から空間的に分離される。行ｍｕｘ１４０２は、非線形トンネルヒステリシス抵抗器によってクロスバーメモリアレイ１３０８の各行ナノワイヤに接続されるワイヤ１４０６を含み、列ｍｕｘ１４０４は、非線形トンネルヒステリシス抵抗器によって、クロスバーメモリアレイ１３０８の各列ナノワイヤに接続されるワイヤ１４０８を含む。ワイヤ１４０６は電圧源１３３２に直に接続され、ワイヤ１４０６は、メータ１３３８に直に接続される。ワイヤ１４０６及び１４０８の断面寸法は、ナノスケールからマイクロスケール以上の範囲にすることができ、行及び列ｍｕｘ１４０２及び１４０４の非線形トンネルヒステリシス抵抗器は、クロスバーメモリアレイ１３０８の非線形トンネルヒステリシス抵抗器とは異なることができる。ワイヤ１４０６及び１４０８を接続するクロスバー接合部１４１０は、低コンダクタンス状態にあるか、又は永久に非導通状態に構成され得る。

簡潔且つ簡単にするために、特定の定重み誤り訂正符号を用いるクロスバーメモリアレイのナノワイヤをアドレス指定することに関する説明が、図１５〜図１７に関連して以下に提供され、エンコーダ−デマルチプレクサのナノワイヤ上の電圧出力を求めることに関する説明が、図１８及び図１９に関連して説明される。本発明は、定重み符号を用いて、エンコーダ−デマルチプレクサのナノワイヤをアドレス指定することには限定されないことに留意されたい。多数の異なるタイプの定重み符号に加えて、他のタイプの誤り訂正符号を用いて、さらに大きな寸法のエンコーダ−デマルチプレクサのナノワイヤをアドレス指定することもできることは当業者には理解されよう。

図１５は、本発明の一実施形態を表すクロスバーメモリシステム１５００の例を示す。クロスバーメモリシステム１５００は、４×４クロスバーメモリアレイ１５０２と、行ｍｕｘ１５０４と、列ｍｕｘ１５０６と、第１のマイクロスケール／ナノスケール結合エンコーダ−デマルチプレクサ１５０８と、第２のマイクロスケール／ナノスケール結合エンコーダ−デマルチプレクサ１５１０とを含む。クロスバーメモリアレイ１５０４は、１組の概ね平行な列ナノワイヤ１５１６〜１５１９に重なる１組の概ね平行な行ナノワイヤ１５１２〜１５１５からなる。クロスバーメモリアレイ１５０４の各クロスバーメモリ接合部に非線形トンネルヒステリシス抵抗器が配置され、デマルチプレクサ１５２０及び１５２２の選択されたクロスバー接合部に非線形トンネル抵抗器が配置される。デマルチプレクサ１５２０及び１５２２内のクロスバー接合部のパターンは、互いの鏡像である。デマルチプレクサ１５２０及び１５２２内のクロスバー接合部のパターンの鏡像は、以下のように考えることができる。クロスバーメモリシステム１５００を二等分する想像対称線１５２４を考える。デマルチプレクサ１５２０内のクロスバー接合部の鏡像を得るために、最初に、対称線１５２４に垂直であり、且つ対称線１５２４を横切る線に沿って、クロスバー接合部を、対称線１５２４までの距離だけ動かす。その後、クロスバー接合部を、その垂直線に沿って、対称線１５２４の反対側にある点まで、同じ距離だけ動かす。例えば、クロスバー接合部１５２６及び１５２８は、対称線１５２４の両側にある。クロスバー接合部１５２６及び１５２８は、対称線１５２４に垂直であり、且つそれを横切る線１５３０に沿って、対称線１５２４から同じ距離に配置される。クロスバーメモリアレイのクロスバーメモリ接合部にビット「０」及びビット「１」を書き込むために、デマルチプレクサの非線形トンネル抵抗器を互いの鏡像として配置する必要があり、書込みに関しては、図２０〜図２２に関連して後述される。デマルチプレクサ１５２０及び１５２２は互いの鏡像であるが、デマルチプレクサ１５２０及び１５２２内の非線形トンネル抵抗器の構成は、同じ定重み符号に基づくことに留意されたい。

図１６は、本発明の一実施形態を表す、マイクロスケール／ナノスケールエンコーダ−デマルチプレクサ１５０８を拡大したものを示す。エンコーダ−デマルチプレクサ１５０８は、デマルチプレクサ１５２０及びエンコーダ１６０２を含む。デマルチプレクサ１５０２は、非線形トンネル抵抗器１６１６のような非線形トンネル抵抗器で、クロスバー接合部においてナノワイヤ１５１２〜１５１５に選択的に相互接続される１組のマイクロスケール信号線１６０６〜１６１１を備える。コードワード０００１１１、０１１１００、１０１０１０及び１１０００１を含み、距離プロファイルｄ＝［０ ４］、距離分布ｍ＝［１ ３］及び３に等しいハミング重みｗを有する（６，４，４，３）定重み符号に従って、ナノワイヤ１５１２〜１５１５をアドレス指定するために、クロスバー接合部は、あるパターンに配置される。エンコーダ１６０４は、ナノワイヤアドレスａ１６１８を受け取り、マイクロスケール信号線１６０６〜１６１１上に、高電圧及び低電圧の対応するパターン、即ち逆の極性を有する電圧のパターンを出力する。エンコーダ１６０２からマイクロスケール信号線１６０６〜１６１１上に出力される電圧のパターンは、同じ定重み符号（６，４，４，３）に従っており、コードワードｕ１６２０によって表される。エンコーダ１６０４から出力される電圧のパターンの結果として、ナノワイヤ１５１２〜１５１５から多数の異なる電圧が出力される。

コードワードｕに一致するアドレスｈを有するナノワイヤは、最も高い電圧出力を伝え、「選択されたナノワイヤ」と呼ばれる。残りのナノワイヤは、「選択されないナノワイヤ」と呼ばれる。各ナノワイヤのアドレスｈは、ナノワイヤをマイクロスケール信号線１６０６〜１６１１に相互接続するトンネル抵抗器接合部のパターンに対応する。ナノワイヤのアドレスは、最も左にあるマイクロスケール信号線から開始して、最も右にあるマイクロスケール信号線に進み、トンネル抵抗器を含む各クロスバー接合部を２値「１」によって表し、トンネル抵抗器を含まない各クロスバー接合部を２値「０」によって表すことによって読み出され得る。例えば、ナノワイヤ１５１２のアドレスは、最も左にあるマイクロスケール信号線１６０６から開始して、最も右にあるマイクロスケール信号線１６１１に向かって進むことによって求められ、それにより、トンネル抵抗器接合部のパターン、「０」、「０」、「０」、「１」、「１」及び「１」が明らかになる。従って、ナノワイヤ１５１２のアドレスｈ１６２２は、「０００１１１」である。

電圧のパターンを受け取るナノワイヤから出力される電圧は、図６Ａ及び図６Ｂに関連して上述されたような、分圧器効果に起因する。図１７Ａ及び図１７Ｂは、本発明の一実施形態を表す、図１６においてエンコーダ１６０４から電圧を受信するナノワイヤ１５１２の分圧器表現の一例を示す。図１７Ａは、トンネル抵抗器接合部１７０２〜１７０４を介して、３つのマイクロスケール信号線１５０９〜１５１１に相互接続されるエンコーダ−デマルチプレクサ１５０８のナノワイヤ１５１２を示す。図１７Ａでは、コードワードｕ１７０６が、エンコーダ１６０２によってマイクロスケール信号線１６０６〜１６１１に出力される電圧のパターンを表す。２値「１」に対応する電圧は、電源電圧と見なされることができ、２値「０」に対応する電圧は、グランド又は電圧シンクと見なされ得る。例えば、２値「１」は、電圧２Ｖに対応することができ、２値「０」はグランド０Ｖに対応することができるか、又は−２Ｖの相対電圧にある電圧シンクに対応することができる。

図１７Ｂは、図１７Ａに示されるマイクロスケール／ナノスケールデマルチプレクサのナノワイヤ１５１２の概略的な分圧器表現を示す。図１７Ｂでは、線１７０８はナノワイヤ１５１２を表し、上側抵抗器１７１０は２値「１」に対応する電圧を伝えるトンネル抵抗器接合部１７０３を表し、下側抵抗器１７１２及び１７１４は、トンネル抵抗器接合部１７０２及び１７０４を表し、それらの接合部はいずれも、２値「０」に対応する電圧を伝える。白抜きの丸１７１６は、電圧源を表す。多数のマイクロスケール信号線に相互接続されるナノワイヤの概略的な分圧器表現を用いて、ナノワイヤから出力される電圧を求めることができる。

図１８Ａ及び図１８Ｂは、ナノワイヤから出力される電圧を求めるために使用されることができ、本発明の多くの実施形態のうちの１つを表す、エンコーダデマルチプレクサの多数のマイクロスケール信号線に相互接続されるナノワイヤの一般的な分圧器表現を示す。図１８Ａにおいて、線１８０２はエンコーダ−デマルチプレクサのナノワイヤを表す。上側の１組の並列抵抗器１８０４における抵抗器は、ナノワイヤ１８０２を、それぞれ２値「１」に対応する電圧を伝えるマイクロスケール信号線に相互接続するトンネル抵抗器接合部を表し、下側の１組の並列抵抗器１８０６における抵抗器は、ナノワイヤ１８０２を、それぞれ２値「０」に対応する電圧を伝えるマイクロスケール信号線に相互接続するトンネル抵抗器接合部を表す。上側及び下側の両方の組のトンネル抵抗器は、同じａ及びｋパラメータを有する。上側及び下側の組の並列抵抗器１８０４及び１８０６の中の抵抗器の数はそれぞれ、
ｗ−ｄ／２、及びｄ／２
である。ただし、ｗはコードワードｕ及びコードワードｈの重みであり、ｄはｈとｕとの間の距離である。ｈ及びｕが定重み符号のコードワードである場合、距離は偶数であることに留意されたい。図６Ａに関連して上述されたように、上側の１組の並列抵抗器１８０４に流れる全電流は（ｗ−ｄ／２）Ｉ_１である。ただし、Ｉ_１は、上側の１組の並列抵抗器１８０４における各抵抗器に流れる電流である。また、下側の１組の並列抵抗器１８０６に流れる全電流は（ｄ／２）Ｉ_２である。ただし、Ｉ_２は、下側の１組の並列抵抗器１８０６において各抵抗器に流れる電流である。電圧源１８０８とグランド１８１０との間の全電圧ｖ_Ｔは、両方の組の並列抵抗器１８０４及び１８０６にかかる電圧の和に等しく、
ｖ_Ｔ＝ｖ_１＋ｖ_２
によって与えられる。ただし、ｖ_１は１組の上側並列抵抗器１８０４にかかる電圧であり、ｖ_２は１組の下側並列抵抗器１８０６にかかる電圧である。

上側の１組の並列抵抗器１８０４、及び下側の１組の並列抵抗器１８０６はいずれも、単一の抵抗器として動作する。結果として、上側の１組の並列抵抗器１８０４、及び下側の１組の並列抵抗器１８０６はいずれも、抵抗器「束」と呼ばれる単一の抵抗器によって表され得る。図１８Ｂはそれぞれ、上側の１組の並列抵抗器１８０４及び下側の１組の並列抵抗器１８０６の抵抗器束表現１８１２及び１８１４を示す。図１８Ｂの束にされた分圧器表現を用いて、以下のように、ナノワイヤ１８０２上に出力される電圧を求めることができる。キルヒホッフの電流則によれば、抵抗器束１８１２及び１８１４は直列に接続されるので、且つナノワイヤ１８０２が電流を伝えていないものと仮定されるので、抵抗器束１８１２に流れる電流は、抵抗器束１８１４に流れる電流に等しく、以下の電流式によって表される。即ち、
（ｗ−ｄ／２）Ｉ_１＝（ｄ／２）Ｉ_２
上側抗器束１８１２及び下側抵抗器束１８１４からなる抵抗器は、同じトンネル抵抗器であるので、トンネル抵抗器の電流対電圧の関係、即ち、
Ｉ_１＝ｋｓｉｎｈ（ａｖ_１）、及び
Ｉ_２＝ｋｓｉｎｈ（ａｖ_２）
を上記の電流式に代入することによって、以下の式を得ることができる。即ち、
（ｗ−ｄ／２）ｋｓｉｎｈ（ａ（ｖ_Ｔ−ｖ_２））＝（ｄ／２）ｋｓｉｎｈ（ａｖ_２）
ただし、ｖ_１＝ｖ_Ｔ−ｖ_２である。電圧ｖ_２について解くと、ナノワイヤ１８０２から出力される電圧が与えられる。

デマルチプレクサナノワイヤ出力電圧ｖ_ｈ，ａは、パラメータｋとは無関係であることに留意されたい。

図１９Ａ〜図１９Ｄは、本発明の多数の実施形態のうちの１つを表す、トンネル抵抗器接合部を利用するエンコーダデマルチプレクサのナノワイヤからの電圧出力を示す。図１９Ａにおいて、入力アドレスａ「００」１９０２がエンコーダ１４０４に入力され、エンコーダは、図１４において、ナノワイヤ１３０４のアドレスｈに対応するコードワードｕ「０００１１１」１９０４を出力する。エンコーダデマルチプレクサの４つのナノワイヤ上に出力される電圧のパターンは、上記の距離プロファイルｄ＝［０ ４］におけるハミング距離に対応する。例えば、図１９Ａでは、選択されたナノワイヤ１３０４は、距離プロファイルｄにおけるハミング距離「０」に対応し、３つの選択されないナノワイヤ１３０５〜１３０７はいずれも、距離プロファイルｄにおけるハミング距離「４」に対応する。結果として、上記のｖ_ｈ，ａに従って、選択されたナノワイヤ１３１２は、以下の電圧を出力する。

残りの選択されないナノワイヤ１３０５〜１３０７における電圧出力は以下の通りである。

コードワードｕ１９０４は、ナノワイヤ１３０４のナノワイヤアドレスｈと一致するので、選択されたナノワイヤ１３０４上に出力される電圧の大きさ｜ｖ_ｈ，ａ ^（ｓ）｜は、残りの選択されないナノワイヤ上に出力される電圧の大きさ｜ｖ_ｈ，ａ ^（ｎｓ）｜よりも大きい。図１９Ｂ〜図１９Ｄはそれぞれ、入力アドレス「０１」、「１０」及び「１１」に関して、図１９Ａに示される同じエンコーダデマルチプレクサのナノワイヤ上に出力される電圧のパターンを示す。

II．クロスバーメモリシステムのクロスバーメモリ接合部への書込み
本発明の種々の実施形態は、クロスバーメモリアレイのクロスバーメモリ接合部に書き込むための方法に関する。非線形トンネルヒステリシス抵抗器は、１ビットメモリ素子としての役割を果たすように構成されることができ、電圧制御可変抵抗器と見なされ得る２端子デバイスである。図５に関連して上述されたように、非線形トンネルヒステリシス抵抗器に大きな電圧降下を印加することは、抵抗器を破壊するが、小さな電圧降下を印加することは、非線形トンネルヒステリシス抵抗器のコンダクタンス状態を変更しないままにする。一方、クロスバーメモリ接合部に、適度な大きさの電圧降下、即ち「書込み電圧」が印加されることにより、コンダクタンス状態が、低コンダクタンス状態又は高コンダクタンス状態のいずれかに変更される。ただし、低コンダクタンス状態は、２値「０」を表し、高コンダクタンス状態は２値「１」を表す。結果として、クロスバーメモリアレイのクロスバーメモリ接合部への書込みは、選択されたクロスバーメモリ接合部に、制御された書込み電圧を供給すると同時に、クロスバーメモリアレイの残りの全てのクロスバーメモリ接合部に書込み電圧しきい値｜Ｖ_ｗ１｜及び｜Ｖ_ｗ０｜未満の大きさを有する電圧を供給することによって達成される。クロスバーメモリアレイの各クロスバーメモリ接合部は、行ナノワイヤ及び列ナノワイヤの重なり合う場所において生じ、その結果、２つのデマルチプレクサそれぞれの２^ｋ個の出力ナノワイヤ上に生じる電圧が、クロスバーメモリアレイ内の２^ｋ×２^ｋ個の各非線形トンネルヒステリシス抵抗器の両端での電圧降下を規定する。

図２０は、本発明の一実施形態を表す、図１３に示されるクロスバーメモリシステム１３００の選択されたクロスバーメモリ接合部１３１８に書込み電圧を印加することを示す。図２０に示されるように、エンコーダ１３２０及び１３２４はそれぞれ、行アドレス２００２及び列アドレス２００４を受け取る。図１６〜図１９に関連して上述されたように、エンコーダ１３２０は、マイクロスケール信号線上に、選択された行ナノワイヤ２００８に対応する電圧パターンｕ２００６を生成し、選択された行ナノワイヤは選択されない残りの全ての行ナノワイヤ上に出力される電圧とは異なる電圧出力を有し、また、エンコーダ１３２４は、マイクロスケール信号線上に、選択された列ナノワイヤ２０１２を決定する電圧パターンｔ２０１０を生成し、選択された列ナノワイヤも選択されない残りの全ての列ナノワイヤ上に出力される電圧とは異なる電圧出力を有する。図１５に関連して上述されたように、２つのデマルチプレクサ１３１８及び１３２０のクロスバー接合部（図示せず）の向きは互いの鏡像であることに留意されたい。結果として、クロスバーメモリアレイ１３０８のクロスバーメモリ接合部における最も大きな電圧降下は、選択されたクロスバーメモリ接合部１３１８において生じる。また、選択されたクロスバーメモリ接合部１３１８において書込み動作を達成するために、行ｍｕｘ１３１４のクロスバー接合部、及び列ｍｕｘ１３１６のクロスバー接合部は全て、低コンダクタンス状態にあることにも留意されたい。

書込み動作のさらに詳細な例が、図１５に示されるクロスバーメモリシステム１５００に関連して以下に説明される。図２１は、本発明の一実施形態を表す、クロスバーメモリアレイ１５０２の選択されたクロスバーメモリ接合部２１０２にメモリ状態を書き込むことを示す。エンコーダ−デマルチプレクサ１５０８及び１５１０のエンコーダはそれぞれ、外部アドレスａ２１０２及びｂ２１０４を受信し、それは、行ナノワイヤ１５１２のアドレス及び列ナノワイヤ１５１６のアドレスに対応する。図２１に示されるように、エンコーダ−デマルチプレクサ１５０８のエンコーダにａ２１０２のための外部アドレス「００」を入力することにより、マイクロスケール信号線上に、ナノワイヤ１５１２のアドレス「０００１１１」に対応する電圧パターンｕ２１０６が生成される。ナノワイヤ１５１２のトンネル抵抗器接合部はそれぞれ、一方において同じ絶対電圧Ｖ_ｒ１を受け取り、残りの選択されないナノワイヤ１５１３〜１５１５の３つのトンネル抵抗器接合部はそれぞれ、異なる電圧Ｖ_ｒ０を受け取る。ただし、｜Ｖ_ｒ１｜＞｜Ｖ_ｒ０｜である。ｖ_ｒ ^（ｓ）によって表される、選択されたナノワイヤ１５１２上に出力される電圧は、ｖ_ｒ ^（ｎｓ）によって表される、３つの選択されないナノワイヤ上にそれぞれ出力される電圧とは異なり、大きさ｜ｖ_ｒ ^（ｓ）｜は、大きさ｜ｖ_ｒ ^（ｎｓ）｜よりも大きい。エンコーダ−デマルチプレクサ１５１０のエンコーダにｂ２１０４のアドレス「００」を入力することによって、ナノワイヤ１５１６のトンネル抵抗器接合部がそれぞれ、一方において同じ絶対電圧Ｖ_ｃ１を受け取り、残りの選択されないナノワイヤ１５１７〜１５１９の３つのトンネル抵抗器接合部はそれぞれ、異なる電圧Ｖ_ｃ０を受け取る。ただし、｜Ｖ_ｃ１｜＞｜Ｖ_ｃ０｜である。電圧パターンｔ２１０８が、マイクロスケール信号線上に出力される。ｖ_ｃ ^（ｓ）によって表される、選択されたナノワイヤ１５１６上に出力される電圧は、ｖ_ｃ ^（ｎｓ）によって表される、３つの選択されないナノワイヤ上にそれぞれ出力される電圧とは異なる。結果として、最も大きな電圧降下は、クロスバーメモリ接合部２１０２において生じる。行ｍｕｘ２１１０のクロスバー接合部及び列ｍｕｘ２１１２のクロスバー接合部は全て、低コンダクタンス状態にあることに留意されたい。４つの電圧Ｖ_ｒ１、Ｖ_ｒ０、Ｖ_ｃ１及びＶ_ｃ０は、選択されたクロスバー接合部の両端での電圧降下が、選択されないクロスバー接合部の両端での電圧降下よりも大きいように選択されることに留意されたい。これは、例えば、Ｖ_ｒ１＞Ｖ_ｒ０、Ｖ_ｃ１＞Ｖ_ｃ０、且つ｜Ｖ_ｒ１−Ｖ_ｃ１｜＞｜Ｖ_ｒ０−Ｖ_ｃ０｜であるように、４つの電圧を選択することによって達成され得る。

負荷をかけても、エンコーダ−デマルチプレクサ１５０８及び１５１０の出力電圧が歪まないものと仮定し、さらにナノワイヤ及びエンコーダ−デマルチプレクサ１５０８及び１５１０のマイクロスケール信号線の抵抗が無視できるものと仮定すると、クロスバーメモリアレイ１３１８の各クロスバーメモリ接合部の両端での電圧降下は、行ナノワイヤ電圧から列ナノワイヤ電圧を減算することによって近似され得る。選択されたクロスバーメモリ接合部２１０２における電圧差の大きさ｜ｖ_ｒ ^（ｓ）−ｖ_ｃ ^（ｓ）｜は、残りの選択されないクロスバーメモリ接合部における電圧差の大きさ｜ｖ_ｒ ^（ｓ）−ｖ_ｃ ^（ｎｓ）｜、｜ｖ_ｒ ^（ｎｓ）−ｖ_ｃ ^（ｓ）｜及び｜ｖ_ｒ ^（ｎｓ）−ｖ_ｃ ^（ｎｓ）｜よりも大きい。

図２２は、本発明の一実施形態を表す、クロスバーメモリアレイ１５０２の各クロスバーメモリ接合部の両端での電圧降下を示す。図２２において、各クロスバーメモリ接合部の両端での電圧降下は、行ナノワイヤ電圧から列ナノワイヤ電圧を減算することによって得られる電圧差として特定される。図５を参照すると、クロスバーメモリ接合部２００２の両端での電圧降下ｖ_ｒ ^（ｓ）−ｖ_ｃ ^（ｓ）が、書込み「１」電圧範囲５２０内にある場合、クロスバーメモリ接合部２１０２は強制的に高コンダクタンス状態にされ、クロスバーメモリ接合部２１０２の両端での電圧降下ｖ_ｒ ^（ｓ）−ｖ_ｃ ^（ｓ）が、書込み「０」電圧範囲５２４内にある場合、クロスバーメモリ接合部２１０２は強制的に低コンダクタンス状態にされる。残りのクロスバーメモリ接合部の両端での電圧降下が電圧範囲［Ｖ_ｗ０，Ｖ_ｗ１］内にある場合、選択されないクロスバーメモリ接合部において、望ましくないコンダクタンス状態の変化は生じない。従って、上記の過程によって、メモリアレイ内のアドレス指定されたメモリセルにデータ値を書き込むことが達成されている。

III．クロスバーメモリシステムのクロスバーメモリ接合部からの読出し
本発明の種々の実施形態は、クロスバーメモリアレイの選択されたクロスバーメモリ接合部の未知のメモリ状態を読み出すことに関する。データは、クロスバーメモリアレイにおいて、クロスバーメモリ接合部にある非線形トンネルヒステリシス抵抗器の高コンダクタンス状態又は低コンダクタンス状態として格納されるので、クロスバーメモリアレイに格納されるメモリ状態は、選択されたクロスバーメモリ接合部のメモリ状態を読み出すために用いられる電圧及び電流に影響を及ぼす可能性がある。本発明の読出し方法は、クロスバーメモリアレイ内の他のクロスバーメモリ接合部のばらつき及び未知のメモリ状態にもかかわらず、選択されたクロスバーメモリ接合部のメモリ状態を求めることができる。ばらつき及び未知のビット状態の問題に対処するために、その読出し方法は、選択されたクロスバーメモリ接合部の異なる高コンダクタンス及び低コンダクタンス状態に関して、選択されたクロスバーメモリ接合部に流れる電流の測定を実行することを含む。その読出し方法は、以下のステップを含む。最初に、その未知のメモリ状態が望まれる選択されたクロスバーメモリ接合部に電流を流し、その電流Ｉ_ＳＣを測定して格納する。その電流は他の経路にも流れる可能性があり、それにより測定が損なわれることもあることに留意されたい。次に、選択されたクロスバーメモリ接合部に低コンダクタンス状態を書き込むために、書込み「０」動作が実行される。選択されたクロスバーメモリ接合部に電流を流し、その電流Ｉ_０を測定して格納する。次に、選択されたクロスバーメモリ接合部に高コンダクタンス状態を書き込むために、書込み「１」動作が実行される。選択されたクロスバーメモリ接合部に再び電流を流し、その電流Ｉ_１を測定して格納する。２つの電流Ｉ_０及びＩ_１を基準電流として用いて、電流Ｉ_ＳＣが、選択されたクロスバーメモリ接合部がビット「１」状態にあったことを示すか、又はビット「０」状態にあったことを示すかを判定する。

本発明の１つの読出し方法の実施形態が、図１３に示されるクロスバーメモリシステム１３００の選択されたクロスバーメモリ接合部１３１８に関連して以下に説明される。簡潔にするために、図２３〜図２５において以下に示される、クロスバーメモリシステム１３００内の構造的に同じ構成要素は、同じ参照符号を与えられており、それらの構成要素の構造及び機能の説明は繰り返されない。

最初に、図１３に示されるクロスバーメモリシステム１３００の行ｍｕｘ１３１４及び列ｍｕｘ１３１６内の１組の非線形トンネルヒステリシス抵抗器全体がクリアされる。言い換えると、上記の書込み動作を繰返し用いて、行及び列ｍｕｘ１３１４内の各クロスバー接合部に、低コンダクタンス状態を書き込む。例えば、図１３において、列ｍｕｘ１３１６のクロスバー接合部は、電圧源１３３２のような電圧源からナノワイヤ１３１２に電圧を印加し、各列ナノワイヤのアドレスをエンコーダ−デマルチプレクサ１３０６に逐次に入力して、それにより、列ｍｕｘ１３１６の各クロスバー接合部が、図５に示される書込み「０」電圧範囲５２４内に入る電圧降下を受けるようにすることによって、低コンダクタンス状態に書き込まれる。同様に、行ｍｕｘ１３１４のクロスバー接合部は、ナノワイヤ１３１０に電圧を印加し、各列ナノワイヤのアドレスをエンコーダ−デマルチプレクサ１３０４に逐次に入力して、それにより、行ｍｕｘ１３１４の各クロスバー接合部が、書込み「０」電圧範囲５２４内に入る電圧降下を受けるようにすることによって、低コンダクタンス状態に書き込まれる。以前に高コンダクタンス状態に書き込まれていたマルチプレクサ内の単一のスイッチを消去することによって、又はマルチプレクサ内の全ての抵抗器にわたって「０」を書き込むことに対応する電圧を印加することによってマルチプレクサ全体を同時にクリアすることより、この動作を単一のステップにおいて実行できることに留意されたい。

次に、選択されたクロスバーメモリ接合部１３１８に流れる電流Ｉ_ＳＣ、Ｉ_０及びＩ_１を求めるために、以下のように、選択されたクロスバーメモリ接合部１３１８を通って、電圧源１３３２とグランド１３４０との間に理想的なコンダクタンス経路が作成される。図２３は、本発明の一実施形態を表す選択されたクロスバーメモリ接合部１３１８を通る、方向を指示する破線の矢印２３０２のような、方向を指示する破線の矢印によって表される理想的なコンダクタンス経路を示す。理想的なコンダクタンス経路は、電流Ｉ_ＳＣ、Ｉ_０及びＩ_１が電圧源１３３２からグランド１３４０まで直列に流れる、最小数の非線形トンネルヒステリシス抵抗器に対応する。理想的なコンダクタンス経路を作成するために、行ｍｕｘ１３１４のクロスバー接合部２３０４及び列ｍｕｘ１３１６のクロスバー接合部２３０６の低コンダクタンス状態はいずれも、高コンダクタンス状態に変更される必要がある。

図２４Ａ及び図２４Ｂは、本発明の一実施形態を表す、クロスバー接合部２３０２及び２３０４の導通状態を変更することを示す。図２４Ａに示されるように、電圧源からナノワイヤ１３１２に電圧を印加し、列ナノワイヤ２３０８のアドレス２４０２をエンコーダ１３２４に入力することによって、列ｍｕｘ１３１６のクロスバー接合部２３０６が高コンダクタンス状態に書き込まれる。方向を指示する矢印２４０４及び２４０６はそれぞれ、行ナノワイヤ１３１２及び列ナノワイヤ２３０８上の電圧を表す。クロスバー接合部２３０６の両端での電圧降下は、図５に示される書込み「１」電圧範囲５２０内に入り、対応する非線形トンネルヒステリシス抵抗器が、低コンダクタンス状態から高コンダクタンス状態に切り替わる。図２４Ｂに示されるように、列ナノワイヤ１３１０に電圧を供給し、行ナノワイヤ２３０６のアドレス２４０８をエンコーダ１３２０に入力することによって、行ｍｕｘ１３１４のクロスバー接合部２３０４が高コンダクタンス状態に書き込まれる。方向を指示する矢印２４１０及び２４１２はそれぞれ、行ナノワイヤ２３０６及び列ナノワイヤ１３１０上の電圧を表す。クロスバー接合部２３０４の両端での電圧降下は、書込み「１」電圧範囲５２０内に入り、対応する非線形トンネルヒステリシス抵抗器が、低コンダクタンス状態から高コンダクタンス状態に切り替わる。

次に、選択されたクロスバーメモリ接合部１３１８を通る理想的なコンダクタンス経路に沿って流れる電流を生成するために、電圧源１３３２によって供給される読出し電圧Ｖ_ｒｅａｄがワイヤ１３２８に印加される。図２５は、本発明の一実施形態を表す、選択されたクロスバーメモリ接合部１３１８を通る理想的なコンダクタンス経路に沿って流れる電流を示す。図２５に示されるように、電圧源１３３２が、ワイヤ１３２８上に読出し電圧Ｖ_ｒｅａｄを供給する。クロスバー接合部１３３４、１３３６、２３０４及び２３０６はそれぞれ高コンダクタンス状態にあるので、方向を指示する矢印２５０１〜２５０８によって特定される方向において、電流が、理想的なコンダクタンス経路に沿って、電圧源１３３２からグランド１３４０まで流れる。その後、メータ１３３８によって、電流Ｉ_ＳＣが測定されて記録される。

次に、行ｍｕｘ１３１４及び列ｍｕｘ１３１６のそれぞれのクロスバー接合部２３０４及び２３０６の高コンダクタンス状態が、上述されたようにクリアされる。その後、書込み動作を用いて、クロスバーメモリ接合部１３１８に低コンダクタンス状態（ビット「０」）が書き込まれる。図２４に関連して上述されたように、選択されたクロスバーメモリ接合部１３１８を通って、図２５に示される理想的なコンダクタンス経路が再び作成され、理想的なコンダクタンス経路に従う電流Ｉ_０を生成するために、読出し電圧Ｖ_ｒｅａｄが供給される。メータ１３３８によって、電流Ｉ_０が測定されて記録される。

次に、行ｍｕｘ１３１４及び列ｍｕｘ１３１６のそれぞれのクロスバー接合部２３０４及び２３０６の高コンダクタンス状態が、再びクリアされ、この時点で、書込み動作を用いて、クロスバー接合部１３１８に高コンダクタンス状態（ビット「１」）が書き込まれる。図２４に関連して上述されたように、選択されたクロスバーメモリ接合部１３１８を通って、図２５に示される理想的なコンダクタンス経路が再び作成され、読出し電圧Ｖ_ｒｅａｄが供給されて、その導電経路に従う電流Ｉ_１が生成される。メータ１３３８によって、電流Ｉ_１が測定されて記録される。

電流Ｉ_０及びＩ_１は基準電流であり、クロスバーメモリ接合部１３１８の元のメモリ状態を評価するためのしきい値電流Ｉ_Ｔを求めるために使用され得る。しきい値電流は、以下の式によって与えられる重み付け平均とすることができる。即ち、
Ｉ_Ｔ＝ｗ_０Ｉ_０＋ｗ_１Ｉ_１
ただし、ｗ_０及びｗ_１はいずれも区間［０，１］内にあり、
ｗ_０＋ｗ_１＝１
である。Ｉ_ＳＣがＩ_ＴのＩ_１側にある場合、選択されたクロスバーメモリ接合部の元のメモリ状態は「１」であり、Ｉ_ＳＣがＩ_ＴのＩ_０側にある場合、選択されたクロスバーメモリ接合部の元のメモリ状態は「０」である。

クロスバーメモリのクロスバーメモリ接合部を読み出す際に、非線形トンネル抵抗器の挙動を用いて、線形抵抗器接合部よりも利益をもたらすことができる。例えば、読出し電圧Ｖ_ｒｅａｄが印加される場合、電流は実際には、理想的なコンダクタンス経路に加えて、クロスバーメモリアレイの一連の非線形トンネルヒステリシス抵抗器を通る１つ又は複数の他のコンダクタンス経路をとる可能性がある。しかしながら、図４及び図５に関連して上述された非線形トンネル抵抗器の非線形特性のために、選択されたクロスバーメモリ接合部は、最も大きな電圧降下を受けるのに対して、他の多抵抗器経路に流れる電流は、直列に接続される多数の非線形トンネル抵抗器を流れ、これが、１つ又は複数の他の導電経路によって伝えられる電流を抑制する。実際に、他の導電経路の電流が、３つ以上の非線形トンネル抵抗器を流れる場合、図４〜図６に関連して上述されたように、２つの非線形トンネル抵抗器を流れる電流に比べて、電流が著しく減少する。

本発明は、特定の実施形態に関して説明されてきたが、本発明がこれらの実施形態に限定されることは意図されていない。本発明の思想の中にある修正形態が、当業者には明らかであろう。例えば、本発明の代替の実施形態では、説明された実施形態に好都合であるものと特定される定重み符号の特性は、純粋なマイクロスケールデバイス及び他のデバイスにおいても有益である可能性がある。説明された実施形態では、アドレス指定される各ナノワイヤは、１つの符号のコードワードに対応する一意の内部アドレスを有するが、本発明の代替の実施形態では、２つ以上のナノワイヤが同じ符号アドレスを有することがあり、同時に選択されることがある。説明された全ての実施形態は電圧信号を使用するが、代替の実施形態では、電流信号及び他のタイプの信号が使用され得る。選択されたナノワイヤに出力される区別される信号は、選択されないナノワイヤに出力される信号よりも高い電圧信号であるが、本発明の代替の実施形態では、区別される信号は、選択されないナノワイヤに出力される信号よりも小さいか、又は逆の電圧極性を有することがある。本発明の代替の実施形態では、クロスバーメモリアレイの各クロスバーメモリ接合部において２レベルの再構成可能なトンネル抵抗器接合部を用いるのではなく、クロスバーメモリアレイの各クロスバーメモリ接合部において、再構成可能なトンネルヒステリシス抵抗器接合部の３つの状態又は区別される状態を用いることができる。言い換えると、本発明は、クロスバーメモリアレイの各クロスバーメモリ接合部において１ビットを格納することには限定されず、代わりに、クロスバーメモリアレイの各クロスバーメモリ接合部において１ビット以上を格納することができる。本発明の代替の実施形態では、選択されたクロスバーメモリ接合部のメモリ状態「０」が読み出された後に、最初に行ｍｕｘ及び列ｍｕｘのクロスバー接合部をクリアし、その後、選択されたクロスバー接合部に低コンダクタンス状態を書き込むことによって、元のメモリ状態「０」を復元することができる。

説明の目的上、これまでの説明は、本発明を完全に理解してもらうために特定の用語を用いてきた。しかしながら、本発明を実施するために特定の細部が不要であることは当業者には明らかであろう。本発明の具体的な実施形態の上記の説明は、例示及び説明するために提示される。それらは、本発明を網羅的にすること、又は本発明を開示されるものと全く同じ形に限定することは意図されていない。上記の教示に鑑みて、多数の修正形態及び変更形態が可能であることは明らかであろう。それらの実施形態は、本発明の原理及びその実用的な応用形態を最もわかりやすく説明し、それによって、当業者が、企図した特定の用途に適合するように種々の修正を加えて、本発明及び種々の実施形態を最大限に利用することを可能にするために図示及び説明される。本発明の範囲は、添付の特許請求の範囲及びそれらの等価物によって定められることが意図されている。

Claims (9)

1. クロスバーメモリシステム（1300）であって、
   第１の層のマイクロスケール信号線（808）及び第２の層のマイクロスケール信号線（810）と、
   それぞれが前記第１の層の各マイクロスケール信号線に重なるように構成される、第１の層の複数のナノワイヤ（804）と、
   それぞれが前記第２の層の各マイクロスケール信号線に重なり、且つ前記第１の層の各ナノワイヤ（804）に重なるように構成される、第２の層の複数のナノワイヤ（806）と、
   前記第１の層の各ナノワイヤに重なる第３のワイヤ（1310、1406）と、
   前記第２の層の各ナノワイヤに重なる第４のワイヤ（1312、1408）と、
   第１のマルチプレクサ（1322）を構成するように前記第１の層のナノワイヤ（804）を前記第１の層のマイクロスケール信号線（808）に選択的に接続し、且つ第２のマルチプレクサ（1326）を構成するように前記第２の層のナノワイヤ（806）を前記第２の層のマイクロスケール信号線（810）に選択的に接続するように構成される非線形トンネル抵抗器（1526、1528）と、
   ナノワイヤクロスバーメモリアレイ（1308）を形成するように前記第１の層のナノワイヤ（804）と前記第２の層のナノワイヤ（806）の各クロスバーメモリ接合部において、前記第１の層の各ナノワイヤ（2008）を前記第２の層の各ナノワイヤ（2012）に接続し、且つ第１の切替式マルチプレクサ（1314、1402）を構成するように前記第３のワイヤ（1310、1406）を前記第１の層の各ナノワイヤに接続し、且つ第２の切替式マルチプレクサ（1316、1404）を構成するように前記第４のワイヤ（1312、1408）を前記第２の層の各ナノワイヤに接続するように構成される非線形トンネルヒステリシス抵抗器（1318）とを備え、
   前記第１及び第２の切替式マルチプレクサが、選択されたクロスバーメモリ接合部を選択されていないクロスバーメモリ接合部から分離するために使用される、クロスバーメモリシステム。
2. 前記第１の組のマイクロスケール信号線に接続される第１のエンコーダ（1320）と、
   前記第２の組のマイクロスケール信号線に接続される第２のエンコーダ（1324）とをさらに備える、請求項１に記載のクロスバーメモリシステム。
3. 前記第１のマルチプレクサ（1322）は、前記第１の層の各ナノワイヤ（804）に重なる第１のワイヤ（1328）をさらに含み、非線形トンネルヒステリシス抵抗器が、重なり合う各場所において、前記第１の層の各ナノワイヤを前記第１のワイヤに接続し、
   前記第２のマルチプレクサ（1326）は、前記第２の層の各ナノワイヤ（806）に重なる第２のワイヤ（1330）をさらに含み、非線形トンネルヒステリシス抵抗器が、重なり合う各場所において、前記第１の層の各ナノワイヤを前記第２のワイヤに接続する、請求項１又は２に記載のクロスバーメモリシステム。
4. 前記エンコーダ（1320、1324）は、入力信号線上で受信される異なる入力アドレス毎に、ｎビット符号のコードワード内部アドレスを生成する、請求項２又は３に記載のクロスバーメモリシステム。
5. 前記マイクロスケール信号線（808、810）はそれぞれ、接続されるエンコーダから出力されるｎビット符号コードワードのうちの１ビットに対応する電圧を伝え、前記第１の層内の各ナノワイヤ（804）は、区別可能な関連付けられるｎビット符号コードワードの内部アドレスを有し、前記第２の層内の各ナノワイヤ（806）は、区別可能な関連付けられるｎビット符号コードワードの内部アドレスを有する、請求項１に記載のクロスバーメモリシステム。
6. 各非線形トンネルヒステリシス抵抗器は再構成可能であり、２つ以上の区別可能なコンダクタンス状態（506、508）を有し、該状態が前記ナノワイヤメモリクロスバーアレイにおいて１つ又は複数の情報ビットを格納することに対応する、請求項１〜５の何れかに記載のクロスバーメモリシステム。
7. 請求項１〜６の何れかに記載されたクロスバーメモリシステムのナノワイヤクロスバーメモリアレイにおける前記第１の層のナノワイヤの第１のナノワイヤ（2008）と前記第２の層のナノワイヤの第２のナノワイヤ（2012）のクロスバーメモリ接合部（1318）を動作させる方法であって、前記クロスバーメモリ接合部にメモリ状態を書き込むこと、又は該クロスバーメモリ接合部に格納されているメモリ状態を読み出すことのいずれかを含み、前記第１のナノワイヤと前記第２のナノワイヤの前記クロスバーメモリ接合部における非線形トンネルヒステリシス抵抗器が第１のコンダクタンス状態にあるものにおいて、
   前記クロスバーメモリ接合部にメモリ状態を書き込むことは、
   前記第１のナノワイヤ（2008）に第１の電圧を印加し、
   前記第２のナノワイヤ（2012）に第２の電圧を印加し、前記第１の電圧と前記第２の電圧との間の電圧差によって、前記非線形トンネルヒステリシス抵抗器の両端に電圧降下が引き起こされ、前記第１のコンダクタンス状態を第２のコンダクタンス状態に変更するようにすることを含み、
   前記クロスバーメモリ接合部のメモリ状態を読み出すことは、
   前記クロスバーメモリ接合部（1318）に流れる第１の電流を測定し、
   前記非線形トンネルヒステリシス抵抗器に第１のコンダクタンス状態を書き込み、
   前記クロスバーメモリ接合部（1318）に流れる第１の基準電流を測定し、
   前記非線形トンネルヒステリシス抵抗器に第２のコンダクタンス状態を書き込み、
   前記クロスバーメモリ接合部（1318）に流れる第２の基準電流を測定し、及び
   前記第１の電流を前記第１の基準電流及び前記第２の基準電流と比較することに基づいて、前記クロスバーメモリ接合部（1318）の２値を出力することを含む、方法。
8. 前記第１のコンダクタンス状態及び前記第２のコンダクタンス状態がそれぞれ、
   ２値「０」、及び
   ２値「１」のうちの一方に対応する、請求項７に記載の方法。
9. 前記第１の電流を前記第１の基準電流及び前記第２の基準電流と比較することに基づいて、前記クロスバーメモリ接合部（1318）の２値を出力することは、
   Ｉ_Ｔ＝ｗ_０Ｉ_０＋ｗ_１Ｉ_１
   を計算することをさらに含み、
   ただし、ｗ_０及びｗ_１は区間［０，１］内にあり、
   Ｉ_０が前記第１の基準電流に対応し、
   Ｉ_１が前記第２の基準電流に対応し、
   ｗ_０＋ｗ_１＝１
   であり、前記第１の電流がＩ_Ｔよりも大きいとき、前記クロスバーメモリ接合部の元のメモリ状態は「１」であり、前記第１の電流がＩ_Ｔよりも小さいとき、前記クロスバーメモリ接合部の元のメモリ状態は「０」である、請求項７に記載の方法。

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