JP5086315B2 - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device, which reduces a mounting area and improves mounting efficiency. <P>SOLUTION: The method includes: a step of preparing a lead frame 30 having a frame 32 on a periphery thereof, and having a plurality of element mounting portions 31 arranged in a region surrounded by the frame, the element mounting portion having an island 33 and a lead 34, wherein one element mounting portion is connected, through a connected body 35, to any of other element mounting portions and the frame in the whole side of the element mounting portion; a step of mounting a semiconductor chip on the island and electrically connecting the lead to the semiconductor chip; a step of resin-sealing the plurality of element mounting portions all together; and a step of dicing the lead frame so as to cut a connected body, thereby cutting the element mounting portion into individual pieces. The connected body is smaller in width than the island and the frame. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は半導体装置の製造方法に関し、特に、実装面積を縮小して実装効率を向上できる半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device that can reduce mounting area and improve mounting efficiency.

IC、ディスクリート素子等の半導体素子を製造する際には、図10(A)に示すような封止技術が主に用いられる。即ち、半導体チップ1をアイランド2上に実装(ダイボンド)し、半導体チップ1の周辺に配置したリード端子3とトランジスタ素子のベース電極、エミッタ電極とをそれぞれボンディングワイヤー4で電気的に接続(ワイヤボンド)し、半導体チップ1をエポキシ樹脂等の熱硬化型樹脂4によるトランスファーモールドによって、半導体チップ1とリード端子3の一部を完全に被覆保護したものである。樹脂5の外部に導出されたリード端子3はZ字型に折り曲げられて表面実装用途に適したものとしてある。   When manufacturing a semiconductor element such as an IC or a discrete element, a sealing technique as shown in FIG. 10A is mainly used. That is, the semiconductor chip 1 is mounted on the island 2 (die bonding), and the lead terminals 3 arranged around the semiconductor chip 1 are electrically connected to the base electrode and the emitter electrode of the transistor element by the bonding wires 4 (wire bonding). The semiconductor chip 1 and a part of the lead terminal 3 are completely covered and protected by transfer molding using a thermosetting resin 4 such as an epoxy resin. The lead terminal 3 led out of the resin 5 is bent into a Z shape and is suitable for surface mounting.

例えばNPN型トランジスタ素子を形成した半導体チップ1を封止した場合は、アイランド2をコレクタ電極として3端子構造の半導体装置が提供される。尚、6は半導体チップ1を固着するための半田などの接着剤である。   For example, when the semiconductor chip 1 on which the NPN transistor element is formed is sealed, a semiconductor device having a three-terminal structure is provided using the island 2 as a collector electrode. Reference numeral 6 denotes an adhesive such as solder for fixing the semiconductor chip 1.

上記の半導体装置の製造工程にあっては、アイランド2とリード端子3は、銅素材または鉄素材からなるフープ状あるいは短冊状のリードフレームの状態で供給され、該リードフレームには例えば半導体装置20個分のアイランド2とリード端子3が形成されている。   In the manufacturing process of the semiconductor device described above, the island 2 and the lead terminal 3 are supplied in the form of a hoop-like or strip-like lead frame made of a copper material or an iron material. A number of islands 2 and lead terminals 3 are formed.

また、上記の製造工程のトランスファーモールドにあっては、図10(B)を参照して、上金型7及び下金型8によって個々の半導体装置の外形形状に合致した空間であるキャビティ9を構成し、該キャビティの内部にダイボンド及びワイヤボンドを施したリードフレームを設置し、この状態でキャビティ9内に樹脂を注入することによりトランスファーモールドが行われる。更に、樹脂封止した後に前記リードフレームからリード部分他を切断することで半導体装置を個々の素子に分離している。   Further, in the transfer mold of the above manufacturing process, referring to FIG. 10B, a cavity 9 which is a space matching the outer shape of each semiconductor device is formed by the upper mold 7 and the lower mold 8. A lead frame configured and die-bonded and wire-bonded is placed inside the cavity, and transfer molding is performed by injecting resin into the cavity 9 in this state. Further, after the resin sealing, the semiconductor device is separated into individual elements by cutting the lead portion and others from the lead frame.

第1の課題:
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等のプリント基板に実装され、同じくプリント基板上に実装された他の素子と電気的に接続することにより、所望の回路網を構成する。この時、リード端子3が樹脂5の外部に導出された半導体装置では、リード端子3の先端から先端までの距離10(図10(B)図示)を実装面積として占有するので、実装面積が大きいという欠点がある。
First issue:
The resin-molded semiconductor device is usually mounted on a printed board such as a glass epoxy board, and is electrically connected to other elements mounted on the printed board to constitute a desired circuit network. At this time, in the semiconductor device in which the lead terminal 3 is led out of the resin 5, the distance 10 (shown in FIG. 10B) from the tip of the lead terminal 3 to the tip is occupied as the mounting area, so the mounting area is large. There is a drawback.

第2の課題:
金型内に設置したときのリードフレームとキャビティ9との位置合わせ精度はプラス・マイナス50μ程度が限界である。このため、アイランド2の大きさは前記合わせ精度を考慮した大きさに設計しなければならない。従って、合わせ精度の問題は、パッケージの外形寸法に対するアイランド2の寸法を小さくし、これがパッケージの外形寸法に対して収納可能な半導体チップ1の最大寸法に制限を与えていた。
Second issue:
The alignment accuracy between the lead frame and the cavity 9 when installed in the mold is limited to about plus or minus 50 μm. For this reason, the size of the island 2 must be designed in consideration of the alignment accuracy. Accordingly, the problem of alignment accuracy is that the size of the island 2 is reduced with respect to the package outer dimension, which limits the maximum size of the semiconductor chip 1 that can be accommodated with respect to the package outer dimension.

第3の課題:
半導体装置を実装基板上に実装するときは、前記実装基板上に形成したプリント配線とリード端子3とを半田で固着するが、この時半田がどの程度まで盛り上がるか(半田フィレットがどこまで盛り上がるか)によって半導体装置の固着強度が大きく左右される。半導体装置を微細化した場合であっても、この固着強度は維持しなければならないという課題がある。
Third issue:
When a semiconductor device is mounted on a mounting board, the printed wiring formed on the mounting board and the lead terminals 3 are fixed by soldering. At this time, how much the solder rises (how far the solder fillet rises) Therefore, the fixing strength of the semiconductor device is greatly affected. Even when the semiconductor device is miniaturized, there is a problem that this fixing strength must be maintained.

これに鑑み、本発明に係る半導体装置の製造方法は、外周に枠体を有し、前記枠体に囲まれた領域においてアイランド及びリードを有する素子搭載部が複数配列され、前記素子搭載部の全側面において一の前記素子搭載部が他の前記素子搭載部又は前記枠体のいずれかと連結体を介して接続し、前記一の素子搭載部と前記他の素子搭載部との間には前記枠体は配置されないリードフレームを用意し、前記アイランドに半導体チップを搭載するとともに、前記リードと前記半導体チップとを電気的に接続する工程と、前記素子搭載部を複数まとめて樹脂封止する工程と、前記連結体を切断するように前記リードフレームをダイシングし、表面、裏面および4つの側面から成る6面体を有し、その裏面から前記リードが露出するパッケージに個片化する工程と、を含んで構成され、前記連結体は、前記アイランド及び前記枠体よりも幅が狭いこと、を特徴とする。 In view of this, the method for manufacturing a semiconductor device according to the present invention includes a frame body on the outer periphery, and a plurality of element mounting portions having islands and leads arranged in a region surrounded by the frame body. In one aspect, the one element mounting portion is connected to either the other element mounting portion or the frame through a connecting body, and the one element mounting portion and the other element mounting portion are connected to each other. Preparing a lead frame in which a frame is not disposed , mounting a semiconductor chip on the island, electrically connecting the lead and the semiconductor chip, and sealing a plurality of the element mounting portions together with resin If, by dicing the lead frame so as to cut the connection member, the surface has a hexahedron composed of the back surface and four side surfaces, pieces in a package the lead from the back surface is exposed A step of, is configured to include a, wherein the coupling element is characterized in that a width narrower than said island and said frame.

ダイシングで切断するリード端子は、あらかじめV字型またはU字型のスリット孔42aが形成され、金属メッキ層45を残すようにしたので、実装時に半田26がリード端子34の端部で容易に盛り上がり、これが半導体装置の固着強度を増大する。   Since the lead terminal to be cut by dicing is formed with a V-shaped or U-shaped slit hole 42a in advance and the metal plating layer 45 is left, the solder 26 easily rises at the end of the lead terminal 34 during mounting. This increases the fixing strength of the semiconductor device.

本発明の製造方法を説明する為の(A)平面図、(B)断面図である。It is (A) top view and (B) sectional drawing for demonstrating the manufacturing method of this invention. 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。It is (A) top view and (B) sectional drawing for demonstrating the manufacturing method of this invention. 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。It is (A) top view and (B) sectional drawing for demonstrating the manufacturing method of this invention. 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。It is (A) top view and (B) sectional drawing for demonstrating the manufacturing method of this invention. 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。It is (A) top view and (B) sectional drawing for demonstrating the manufacturing method of this invention. 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。It is (A) top view and (B) sectional drawing for demonstrating the manufacturing method of this invention. 本発明の半導体装置を説明する為の(A)断面図、(B)裏面図、(C)側面図である。It is (A) sectional drawing, (B) back view, (C) side view for demonstrating the semiconductor device of this invention. 本発明の半導体装置を裏面側からみた斜視図である。It is the perspective view which looked at the semiconductor device of the present invention from the back side. 本発明の半導体装置を実装したときの状態を説明する断面図である。It is sectional drawing explaining a state when the semiconductor device of this invention is mounted. 従来の半導体装置を説明する図である。It is a figure explaining the conventional semiconductor device.

以下に本発明の製造方法を詳細に説明する。   The production method of the present invention will be described in detail below.

第1工程:(図1)
先ず、リードフレーム30を準備する。図1(A)はリードフレーム30の平面図であり、図1(B)は図1(A)のAA断面図である。
First step: (Fig. 1)
First, the lead frame 30 is prepared. FIG. 1A is a plan view of the lead frame 30, and FIG. 1B is a cross-sectional view taken along the line AA in FIG.

本発明で用いられるリードフレーム30は、半導体チップを搭載するための多数の素子搭載部31、31A・・・が行・列方向(又はそれらの一方方向にのみ)に複数個繰り返しパターンで配置されており、該多数個の素子搭載部31は、それらの周囲を取り囲む様に配置した枠体部32によって保持されている。   In the lead frame 30 used in the present invention, a plurality of element mounting portions 31, 31A... For mounting a semiconductor chip are arranged in a plurality of repeating patterns in the row and column directions (or only in one direction thereof). The large number of element mounting portions 31 are held by a frame body portion 32 arranged so as to surround the periphery thereof.

素子搭載部31は、半導体チップを固着するアイランド33と、外部接続用電極となる複数のリード端子34を少なくとも具備する。アイランド33は連結バー35によって互いに連結され、同じく連結バー35によって枠体部32に連結されている。リード端子34はアイランド33に連結されている。この時、特定のアイランド33に対しては、その隣に隣接するアイランド33Aに連結保持されたリード端子34が対応して1つの素子搭載部31を構成する。アイランド33とリード端子34との連結部分近傍のリード端子34には、部分的に線幅を細く加工した凹部36を形成している。この様に素子搭載部31を行・列方向に複数配置することで、1本の短冊状のリードフレーム30に例えば100個の素子搭載部31を配置する。   The element mounting portion 31 includes at least an island 33 for fixing a semiconductor chip and a plurality of lead terminals 34 serving as external connection electrodes. The islands 33 are connected to each other by a connecting bar 35 and are also connected to the frame body portion 32 by the connecting bar 35. The lead terminal 34 is connected to the island 33. At this time, for a specific island 33, the lead terminal 34 connected and held adjacent to the adjacent island 33A constitutes one element mounting portion 31. The lead terminal 34 in the vicinity of the connecting portion between the island 33 and the lead terminal 34 is formed with a concave portion 36 that is partially processed to have a thin line width. In this way, by arranging a plurality of element mounting portions 31 in the row and column directions, for example, 100 element mounting portions 31 are disposed on one strip-shaped lead frame 30.

素子搭載部31群を取り囲む枠体部32には、複数個の合わせマーク37を形成する。合わせマーク37は、貫通孔またはスタンピングによって部分的に凹ませたもの等、製造工程における自動認識機能が働くものであればよい。また、形状も正方形、長方形、矩形、円形等があげられる。そして、素子搭載部31毎に1個、または複数個毎に1個等間隔で配置する。   A plurality of alignment marks 37 are formed on the frame body portion 32 surrounding the element mounting portion 31 group. The alignment mark 37 may be any mark that has an automatic recognition function in the manufacturing process, such as a partial recess formed by a through hole or stamping. Also, the shape may be a square, rectangle, rectangle, circle or the like. One element is arranged for each element mounting portion 31 or one element is arranged at an equal interval for each of the plurality.

上記のリードフレーム30は、例えば、約0.2mm厚の銅系の金属材料で形成された帯状あるいは矩形状のリードフレーム用金属薄板を用意し、このリードフレーム用金属薄板をエッチング加工またはスタンピング加工によって図示したパターンに開口することにより得ることができる。尚、リードフレーム30の板厚は必要に応じて適宜に設定することができる。   The lead frame 30 is prepared by, for example, preparing a strip or rectangular lead frame metal thin plate made of a copper metal material having a thickness of about 0.2 mm, and etching or stamping the lead frame metal thin plate. Can be obtained by opening the pattern shown in FIG. The plate thickness of the lead frame 30 can be appropriately set as necessary.

第2工程:(図2)
次に、リードフレーム30に対してダイボンド工程とワイヤボンド工程を行う。図2(B)は図2(A)のAA線断面図である。
Second step: (FIG. 2)
Next, a die bonding process and a wire bonding process are performed on the lead frame 30. FIG. 2B is a cross-sectional view taken along line AA in FIG.

各アイランド33、33Aの一主面上にAgペースト、半田等の導電ペースト38を塗布し、その導電ペースト38を介して各アイランド33、33A上に半導体チップ39を固着する。各アイランド表面に金メッキを行い、そのメッキ上に半導体チップを共晶接続することも可能である。   A conductive paste 38 such as Ag paste or solder is applied on one main surface of each island 33, 33 A, and the semiconductor chip 39 is fixed on each island 33, 33 A via the conductive paste 38. It is also possible to perform gold plating on the surface of each island and connect the semiconductor chip to the eutectic connection on the plating.

更に、半導体チップ39の表面に形成されたボンディングパッドと、これに対応するリード端子34とをワイヤ40でワイヤボンディングする。ワイヤ40は例えば直径が20μの金線から成る。ここで、ワイヤ40は各アイランド33上に固着した半導体チップ39の表面電極と、その隣に隣接した他のアイランド33Aから延在するリード端子34とを接続する。   Further, the bonding pads formed on the surface of the semiconductor chip 39 and the corresponding lead terminals 34 are wire-bonded with wires 40. The wire 40 is made of, for example, a gold wire having a diameter of 20 μm. Here, the wire 40 connects the surface electrode of the semiconductor chip 39 fixed on each island 33 and the lead terminal 34 extending from another adjacent island 33A.

半導体チップ39が固着されたアイランド33の裏面は、係る半導体チップ39の外部接続用の電極として用いることができる。アイランド33の裏面を接続用端子の1つとして用いる形態は、半導体チップ39として例えばトランジスタ、パワーMOSFET等の、電流経路が垂直方向になる半導体デバイス素子に適している。   The back surface of the island 33 to which the semiconductor chip 39 is fixed can be used as an external connection electrode of the semiconductor chip 39. The form in which the back surface of the island 33 is used as one of the connection terminals is suitable for a semiconductor device element such as a transistor or a power MOSFET as the semiconductor chip 39 in which the current path is vertical.

半導体チップ39を固着するために塗布した導電性ペースト38は、図2(A)から明らかなように、半導体チップ39が固着されるアイランド33上に選択的に塗布形成する。リード端子34上に導電性ペースト38が付着すると、ワイヤボンディングを行う場合に、ボンディング装置のキャピラリーの先端部分に導電性ペーストがつまりボンディング不良が生じ生産性が低下する恐れがあるためである。この様な問題がない場合には、導電性ペーストを素子搭載部31全面に塗布しても良い。   The conductive paste 38 applied for fixing the semiconductor chip 39 is selectively applied and formed on the island 33 to which the semiconductor chip 39 is fixed, as is apparent from FIG. This is because when the conductive paste 38 adheres on the lead terminal 34, when wire bonding is performed, the conductive paste at the tip of the capillary of the bonding apparatus, that is, bonding failure may occur and productivity may be reduced. If there is no such problem, a conductive paste may be applied to the entire surface of the element mounting portion 31.

第3工程:(図3)
次に、全体を樹脂モールドする。図3(B)は図3(A)のAA線断面図である。
Third step: (Fig. 3)
Next, the whole is resin-molded. FIG. 3B is a cross-sectional view taken along line AA in FIG.

リードフレーム30上にエポキシ樹脂等の熱硬化性の封止用樹脂層41を形成し、各素子搭載部31、31A・・・、半導体チップ39及びワイヤ40を封止保護する。樹脂41は、各半導体チップ39・・・を個別にパッケージングするものではなく、全ての半導体チップ39を共通に被うように形成する。また、リードフレーム30の裏面側にも0.05mm程度の厚みで樹脂41を被着する。これで、アイランド33とリード端子34は完全に樹脂41内部に埋設されることになる。   A thermosetting sealing resin layer 41 such as an epoxy resin is formed on the lead frame 30, and the element mounting portions 31, 31A,..., The semiconductor chip 39, and the wires 40 are sealed and protected. The resin 41 does not individually package the semiconductor chips 39..., But is formed so as to cover all the semiconductor chips 39 in common. The resin 41 is also applied to the back side of the lead frame 30 with a thickness of about 0.05 mm. Thus, the island 33 and the lead terminal 34 are completely embedded in the resin 41.

この樹脂層41は、射出成形用の上下金型が形成する空間(キャビティ)内にリードフレーム30を設置し、該空間内にエポキシ樹脂を充填、成形する事によって形成する。あるいは、枠体32に高さ数mm、幅数mmの環状のダムを形成しておき、該ダムで囲まれた領域を満たすように液状の樹脂を充填し、これを熱処理で硬化したものであっても良い。   The resin layer 41 is formed by installing a lead frame 30 in a space (cavity) formed by upper and lower molds for injection molding, filling the space with an epoxy resin, and molding the space. Alternatively, an annular dam with a height of several millimeters and a width of several millimeters is formed in the frame 32, filled with a liquid resin so as to fill the region surrounded by the dam, and cured by heat treatment. There may be.

第4工程:(図4)
次に、リードフレーム30の裏面側の樹脂41を部分的に除去してスリット孔42を形成する。図4(B)は図4(A)のAA線断面図である。
Fourth step: (FIG. 4)
Next, the resin 41 on the back side of the lead frame 30 is partially removed to form slit holes 42. FIG. 4B is a cross-sectional view taken along line AA in FIG.

スリット孔41は、後で外部接続端子を構成する為に形成するものである。約0.5mmの幅を有し、ダイシング装置のブレードによって樹脂42を切削することにより形成した。前記ブレードには様々な板厚のものが準備されており、用いるブレードの板厚に応じて、1回であるいは複数回繰り返すことで所望の幅に形成する。この時、樹脂41を切削すると同時にリード端子34の裏面側も約0.05mm程切削して、リードフレーム30の金属表面を露出させる。このスリット孔42は、各リード端子34にくさび状に形成した「凹部36」の付近に形成する。この時、凹部36は樹脂41で被覆されて目視できないので、あらかじめ形成した合わせマーク37を位置基準として用いる。   The slit hole 41 is formed in order to configure an external connection terminal later. It had a width of about 0.5 mm and was formed by cutting the resin 42 with a blade of a dicing machine. Various blade thicknesses are prepared for the blade, and the blade is formed to have a desired width by repeating once or a plurality of times depending on the thickness of the blade to be used. At this time, at the same time as cutting the resin 41, the back surface side of the lead terminal 34 is also cut by about 0.05 mm to expose the metal surface of the lead frame 30. The slit hole 42 is formed in the vicinity of a “recess 36” formed in a wedge shape on each lead terminal 34. At this time, since the concave portion 36 is covered with the resin 41 and cannot be visually observed, a previously formed alignment mark 37 is used as a position reference.

第5工程:(図5(A))
第4工程で形成したスリット孔42に沿って、第2のスリット孔42aを形成する。
Fifth step: (FIG. 5A)
A second slit hole 42a is formed along the slit hole 42 formed in the fourth step.

第2のスリット孔42aの形成には、例えば切削面が山形の形状を持つ、板厚が0.4mm程度のダイシングブレード43を用い、スリット孔42から更に0.1mm程度深く掘り下げることによって第2のスリット孔42aの断面形状をV字型に形成する。   The second slit hole 42a is formed by, for example, using a dicing blade 43 having a chevron-shaped cutting surface and a plate thickness of about 0.4 mm, and digging deeper by about 0.1 mm from the slit hole 42. The sectional shape of the slit hole 42a is formed in a V shape.

第2のスリット孔42aの形成に用いたダイシングブレード43が端面山形の形状を持つのに対し、スリット孔42の形成には端面が直角の平坦面をもつものを用いた。平坦面のダイシングブレードは、山形のものよりは摩耗による寿命を長くすることができる。この様にダイシングを2回に分けることで、摩耗の激しい山形のダイシングブレード43の消耗を低減している。尚、断面形状はU字型でも良い。また、1回のダイシング工程でV字型の第2のスリット孔42aを直接形成しても良い。更に、板厚の薄いダイシングブレードを用い、少なくとも3回のダイシング工程で1本のスリット孔42を形成すると共に、スリット孔42の中心部で切削深さを深くするような制御を行って大略V字型またはU字型の溝を形成してもよい。更に、選択なエッチング加工によっても形成が可能である。この様に第2のスリット孔42aをV字型またはU字型に形成することによって、スリット孔42aの側壁を傾斜させることができる。   The dicing blade 43 used to form the second slit hole 42a has an end face chevron shape, while the slit hole 42 is formed with a flat end face at a right angle. The flat surface dicing blade can have a longer life due to wear than the chevron. By dividing the dicing into two in this way, the wear of the mountain-shaped dicing blade 43 that is heavily worn is reduced. The cross-sectional shape may be U-shaped. Alternatively, the V-shaped second slit hole 42a may be directly formed by a single dicing process. Further, a thin dicing blade is used to form one slit hole 42 in at least three dicing steps, and control is performed to increase the cutting depth at the center of the slit hole 42 to approximately V. A letter-shaped or U-shaped groove may be formed. Further, it can be formed by selective etching. Thus, by forming the second slit hole 42a in a V shape or a U shape, the side wall of the slit hole 42a can be inclined.

第6工程:(図5(B))
スリット孔42、42aを形成したことにより露出させたリード端子34の表面に半田メッキ等のメッキ層45を形成する。このメッキ層45は、リードフレーム30を電極の一方とする電解メッキ法により行われる。スリット孔42、42aはリード端子34の板厚の全部を切断していないので、アイランド33とリード端子34は未だ電気的な導通が保たれている。更に各アイランド33が連結バー35によって枠体32に共通接続されている。このように露出した金属表面のすべてが電気的に導通しているので、一回のメッキ工程でメッキ層45を形成することができる。
Sixth step: (FIG. 5B)
A plating layer 45 such as solder plating is formed on the surface of the lead terminal 34 exposed by forming the slit holes 42 and 42a. This plating layer 45 is performed by an electrolytic plating method using the lead frame 30 as one of the electrodes. Since the slit holes 42 and 42a do not cut the entire thickness of the lead terminal 34, the island 33 and the lead terminal 34 are still electrically connected. Further, each island 33 is commonly connected to the frame body 32 by a connecting bar 35. Since all the exposed metal surfaces are electrically connected in this way, the plating layer 45 can be formed in a single plating step.

第7工程:(図6)
次に、素子搭載部31毎に樹脂層41を切断して各々の素子A、素子B、素子C・・・を分離する。即ち、アイランド33とこの上に固着された半導体チップ39に接続されたリード端子34を囲む領域(同図の切断ライン46)で切断することにより、素子搭載部31毎に分割した半導体装置を形成する。切断にはダイシング装置が用いられ、ダイシング装置のブレード47によって樹脂層41とリードフレーム30とを同時に切断する。スリット孔42が位置する箇所では、少なくともスリット孔42aの傾斜した側壁に付着したメッキ層45を残すように形成する。この様に残存させたメッキ層45は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子34の他方はア
イランド33に連続する突起部33aとして残存し、切断した連結バー35はアイランド33に連続する突起部33bとして残存する。切断されたリード端子34及び突起部33a、33bの切断面は、樹脂層41の切断面と同一平面を形成し、該同一平面に露出する。ダイシング工程においては裏面側(スリット孔42を設けた側)にブルーシート(たとえば、商品名:UVシート、リンテック株式会社製)を貼り付け、前記ダイシングブレード47がブルーシートの表面に到達するような切削深さで切断する。この時に、あらかじめ形成した合わせマーク37をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。本実施の形態では、合わせマーク37を長方形の形状とし、該長方形の長辺を基準位置とした。更に、ダイシングブレードの板厚は第2のスリット孔42aの幅よりも薄い(例えば、幅0.1mm)ものを用い、スリット孔42の中心線に沿って、ダイシングブレード47がリード端子33の凹部36上を通過するようにダイシングした。これで、切断後のリード端子33の先端部が先細りの形状となり、樹脂41から容易には抜け落ちない形状に加工できる。
Step 7: (FIG. 6)
Next, the resin layer 41 is cut for each element mounting portion 31 to separate the elements A, B, C,. That is, a semiconductor device divided for each element mounting portion 31 is formed by cutting at a region (a cutting line 46 in the figure) surrounding the island 33 and the lead terminal 34 connected to the semiconductor chip 39 fixed thereon. To do. A dicing device is used for cutting, and the resin layer 41 and the lead frame 30 are simultaneously cut by the blade 47 of the dicing device. At a position where the slit hole 42 is located, at least a plating layer 45 attached to the inclined side wall of the slit hole 42a is left. The plating layer 45 remaining in this way is used when the semiconductor device is mounted on a printed board. Further, the other of the cut lead terminals 34 remains as a protrusion 33 a continuous with the island 33, and the cut connection bar 35 remains as a protrusion 33 b continuous with the island 33. The cut surfaces of the cut lead terminal 34 and the protrusions 33a and 33b form the same plane as the cut surface of the resin layer 41 and are exposed to the same plane. In the dicing process, a blue sheet (for example, trade name: UV sheet, manufactured by Lintec Corporation) is pasted on the back side (the side where the slit hole 42 is provided), and the dicing blade 47 reaches the surface of the blue sheet. Cut at the cutting depth. At this time, the alignment mark 37 formed in advance is automatically recognized on the dicing apparatus side, and dicing is performed using this as a position reference. In the present embodiment, the alignment mark 37 has a rectangular shape, and the long side of the rectangle is the reference position. Further, the thickness of the dicing blade is thinner than the width of the second slit hole 42 a (for example, width 0.1 mm), and the dicing blade 47 is recessed along the center line of the slit hole 42. Dicing was performed so as to pass over 36. As a result, the distal end portion of the lead terminal 33 after cutting has a tapered shape, and can be processed into a shape that does not easily fall off from the resin 41.

図7は斯かる製造方法によって形成した完成後の半導体装置を示す、(A)側面図、(B)裏面図、(C)側面図である。   FIG. 7A is a side view, FIG. 7B is a back view, and FIG. 7C is a side view showing a completed semiconductor device formed by such a manufacturing method.

半導体チップ39とボンディングワイヤ40を含めて、アイランド33とリード端子34が樹脂41でモールドされて、大略直方体のパッケージ形状を形成する。樹脂41は熱硬化性エポキシ樹脂である。アイランド33とリード端子34は、厚さが約0.2mmの銅系の金属材料から成る。樹脂41の外形寸法は、縦×横×高さが、約0.7mm×1.0mm×0.6mmである。   The island 33 and the lead terminal 34 including the semiconductor chip 39 and the bonding wire 40 are molded with the resin 41 to form a substantially rectangular parallelepiped package shape. The resin 41 is a thermosetting epoxy resin. The island 33 and the lead terminal 34 are made of a copper-based metal material having a thickness of about 0.2 mm. The external dimensions of the resin 41 are about 0.7 mm × 1.0 mm × 0.6 mm in length × width × height.

直方体のパッケージ外形を形成する6面のうち、少なくとも側面41a、41b、41c、41dは樹脂41を切断した(第7工程参照)切断面で構成される。該切断面に沿ってリード端子34の切断面が露出する。アイランド33には切断されたリード端子34の名残である突起部33aと連結部35の名残である突起部33bを有し、これらの突起部33a、33bの切断面も露出する。   Of the six surfaces forming the package shape of the rectangular parallelepiped, at least the side surfaces 41a, 41b, 41c and 41d are constituted by cut surfaces obtained by cutting the resin 41 (see the seventh step). A cut surface of the lead terminal 34 is exposed along the cut surface. The island 33 has a protruding portion 33a that is a remnant of the cut lead terminal 34 and a protruding portion 33b that is a remnant of the connecting portion 35, and the cut surfaces of these protruding portions 33a and 33b are also exposed.

図8は斯かる装置を裏面側からみたときの斜視図である。側面41b、41dの裏面側には第4、第5工程で形成したスリット孔42、42aの名残である段差部48を有し、該段差部48の表面にアイランド33の突出部33aの裏面側と、リード端子34の裏面側の一部が露出する。リード端子34の先端は、スリット孔42aの側壁が残ることによって傾斜している。更に、段差部48に露出したアイランド33とリード端子34の表面は第6工程で形成した金属メッキ層43で被覆される。尚、リード端子34の露出部分とアイランド33の露出部との間は、樹脂41で被覆される。   FIG. 8 is a perspective view of such a device as viewed from the back side. On the back side of the side surfaces 41b and 41d, there is a stepped portion 48 that is a remnant of the slit holes 42 and 42a formed in the fourth and fifth steps, and the back side of the protruding portion 33a of the island 33 on the surface of the stepped portion 48 Then, a part of the back surface side of the lead terminal 34 is exposed. The tip of the lead terminal 34 is inclined by leaving the side wall of the slit hole 42a. Further, the surface of the island 33 and the lead terminal 34 exposed at the stepped portion 48 is covered with the metal plating layer 43 formed in the sixth step. The exposed portion of the lead terminal 34 and the exposed portion of the island 33 are covered with a resin 41.

この装置をプリント基板上に実装した状態の断面図を図9に示す。実装基板24上に形成した素子間接続用のプリント配線25に対して段差部48に露出したリード端子34とアイランド33の突起部33aとを位置合わせし、半田26等によって両者を接続する。この時、リード端子34の先端にはスリット孔42、42aの側壁に対応する部分まで上記の第6工程で形成した金属メッキ層43が形成されており、これが半田の塗れ性を良好にし、半田26を高く盛り上げて半田フィレットを形成する。第7工程で切断した部分のリード端子34端面にはメッキ層43が被覆しないので、そこまでは半田が盛り上がらない。   FIG. 9 shows a cross-sectional view of the device mounted on a printed circuit board. The lead terminal 34 exposed at the stepped portion 48 and the projection 33a of the island 33 are aligned with the printed wiring 25 for inter-element connection formed on the mounting substrate 24, and both are connected by solder 26 or the like. At this time, the metal plating layer 43 formed in the sixth step is formed at the tip of the lead terminal 34 up to the portion corresponding to the side walls of the slit holes 42 and 42a. 26 is raised to form a solder fillet. Since the plating layer 43 does not cover the end surface of the lead terminal 34 at the portion cut in the seventh step, the solder does not rise up to that point.

以上の方法によって製造された半導体装置は、以下のメリットを有する。   The semiconductor device manufactured by the above method has the following merits.

本発明の製造方法によって製造した半導体装置は、金属製リード端子がパッケージから突出しないので、実装面積を半導体装置の大きさと同じ程度の大きさにすることができる。従って、半導体装置の実装面積に対する能動部分(半導体チップ39のチップサイズを意味する)の比である実装有効面積を、図10に示したものに比べて大幅に向上できる。これにより、実装基板上に実装したときの実装面積のデッドスペースを小さくすることができ、実装基板の小型化に寄与することができる。   In the semiconductor device manufactured by the manufacturing method of the present invention, the metal lead terminals do not protrude from the package, so that the mounting area can be made as large as the size of the semiconductor device. Therefore, the mounting effective area, which is the ratio of the active portion (meaning the chip size of the semiconductor chip 39) to the mounting area of the semiconductor device, can be significantly improved as compared with that shown in FIG. Thereby, the dead space of the mounting area when mounted on the mounting substrate can be reduced, which can contribute to the downsizing of the mounting substrate.

分割された半導体装置の各外部接続用電極の表面には、スリット孔42、42aを設けたことによりメッキ層43が残されているので、実装基板上に半田固着した際に該半田26が切断面の上部まで(スリット孔42、42aの側壁に相当する部分)容易に盛り上がって半田フィレットを形成する。従って半田接合力が向上し熱ストレス等の応力による劣化を防止することができる。また、端面が傾斜していることにより、半田26が回り込みやすい構造であり、これも接着強度を上げる効果がある。   Since the plating layer 43 is left by providing the slit holes 42 and 42a on the surface of each external connection electrode of the divided semiconductor device, the solder 26 is cut when the solder is fixed on the mounting substrate. A solder fillet is formed by easily rising up to the top of the surface (the portion corresponding to the side walls of the slit holes 42 and 42a). Therefore, the solder bonding force is improved and deterioration due to stress such as thermal stress can be prevented. In addition, since the end face is inclined, the solder 26 is easy to go around, and this also has an effect of increasing the adhesive strength.

この装置のアイランド33や外部接続用リード端子34は、段差部48に露出し、段差部48と段差部48との間の領域は樹脂41によって被覆されるので露出しない。従って実装基板24上に実装した際に半田26と半田26との距離を比較的大きく設計でき、半田ブリッジによる外部接続端子間の短絡事故を防止できる。   The island 33 and the external connection lead terminal 34 of this device are exposed to the stepped portion 48, and the region between the stepped portion 48 and the stepped portion 48 is covered with the resin 41 and is not exposed. Therefore, when mounted on the mounting substrate 24, the distance between the solder 26 and the solder 26 can be designed to be relatively large, and a short circuit accident between the external connection terminals due to the solder bridge can be prevented.

分割された半導体装置のリード端子34の終端は、図7(B)に示すように、半導体装置の終端付近で先細りに形成されるために、リード端子34が樹脂層41の側面から抜け落ちることを防止している。尚くさび形状以外にも、コの字型に凹ませた形状でも良い。   The terminal end of the lead terminal 34 of the divided semiconductor device is tapered near the terminal end of the semiconductor device as shown in FIG. 7B, so that the lead terminal 34 falls off from the side surface of the resin layer 41. It is preventing. In addition to the wedge shape, a U-shaped recess may be used.

多数個の素子をまとめてパッケージングするので、個々にパッケージングする場合に比べて無駄にする材料を少なくでき。材料費の低減につながる。   Since many devices are packaged together, less material is wasted compared to individual packaging. It leads to reduction of material cost.

パッケージの外形をダイシング装置のブレードで切断することにより構成したので、リードフレーム30のパターンに対する樹脂41外形の位置あわせ精度を向上できる。即ち、トランスファーモールド技術によるモールド金型とリードフレーム30との合わせ精度がプラス・マイナス50μ程度であるのに対して、ダイシング装置によるダイシングブレードとリードフレーム30との合わせ精度はプラス・マイナス10μ程度に小さくできる。合わせ精度を小さくできることは、アイランド33の面積を増大して、搭載可能な半導体チップ39のチップ面積を増大できることを意味し、これも上記有効実装面積効率を向上させる。この時、あらかじめリードフレーム30の外枠32に位置あわせマーク37を形成しておき、該マーク37を使用してダイシングを行うことにより、上記ダイシング装置の合わせ精度を活用でき、樹脂41外形とアイランド33などとの間隔を狭めることができるのである。   Since the outer shape of the package is cut by the blade of the dicing apparatus, the alignment accuracy of the outer shape of the resin 41 with respect to the pattern of the lead frame 30 can be improved. That is, the alignment accuracy between the mold and the lead frame 30 by the transfer mold technique is about plus or minus 50 μ, whereas the alignment accuracy between the dicing blade and the lead frame 30 by the dicing apparatus is about plus or minus 10 μ. Can be small. The fact that the alignment accuracy can be reduced means that the area of the island 33 can be increased and the chip area of the mountable semiconductor chip 39 can be increased. This also improves the effective mounting area efficiency. At this time, an alignment mark 37 is formed in advance on the outer frame 32 of the lead frame 30 and dicing is performed using the mark 37, whereby the alignment accuracy of the dicing apparatus can be utilized, and the outer shape of the resin 41 and the island Thus, the distance from 33 or the like can be reduced.

尚、上述した実施形態では、3端子用のリードフレームを用いて説明をしたが、リード端子を3本以上具備するような装置にも適用が可能である。   In the above-described embodiment, the description has been given using the lead frame for three terminals, but the present invention can be applied to an apparatus having three or more lead terminals.

また、上述した実施形態では、各アイランドに1つの半導体チップ39を固着したが、1つのアイランドに、例えばトランジスタを複数個固着すること、及び、トタンジスタと縦型パワーMOSFET等の他の素子との複合固着も可能である。   In the above-described embodiment, one semiconductor chip 39 is fixed to each island. For example, a plurality of transistors are fixed to one island, and a transistor and another element such as a vertical power MOSFET are connected. Composite fixing is also possible.

さらに、本実施形態では、半導体チップ39にトランジスタを形成したが、例えば、パワーMOSFET、IGBT、HBT等のデバイスを形成した半導体チップであっても、本発明に応用できることは説明するまでもない。加えて、リード端子の本数を増大することでBIP、MOS型等の集積回路等にも応用することができる。   Furthermore, in the present embodiment, the transistor is formed on the semiconductor chip 39. However, it goes without saying that the present invention can be applied to a semiconductor chip in which a device such as a power MOSFET, IGBT, or HBT is formed. In addition, by increasing the number of lead terminals, it can be applied to integrated circuits such as BIP and MOS type.

以上説明したように、本発明によれば、リード端子34がパッケージから突出しない半導体装置を得ることができる。従って、半導体装置を実装したときのデッドスペースを削
減し、高密度実装に適した半導体装置を得ることができる。
As described above, according to the present invention, a semiconductor device in which the lead terminals 34 do not protrude from the package can be obtained. Therefore, the dead space when the semiconductor device is mounted can be reduced, and a semiconductor device suitable for high-density mounting can be obtained.

外部接続端子と外部接続端子との間を樹脂層41で被覆した構造にできるので、装置を実装したときの半田ブリッジ等による端子間短絡の事故を防止できる。   Since the external connection terminal and the external connection terminal are covered with the resin layer 41, an accident of short circuit between terminals due to a solder bridge or the like when the apparatus is mounted can be prevented.

パッケージの外形をダイシングブレードによる切断面で構成することにより、アイランド33と樹脂41の端面との寸法精度を向上できる。従って、アイランド33の面積を増大して、収納可能な半導体チップ39のチップサイズを増大できる。   By configuring the outer shape of the package with a cut surface by a dicing blade, the dimensional accuracy between the island 33 and the end surface of the resin 41 can be improved. Therefore, the area of the island 33 can be increased, and the chip size of the semiconductor chip 39 that can be stored can be increased.

リードフレーム30のパターン全体を樹脂41で埋設したにもかかわらず、あらかじめ枠体32に合わせマーク37を形成しておき、これを位置基準としてダイシングするようにしたので、ダイシング装置の合わせ精度を最大限に活用することができる。   Even though the entire pattern of the lead frame 30 is embedded with the resin 41, the alignment mark 37 is formed on the frame 32 in advance and dicing is performed using this as a position reference, so that the alignment accuracy of the dicing apparatus is maximized. It can be used as much as possible.

ダイシングで切断するリード端子に、あらかじめV字型またはU字型のスリット孔42aを形成し、この表面に金属メッキ層45を形成して、切断後も金属メッキ層45を残すようにしたので、実装時に半田26がリード端子34の端部で容易に盛り上がり、これが半導体装置の固着強度を増大する。   Since the V-shaped or U-shaped slit hole 42a is formed in advance in the lead terminal to be cut by dicing, the metal plating layer 45 is formed on the surface, and the metal plating layer 45 is left after cutting. During mounting, the solder 26 easily rises at the end of the lead terminal 34, which increases the fixing strength of the semiconductor device.

30 リードフレーム、31 素子搭載部、32 枠体部、33 アイランド、34 リード端子、35 連結バー、36 凹部、37 合わせマーク、38 導電ペースト、39 半導体チップ、40 ワイヤ、41 樹脂、42 スリット孔、43 ダイシングブレード、45 メッキ層、46 切断ライン、47 ダイシングブレード、48 段差部。   30 lead frame, 31 element mounting portion, 32 frame body portion, 33 island, 34 lead terminal, 35 connecting bar, 36 recess, 37 alignment mark, 38 conductive paste, 39 semiconductor chip, 40 wire, 41 resin, 42 slit hole, 43 dicing blade, 45 plating layer, 46 cutting line, 47 dicing blade, 48 stepped portion.

Claims (8)

外周に枠体を有し、前記枠体に囲まれた領域においてアイランド及びリードを有する素子搭載部が複数配列され、前記素子搭載部の全側面において一の前記素子搭載部が他の前記素子搭載部又は前記枠体のいずれかと連結体を介して接続し、前記一の素子搭載部と前記他の素子搭載部との間には前記枠体は配置されないリードフレームを用意し、
前記アイランドに半導体チップを搭載するとともに、前記リードと前記半導体チップとを電気的に接続する工程と、
前記素子搭載部を複数まとめて樹脂封止する工程と、
前記連結体を切断するように前記リードフレームをダイシングし、表面、裏面および4つの側面から成る6面体を有し、その裏面から前記リードが露出するパッケージに個片化する工程と、を含んで構成され、
前記連結体は、前記アイランド及び前記枠体よりも幅が狭いこと、を特徴とする半導体装置の製造方法。
A plurality of element mounting portions having a frame body on the outer periphery and having islands and leads in a region surrounded by the frame body, and one element mounting portion on the entire side surface of the element mounting portion is the other element mounting portion. A lead frame in which the frame body is not disposed between the one element mounting portion and the other element mounting portion ;
Mounting a semiconductor chip on the island, and electrically connecting the lead and the semiconductor chip;
A step of resin-sealing a plurality of the element mounting portions together;
Dicing the lead frame so as to cut the connection body, and having a hexahedron having a front surface, a back surface, and four side surfaces, and singulating into a package from which the lead is exposed. Configured,
The method of manufacturing a semiconductor device, wherein the connecting body has a width narrower than that of the island and the frame body.
前記素子搭載部は、行および列方向に配列される請求項1に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the element mounting portions are arranged in a row and column direction. 前記リードフレームは、帯状あるいは矩形状の金属薄板である請求項1または請求項2に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the lead frame is a strip-shaped or rectangular metal thin plate. 前記連結体は、前記ダイシングの後、前記アイランドから連続する突起として残存させる請求項1〜請求項3のいずれかに記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 1, wherein, after the dicing, the connection body is left as a protrusion continuous from the island. 5. 前記ダイシングラインに相当する所の前記連結体を含めてダイシングすることにより、前記側面には、前記連結体の切断面が露出される事を特徴とした請求項1〜請求項4のいずれかに記載の半導体装置の製造方法。 By dicing, including the coupling of the corresponding place on the dicing line, the prior SL aspect, any of claims 1 to 4, the cut surface of the coupling body is characterized by being exposed The manufacturing method of the semiconductor device as described in any one of Claims 1-3. 前記アイランドに搭載される半導体チップは、3端子のトランジスタ、BIP型の集積回路またはMOS型の集積回路である請求項1〜請求項5のいずれかに記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor chip mounted on the island is a three-terminal transistor, a BIP type integrated circuit, or a MOS type integrated circuit. 前記アイランドには、複数の半導体チップが設けられる請求項1〜請求項5のいずれかに記載の半導体装置の製造方法。   The semiconductor device manufacturing method according to claim 1, wherein a plurality of semiconductor chips are provided on the island. 前記枠体には、前記ダイシング時の位置認識マークが設けられる請求項1〜請求項5のいずれかに記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the frame body is provided with a position recognition mark at the time of dicing.
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