JP5080557B2 - 耐放射線強化差動出力バッファ - Google Patents

Description

本発明は、差動出力バッファに関し、より詳細には総線量、線量率、及びシングルイベント効果環境に関して、性能を向上させた差動出力バッファに関する。

多くのデジタル通信設計は差動出力バッファを含む。２つの一般的な差動出力バッファは低電圧差動信号伝達（ＬＶＤＳ）及び差動電流モード論理（ＣＭＬ）である。典型的なＬＶＤＳ差動出力バッファ１００が図１に示されており、典型的なＣＭＬ差動出力バッファ２０が図２に示されている。

ＬＶＤＳ差動出力バッファ１００は通常、図１に示されているようにブリッジ構造で接続されている４つのＣＭＯＳトランジスタ１０２〜１０８を使用して製造される。差動出力バッファ１００は電流源１１０も備える。差動出力バッファ１００は、遠隔受信機１１４に位置する、通常１００オームである終端抵抗器１１２を通じて電流をステアリングすること（steering）によって動作する。論理「１」の場合、電流は電流源１１０からトランジスタ１０４を通じて流れ、終端抵抗器１１２を通じて、トランジスタ１０６を通って接地に至る。論理「０」の場合、電流は、電流源１１０からトランジスタ１０２、１０８、及び終端抵抗器１１２を通じて流れる。

定常状態の場合は、トランジスタ１０２〜１０８は飽和状態又は遮断状態のいずれかにあり、電流が終端抵抗器１１２を通過せずに電流源１１０から接地へと流れることはない。これは低周波数における低電力動作を提供するが、トランジスタが切換えを行うことができる速度が制限される。

ＣＭＬ差動出力バッファ２００は典型的には、図２に示されているように、ブリッジ構造で接続されている２つの抵抗器２０２、２０４と２つのトランジスタ２０６、２０８とを使用して製造される。トランジスタ２０６、２０８は、図２に示されているようなＣＭＯＳトランジスタ、バイポーラトランジスタ、又は任意の他の適切なトランジスタタイプとすることができる。差動出力バッファ２００は電流源２１０も備える。論理「１」の場合、電流は、抵抗器２０２、２０４のうちの一方と、終端抵抗器２１２（通常１００オームであり、遠隔受信機１１４に位置する）と、トランジスタ２０６、２０８のうちの一方とを通じて電流源２１０へと進む。論理「０」の場合、電流は、出力バッファ２００内の他方の抵抗器及びトランジスタを通じて流れる。

ＣＭＬ差動出力バッファ２００の動作はＬＶＤＳ差動出力バッファ１００に類似しているが、トランジスタ２０６、２０８が線形範囲内で動作するという点が異なる。この線形動作に起因して、ＣＭＬ差動出力バッファ２００においては、小電流が電流源から抵抗器２０２、２０４とトランジスタ２０６、２０８との両方を通じて接地へと流れる。トランジスタ２０６、２０８をその線形範囲内で動作させることによって、ＣＭＬ差動出力バッファ２００は非常に高い周波数で動作することができる。

図１及び図２に示されているバッファ等の差動出力バッファは、バッファが宇宙空間用途及び軍事用途のような厳しい環境での用途において使用することができる。しかし、差動出力バッファ内の電流源及びトランジスタは、シングルイベント効果（ＳＥＥ）の影響を受けやすい場合がある。ＳＥＥは、単一のエネルギー粒子によって生じる能動半導体素子内の妨害である。半導体素子が小さくなるほど、トランジスタの閾値電圧は低下する。これらのより低い閾値は、エラーが生じるのに必要なノード当たりの電荷を低減する。結果として、半導体素子は一過性のアップセットの影響をより受けやすくなる。

ＳＥＥの１つのタイプはシングルイベントアップセット（ＳＥＵ）である。ＳＥＵは、荷電粒子が、自身が通る媒体を電離し、電子−正孔対の伴流を残すことによってエネルギーを失うときに生じる、放射線によって誘発される半導体素子内のエラーである。電子−正孔対は寄生伝導路を形成し、当該寄生伝導路はノードに誤った遷移を引き起こす可能性がある。この誤った遷移、すなわちグリッチは、半導体素子を通じて伝播する可能性があり、最終的にはラッチ、レジスタ、又はゲートの出力のような状態情報を含むノードの妨害を結果的に生じる場合がある。

典型的には、ＳＥＵは、中性子、陽子、及び重イオンのような電離放射成分によって引き起こされる。電離放射成分は、宇宙空間及び民間飛行高度において豊富に存在する。加えて、ＳＥＵは、或る集積回路パッケージングに存在する微量濃度のウラニウム及びトリウムの崩壊から生じるアルファ粒子によって起こる可能性がある。別の例としては、核兵器の爆発によってＳＥＵが起こる場合がある。核兵器が爆発すると、ガンマ線、Ｘ線、及び他の高エネルギー粒子の強力な線束が生成され、これによってＳＥＵが起こる場合がある。
したがって、ＳＥＥの影響を受けやすい用途において差動出力バッファを使用することができるように当該バッファを強化することが有益である。

耐放射線強化の差動出力バッファが開示される。一例では、この差動出力バッファは、実質的に同様の入力信号を受信すると、実質的に同様の出力信号を提供するように設計されている複数のステージ（段）を備える。複数のステージのそれぞれの出力は電気的に接続されて差動出力バッファの出力が提供される。放射線によって誘発される、単一のステージにおける破損は、差動出力バッファの出力を変化させることができない。複数のステージを分離させることによって、放射線によって誘発される単一の破損も二重の破損も、複数のステージにまたがることができない。この差動出力バッファは、実質的に同様の入力信号を複数のステージのそれぞれに提供することによって複数のステージを制御するドライブ回路も備える。結果として、差動出力バッファの出力は、複数のステージのうちの１つがシングルイベント効果によって一時的に影響を受けた場合、１つのステージは差動出力バッファの状態を変化させるほどの電流を寄与しないため、変化しないままである。

複数のステージのそれぞれは、少なくとも１つの電流源と１つのブリッジ回路とを備える。好ましくは、複数のステージのそれぞれは２つの電流源を備える。一例では、ブリッジ回路は４つのトランジスタを備える。別の例では、ブリッジ回路は２つのトランジスタと２つの抵抗器とを備える。
耐放射線強化の差動出力バッファ内のステージの数は、少なくとも１つの電流源によって供給される電流の量に基づいて選択される。複数のステージのそれぞれの出力は差動電流信号である。プリドライブ回路は、デジタル相補信号を複数のステージのそれぞれに提供する。プリドライブ回路は、デジタル相補信号を、実質的に同時に、複数の異なるドライブ段に提供する。

別の例では、この差動出力バッファは、１つのトランジスタブリッジ回路に接続される２つの電流源を有する複数のステージを備える。複数のステージのそれぞれは、実質的に同様のデジタル相補入力信号を受信すると、実質的に同様の差動電流出力信号を提供するように設計されている。複数のステージのそれぞれの出力は電気的に接続されて差動出力バッファの出力が提供される。この差動出力バッファは、デジタル相補入力信号を複数のステージのそれぞれに提供するプリドライブ回路も備える。複数のステージのうちの１つに対するパーティクルストライク（粒子の衝突）は、差動出力バッファの出力においてエラー信号をもたらすことができない。複数のステージを分離させることによって、放射線によって誘発される単一の破損も二重の破損も、複数のステージにまたがることができない。

差動出力バッファ内に含まれるステージの数は、少なくとも１つの電流源によって供給される電流の量に基づいて選択される。トランジスタブリッジ回路は、２つのｐチャネルトランジスタと２つのｎチャネルトランジスタとを備える。プリドライブ回路は、デジタル相補入力信号を、実質的に同時に複数のステージに提供する。プリドライブ回路は、複数のステージに対する入力信号が実質的に同時に複数のステージに到達するようにその入力信号を遅延させる。

シングルイベント効果に対して差動出力バッファを強化する方法も記載される。この方法は、それぞれ少なくとも１つの電流源と１つのブリッジ回路とを有するステージの数を選択すること、複数のステージのそれぞれの出力を１つのノードに接続すること、及び複数のステージをデジタル信号で駆動することを含む。複数のステージのそれぞれはデジタル信号に応じて電流信号を提供する。複数のステージのうちの１つのステージの出力はそのノードにおいて信号を破損することができない。結果として、複数のステージのうちの１つにおいてシングルイベント効果によって生じる電流信号変化は差動出力バッファに影響を与えない。

ステージ数は、少なくとも１つの電流源によって供給される電流の量に基づいて選択される。複数のステージをデジタル信号で駆動することは、複数のステージの動作を制御することを含む。例えば、複数のステージを制御することは、デジタル信号が実質的に同時に複数のステージのそれぞれを事前駆動するようにそのデジタル信号を遅延させることを含むことができる。

これらの態様及び利点と他の態様及び利点とは、必要に応じて添付図面を参照して以下の詳細な説明を読むことによって当業者には明らかになるであろう。さらに、本概要は、一例に過ぎず、特許請求される本発明の範囲を限定するようには意図されていないことが理解されるであろう。

現在において好ましい実施形態が、添付図面と共に以下において説明される。種々の図面において、同様の参照符合は同様の要素を示す。
図１及び図２に示されている差動出力バッファ１００、２００等の、電流がステアリングされる差動出力バッファを使用する代わりに、総線量、線量率、及びＳＥＥ環境に関して差動出力バッファを強化するために、電圧をステアリングする方式が使用される。この差動出力バッファでは、従来のＬＶＤＳ型出力バッファ及びＣＭＬ型出力バッファよりもＳＥＥに対する回復力がより大きい。電圧がステアリングされる差動出力バッファの一例が図３に示されている。

図３は、強化された差動出力バッファ３００の回路図である。差動出力バッファ３００は複数の電流源とプリドライブ信号とを使用し、その結果、単一のＳＥＥ衝撃の影響を受けるのはこれらの電流源のうちの１つのみとなる。単一の電流源に対するこの破損は差動出力バッファ３００の出力状態を変えるほど大きくはない。結果として、宇宙空間用途及び軍事用途のような、差動出力バッファ３００が厳しい環境に曝される用途において、差動出力バッファ３００を使用することができる。

差動出力バッファ３００は複数のステージ（段）３０２〜３０８に分割される。ステージ３０２〜３０８のそれぞれは、同様の数及び配置の構成要素を含む。ステージ３０２〜３０８は、或る方法で変化させることができるが、実質的に同じ入力を受信すると実質的に同じ出力を提供するように設計されている。

図３は４つのステージを示すが、４つを超えるか又は下回る数のステージを使用してもよい。ステージの数は、ステージ３０２〜３０８のうちの１つに対する粒子の衝突が差動出力バッファ３００の出力に影響を与えるには十分ではないように選択される。電流源によって供給される電流の量は、ステージの数を適切に選択するために使用することができる。

図３に示されているように、ステージ３０２〜３０８のそれぞれは２つの電流源３１０、３１２を含む。第１の、すなわち最上の電流源３１０は、トランジスタブリッジのノード「ｗ」に接続される。第２の、すなわち最下の電流源３１２は、接地とトランジスタブリッジのノード「ｚ」との間に接続される。代替的に、１つのみの電流源を使用することができ、差動出力バッファ１００のように最上電流源３１０を、又は差動出力バッファ２００のように最下電流源３１２を使用してもよい。

電流源３１０、３１２のそれぞれは、比例する量の電流を提供する。例えば、４つのステージが使用される場合、各電流源３１０、３１２は、差動出力バッファ３００に対する電流供給のうちの４分の１を提供する。したがって、差動出力バッファ３００のための電流源が３．５ｍＡである場合、電流源３１０、３１２のそれぞれは約０．８７５ｍＡを提供する。結果として、任意の電流源３１０、３１２に送り込まれるか又は当該電流源による出力から引き出される電流の量は制限される。

トランジスタブリッジは４つのトランジスタ３１４〜３２０を備える。トランジスタ３１４〜３２０は、図３では、ＣＭＯＳ、バイポーラ等のような任意のトランジスタタイプをステージ３０２〜３０８において使用することができることを示すために、スイッチとして示されている。好ましくは、第１のトランジスタ３１４及び第２のトランジスタ３１６はｐチャネルトランジスタであり、一方、第３のトランジスタ３１８及び第４のトランジスタ３２０はｎチャネルトランジスタである。代替的に、第１のトランジスタ３１４及び第２のトランジスタ３１６の代わりに、差動出力バッファ２００のように抵抗器が使用される。

図３に示されているように、第１のトランジスタ３１４は、トランジスタブリッジのノード「ｗ」と「ｘ」との間に接続される。第２のトランジスタ３１６は、トランジスタブリッジのノード「ｗ」と「ｙ」との間に接続される。第３のトランジスタ３１８は、トランジスタブリッジのノード「ｘ」と「ｚ」との間に接続される。第４のトランジスタ３２０は、トランジスタブリッジのノード「ｙ」と「ｚ」との間に接続される。

プリドライブ回路３２２はステージ３０２〜３０８を駆動又は制御する。プリドライブ回路３２２は、ステージ３０２〜３０８のそれぞれにデジタル信号の１つの相補対を提供する。例えば、信号Ａが論理レベル１にある場合、信号Ａｂａｒは論理レベル０にあるように設計される。そして、信号Ａが論理レベル０にある場合、信号Ａｂａｒは論理レベル１にあるように設計される。相補対の数は、差動出力バッファ３００において使用されるステージの数によって決まる。一例として、図３は４つのステージ３０２〜３０８を示しているため、プリドライブ回路３２２は４つの相補対（すなわち、Ａ、Ａｂａｒと、Ｂ、Ｂｂａｒと、Ｃ、Ｃｂａｒと、Ｄ、Ｄｂａｒ）を提供する。

プリドライブ回路３２２からの複数の相補対出力は、同じ論理レベルにあるように設計される（すなわち、Ａ＝Ｂ＝Ｃ＝Ｄ且つＡｂａｒ＝Ｂｂａｒ＝Ｃｂａｒ＝Ｄｂａｒ）が、ステージ３０２〜３０８のそれぞれの位置に基づいて様々な遅延が伴う。これらの遅延は、任意のタイマ及び／又は遅延回路設計によって生成することができる。これらの遅延は、ステージ３０２〜３０８のそれぞれが、ステージ３０２〜３０８に対する入力に基づいて概ね同時に出力を提供するように設計される。したがって、プリドライブ回路３２２から最も離れて位置するステージに対する遅延が最も短い。逆に言えば、プリドライブ回路３２２の最も近くに位置するステージに対する遅延が最も長い。好ましくは、４つのステージ３０２〜３０８は、ＳＥＥが２つ以上のステージに影響を与える可能性を低減するために、互いから十分に離れて配置される。

ステージ３０２〜３０８のそれぞれは差動電流出力ＯＵＴ_ｐ及びＯＵＴ_ｎを提供する。ステージ３０２〜３０８のそれぞれからの差動電流出力は実質的に同じになるように設計される。ＯＵＴ_ｐはトランジスタブリッジのノード「ｘ」に接続され、一方、ＯＵＴ_ｎはトランジスタブリッジのノード「ｙ」に接続される。ステージ３０２〜３０８からの差動電流出力は、全てのＯＵＴ_ｐ信号が単一の回路ノード「ｘ」において接続されるように、且つ、全てのＯＵＴ_ｎ信号が単一の回路ノード「ｙ」において接続されるように電気的に接続することができる。このようにして、これらの差動電流出力は効率的に選択される（voted）。代替的に、差動電流出力は比較器のような選択回路（voter circuitry）に接続することができる。結果として、複数のステージのうちの１つがＳＥＥによって破損された場合、破損したステージは、差動電流出力信号を破損するほどの電流を差動出力バッファ３００の出力に提供しない。

ステージ３０２〜３０８から離れた所で、ノード「ｘ」と「ｙ」との間に終端抵抗器を接続することができる。終端抵抗器は図３には示されていないが、図１に示されている終端抵抗器１１２及び図２に示されている終端抵抗器２１２と実質的に同じである。

プリドライブ回路３２２は、ステージ３０２〜３０８を通る電流の流れを制御する。例えば、Ａ信号、Ｂ信号、Ｃ信号、及びＤ信号が論理「１」にある場合、Ａスイッチ、Ｂスイッチ、Ｃスイッチ、及びＤスイッチは閉じることができ、一方、相補信号Ａｂａｒ、Ｂｂａｒ、Ｃｂａｒ、及びＤｂａｒによって制御されるスイッチは開く。この構成では、電流は、電流源３１０から、トランジスタ３１４と、ノード「ｘ」及び「ｙ」間に接続されている終端抵抗器と、トランジスタ３２０と、電流源３１２とを通じて接地へと流れることができる。同様に、プリドライブ回路３２２がＡ出力、Ｂ出力、Ｃ出力、及びＤ出力において論理レベル０を提供する場合、Ａスイッチ、Ｂスイッチ、Ｃスイッチ、及びＤスイッチは開くことができ、一方、相補信号Ａｂａｒ、Ｂｂａｒ、Ｃｂａｒ、及びＤｂａｒによって制御されるスイッチは閉じる。この構成では、電流は、電流源３１０から、トランジスタ３１６と、ノード「ｘ」及び「ｙ」間に接続されている終端抵抗器と、トランジスタ３１８と、電流源３１２とを通じて接地へと流れることができる。

一例として、強化された差動出力バッファ３００をＬＶＤＳ型出力バッファ及びＣＭＬ型出力バッファにおいて使用することができる。別の例として、強化された差動出力バッファ３００をＳｅｒＤｅｓシステムにおいて使用することができる。ＳｅｒＤｅｓシステムは、専用シリアライザ／デシリアライザ対を備えることができ、高速通信用途において使用することができる。強化された差動出力バッファ３００をＬＶＤＳ型出力バッファ、ＣＭＬ型出力バッファ、又はＳｅｒＤｅｓシステムに含めることによって、これらの装置をＳＥＥの影響を受けやすい環境において動作させることができる。

例示されている実施形態は、例にすぎず、本発明の範囲を限定するものとして捉えられるべきではないことを理解されたい。特許請求の範囲は、指示がない限り、記載されている順序又は要素に限定されるように解釈されるべきではない。したがって、特許請求の範囲及び該特許請求の範囲の技術的思想に入る全ての実施形態とそれらの均等物とが、本発明として特許請求される。

典型的なＬＶＤＳ差動出力バッファの一例の回路図である。 典型的なＣＭＬ差動出力バッファの一例の回路図である。 強化された差動出力バッファの一例の回路図である。

Claims (8)

1. 耐放射線強化の差動出力バッファであって、
   実質的に同様の入力信号を受信すると、実質的に同様の出力信号を提供するように設計されている複数のステージであって、該複数のステージのそれぞれの出力が電気的に接続されて前記差動出力バッファの出力を提供し、単一のステージが前記差動出力バッファの出力を変化させることができないように構成された、複数のステージと、
   前記複数のステージに前記実質的に同様の入力信号を提供することによって、該複数のステージを制御するプリドライブ回路であって、該プリドライブ回路から前記複数のステージのそれぞれまでの距離に基づいて、該複数のステージのそれぞれに前記入力信号を供給する時点を制御することによって、前記実質的に同様の入力信号を実質的に同時に前記複数のステージのそれぞれに提供するプリドライブ回路と、
   を備えることを特徴とする差動出力バッファ。
2. 請求項１記載の差動出力バッファにおいて、前記複数のステージのそれぞれは、少なくとも１つの電流源と１つのブリッジ回路とを備えることを特徴とする差動出力バッファ。
3. 請求項２記載の差動出力バッファにおいて、前記複数のステージのそれぞれは２つの電流源を備えることを特徴とする差動出力バッファ。
4. 請求項２記載の差動出力バッファにおいて、前記ブリッジ回路は４つのトランジスタを備えることを特徴とする差動出力バッファ。
5. 請求項２記載の差動出力バッファにおいて、前記ブリッジ回路は２つのトランジスタと２つの抵抗器とを備えることを特徴とする差動出力バッファ。
6. 請求項２記載の差動出力バッファにおいて、前記複数のステージに含まれるステージの数は、前記少なくとも１つの電流源によって供給される電流の量に基づいて選択されることを特徴とする差動出力バッファ。
7. 請求項１記載の差動出力バッファにおいて、前記複数のステージのそれぞれの前記出力信号は差動電流信号であることを特徴とする差動出力バッファ。
8. 請求項１記載の差動出力バッファにおいて、前記プリドライブ回路は、デジタル相補信号を前記複数のステージのそれぞれに提供することを特徴とする差動出力バッファ。

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