JP5067378B2 - 容量式加速度センサおよびその製造方法 - Google Patents

Description

この発明は、容量式加速度センサに係る発明であり、電極部を臨む開口部を有する封止用上基板を有する容量式加速度センサに適用することができる。

従来の容量式加速度センサにおいては、可動電極と固定電極とを近接して離間配置し、可動電極が変位した際の固定電極との間に生じる静電容量の変化を検出することが行なわれている。このような加速度センサは、封止用上基板と封止用下基板と（以下、単に上基板、下基板と称する）により、センサ部等を封止することにより形成されている。また、加速度センサは、上基板と下基板との間に、可動電極や固定電極等と接続された複数の電位取り出し部も有している。

各電極部からの電位の取り出しについては、上基板に貫通孔を形成し、この貫通孔を通じて電位取り出し部を露出させ、この電位取り出し部に対し、ワイヤボンドしていた。これらの貫通孔は、ワイヤボンディングの都合上、矩形の容量式加速度センサチップの一辺に沿って配置するのが通例であった。しかしながら、このような電極取り出し構造では、貫通孔の寸法としてボンディングツールが入る大きさが必要となり、チップサイズが大きくなるという問題があった。

そこで特許文献１においては、貫通孔を埋めるように配線層を塗布形成し、この配線層を上基板上に延長して設けられたパッド部にワイヤボンドを行なうことで、上記のような問題を回避した電極取り出し構造を実現している。

特開２００５−３８９１１号公報 （図２）

しかしながら、このような従来の電極取り出し構造は、以下のような問題点を持っている。すなわち、配線層の貫通孔に対する被覆性を確保するために、貫通孔の形状を、上記特許文献１の図２に示されるように、電位取り出し部側から上基板表面に向かってその直径が大きくなっていくようなテーパ形状とする必要があった。このため、上基板の電位取り出し部側における貫通孔の開口径より上基板表面側の貫通孔の開口径が大きくなってしまう。このようにすると一列に整列した貫通孔が相互に接触してしまうという不具合を回避する必要から、各貫通孔相互間の距離を十分に確保することとなる。しかしながら、このように各貫通孔相互間の距離を十分に確保することは、チップサイズを小さくするという本来の目的の実現に大きな障害となっていた。上基板の厚みを薄くすることにより、貫通孔の開口径の増加を抑えることもできるが、上基板の厚みを薄くすると、後工程で加わる外力に対する上基板の強度が不足するという問題が生じる。

この発明は、上述のような課題を解決するためになされたもので、その目的は、配線層の貫通孔に対する被覆性や上基板の強度に悪影響を与えず、チップサイズの小型化を実現した容量式加速度センサを提供しようとするものである。

上記課題を解決するため、この発明に係る容量式加速度センサは、相対向する上主面と下主面とを有し、矩形の一辺に沿って複数の貫通孔が設けられている上基板と、相対向する上主面と下主面とを有する下基板と、前記上基板の下主面と前記下基板の上主面との間に挟まれて固定電極及び可動電極を形成するとともに、前記貫通孔に臨んで電位を取り出すための電位取り出し部がそれぞれ形成された複数の半導体基板と、前記電位取り出し部及び前記貫通孔の内壁を被覆し、前記上基板の上主面に延長部を有するように設けられた配線層とを備え、前記貫通孔は前記上基板の下主面側から上主面側に向かってその直径が大きくなるようなテーパ形状を有しており、前記配線層の延長部がボンディングワイヤを接続するためのパッド部を含んでおり、前記上基板は、前記複数の貫通孔を含む連続した領域であって、その上主面がその他の領域の上主面より後退している後退領域を有し、前記後退領域の厚みは前記その他の領域の厚みより小さいことを特徴とする。

上記のような構成としたため、上記容量式加速度センサは、配線層の貫通孔に対する被覆性に悪影響を与えずチップサイズの小型化を実現でき、かつ外力に対し十分な強度を有するという効果を奏する。

本発明に係る容量式加速度センサの実施の形態の代表的な実施例を示す平面図及び側面図である。 図１のＡ−Ａ断面図である。 本発明に係る半導体装置の製造工程を示すフローチャートである。 本実施の形態の貫通孔の各寸法を規定した図である。 本発明に係る容量式加速度センサの実施の形態の変形例を示す平面図及び断面図である。

＜実施の形態＞
以下、本発明の実施の形態を図に基づいて説明する。図１は本発明に係る容量式加速度センサの実施の形態の代表的な実施例を示す平面図（ａ）及び側面図（ｂ）であり、図２は図１のＡ−Ａ断面図である。

図１及び図２において、上基板２及び下基板３は、矩形の板状ガラス体が使用され、それぞれ上主面と下主面とを有し、上基板２の下主面と下基板３の上主面とで複数の半導体基板４，５，６，７，８を挟み込むように保持している。矩形の上基板２には、その一辺に沿って４つの貫通孔２ａ，２ｂ，２ｃ，２ｄが一直線上に形成されている。上基板２の複数の貫通孔２ａ，２ｂ，２ｃ，２ｄを含む領域は、その上主面がその他の領域の上主面より後退している後退領域となっている。後退領域においては、その厚みが上基板２のその他の領域の厚みより小さくなっている段差構造となっている。

複数の半導体基板４，５，６，７，８のうち、枠体４は平面視矩形の容量式加速度センサチップ１の四辺を囲むように外周枠状に形成された外周枠部をなすものであり、接地電位に固定されている。固定電極５，６は、枠体４に対し非接触とされて、枠体４の内周で取り囲まれるように配置されており、上基板２及び下基板３それぞれに対して固定されている。可動電極７は、枠体４に対し非接触とされて、枠体４の内周で取り囲まれるように配置されており、上基板２及び下基板３それぞれに対して変位可能に下基板３に支持されている。上基板２、下基板３及び枠体４は、それらに囲まれた空間を気密封止しており、その空間において、固定電極５，６及び可動電極７を外界から保護している。

電位取り出し部８は、上基板２の複数の貫通孔２ａ，２ｂ，２ｃ，２ｄに対応する位置に設けられ、上基板２の後退領域を支持している。電位取り出し部８は、可動電極７が変位した際の固定電極５，６との間に生じる静電容量の変化を検出するため、あるいは枠体４を接地電位に固定するため、枠体４、固定電極５，６及び可動電極７のそれぞれに対して接続されている。

上基板２の複数の貫通孔２ａ，２ｂ，２ｃ，２ｄにより、電位取り出し部８は容量式加速度センサチップ１の上面に露出しており、この露出部分と貫通孔内壁を覆うように導電性の複数の配線層９が設けられている。各配線層９は上基板２の上主面への延長部９ａをそれぞれ有し、この延長部の一部がボンディングワイヤを接続するためのパッド部を構成している。

配線層９がその延長部９ａまで途切れなく上基板２の貫通孔内壁と上主面とを被覆するよう、貫通孔は上基板２の下主面側から上主面側に向かってその直径が大きくなるようなテーパ形状を有している。本実施の形態においてテーパ角θは１０〜２０°である。ここでテーパ角θとは、貫通孔の内面と上基板２の上主面の法線とがなす角度のことである。

このような上基板２は以下のように製造される。まず、上基板２となるガラス平板の上主面にマスク材１０を塗布し、公知の写真製版技術によりマスク材１０に貫通孔を形成するための開口部を形成する（図３（ａ）参照）。次に、ガラス平板の上主面側から公知のサンドブラスト加工を施すことにより、貫通孔の加工を行う（図３（ｂ）参照）。この段階では貫通孔の加工は未貫通のままの底を有する穴（以後有底穴１１と呼ぶ）で留めておく。次に上記マスク材１０を除去した後、ガラス平板の上主面に再度マスク材１０を塗布し、公知の写真製版技術によりマスク材１０の有底穴を含む領域に開口部を形成する（図３（ｃ）参照）。最後に、公知のサンドブラスト加工又は公知のウエットエッチング加工によりガラス平板の有底穴１１を含む領域の厚みを減ずることにより、ガラス平板の一辺に段差構造を加工する（図３（ｄ）参照）。このとき有底穴１１の底部の厚みも併せて減じ、有底穴を貫通孔とする。最後にマスク材１０を除去して上基板２が完成する。

上記のように、テーパ形状の貫通孔を得るためには、有底穴１１の加工においてはサンドブラスト加工を用いることが望ましい。ウエットエッチング加工では貫通孔のテーパ角が特に上主面近傍で０°近くになるが、サンドブラスト加工であれば貫通孔のテーパ角は１０〜２０°程度となるからである。一方段差構造の加工においてはサンドブラスト加工及びウエットエッチング加工のいずれを用いても良い。サンドブラスト加工では加工速度が大きいといった利点があるが、ウエットエッチング加工では加工面の面粗さが小さい、言い換えれば加工面が透明に仕上がるという利点があり、容量式加速度センサ全体の品質／費用を考慮していずれを用いるかを決めればよいことである。また、ガラス平板の一辺に沿って未貫通の有底穴１１を形成する工程の後、有底穴１１を含む領域のガラス平板の厚みを、有底穴１１の底部の厚みと共に減じる工程を実施することにより、無駄な加工を省くことができ加工コストの低減に寄与できる。

図４は本実施の形態の貫通孔の各寸法を規定した図である。図４を参照して、上基板２の下主面側における貫通孔の直径をａ、上基板２の上主面側における貫通孔の直径をｂ、貫通孔周辺の上基板２の厚みをｔ、テーパ角をθとすると、一般に、
ｂ＝ａ＋２×ｔ×ｔａｎθ （１）
という関係が存在する。
例えば、ａ＝２００μｍ、ｔ＝４００μｍ、θ＝１０°（従来例）の場合、上基板２の上主面側における貫通孔の直径ｂは３４１μｍとなり、必要な開口寸法である２００μｍ（＝ａ）より１４１μｍ大きくなる。

複数の貫通孔は、可動電極及び固定電極を配置する部分の面積効率あるいは他の制御部品との接続を考慮すると、本実施の形態のように容量式加速度センサチップ１の一辺に沿って一列に配置したほうが望ましい。本実施の形態のような容量式加速度センサにおいては、枠体４、固定電極５，６及び可動電極７のそれぞれに電位取り出し部８が必要なため、貫通孔は４つ設けられている。したがって、従来例の場合の上記一辺の長さＬは最低でも、
Ｌ＝３４１×４＝１３６４（μｍ）
必要となる。

本実施の形態においては、貫通孔周辺の上基板２の厚みｔを２００μｍと薄くしているので、上基板２の上主面側における貫通孔の直径ｂは（１）式より
ｂ＝２００＋２×２００×ｔａｎ１０°＝２７０（μｍ）
となり、上記一辺の長さＬは最低でも、
Ｌ＝２７０×４＝１０８０（μｍ）
でよく、従来例と比較して、上記一辺の長さＬを２８４μｍ小さくすることができる。

上基板２は、上基板２、下基板３及び枠体４に囲まれた空間を気密封止する役割を有しているが、更に後工程で加わる外力から保護する役割も担っているため、上基板２はその外力による応力に対抗するために所定の厚みを必要としている。特に図２の可動電極７の存在する領域は、上基板２を支持する半導体基板が存在しないために、この領域の上方の上基板２には大きな応力がかかりやすくなっている。本実施の形態のように貫通孔の存在する後退領域における上基板２の厚みのみを小さくするようにすれば、後退領域は電位取り出し部８によって支持されているため、上基板２全体としての強度不足は回避できる。以上述べてきたように、本実施の形態を採用すれば、チップサイズを小さくでき、かつ外力に対し十分な強度を有する容量式加速度センサが実現できる。

図５は本発明に係る容量式加速度センサの実施の形態の変形例を示す平面図（ａ）及び平面図におけるＢ−Ｂ部分の断面図（ｂ）である。図１の実施例との相違は、後退領域が上基板２の辺から隔てられて形成されていることである。すなわち、上基板２において、後退領域はその他の領域に取り囲まれており、上基板２の外周部の厚みが元の厚みのままとなっている。

この変形例ような構成を採用することにより、後退領域周囲の上基板２の厚みは所定の厚みを確保しているので、外部からの応力をこの所定の厚みの領域で支えるため、後退領域への応力を緩和することができる。また、上基板２の後退領域への応力を更に緩和するためにシリコーン系の樹脂等を後退領域上に充填することがあるが、このとき充填樹脂が後退領域からはみ出し、上基板２の外に漏れ出すことを防止でき、後工程に悪影響を与えるような事態をも回避できる。

この発明に係る容量式加速度センサは、加速度や角速度の計測を必要とする機器に適用することにより、その機器の性能向上に寄与することができる。

１ 容量式加速度センサチップ、
２ 上基板、
２ａ 貫通孔、
２ｂ 貫通孔、
２ｃ 貫通孔、
２ｄ 貫通孔、
３ 下基板、
４ 枠体、
５ 固定電極、
６ 固定電極、
７ 可動電極、
８ 電位取り出し部、
９ 配線層、
９ａ 延長部
１０ マスク材
１１ 有底穴

Claims (4)

1. 相対向する上主面と下主面とを有し、矩形の一辺に沿って複数の貫通孔が設けられている上基板と、
   相対向する上主面と下主面とを有する下基板と、
   前記上基板の下主面と前記下基板の上主面との間に挟まれて固定電極及び可動電極を形成するとともに、前記貫通孔に臨んで電位を取り出すための電位取り出し部がそれぞれ形成された複数の半導体基板と、
   前記電位取り出し部及び前記貫通孔の内壁を被覆し、前記上基板の上主面に延長部を有するように設けられた配線層とを備え、
   前記貫通孔は前記上基板の下主面側から上主面側に向かってその直径が大きくなるようなテーパ形状を有しており、
   前記配線層の延長部がボンディングワイヤを接続するためのパッド部を含んでおり、
   前記上基板は、前記複数の貫通孔を含む連続した領域であって、その上主面がその他の領域の上主面より後退している後退領域を有し、前記後退領域の厚みは前記その他の領域の厚みより小さいことを特徴とする容量式加速度センサ。
2. 前記後退領域は前記その他の領域に取り囲まれていることを特徴とする請求項１記載の容量式加速度センサ。
3. 相対向する上主面と下主面とを有し、矩形の一辺に沿って貫通孔が設けられている上基板と、相対向する上主面と下主面とを有する下基板と、前記上基板の下主面と前記下基板の上主面との間に挟まれた複数の半導体基板とを有する容量式加速度センサの製造方法であって、
   前記上基板の一辺に沿って未貫通の有底穴を形成する工程と、
   前記有底穴を含む領域の前記上基板の厚みを、有底穴の底部の厚みと共に減じることにより前記上基板の前記一辺に段差構造を形成する工程と、
   を含むことを特徴とする容量式加速度センサの製造方法。
4. 前記有底穴を形成する工程はサンドブラスト加工によりなされることを特徴とする請求項３記載の容量式加速度センサの製造方法。

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