JP5058434B2

JP5058434B2 - Ｌｃｄ動作電流を減少させるタイミングコントローラとｌｃｄドライバとディスプレイデータ出力方法

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Publication number: JP5058434B2
Application number: JP2004322823A
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Description

本発明は、ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）ドライバに係り、より詳しくはビデオインターフェースを使用しつつメモリ更新を効率的に制御してＬＣＤで消費される電力を減少させることができる装置及び方法に関する。

一般に、携帯用電話機やＰＤＡなどのような電子機器に使用される液晶パネルには、パッシブマトリックス方式の液晶パネルと薄膜トランジスタ（ｔｈｉｎｆｉｌｍｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）のようなスイッチング素子を使用するアクティブマトリックス方式の液晶パネルとが使用される。

パッシブマトリックス方式の液晶パネルが消費する電力は、アクティブマトリックス方式の液晶パネルが消費する電力に比べて小さいという長所がある。すなわち、パッシブマトリックス方式は、アクティブマトリックス方式に比べて低消費電力化が容易であるという長所がある。しかしながら、パッシブマトリックス方式は、アクティブマトリックス方式に比べて多色化及び動映像表示が難しいという短所がある。

一方、アクティブマトリックス方式は、多色化及び動映像表示に適している一方、低消費電力化が難しいという短所がある。

最近、携帯用電話機やＰＤＡなどのような携帯型電子機器で高品質映像を提供するために多色化及び動映像表示が強く要求されている。これと併せて、前記携帯用電子機器を一回充電して長時間中使用しようとする消費者の要求も高まっている。従って、多色化、動映像表示及び消費電力の問題を解決しようとする研究が必要である。

本発明の技術的課題は、ＬＣＤで消費される電力を減少させることができる装置及び方法を提供するところにある。

前記技術的課題を達成するために本発明のスキャンラインドライビング回路とデータラインドライビング回路の動作タイミングをそれぞれ制御するＬＣＤドライバのタイミングコントローラは、垂直同期信号にクロックされて前記垂直同期信号のパルス（又は立上りエッジ）の個数を計数し、その計数結果としてｎビット計数信号を出力するｎ−ビットカウンタと、前記ｎビット計数信号を受信し、受信されたｎビット計数信号と所定のｎビット基準信号とを比較し、その比較結果を出力する判別回路と、前記判別回路の出力信号とデータイネーブル信号とを論理積する第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号とクロック信号とを論理積する第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号に応答して第１のディスプレイデータを受信し、貯蔵するためのメモリ装置と、を備える。

前記タイミングコントローラは、前記第１のＮＡＮＤゲートの出力信号と第２のディスプレイデータとを論理積し、その結果として前記第１のディスプレイデータを出力する第３のＮＡＮＤゲートをさらに備える。

前記技術的課題を達成するために本発明のデータラインとスキャンラインとを備えるＬＣＤパネルを駆動するＬＣＤドライバは、メモリ装置を備えるタイミングコントローラと、前記メモリ装置に貯蔵されたディスプレイデータに基づいて前記ＬＣＤパネルのデータラインを駆動するデータラインドライビング回路と、前記スキャンラインを順次駆動するスキャンラインドライビング回路と、を備え、前記タイミングコントローラは、入力ディスプレイデータ及び垂直同期信号とデータイネーブル信号を含む制御信号に基づいて前記データラインドライビング回路と前記スキャンラインドライビング回路の動作タイミングを制御し、前記制御信号に基づいて内部データイネーブル信号を発生し、前記メモリ装置は、前記データイネーブル信号の一つの周期の整数倍の周期を有する前記内部データイネーブル信号に基づいて前記入力ディスプレイデータを受信して貯蔵する。

前記メモリ装置は、前記内部データイネーブル信号が活性化される区間でのみ前記入力ディスプレイデータを受信して貯蔵する。

前記タイミングコントローラは、前記垂直同期信号にクロックされて前記垂直同期信号のパルスの個数を計数し、その計数結果としてｎビット計数信号を出力するｎ−ビットカウンタと、前記ｎビット計数信号を受信し、受信されたｎビット計数信号と所定のｎビット基準信号とを比較し、その比較結果を出力する判別回路と、前記判別回路の出力信号と前記データイネーブル信号とを論理積する第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号とクロック信号とを論理積である第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号と前記入力ディスプレイデータとを論理積する第３のＮＡＮＤゲートと、を備え、前記メモリ装置は、前記第１のＮＡＮＤゲートの出力信号に応答して前記第３のＮＡＮＤゲートの出力信号を受信し貯蔵する。

前記技術的課題を達成するために本発明のデータラインとスキャンラインとを備えるＬＣＤパネルを駆動するＬＣＤドライバは、メモリ装置を備えるタイミングコントローラと、前記メモリ装置に貯蔵されたディスプレイデータに基づいて前記ＬＣＤパネルのデータラインを駆動するデータラインドライビング回路と、前記スキャンラインを順次駆動するスキャンラインドライビング回路と、を備え、前記タイミングコントローラは、入力ディスプレイデータ及び垂直同期信号とデータイネーブル信号を含む制御信号に基づいて前記データラインドライビング回路と前記スキャンラインドライビング回路の動作タイミングを制御し、前記制御信号に基づいて内部データイネーブル信号を発生し、前記メモリ装置は、前記データイネーブル信号の一つの周期より長い周期を有する前記内部データイネーブル信号に基づいて前記入力ディスプレイデータを受信して貯蔵する。

前記技術的課題を達成するために本発明のデータラインとスキャンラインとを備えるＬＣＤパネルのデータラインを駆動するデータラインドライビング回路にメモリ装置に貯蔵されたディスプレイデータを出力する方法は、垂直同期信号とデータイネーブル信号に基づいて前記データイネーブル信号の一つの周期の整数倍の周期を有する内部データイネーブル信号を発生する段階と、前記内部データイネーブル信号に基づいてディスプレイデータを受信して貯蔵する段階と、制御信号に応答して前記メモリ装置に貯蔵されたディスプレイデータを前記データラインドライビング回路に出力する段階と、を備える。

前記内部データイネーブル信号を発生する段階は、前記垂直同期信号のパルスの個数を計数し、その計数結果を出力する段階と、前記計数結果と基準値とを比較し、その比較結果を出力する段階と、前記比較結果及び前記データイネーブル信号に基づいて前記内部データイネーブル信号を発生する段階と、を備える。

前記ディスプレイデータを受信して貯蔵する段階は、前記内部データイネーブル信号とクロック信号とを論理組み合わせし、データ書き込みイネーブル信号を発生する段階と、前記内部データイネーブル信号と入力ディスプレイデータとを論理組み合わせして前記ディスプレイデータを生成する段階と、前記メモリ装置が前記データ書き込みイネーブル信号に応答して生成されたディスプレイデータを受信して貯蔵する段階と、を備える。

本発明によるタイミングコントローラ、これを備えるＬＣＤドライバ及びディスプレイデータ出力方法は、ビデオインターフェースを使用しながらもメモリ更新動作電流を相当に減少させることができる。

本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには、本発明の好適な実施の形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面に基づき本発明の好適な実施の形態を詳細に説明する。各図面に提示された同一な参照符号は同一な部材を示す。

図１は、ＣＰＵインターフェースを使用する一般的なＬＣＤのブロック図である。図１を参照すれば、ＬＣＤ１００は、ＬＣＤパネル１１０、ＬＣＤドライバ１２０、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓＵｎｉｔ）１７０及び多数個の周辺装置１７１及び１７３を備える。周辺装置１７１は、携帯用電話機のカメラモジュールになることがあり、周辺装置１７３は、大容量データを貯蔵するためのメモリ装置であることもある。

ＬＣＤドライバ１２０は、タイミングコントローラ１３０、スキャンラインドライビング回路（一般にゲートドライバブロック１４０とも言う）及びデータラインドライビング回路（一般にソースドライバブロック１５０とも言う）を備える。

タイミングコントローラ１３０は、グラフィックＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１３１を備え、スキャンライン駆動回路１４０及びデータラインドライビング回路１５０の作動タイミングをそれぞれ制御するための各制御信号を出力する。

グラフィックＲＡＭ１３１は、少なくとも６０フレームに相応するディスプレイデータを貯蔵し、タイミングコントローラ１３１の制御下でディスプレイデータ（又は映像データ）をデータラインドライビング回路１５０に出力する。

スキャンライン駆動回路１４０は、多数個のゲートドライバ（図示せず）を備え、タイミングコントローラ１３０から出力される制御信号に基づいてＬＣＤパネル１１０のスキャンラインＧ１乃至ＧＭを連続的に駆動する。

データラインドライビング回路１５０は、多数個のソースドライバ（図示せず）を備え、グラフィックＲＡＭ１３１から出力されるディスプレイデータ及びタイミングコントローラ１３０から出力される制御信号に基づいてＬＣＤパネル６０のデータラインＳ１乃至Ｓｎを駆動する。

ＬＣＤパネル１１０は、スキャンライン駆動回路１４０から出力される信号とデータラインドライビング回路１５０から出力される信号とに基づいてＣＰＵ１７０から出力されたディスプレイデータをディスプレイする。

ＬＣＤドライバ１２０のタイミングコントローラ１３０は、ＣＰＵインターフェース１６０を通じてＣＰＵ１７０から出力される各種ディスプレイデータと制御信号とを直接受信し、グラフィックＲＡＭ１３１に貯蔵されたディスプレイデータを更新する。

ＬＣＤパネル１１０に停止映像がディスプレイされる場合でも、ＣＰＵ１７０は、秒当たり数十フレームに相応するディスプレイデータをタイミングコントローラ１３０に伝送し、タイミングコントローラ１３０は、同一なディスプレイデータをグラフィックＲＡＭ１３１に出力するため、グラフィックＲＡＭ１３１は、秒当たり数十フレームに相応するディスプレイデータを継続的に更新する。こうした動作をメモリ更新動作という。メモリ更新動作時に消費される電流はメモリ更新動作電流になる。

すなわち、少ない消費電力を要求する携帯用電子機器で同一なディスプレイデータを更新するための消費電力が増加する問題点がある。

また、ＬＣＤドライバ１２０と直接通信するＣＰＵ１７０のアクセス負担が増加するため、前記ＣＰＵ１７０は、各周辺装置１７１及び１７３から入力される多様なグラフィックと動映像とをそのまま支援することができない問題点がある。

また、ＣＰＵ１７０のサイズ及び製造コストが増加する。そして、ＣＰＵ１７０が使用するシステムクロック信号の周波数とグラフィックＲＡＭ１３１が使用する周波数とが異なる場合、ＬＣＤパネル１１０でディスプレイされる動映像が破れる現象が発生するため、ＬＣＤパネル１１０でディスプレイされる動映像又は停止映像の画質が悪くなる。

図２は、本発明によるタイミングコントローラを備えるＬＣＤのブロック図を示す。
図２のＬＣＤは、図１に示されたＬＣＤ１００のＣＰＵ１７０のアクセス負担を減少させ、多様なグラフィックと動映像とを支援し、ディスプレイされる動映像が破れる現象による画質を改善するために、グラフィックプロセッサー２４０とビデオインターフェース２３０とを備える。

ＬＣＤ２００は、ＬＣＤパネル１１０と、ＬＣＤドライバ２１０と、グラフィックプロセッサー（又はグラフィックチップセット）２４０と、ＣＰＵ２７０と、ビデオインターフェース２３０と、ＣＰＵインターフェース２６０と、多数個の周辺装置２１５，２５３と、を備える。

ＬＣＤドライバ２１０とグラフィックプロセッサー２４０とは、ビデオインターフェース２３０を通じてデータをやり取りし、グラフィックプロセッサー２４０とＣＰＵ２７０とは、ＣＰＵインターフェース２６０を通じてデータをやり取りする。

ＬＣＤドライバ２１０は、メモリ装置２２２を備えるタイミングコントローラ２２０と、スキャンラインドライビング回路１４０及びデータラインドライビング回路１５０と、を備える。メモリ装置２２２は、グラフィックＲＡＭで実現されることができる。

タイミングコントローラ２２０は、グラフィックプロセッサー２４０から出力され、ビデオインターフェース２３０を通じて入力される制御信号に基づいて応答して内部データイネーブル信号を発生する。

データラインドライビング回路１５０は、タイミングコントローラ２２０から出力される制御信号に応答してグラフィックＲＡＭ２２２に貯蔵されたディスプレイデータを受信し、これらをＬＣＤパネル１１０に出力する。

グラフィックプロセッサー２４０は、ＣＰＵ１７０及び各周辺装置１７１と１７３から出力されるグラフィックデータと映像データとを受信し処理する。

図３は、本発明によるタイミングコントローラのブロック図を示す。
図３を参照すれば、タイミングコントローラ２２０は、ｎ−ビットカウンタ２２１と、判別回路２２３と、第１のＮＡＮＤゲート２２５と、第２のＮＡＮＤゲート２２７と、第３のＮＡＮＤゲート２２９及びメモリ装置２２２を備える。グラフィックプロセッサー２４０から出力された垂直同期信号ＶＳＹＮＣＨ、データイネーブル信号ＤＥ、クロック信号ＣＬＫ及びディスプレイデータＤＤＡＴＡは、ビデオインターフェース２３０を通じてタイミングコントローラ２２０に入力される。内部データイネーブル信号ＩＤＥ＿ｊは、垂直同期信号ＶＳＹＮＣＨ、データイネーブル信号ＤＥ及びクロック信号ＣＬＫの組合わせにより発生される。

図４は、図３に示されたタイミングコントローラの動作タイミング図を示す。図３及び図４を参照してメモリ更新動作が詳細に説明される。
ｎ−ビットカウンタ２２１は、垂直同期信号ＶＳＹＮＣＨの立上りエッジにクロックされて（又は同期されて）前記立上りエッジの個数（又はパルスの個数）をカウントし、その結果としてｎビット計数信号ＣＮＴ［ｉ］を出力する。ｎ−ビットカウンタ２２１は、グラフィックプロセッサー２４０から出力されるリセット信号ＲＥＳＥＴに応答してリセットされる。

先ず、ｎ−ビットカウンタ２２１が１−ビットカウンタで動作すれば、１−ビットカウンタ２２１は、１ビット（ハイ１又はロー０）の出力信号ＣＮＴ［１］を判別回路２２３に出力する。

判別回路２２３は、１−ビットカウンタ２２１の出力信号（ＣＮＴ［ｉ］；ｉ＝１）を受信し、所定の１−ビット基準信号と１−ビットカウンタ２２１の出力信号ＣＮＴ［１］とを比較し、その比較結果を出力する。例えば、所定の１−ビット基準信号が１に設定され、１−ビットカウンタ２２１の出力信号ＣＮＴ［１］が１である場合にその比較結果は１である。

第１のＮＡＮＤゲート２２５は、判別回路２２３の出力信号ＣＮＴ［１］とデータイネーブル信号ＤＥとを受信し、これらを論理積し、その結果として内部データイネーブル信号（ＩＤＥ＿ｊ；ｊ＝１）を出力する。従って、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿１は、垂直同期信号ＶＳＹＮＣＨの二番目のパルス毎に活性化される。すなわち、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿１は、１−ビットカウンタ２２１の出力信号ＣＮＴ［１］が１である場合に活性化される。

この際、内部データイネーブル信号ＩＤＥ＿１の周期は、データイネーブル信号ＤＥの周期より長い。又は内部データイネーブル信号ＩＤＥ＿１の一つの周期は、データイネーブル信号ＤＥの一つの周期の整数倍であることが望ましい。

第２のＮＡＮＤゲート２２７は、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿とクロック信号ＣＬＫとを受信し、これらを論理積し、その結果としてデータ書き込みイネーブル信号ＷＲ＿ＥＮを発生する。従って、内部データイネーブル信号ＩＤＥ＿が活性化された区間でデータ書き込みイネーブル信号ＷＲ＿ＥＮはクロック信号ＣＬＫのようである。

第３のＮＡＮＤゲート２２９は、ディスプレイデータＤＤＡＴＡを安定化させるためのものであり、第３のＮＡＮＤゲート２２９は、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿１とディスプレイデータＤＤＡＴＡとを受信し、これらを論理積し、その結果（ＤＤＡＴＡ＿ｋ；ｋ＝１）をメモリ装置２２２に出力する。

メモリ装置２２２は、第３のＮＡＮＤゲート２２９の出力信号（ＤＤＡＴＡ＿ｋ；ｋ＝１）を受信し、データ書き込みイネーブル信号ＷＲ＿ＥＮに応答して受信されたデータ（ＤＤＡＴＡ＿ｋ；ｋ＝１）を貯蔵する。従って、内部データイネーブル信号ＩＤＥ＿が活性化された区間でのみメモリ装置２２２に貯蔵された既存のディスプレイデータは、新しいディスプレイデータで更新される。そして、メモリ装置２２２は、グラフィックプロセッサー２４０から出力される制御信号に応答して更新されたディスプレイデータＤＤＡＴＡ＿１をデータラインドライビング回路１５０に出力する。

ここで、Ｄ００乃至Ｄ０５は、更新されたディスプレイデータＤＤＡＴＡ＿１を示し、Ｂ１１乃至Ｂ１５区間は、データイネーブル信号ＤＥが活性化されてもメモリ更新動作が遂行されない区間を示す。

従って、本発明によるタイミングコントローラ２２０を備えるＬＣＤドライバ２１０で消費される電流は、データイネーブル信号ＤＥが活性化されるたびにメモリ更新動作電流を消費する従来のＬＣＤドライバ１００で消費される電流より少ない。

続けて、ｎ−ビットカウンタ２２１が２−ビットカウンタで動作すれば、２−ビットカウンタ２２１は、２ビットの出力信号（ＣＮＴ［ｉ］；ｉ＝２）を出力する。

判別回路２２３は、２−ビットカウンタ２２１の出力信号ＣＮＴ［２］を受信し、所定の２−ビット基準信号と２−ビットカウンタ２２１の出力信号ＣＮＴ［２］とを比較し、その比較結果を出力する。例えば、所定の２−ビット基準信号が１１として設定され、２−ビットカウンタ２２１の出力信号ＣＮＴ［２］が１１である場合、その比較結果は１である。

第１のＮＡＮＤゲート２２５は、データイネーブル信号ＤＥと判別回路２２３の出力信号ＣＮＴ［２］とを受信し、これらを論理積し、その結果として内部データイネーブル信号ＩＤＥ＿２を出力する。内部データイネーブル信号ＩＤＥ＿２の一つの周期は、データイネーブル信号ＤＥの一つの周期より長い。

従って、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿２は、垂直同期信号ＶＳＹＮＣＨの四番目のパルス毎に活性化される。すなわち、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿２は、２−ビットカウンタ２２１の出力信号ＣＮＴ［２］が１１である場合に活性化される。

この際、内部データイネーブル信号ＩＤＥ＿２の一つの周期は、データイネーブル信号ＤＥの一つの周期の４倍である。

第２のＮＡＮＤゲート２２７は、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿２とクロック信号ＣＬＫとを受信し、これらを論理積し、その結果としてデータ書き込みイネーブル信号ＷＲ＿ＥＮを発生する。

第３のＮＡＮＤゲート２２９は、第１のＮＡＮＤゲート２２５の出力信号ＩＤＥ＿２とディスプレイデータＤＤＡＴＡとを受信し、これらを論理積し、その結果ＤＤＡＴＡ＿２をメモリ装置２２２に出力する。

メモリ装置２２２は、第３のＮＡＮＤゲート２２９の出力信号ＤＤＡＴＡ＿２を受信し、データ書き込みイネーブル信号ＷＲ＿ＥＮに応答して受信されたデータＤＤＡＴＡ＿２を貯蔵する。従って、内部データイネーブル信号ＩＤＥ＿２が活性化される区間毎にメモリ装置２２２でメモリ更新動作が遂行される。そして、メモリ装置２２２は、グラフィックプロセッサー２４０から出力される制御信号に応答して更新されたディスプレイデータＤＤＡＴＡ＿２をデータラインドライビング回路１５０に出力する。

ここで、Ｄ１０乃至Ｄ１３は、更新されたディスプレイデータＤＤＡＴＡ＿２を示し、Ｂ２１乃至Ｂ２３区間は、データイネーブル信号ＤＥが活性化される区間でもメモリ更新動作が遂行されない区間を示す。

従って、内部データイネーブル信号ＩＤＥ＿２が活性化される区間毎にメモリ更新動作を遂行するＬＣＤドライバで消費される電流は、データイネーブル信号ＤＥが活性化される区間毎にメモリ更新動作を遂行するＬＣＤドライバで消費される電流より相当に減少する。

本発明は、図面に示された一実施の形態を参考に説明されたが、これは、例示的なものに過ぎなく、本技術分野の当業者なら、これより多様な変形及び均等な他実施の形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決められるのである。

本発明によるタイミングコントローラ及びこれを備えるＬＣＤドライバは、低消費電力を要求する携帯用電話機やＰＤＡなどのような携帯型電子機器に用いられうる。

ＣＰＵインターフェースを使用する一般的なＬＣＤのブロック図である。本発明によるタイミングコントローラを備えるＬＣＤのブロック図である。本発明によるタイミングコントローラのブロック図である。図３に示されたタイミングコントローラの動作タイミング図である。

符号の説明

２２０タイミングコントローラ
２２１ｎ−ビットカウンタ
２２２メモリ装置
２２３判別回路
２２５第１のＮＡＮＤゲート
２２７第２のＮＡＮＤゲート
２２９第３のＮＡＮＤゲート
２３０ビデオインターフェース
ＣＬＫクロック信号
ＣＮＴ［ｉ］出力信号
ＤＤＡＴＡディスプレイデータ
ＤＥデータイネーブル信号
ＩＤＥ＿ｊ内部データイネーブル信号
ＲＥＳＥＴリセット信号
ＶＳＹＮＣＨ垂直同期信号
ＷＲ＿ＥＮデータ書き込みイネーブル信号

Claims

スキャンラインドライビング回路とデータラインドライビング回路の動作タイミングをそれぞれ制御するＬＣＤドライバのタイミングコントローラであって、
垂直同期信号にクロックされて前記垂直同期信号のパルスの個数を計数し、その計数結果としてｎビット計数信号を出力するｎ−ビットカウンタと、
前記ｎビット計数信号を受信し、受信されたｎビット計数信号と所定のｎビット基準信号とを比較し、その比較結果を出力する判別回路と、
前記判別回路の出力信号とデータイネーブル信号とを論理積する第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号とクロック信号とを論理積する第２のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号に応答して第１のディスプレイデータを受信し、貯蔵するためのメモリ装置と、を備え、
前記データイネーブル信号が活性化される区間でもメモリ更新動作が遂行されない区間を設けることにより消費電力を低減し、
前記判別回路の出力信号と前記データイネーブル信号との論理積から生成され、前記データイネーブル信号よりも周期が長い、内部データイネーブル信号が活性化された区間でのみ前記メモリ更新動作が遂行される
ことを特徴とするタイミングコントローラ。
前記タイミングコントローラは、前記第１のＮＡＮＤゲートの出力信号と第２のディスプレイデータとを論理積し、その結果として前記第１のディスプレイデータを出力する第３のＮＡＮＤゲートをさらに備える
ことを特徴とする請求項１に記載のタイミングコントローラ。
前記タイミングコントローラは、グラフィックプロセッサーから出力された前記垂直同期信号、前記データイネーブル信号、前記クロック信号及び前記第２のディスプレイデータをビデオインターフェースを通じて受信する
ことを特徴とする請求項２に記載のタイミングコントローラ。
スキャンラインドライビング回路とデータラインドライビング回路の動作タイミングをそれぞれ制御するＬＣＤドライバのタイミングコントローラであって、
垂直同期信号にクロックされて前記垂直同期信号の立上りエッジの個数を計数し、その計数結果を出力するカウンタと、
前記カウンタの出力信号を受信し、前記カウンタの出力信号と所定の基準信号とを比較し、その比較結果を出力する判別回路と、
前記判別回路の出力信号とデータイネーブル信号とを論理積する第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号とクロック信号とを論理積する第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号に応答して第１のディスプレイデータを受信し、貯蔵するメモリ装置と、を備え、
前記データイネーブル信号が活性化される区間でもメモリ更新動作が遂行されない区間を設けることにより消費電力を低減し、
前記判別回路の出力信号と前記データイネーブル信号との論理積から生成され、前記データイネーブル信号よりも周期が長い、内部データイネーブル信号が活性化された区間でのみ前記メモリ更新動作が遂行される
ことを特徴とするタイミングコントローラ。
前記タイミングコントローラは、前記第１のＮＡＮＤゲートの出力信号と第２のディスプレイデータとを論理積し、その結果として前記第１のディスプレイデータを出力する第３のＡＮＤゲートをさらに備える
ことを特徴とする請求項４に記載のタイミングコントローラ。
データラインとスキャンラインとを備えるＬＣＤパネルを駆動するＬＣＤドライバであって、
メモリ装置を備えるタイミングコントローラと、
前記メモリ装置に貯蔵されたディスプレイデータに基づいて前記ＬＣＤパネルのデータラインを駆動するデータラインドライビング回路と、
前記スキャンラインを順次駆動するスキャンラインドライビング回路と、を備え、
前記タイミングコントローラは、入力ディスプレイデータ及び垂直同期信号とデータイネーブル信号とを含む制御信号に基づいて前記データラインドライビング回路と前記スキャンラインドライビング回路の動作タイミングを制御し、前記垂直同期信号を計数した計数信号と所定の基準信号とを比較して判別信号として出力し、前記判別信号と前記データイネーブル信号とを論理積して内部データイネーブル信号を発生し、
前記メモリ装置は、前記データイネーブル信号の一つの周期の整数倍の周期を有する前記内部データイネーブル信号に基づいて前記入力ディスプレイデータを受信し貯蔵し、
前記タイミングコントローラは、
前記垂直同期信号にクロックされて前記垂直同期信号のパルスの個数を計数し、その計数結果として、ｎビット計数信号を出力するｎ−ビットカウンタと、
前記ｎビット計数信号を受信し、受信されたｎビット計数信号と所定のｎビット基準信号とを比較し、その比較結果を出力する判別回路と、
前記判別回路の出力信号と前記データイネーブル信号を論理積する第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号とクロック信号を論理積する第２のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号と前記入力ディスプレイデータとを論理積する第３のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号に応答して前記第３のＮＡＮＤゲートの出力信号を受信する前記メモリ装置を備え、
前記判別回路の出力信号と前記データイネーブル信号との論理積から生成され、前記データイネーブル信号よりも周期が長い、前記内部データイネーブル信号が活性化された区間でのみ前記メモリ更新動作が遂行されるようにして、前記データイネーブル信号が活性化される区間でもメモリ更新動作が遂行されない区間を設けることにより消費電力を低減する
ことを特徴とするＬＣＤドライバ。
前記メモリ装置は、前記内部データイネーブル信号が活性化される区間でのみ前記入力ディスプレイデータを受信して貯蔵する
ことを特徴とする請求項６に記載のＬＣＤドライバ。
前記タイミングコントローラは、
前記垂直同期信号にクロックされて前記垂直同期信号のパルスの個数を計数し、その計数結果として、ｎビット計数信号を出力するｎ−ビットカウンタと、
前記ｎビット計数信号を受信し、受信されたｎビット計数信号と所定のｎビット基準信号とを比較し、その比較結果を出力する判別回路と、
前記判別回路の出力信号と前記データイネーブル信号とを論理積する第１のＡＮＤゲートと、
前記第１のＡＮＤゲートの出力信号とクロック信号とを論理積する第２のＡＮＤゲートと、
前記第１のＡＮＤゲートの出力信号と前記入力ディスプレイデータとを論理積する第３のＡＮＤゲートと、を備え、
前記メモリ装置は、前記第１のＡＮＤゲートの出力信号に応答して前記第３のＡＮＤゲートの出力信号を受信して貯蔵する
ことを特徴とする請求項６に記載のＬＣＤドライバ。
グラフィックプロセッサーから出力された前記入力ディスプレイデータ及び前記制御信号は、ビデオインターフェースを通じて前記タイミングコントローラに入力される
ことを特徴とする請求項６に記載のＬＣＤドライバ。
データラインとスキャンラインとを備えるＬＣＤパネルを駆動するＬＣＤドライバであって、
メモリ装置を備えるタイミングコントローラと、
前記メモリ装置に貯蔵されたディスプレイデータに基づいて前記ＬＣＤパネルのデータラインを駆動するデータラインドライビング回路と、
前記スキャンラインを順次駆動するスキャンラインドライビング回路と、を備え、
前記タイミングコントローラは、入力ディスプレイデータ及び垂直同期信号とデータイネーブル信号とを含む制御信号に基づいて前記データラインドライビング回路と前記スキャンラインドライビング回路の動作タイミングを制御し、前記垂直同期信号を計数した計数信号と所定の基準信号とを比較して判別信号として出力し、前記判別信号と前記データイネーブル信号とを論理積して内部データイネーブル信号を発生し、
前記メモリ装置は、前記データイネーブル信号の一つの周期より長い周期を有する前記内部データイネーブル信号に基づいて前記入力ディスプレイデータを受信して貯蔵し、
前記タイミングコントローラは、
前記垂直同期信号にクロックされて前記垂直同期信号のパルスの個数を計数し、その計数結果として、ｎビット計数信号を出力するｎ−ビットカウンタと、
前記ｎビット計数信号を受信し、受信されたｎビット計数信号と所定のｎビット基準信号とを比較し、その比較結果を出力する判別回路と、
前記判別回路の出力信号と前記データイネーブル信号を論理積する第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号とクロック信号を論理積する第２のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号と前記入力ディスプレイデータとを論理積する第３のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号に応答して前記第３のＮＡＮＤゲートの出力信号を受信する前記メモリ装置を備え、
前記判別回路の出力信号と前記データイネーブル信号との論理積から生成され、前記データイネーブル信号よりも周期が長い、前記内部データイネーブル信号が活性化された区間でのみ前記メモリ更新動作が遂行されるようにして、前記データイネーブル信号が活性化される区間でもメモリ更新動作が遂行されない区間を設けることにより消費電力を低減する
ことを特徴とするＬＣＤドライバ。
前記メモリ装置は、前記内部データイネーブル信号が活性化される区間でのみ前記入力ディスプレイデータを受信して貯蔵する
ことを特徴とする請求項１０に記載のＬＣＤドライバ。
データラインとスキャンラインとを備えるＬＣＤパネルのデータラインを駆動するデータラインドライビング回路にメモリ装置に貯蔵されたディスプレイデータを出力する方法であって、
前記データラインドライビング回路は前記メモリ装置を備えたタイミングコントローラを備え、
前記タイミングコントローラが垂直同期信号を計数した計数信号と所定の基準信号とを比較して判別信号として出力し、前記判別信号とデータイネーブル信号とを否定論理積して前記データイネーブル信号の一つの周期の整数倍の周期を有する内部データイネーブル信号を発生する段階と、
前記メモリ装置が、前記内部データイネーブル信号に基づいてディスプレイデータを受信して貯蔵する段階と、
前記タイミングコントローラが入力ディスプレイデータ及び垂直同期信号とデータイネーブル信号を含む制御信号に基づいてデータラインドライビング回路とスキャンラインドライビング回路の動作タイミングを制御する制御信号を出力し、前記制御信号に応答して前記メモリ装置に貯蔵されたディスプレイデータを前記データラインドライビング回路に出力する段階と、を備え、
前記タイミングコントローラは前記データイネーブル信号の一つの周期の整数倍の周期を有する前記内部データイネーブル信号が活性化された区間でのみ前記メモリ更新動作が遂行されるようにして、前記データイネーブル信号が活性化される区間でもメモリ更新動作が遂行されない区間を設けることにより消費電力を低減する
ことを特徴とするディスプレイデータ出力方法。
前記内部データイネーブル信号を発生する段階は、
前記垂直同期信号のパルスの個数を計数し、その計数結果を出力する段階と、
前記計数結果と基準値とを比較し、その比較結果を出力する段階と、
前記比較結果と前記データイネーブル信号に基づいて前記内部データイネーブル信号を発生する段階と、を備える
ことを特徴とする請求項１２に記載のディスプレイデータ出力方法。
前記ディスプレイデータを受信し貯蔵する段階は、
前記内部データイネーブル信号とクロック信号とを論理組み合わせし、データ書き込みイネーブル信号を発生する段階と、
前記内部データイネーブル信号と入力ディスプレイデータとを論理組み合わせして前記ディスプレイデータを生成する段階と、
前記メモリ装置が前記データ書き込みイネーブル信号に応答して生成されたディスプレイデータを受信して貯蔵する段階と、を備える
ことを特徴とする請求項１２に記載のディスプレイデータ出力方法。
データラインとスキャンラインとを備えるＬＣＤパネルのデータラインを駆動するデータラインドライビング回路にメモリ装置に貯蔵されたディスプレイデータを出力する方法であって、
前記データラインドライビング回路は前記メモリ装置を備えたタイミングコントローラを備え、
前記タイミングコントローラが垂直同期信号を計数した計数信号と所定の基準信号とを比較して判別信号として出力し、前記判別信号とデータイネーブル信号とを否定論理積して前記データイネーブル信号の一つの周期より長い周期を有する内部データイネーブル信号を発生する段階と、
前記メモリ装置が、前記内部データイネーブル信号に応答してディスプレイデータを受信して貯蔵する段階と、
前記タイミングコントローラが入力ディスプレイデータ及び垂直同期信号とデータイネーブル信号を含む制御信号に基づいてデータラインドライビング回路とスキャンラインドライビング回路の動作タイミングを制御する制御信号を出力し、前記制御信号に応答して前記メモリ装置に貯蔵されたディスプレイデータを前記データラインドライビング回路に出力する段階と、を備え、
前記タイミングコントローラは前記データイネーブル信号の一つの周期の整数倍の周期を有する前記内部データイネーブル信号が活性化された区間でのみ前記メモリ更新動作が遂行されるようにして、前記データイネーブル信号が活性化される区間でもメモリ更新動作が遂行されない区間を設けることにより消費電力を低減する
ことを特徴とするディスプレイデータ出力方法。