JP5050749B2 - ゲインコントロール回路およびこれを用いた光記録再生装置 - Google Patents

ゲインコントロール回路およびこれを用いた光記録再生装置 Download PDF

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Description

本発明は、信号のレベルを制御するゲインコントロール回路に関し、特にデータ書き込み可能な光ディスクの案内溝からウォブル信号を抽出するためのゲインコントロール回路およびこれを用いた光記録再生装置に関する。
従来の利得制御（ＶＣＡ；Ｖｏｌｔａｇｅ Ｃｏｎｔｏｒｏｌ Ａｍｐｌｉｆｉｅｒ）回路は、ギルバートセルを用いたバイポーラ回路や、類似のアナログＭＯＳ回路では内外電流比を直接可変してゲイン（Ｇａｉｎ；利得）をコントロールし、相互コンダクタンスｇｍ１とｇｍ２の比を直流電流でコントロールする形式が殆どであった（特許文献１、図４参照）。
この回路形式でゲインをコントロールする場合、各々のｇｍ（相互コンダクタンス）を可変する為にそこに流れる直流電流を変化させる事で、ｇｍをコントロールしており、ゲインによりそのノイズ（Ｎｏｉｓｅ）量が変わってしまったり、周波数特性も変わってしまったりするので可変レンジ内での特性が一様にはならなかった。
すなわち、増幅回路の相互コンダクタンスｇｍ１、ｇｍ２が変わる事で利得毎での出力オフセット（ＶＣＡが発生する）も変わって来てしまっていた。
これらを解決する為に、例えば特許文献２に、増幅回路及び同回路を有する半導体装置に差動増幅回路を設け可変電流を一定に保ちながら正相と逆相の変化電流を加算して付加抵抗に流す回路構成が開示されている（図５参照）。
特開平１０−２７６０５１号公報 特開２００５−４５７１６号公報
この増幅回路を構成するゲインコントロールアンプ（回路）は、１：４の比で構成された差動対のエミッタ抵抗（ｒｅ）を可変している為、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路で構成することが難しく、また、入力段の差動対を正相と逆相のバランスされた２段しか持つ事が出来ない為に、予め任意のゲインオフセットを付けておいたり、ＶＣＡ回路のゲインとは独立にそれを調整したりする事が出来なかった。
本発明は、電気的特性を劣化することなく利得を制御すると共に出力ＤＣレベルを任意に設定するゲインコントロール回路およびこれを用いた光記録再生装置を提供することにある。
本発明のゲインコントロール回路は、正相と逆相の信号からなる入力信号が供給され第１の制御信号により利得が可変され、正相と逆相の信号電流を出力する第１の相互コンダクタンス増幅回路と、上記入力信号が供給され第２の制御信号により利得が可変され、正相と逆相の信号電流を出力する第２の相互コンダクタンス増幅回路と、上記第１の相互コンダクタンス増幅回路から出力される正相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される逆相の信号電流が第１のノードで合成され、上記第１の相互コンダクタンス増幅回路から出力される逆相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される正相の信号電流が第２のノードで合成され、該合成時の信号電流の混合比に応じた出力信号電流を、上記第１の制御信号と上記第２の制御信号により設定された相互コンダクタンスを介して導出する相互コンダクタンス負荷回路と、を有し、上記相互コンダクタンス負荷回路は、上記第１の制御信号と上記第２の制御信号に基づいて、上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路の動作電流の総和に比例し、かつ変更可能な一定電流で駆動され、相互コンダクタンスが一定値に制御される。
本発明の光記録再生装置は、光信号を検出してウォブル信号とＲＦ信号を再生し、光ディスクの回転を制御する光記録再生装置であって、上記ウォブル信号を検出するウォブル検出回路はゲインコントロール回路を有し、該ゲインコントロール回路は、正相と逆相の信号からなる入力信号が供給され第１の制御信号により利得が可変され、正相と逆相の信号電流を出力する第１の相互コンダクタンス増幅回路と、上記入力信号が供給され第２の制御信号により利得が可変され、正相と逆相の信号電流を出力する第２の相互コンダクタンス増幅回路と、上記第１の相互コンダクタンス増幅回路から出力される正相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される逆相の信号電流が第１のノードで合成され、上記第１の相互コンダクタンス増幅回路から出力される逆相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される正相の信号電流が第２のノードで合成され、該合成時の信号電流の混合比に応じた出力信号電流を、上記第１の制御信号と上記第２の制御信号により設定された相互コンダクタンスを介して導出する相互コンダクタンス負荷回路と、を有し、上記相互コンダクタンス負荷回路は、上記第１の制御信号と上記第２の制御信号に基づいて、上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路の動作電流の総和に比例し、かつ変更可能な一定電流で駆動され、相互コンダクタンスが一定値に制御される。
本発明のゲインコントロール（利得制御）回路およびこれを用いた光記録再生装置は、複数の入力段の相互コンダクタンス増幅回路（ｇｍアンプ）の出力の信号電流を正相と逆相を合成し、ｇｍアンプの電流をを制御信号で制御し、相互コンダクタンス増幅回路から出力された信号電流を合成し、この合成された信号電流の正相と逆相の混合比を可変し、相互コンダクタンス負荷回路を介して信号を出力することによりゲインを制御する。
本発明のゲインコントロール回路およびこれを用いた光記録再生装置は、制御量を可変しても電気的特性を劣化させない。
図１に本発明のゲインコントロール回路（ＶＣＡ）１０の回路構成例を示す。
ゲインコントロール回路１０は入力段（ｇｍｉ回路；または相互コンダクタンス（入力）増幅回路とも称する）の、ｇｍｉ１回路、ｇｍｉ２回路と出力段（ｇｍｏ回路；相互コンダクタンス（出力）増幅回路）のｇｍｏ３回路から構成されている。なお、入力段のｇｍｉ回路は用途に応じ多段構成としてもよい。図１におけるゲインコントロール回路１０の実施例では２段構成である。
入力段において、ｇｍｉ１回路を逆相入力段、ｇｍｉ２回路を正相入力段とする。また、出力段（ｇｍｏ３回路）のコモンモード電圧を補償するオフセット回路を新たに設ける。
従来の回路は相互コンダクタンスのｇｍｉ／ｇｍｏ（ｇｍｉとｇｍｏの比）で決まるそれぞれのｇｍをＤＣ（直流）電流を可変する事によりゲインを制御する構成となっていたが、本発明のゲインコントロール回路１０は出力段の相互コンダクタンスｇｍｏを常に一定とし、且つ入力段のｇｍｉの総和も一定に保ち、入力段の信号電流の混合比を可変する構成とする。
本発明におけるゲイン可変はｇｍｉ回路を多段構成にし、夫々にＡＣ的に極性を反転させた入力をする事によりｇｍｉ１回路とｇｍｉ２回路のバランスをＤＣ電流総和が一定の範囲で可変する事により作りだしている。
まず、ゲインコントロール回路１０に接続される端子について説明する。
端子Ｔ−１，Ｔ−１Ａには入力信号が供給され、正相と逆相信号がｇｍｉ１回路とｇｍｉ２回路に入力される。
端子Ｔ−２とＴ−３から制御電流が、ｇｍｉ１回路、ｇｍｉ２回路，ｇｍｏ３回路の定電流源を構成するトランジスタ（５１，５２，５３，５４）に供給され、バイアス電圧を発生する。この端子Ｔ−２と端子Ｔ−３から供給される電流値はｇｍｉ１回路、ｇｍｉ２回路，ｇｍｏ３回路の相互コンダクタンスｇｍを制御するためにお互い独立に可変される。
端子Ｔ−４からオフセット回路に電圧が供給される。端子Ｔ−５からｇｍｏ３回路とオフセット回路に電源電圧が供給される。
端子Ｔ−６はｇｍｏ３回路のＰＭＯＳトランジスタ１１，１３とオフセット回路のＰＭＯＳトランジスタ１６，１８にバイアス電圧を供給する。
端子Ｔ−７，Ｔ−７Ａはｇｍｏ３回路から導出された信号を出力する。
端子Ｔ−８は定電流源を構成するＮＭＯＳトランジスタ６３にバイアス電圧を供給する。
端子Ｔ−９は基準電圧が供給され、例えば０［Ｖ］（グランド）に設定される。
端子Ｔ−１０は定電流源のＮＭＯＳトランジスタ５２，５４のゲートにバイアスを供給し、それに伴いＮＭＯＳトランジスタ５１，５３に流れる電流量を制御する。
端子Ｔ−１１はオフセット回路のＮＭＯＳトランジスタ４８のゲートにリファレンス電圧（Ｖｒｅｆ）を供給する。
次に、図１に示すゲインコントロール（利得制御）回路１０の回路構成について説明する。
入力段を構成するｇｍｉ１回路は、ＮＭＯＳトランジスタ３１〜３４とＮＭＯＳトランジスタ５５，５６で構成される。このｇｍｉ１回路はｇｍアンプまたは利得制御回路とも表す。
端子Ｔ−１に不図示の前段回路から例えば正相の入力信号が供給され、端子Ｔ−１Ａに例えば逆相の入力信号が供給される。
ＮＭＯＳトランジスタ３１のゲートは端子Ｔ−１に接続され、ソースは電流源を構成するＮＭＯＳトランジスタ５５のドレインとＮＭＯＳトランジスタ３３のドレインとＮＭＯＳトランジスタ３４のソースに接続され、このＮＭＯＳトランジスタ３１のドレインはＰＭＯＳトランジスタ１２のドレインに接続される。ＮＭＯＳトランジスタ５５のソースはグランド（端子Ｔ−９）に接続され、ゲートは端子Ｔ−２に接続される。また、ＮＭＯＳトランジスタ３３のゲートは端子Ｔ−１に接続され、ＮＭＯＳトランジスタ３４のゲートは端子Ｔ−１Ａに接続される。
ＮＭＯＳトランジスタ３２のゲートは端子Ｔ−１Ａに接続され、ソースは電流源を構成するＮＭＯＳトランジスタ５６のドレインとＮＭＯＳトランジスタ３３のソースとＮＭＯＳトランジスタ３４のドレインに接続され、このＮＭＯＳトランジスタ３２のドレインはＰＭＯＳトランジスタ１４のドレインに接続される。ＮＭＯＳトランジスタ５６のソースは端子Ｔ−９に接続され、ゲートは端子Ｔ−２に接続される。
入力段を構成するｇｍｉ２回路は、ＮＭＯＳトランジスタ３５〜３８とＮＭＯＳトランジスタ５７，５８で構成される。このｇｍｉ２回路はｇｍアンプまたは利得制御回路とも表す。
ＮＭＯＳトランジスタ３５のゲートは端子Ｔ−１Ａに接続され、ソースは電流源を構成するＮＭＯＳトランジスタ５７のドレインとＮＭＯＳトランジスタ３７のドレインとＮＭＯＳトランジスタ３８のソースに接続され、ＮＭＯＳトランジスタ３５のドレインはＰＭＯＳトランジスタ１２のドレインに接続される。ＮＭＯＳトランジスタ５７のソースはグランド（端子Ｔ−１０）に接続され、ゲートは端子Ｔ−３に接続される。また、ＮＭＯＳトランジスタ３７のゲートは端子Ｔ−１Ａに接続され、ＮＭＯＳトランジスタ３８のゲートは端子Ｔ−１に接続される。
ＮＭＯＳトランジスタ３６のゲートは端子Ｔ−１に接続され、ソースは電流源を構成するＮＭＯＳトランジスタ５８のドレインとＮＭＯＳトランジスタ３７のソースとＮＭＯＳトランジスタ３８のドレインに接続され、ＮＭＯＳトランジスタ３６のドレインはＰＭＯＳトランジスタ１４のドレインに接続される。ＮＭＯＳトランジスタ５８のソースは端子Ｔ−９に接続され、ゲートは端子Ｔ−３に接続される。
出力段を構成するｇｍｏ３回路は、ＰＭＯＳトランジスタ１１〜１４とＮＭＯＳトランジスタ３９〜４２とＮＭＯＳトランジスタ５９〜６２、またキャパシタ４３，４４で構成される。このｇｍｏ３回路はｇｍ負荷または負荷回路とも表す。
ＰＭＯＳトランジスタ１２のソースは端子Ｔ−５に接続され、ゲートはＰＭＯＳトランジスタ１８，２０のドレインに接続され、ドレインはＰＭＯＳトランジスタ１１のソースとＮＭＯＳトランジスタ３１，３５のドレインに接続される。ＰＭＯＳトランジスタ１１のゲートは端子Ｔ−６に接続され、ドレインはＮＭＯＳトランジスタ３９のドレインとゲートに接続されると共にＮＭＯＳトランジスタ４１のゲートと抵抗４６の一方の端子に接続される。
ＮＭＯＳトランジスタ３９のソースはＮＭＯＳトランジスタ５９，６０のドレインとＮＭＯＳトランジスタ４１のドレインとＮＭＯＳトランジスタ４２のソースとキャパシタ４３の一方の端子に接続される。ＮＭＯＳトランジスタ５９のゲートは端子Ｔ−３に接続され、ソースは端子Ｔ−９に接続される。また、ＮＭＯＳトランジスタ６０のゲートは端子Ｔ−２に接続され、ソースは端子Ｔ−９に接続される。
ＰＭＯＳトランジスタ１４のソースは端子Ｔ−５に接続され、ゲートはＰＭＯＳトランジスタ１８，２０のドレインに接続され、ドレインはＰＭＯＳトランジスタ１３のソースとＮＭＯＳトランジスタ３２，３６のドレインに接続される。ＰＭＯＳトランジスタ１３のゲートは端子Ｔ−６に接続され、ドレインはＮＭＯＳトランジスタ４０のドレインとゲートに接続されると共にＮＭＯＳトランジスタ４２のゲートと抵抗４５の一方の端子に接続される。
ＮＭＯＳトランジスタ４０のソースはＮＭＯＳトランジスタ６１，６２のドレインとＮＭＯＳトランジスタ４１のソースとＮＭＯＳトランジスタ４２のドレインとキャパシタ４４の一方の端子に接続される。ＮＭＯＳトランジスタ６１のゲートは端子Ｔ−２に接続され、ソースは端子Ｔ−９に接続される。また、ＮＭＯＳトランジスタ６２のゲートは端子Ｔ−３に接続され、ソースは端子Ｔ−９に接続される。
さらにキャパシタ４３，４４の他方の端子は共通接続されてＰＭＯＳトランジスタ１８，２０のドレインに接続される。
ＮＭＯＳトランジスタ３９のゲート、ドレインの共通接続点は端子Ｔ−７に接続され、出力信号が導出される。また、ＮＭＯＳトランジスタ４０のゲート、ドレインの共通接続点は端子Ｔ−７Ａに接続され、端子Ｔ−７とは逆位相の出力信号が導出される。
オフセット回路は、ｇｍｏ３回路のコモンモード（同相）電圧を検出するための抵抗４５，４６、ＰＭＯＳトランジスタ１５〜２０、ＮＭＯＳトランジスタ４７，４８，６３とキャパシタ４９で構成される。
ｇｍｏ３回路を構成するＮＭＯＳトランジスタ３９のゲート、ドレインの共通接続点に同相電圧を検出するための抵抗４６の一方の端子が接続され、かつＮＭＯＳトランジスタ４０のゲート、ドレインの共通接続点に同相電圧を検出するための抵抗４５の一方の端子が接続され、この抵抗４５，４６の他方の端子はお互い接続されオフセット回路の差動回路を構成するＮＭＯＳトランジスタ４７のゲートに接続される。
ＰＭＯＳトランジスタ１７のソースは端子Ｔ−５に接続され、ドレインはＰＭＯＳトランジスタ１６のソースに接続され、ゲートはＰＭＯＳトランジスタ１９のゲートとＰＭＯＳトランジスタ１５，１６ドレインに接続される。ＰＭＯＳトランジスタ１５のソースは端子Ｔ−５に接続され、ゲートは端子Ｔ−４に接続される。
ＰＭＯＳトランジスタ１６のゲートは端子Ｔ−６に接続され、ドレインはＮＭＯＳトランジスタ４７のドレインに接続される。このＮＭＯＳトランジスタ４７のゲートは抵抗４５，４６の他方の端子に接続され、ソースはＮＭＯＳトランジスタ４８のソースとＮＭＯＳトランジスタ６３のドレインに接続される。ＮＭＯＳトランジスタ６３のゲートは端子Ｔ−８に接続され、ソースは端子Ｔ−９に接続される。
ＰＭＯＳトランジスタ１９のソースは端子Ｔ−５に接続され、ドレインはＰＭＯＳトランジスタ１８のソースに接続され、ゲートはＰＭＯＳトランジスタ１７のゲートとＰＭＯＳトランジスタ１５，１６ドレインに接続される。ＰＭＯＳトランジスタ２０のソースは端子Ｔ−５に接続され、ゲートは端子Ｔ−４に接続され、ドレインはＰＭＯＳトランジスタ１８のドレインとＮＭＯＳトランジスタ４８のドレインに接続される。
ＰＭＯＳトランジスタ１８のゲートは端子Ｔ−６に接続され、ドレインはＮＭＯＳトランジスタ４８のドレインとＰＭＯＳトランジスタ１２，１４のゲートに接続される。ＮＭＯＳトランジスタ４８のドレインはキャパシタ４９の他方の端子に接続される。このキャパシタ４９の一方の端子は、ＮＭＯＳトランジスタ４７のゲートに接続される。ＮＭＯＳトランジスタ４８のゲートは端子Ｔ−１１に接続され、ソースはＮＭＯＳトランジスタ４７のソースとＮＭＯＳトランジスタ６３のドレインに接続される。ＮＭＯＳトランジスタ６３のゲートは端子Ｔ−８に接続され、ソースは端子Ｔ−９に接続される。
次に、ゲインコントロール回路１０の動作について説明する。
入力信号が端子Ｔ−１，Ｔ−１Ａからｇｍｉ１回路、ｇｍｉ２回路に供給される。端子Ｔ−１から入力された信号は、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３６のゲートに供給される。同様に、端子Ｔ−１Ａから入力された信号は、ＮＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３５のゲートに供給される。
ゲインコントロール回路１０は、端子Ｔ−２，Ｔ−３から制御信号、例えば制御電流をカレントミラー回路に供給して、ｇｍｉ１回路とｇｍｉ２回路に流れる電流を制御する。このｇｍｉ１回路の相互コンダクタンスｇｍ１とｇｍｉ２回路の相互コンダクタンスｇｍ２に比例した出力信号電流の正相と逆相の信号電流を合成、例えば加算し、ｇｍｉ１回路とｇｍｉ２回路のｇｍ１とｇｍ２を独立に可変することにより合成された信号電流の混合比を可変する。そして、合成された信号電流をｇｍ負荷回路に供給し、そして出力信号を導出する。この出力信号は、上述した合成された信号電流の混合比によりゲインまたは減衰量が制御される。
まず、ｇｍｉ１回路の動作について説明する。
ＮＭＯＳトランジスタ３１のソースとＮＭＯＳトランジスタ３２のソース間に接続されたＮＭＯＳトランジスタ３３，３４は等価的に抵抗として動作し、位相差を持たせる。
端子Ｔ−２から供給されたＤＣ電流（ＩＶＣＡＰ）により、このＤＣ電流に対応してＮＭＯＳトランジスタ５１で所定電圧が発生し、この電圧が定電流源を構成するＮＭＯＳトランジスタ５５，５６のゲートに供給される。端子Ｔ−１０に入力される制御電圧によりＮＭＯＳトランジスタ５２のドレイン−ソース間に流れる電流が可変され、それに伴いＭＯＳダイオードを構成するＮＭＯＳトランジスタ５１に流れる電流が制御され、このダイオードで発生する電圧が調整される。
ＮＭＯＳトランジスタ５５，５６はダイオードを構成するＮＭＯＳトランジスタ５１とカレントミラー回路を構成して、Ｗ／Ｌ（ゲート幅／ゲート長）の比に応じてＤＣ電流が決定され、ＮＭＯＳトランジスタ５５のドレインに流れるＤＣ電流と同じ電流がＮＭＯＳトランジスタ３１に流れる。またＮＭＯＳトランジスタ５６のドレインに流れるＤＣ電流と同じ電流がＮＭＯＳトランジスタ３２に流れる。
ＮＭＯＳトランジスタ３１，３２のソース間にＮＭＯＳトランジスタ３３，３４が接続され、等価的に抵抗を表しているので、ＮＭＯＳトランジスタ３１，３２は差動型のｇｍアンプを形成する。
端子Ｔ−２の制御電流に応じてＮＭＯＳトランジスタ３１に流れる電流からｇｍが決定され、ＮＭＯＳトランジスタ３１から出力される出力信号電流は、入力信号（Ｖｉｎ）に相互コンダクタンスｇｍを乗算した値、すなわちｉｄ３１＝ｇｍ３１＊Ｖｉｎとなる。
一方、ＮＭＯＳトランジスタ３２においても同様に、出力信号電流は、ｉｄ３２＝ｇｍ３２＊（−Ｖｉｎ）となる。なお、＊印は乗算を表す。このｇｍ３１とｇｍ３２を可変することによりゲインが制御され、出力信号電流ｉｄ３１，ｉｄ３２が制御される。
ｇｍ３１はＮＭＯＳトランジスタ３１の相互コンダクタンスを表し、またｇｍ３２はＮＭＯＳトランジスタ３２の相互コンダクタンスを表す。
次に、ｇｍｉ２回路の動作について説明する。同様に、ＮＭＯＳトランジスタ３５のソースとＮＭＯＳトランジスタ３６のソース間に接続されたＮＭＯＳトランジスタ３７，３８は等価的に抵抗として動作し、位相差を持たせる。
端子Ｔ−３から供給されたＤＣ電流により、ＭＯＳダイオードを構成するＮＭＯＳトランジスタ５３で所定電圧が発生し、この電圧が定電流源を構成するＮＭＯＳトランジスタ５７，５８のゲートに供給される。端子Ｔ−１０に入力される制御電圧によりＮＭＯＳトランジスタ５４のドレイン−ソース間に流れる電流が可変され、それに伴いＭＯＳダイオードを構成するＮＭＯＳトランジスタ５３に流れる電流が制御され、このダイオードで発生する電圧が調整される。
ＮＭＯＳトランジスタ５７，５８はＮＭＯＳトランジスタ５３とカレントミラー回路を構成して、Ｗ／Ｌ（ゲート幅／ゲート長）の比に応じて電流が決定され、ＮＭＯＳトランジスタ５７のドレインに流れるＤＣ電流と同じ電流がＮＭＯＳトランジスタ３５に流れ、またＮＭＯＳトランジスタ５８のドレインに流れるＤＣ電流と同じ電流がＮＭＯＳトランジスタ３６に流れる。
ＮＭＯＳトランジスタ３５，３６のソース間にＮＭＯＳトランジスタ３７，３８が接続され、等価的に抵抗を表しているので、ＮＭＯＳトランジスタ３５，３６は差動型のｇｍアンプを形成する。
端子Ｔ−１Ａの制御電流に応じてＮＭＯＳトランジスタ３５に流れる電流からｇｍが決定され、ＮＭＯＳトランジスタ３５から出力される出力信号電流は、入力信号（−Ｖｉｎ）に相互コンダクタンスｇｍ３５を乗算した値、すなわちｉｄ３５＝ｇｍ３５＊（−Ｖｉｎ）となる。
一方、ＮＭＯＳトランジスタ３６においても同様に、出力信号電流は、ｉｄ３６＝ｇｍ３６＊Ｖｉｎとなる。なお、＊印は乗算を表す。このｇｍ３５，ｇｍ３６を可変することによりゲインが制御され、出力信号電流ｉｄ３５，ｉｄ３６が制御される。
ｇｍ３５はＮＭＯＳトランジスタ３５の相互コンダクタンスを表し、またｇｍ３６はＮＭＯＳトランジスタ３６の相互コンダクタンスを表す。
ＮＭＯＳトランジスタ３１のドレインから出力された出力信号電流ｉｄ３１とＮＭＯＳトランジスタ３５から出力された出力信号電流ｉｄ３５が合成されてｇｍｏ３回路を構成するＰＭＯＳトランジスタ１１のソースに出力される。
一方、ＮＭＯＳトランジスタ３２のドレインから出力された出力信号電流ｉｄ３２とＮＭＯＳトランジスタ３６から出力された出力信号電流ｉｄ３６が合成されてｇｍｏ３回路を構成するＰＭＯＳトランジスタ１３のソースに出力される。
ＰＭＯＳトランジスタ１１，１３のソースに供給された信号電流は、ｇｍ負荷（負荷回路）のＮＭＯＳトランジスタ３９，４０を介して端子Ｔ−７，Ｔ−７Ａに出力される。
なお、ＮＭＯＳトランジスタ４１，４２は等価的に抵抗成分を示し、ＮＭＯＳトランジスタ３９，４０で差動回路を構成する。
ＮＭＯＳトランジスタ３９の電流は定電流源を構成するＮＭＯＳトランジスタ５９，６０から供給される電流を加算した値になる。このＮＭＯＳトランジスタ５９にはＮＭＯＳトランジスタ５３で発生する電圧に対応した電流が流れ、ＮＭＯＳトランジスタ５３で発生する電圧は端子Ｔ−３から供給される制御電流と端子Ｔ−１０の制御電圧により制御される。またＮＭＯＳトランジスタ６０にはＮＭＯＳトランジスタ５１で発生する電圧に対応した電流が流れ、端子Ｔ−２の制御電流と端子Ｔ−１０に供給される制御電圧により制御される。
なお、端子Ｔ−２，Ｔ−３の制御電流によりＮＭＯＳトランジスタ５９，６０のＤＣ電流を可変することができるが、それ以外にＮＭＯＳトランジスタ５１，５３のＷ／Ｌに対してＮＭＯＳトランジスタ５９，６０のＷ／Ｌの比を任意に設定することにより、ＮＭＯＳトランジスタ３９に流れる電流を所定値に設定することができる。
ＮＭＯＳトランジスタ４０の電流は定電流源を構成するＮＭＯＳトランジスタ６１，６２から供給される電流を加算した値になる。このＮＭＯＳトランジスタ６１にはＮＭＯＳトランジスタ５１で発生する電圧に対応した電流が流れ、このＮＭＯＳトランジスタ５１で発生する電圧は端子Ｔ−２から供給される制御電流と端子Ｔ−１０の制御電圧により制御される。またＮＭＯＳトランジスタ６２にはＮＭＯＳトランジスタ５３で発生する電圧に対応した電流が流れ、このＮＭＯＳトランジスタ５３で発生する電圧は端子Ｔ−３の制御電流と端子Ｔ−１０に供給される制御電圧により設定される。
なお、端子Ｔ−２，Ｔ−３の制御電流によりＮＭＯＳトランジスタ６１，６２の電流を可変することができるが、それ以外にＮＭＯＳトランジスタ５１，５３のＷ／Ｌに対してＮＭＯＳトランジスタ６１，６２のＷ／Ｌの比を任意に設定することにより、ＮＭＯＳトランジスタ４０に流れる電流を所定値に設定することができる。
なお、ｇｍｉ１回路とｇｍｉ２回路の動作電流の総和を一定とすることにより、利得を制御している。またｇｍｏ３回路を相互コンダクタンス（ｇｍ）負荷にしているので、端子Ｔ−７，Ｔ−７Ａから導出する信号のＤＣレベルを任意に設定することができる。
さらに、ｇｍｏ３回路の電流源を構成するＮＭＯＳトランジスタ５９〜６２に流れる電流を固定しているが、必要に応じてこの電流を可変してセンタゲインを所望のレベルに設定することもできる。
次に、ｇｍｉ１回路の相互コンダクタンスをｇｍ１、ｇｍｉ２回路の相互コンダクタンスをｇｍ２、ｇｍｏ３回路の相互コンダクタンスをｇｍ３として、ゲイン減衰量について説明する。
ここで、
［数１］
ｇｍ１＋ｇｍ２＝Ｋ
とすると、
例えば、ｇｍ１＝ｇｍ２＝Ｋ／２の時、ＡＣ的にはｇｍ２−ｇｍ１＝０となり、ＡＣ信号の成分は打ち消されてしまうので出力は出ない（減衰量が−∞に相当する）。
次に、例えば、
［数２］
ｇｍ１＝０、ｇｍ２＝Ｋ
の時、ＡＣゲイン（Ｇａｉｎ）はｇｍ２／ｇｍ３で決まり、これは、最大ゲイン（ＭＡＸ Ｇａｉｎ）に相当する。
次に、例えば、
［数３］
ｇｍ１＝Ｋ、ｇｍ２＝０
の時、ＡＣゲインはｇｍ１／ｇｍ３で決まり、反転のＭＡＸ Ｇａｉｎに相当する。
この様に、入力に対するＡＣ的なｇｍ比率は可変する事が可能であるが、ＤＣ的な部分で考えると、Ｋ／ｇｍ３は常に一定に保たれるので、ＡＣ入力とは無関係なゲインコントロール回路１０そのものの発するノイズ（Ｎｏｉｓｅ）とかＤＣオフセット及び、周波数特性等は設定されるＡＣゲインとは無関係に常に一定を保つ事ができる。
ただし、反転出力をしたく無い場合には常に
［数４］
ｇｍ１≦ｇｍ２
と設定しておく必要がある。
この設定方式には各種電流リミッタを設ける等一般的な方法で実現できる為、ここではあえてその方式を限定はしない。
次に、オフセット回路（またはＣＭＦＢ回路とも称する）について説明する。
ｇｍｏ３回路を構成するＮＭＯＳトランジスタ３９，４０のそれぞれのゲート、ドレインの共通接続点に抵抗４５，４６の一方の端子が接続され、この抵抗４５，４６の他方の端子が共通接続され、この共通接続点から検出された同相電圧がオフセット回路を構成するＮＭＯＳトランジスタ４７のゲートに供給される。このＮＭＯＳトランジスタ４７と差動増幅回路を構成するＮＭＯＳトランジスタ４８のゲートには端子Ｔ−１１から基準電圧（Ｖｒｅｆ）が供給され、この基準電圧に対して同相電圧との差電圧が増幅されアクティブ負荷を構成するＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ４７のドレイン、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ４８のドレインから増幅された同相電圧が出力される。
ＮＭＯＳトランジスタ４８とＰＭＯＳトランジスタ１８のドレインから出力された同相電圧は、ｇｍｏ３回路を構成するＰＭＯＳトランジスタ１２，１４のゲートにフィードバックされ電流が制御されて同相電圧による入力オフセット電圧をキャンセルする。
同様に、ＮＭＯＳトランジスタ４７とＰＭＯＳトランジスタ１６のドレインから出力された同相電圧は、ＰＭＯＳトランジスタ１７，１９のゲートにフィードバックされ、同相電圧による入力オフセット電圧がキャンセルされる。
この結果、本発明のゲインコントロール回路１０で得られたゲイン可変時のオフセット電圧の変動差は、０．５ｍＶ以内であり、従来のゲインコントロール回路の２０ｍＶと比較して著しく改善することができる。
このように、ｇｍｉ１回路とｇｍｉ２回路の出力負荷を抵抗Ｒで構成せず、ｇｍｏ３回路というｇｍ負荷にし、電源の高電位側に設けられたＰＭＯＳトランジスタで構成する電流源から流し込む総和電流をＣＭＦＢ（コモンモードフィードバック）にしている事で、出力ＤＣ電圧が抵抗に依存せず、任意に設定可能になっている。
更に、ＰＭＯＳトランジスタ側から流し込む総和電流を高精度にＮＭＯＳトランジスタ側（電源の低電位側）の総和電流と揃える必要がなくなっているので、電流の設定を容易にすることができる。
上述したように、出力ＤＣオフセットはこのＣＭＦＢの精度には依存するものの、設定ゲイン（Ｇａｉｎ）には依存しない。そのために、入力ＤＣオフセットが無いとした場合、ＡＧＣのように常にゲインが変動しても、ゲインコントロール（ＶＣＡ）回路が発するオフセットが必要な入出力ＡＣ信号帯域内に混入して除去できなくなるという問題も回避する事が出来る。
同様に、ゲインにより、ゲインコントロール回路が発するノイズ量が変わってしまうと言う事も無い（信号振幅は可変するのでＳ／Ｎ（信号／ノイズ比）としては変わって見える）。
例えば、ＡＧＣの様に出力振幅一定の動作をすれば、Ｓ／Ｎも一定である（ゲインコントロール回路の前段までのノイズ成分がある場合に関しては、ゲインコントロール回路のゲインに依存する部分もある）。
図２に、ゲインコントロール回路１０の電気的特性図を示す。図２（ａ）は、本発明のゲインコントロール回路１０の特性図を示し、図２（ｂ）に比較用の従来のゲインコントロール回路の特性図を示す。
図２（ａ）に示すように、特性図の縦軸は減衰量を表し、単位は２０ｄＢ（デシベル）で＋２０ｄＢから−８０ｄＢの範囲を表す。また横軸は周波数を表し、目盛は１００Ｈｚ、１０Ｋ（キロ）Ｈｚ、１Ｍ（メガ）Ｈｚ、１００ＭＨｚ、１０Ｇ（ギガ）Ｈｚを表す。
図２（ｂ）に示す特性図の縦軸はｄＢ１０単位で、＋２０ｄＢから−４０ｄＢの範囲を表し、横軸は図２（ａ）と同じである。
図２に示すように、本発明のゲインコントロール回路１０は、ゲインが＋１４．７ｄＢのとき、周波数が１００Ｈｚから６０ＭＨｚの範囲でゲイン偏差が−０．１ｄＢで、カットオフ周波数が２４５ＭＨｚである。これに比べて従来のゲインコントロール回路はゲインが＋１７．１ｄＢのときカットオフ周波数は９１ＭＨｚ、ゲイン偏差は−１．４ｄＢであり、本発明のゲインコントロール回路１０の特性は向上している。
減衰量が０ｄＢのとき、本発明のゲインコントロール回路１０は、ゲイン偏差は−０．１ｄＢでカットオフ周波数は２４５ＭＨｚであり、一方従来のゲインコントロール回路はゲイン偏差−０．３ｄＢ、カットオフ周波数２１１ＭＨｚである。従来のゲインコントロール回路のカットオフ周波数は改善されているが、ゲイン偏差は−０．３ｄＢとやや大きい。
減衰量が４０ｄＢのとき、本発明のゲインコントロール回路１０はゲイン偏差−０．１ｄＢ、カットオフ周波数２４５ＭＨｚである。一方従来のゲインコントロール回路は減衰量−２９．７ｄＢのとき、ゲイン偏差−０．１ｄＢ、カットオフ周波数３８５ＭＨｚである。
このように、従来のゲインコントロール回路において、減衰量を可変すると、所定の周波数範囲において、ゲイン偏差とカットオフ周波数の変動が大きい。
しかし、本発明のゲインコントロール回路１０は、減衰量を可変しても、所定の周波数範囲（１００Ｈｚ〜６０ＭＨｚ）において、ゲイン偏差は少なくほぼ一定であり、かつカットオフ周波数も変化しない。
この実施例では入力段（ｇｍｉ回路）をｇｍｉ１回路、ｇｍｉ２回路の２段で説明したが、ｇｍｉ回路の総和電流を可変レンジ内で一定に保てれば、例えばｇｍｉ１回路〜ｇｍｉｎ回路と（ｇｍｉｎ回路まで幾らでも）増やす事が可能である。
例えば、信号経路Ａ、Ｂと異なる経路の信号を加算、減算する様な演算をする場合においても前記特性の特徴を堅持したまま、夫々の経路のゲインを任意に変え演算が可能となる。ｇｍｉ回路の電流設定によっては逆相出力も出力できる為、同一回路の電流コントロールのみで演算を加算から減算まで切り替える事も可能になる。
この実施例ではＮＭＯＳトランジスタのｇｍアンプを用いたが、ＰＭＯＳトランジスタ構成にしても同様の効果は得られる。
また、この実施例はＭＯＳトランジスタを用いて説明したが、同様のトポロジーを用いればバイポーラトランジスタでも実施できる。
次に、本発明のゲインコントロール回路１０を用いたウォブル検出回路１００を有する光記録再生装置について説明する。
図３に光記録再生装置のウォブル検出回路１００を示す。なお、これ以外のブロック構成は従来と同じブロック構成であるので、ここでは省略する。
ウォブル検出回路１００は、ＡＴＴ回路（アテネータ；減衰器）１０１、Ｓ／Ｈ（サンプルホールド）回路１０２、ＳＷ（スイッチ）回路１０３、増幅回路（Ａ＋Ｄ）１０４、ＧＣＡ（ゲインコントロール）回路１０５、ＬＰＦ（ローパスフィルタ）１０６、ＨＰＦ（ハイパスフィルタ）１０７、Ｂｕｆｆｅｒ（バッファ）回路１０８、バランスＡＧＣ回路１２０、バランス調整回路１３１、ＬＰＰＤｉｆｆ回路（ランド・プリ・ピット差動増幅回路）１３２、ＧＣＡ（ゲインコントロール回路）１３３、ＬＰＦ１３４、ＨＰＦ１３５と、増幅回路（Ｂ＋Ｃ）１０９、ＧＣＡ１１０、ＬＰＦ１１１、ＨＰＦ１１２、Ｂｕｆｆｅｒ回路１１３、増幅回路（ＡＤ−ＢＣ）１３６、ＨＰＦ１３７、ＧＣＡ回路１３８、ＷＯＢＶＣＡ回路（ウォブル電圧制御回路）１３９、ＡＡＦ（アンティ・エイリアシング・フィルタ）回路１４０、ＤＲＶ（ドライブ）回路１５０、Ｄ／Ａ（ディジタル／アナログ）変換器１５１，１５２などで構成される。
バランスＡＧＣ回路１２０は、図１で示したＶＣＡ回路（ゲインコントロール回路）１２１，１２２とＤＥＴ回路（検出器）１２３，１２４などで構成される。
次に図３に示したウォブル検出回路１００の動作について説明する。光ディスクから反射された反射光は４分割されたＰＩＮダイオード（ＰＡ，ＰＢ，ＰＣ，ＰＤ）で構成された不図示の光検出器で検出され、ＷＡＤ，ＷＢＣ信号としてＡＴＴ回路１０１に供給される。また、上述のＰＩＮダイオード（ＰＡ，ＰＢ，ＰＣ，ＰＤ）で検出されたＡ，Ｂ，Ｃ，Ｄの信号もＳ／Ｈ回路１０２に供給され、そこでサンプルホールドされてホールドされた信号が所定のタイミングでＳＷ回路１０３に供給される。
ＳＷ回路１０３からＡ＋Ｂ信号とＢ＋Ｃ信号が出力され、増幅回路（Ａ＋Ｄ）１０４にＡ＋Ｄ信号が、また増幅回路（Ｂ＋Ｃ）１０９にＢ＋Ｃの信号がそれぞれ供給される。
信号（Ａ＋Ｂ）は増幅回路（Ａ＋Ｄ）１０４で増幅されて、ＧＣＡ（ゲインコントロール）回路１０５に供給される。ＧＣＡ回路１０５では、信号のレベルが変動するので、一定の振幅幅になるようにゲインが調整される。
振幅が一定にされたＡ＋Ｂ信号がＬＰＦ１０６に供給され、このＬＰＦ１０６で設定されたカットオフ周波数以上のノイズなどを減衰し、ＨＰＦ１０７に出力する。ＨＰＦ１０７に供給されたＡ＋Ｂ信号はＨＰＦ１０７で設定されたカットオフ周波数以下の低域ノイズや低周波である光ディスクの偏心成分などを減衰する。ＨＰＦ１０７から出力されたＡ＋Ｂ信号はバランスＡＧＣ回路１２０のゲインコントロール（ＶＣＡ）回路１２１に供給される。
同様に、増幅回路（Ｂ＋Ｃ）１０９に入力されたＢ＋Ｃ信号も、ＧＣＡ回路１１０、ＬＰＦ１１１、ＨＰＦ１１２、Ｂｕｆｆｅｒ回路１１３を介してバランスＡＧＣ回路１２０のゲインコントロール（ＶＣＡ）回路１２２に供給される。
バランスＡＧＣ回路１２０に供給されたＡ＋ＤとＢ＋Ｃ信号は、図１に示したゲインコントロール回路１０の端子Ｔ−１，Ｔ−１Ａに入力され、ｇｍｉ１回路とｇｍｉ２回路で信号レベルが制御される。この信号レベルの制御は端子Ｔ−２，Ｔ−３から供給される制御電流（ＩＶＣＡＰ，ＩＣＶＡＮ）で行われ、ｇｍｏ３回路（ｇｍ負荷）を介して端子Ｔ−７、Ｔ−７Ａから出力される。なお、端子Ｔ−２とＴ−３でｇｍｉ１回路とｇｍｉ２回路の電流量を制御して、合成された出力電流の混合比を変えて信号レベルを制御するが、このときｇｍｉ１回路とｇｍｉ２回路の電流総和は一定とする。
さらに、このＶＣＡ回路１２１，１２２には、図１に示すように、ｇｍｏ３回路の同相電圧をキャンセルするオフセット回路を設けているので、ｇｍｏ３回路の端子（Ｔ−７，Ｔ−８）から出力されるウォブル信号の出力電圧のＤＣレベルの変動は従来のゲインコントロール回路と比較して非常に少ない。
ＶＣＡ回路１２１の逆相、正相の出力信号はＤＥＴ回路１２３で検出されレベルを調整するようにＶＣＡ回路１２１にフィードバックされる。同様に、ＶＣＡ１２２とＤＥＴ回路１２４においても行われる。
ＶＣＡ回路１２１，１２２のそれぞれの出力信号がバランス調整回路１３１に入力され、Ａ＋Ｄ信号とＢ＋Ｃ信号のレベルが調整される。この調整された信号がＬＰＰＤｉｆｆ回路１３２に出力され、そこで（Ａ＋Ｄ）−（Ｂ＋Ｃ）の差信号からＬＰＰ（ランド・プリ・ピット）信号が抽出される。抽出されたＬＰＰ信号はＧＣＡ回路１３３で信号レベルが制御された後ＬＰＦ１３４、ＨＰＦ１３５に供給される。ＬＰＰ信号以外のノイズなどが除去されてＷＯＢＬＰＰ＿Ｐ（ウォブル・ランド・プリ・ピットの正相）信号とＷＯＢＬＰＰ＿Ｎ（ウォブル・ランド・プリ・ピットの逆相）信号が導出される。
一方、ＶＣＡ回路１２１，１２２から導出されたＡ＋ＤとＢ＋Ｃ信号は増幅回路（ＡＤ−ＢＣ）１３６に供給される。（Ａ＋Ｄ）−（Ｂ＋Ｃ）の信号が増幅され、ＨＰＦ１３７に出力される。ＨＰＦ１３７で、カットオフ周波数以下のノイズとＬＰＰ信号などが除去され、ウォブル信号が導出される。ＨＰＦ１３７から出力されたウォブル信号はＧＣＡ回路１３８に供給され、このＧＣＡ回路１３８はＤ／Ａ（ディジタル／アナログ）変換器から出力されたアナログ信号によりゲインが制御される。
ＧＣＡ回路１３８から出力されたウォブル信号は、ＷＯＢＶＣＡ回路１３９に出力され、Ｄ／Ａ変換器１５２からの制御信号により制御される。
ＷＯＢＶＣＡ回路１３９から導出されたウォブル信号はＡＡＦ回路１４０、ＤＲＶ（ドライブ）回路１５０を介してウォブル信号ＷＯＢ＿Ｐ（ウォブル信号の正相）信号とＷＯＢ＿Ｎ（ウォブル信号の逆相）信号が出力される。
上述したバランスＡＧＣ回路１２０のＶＣＡ回路１２１，１２２はＤＣ的に不変な為、ゲインを可変した事によるオフセット変動及び、ノイズの変動が無い。また、ＶＣＡ回路１２１，１２２の出力はＤＣ的に不変でかつ、ＶＣＡ回路１２１，１２２を構成するｇｍｉ１回路とｇｍｉ２回路から出力される正相と逆相のＭＩＸ（混合）比でゲインを決めている為、可変レンジ内での周波数特性に変動が無く、可変幅もかなり広く取る事が出来る（図２参照）。
上述した構成のウォブル検出回路１００は、ＬＰＰ信号も検出できるＤＶＤ−Ｒ／ＷＲについて説明したが、ＬＰＰを有しない光ディスク記憶媒体から記録情報を再生するＣＤ−Ｒ、ＣＤ＋Ｒ、ＤＶＤ＋Ｒ、ＤＶＤ＋ＲＷやＤＶＤ−ＲＡＭなどの光記録再生装置のゲインコントロール回路にも適用できる。
以上述べたように、本発明のゲインコントロール回路または光記録再生装置におけるゲインコントロール回路は、出力信号がＤＣ的に不変な為、ゲインを可変した事によるオフセット変動及び、ノイズの変動が無い。また、出力信号がＤＣ的に不変でかつ、正相と逆相のＭＩＸ比でゲインを決めている為、可変レンジ内での周波数特性に変動が無く、可変幅もかなり広く取る事が出来る。
また、ゲインコントロール回路の入力段を多段、複数のｇｍ回路で構成できるので、ゲインを主としてコントロールするのとは別にセンターゲイン調整段を設けることができ、多入力演算とゲインコントロールを一度に行う事も可能になる。
また、出力ＤＣレベルが、ゲインコントロールとは独立した形式になっているので、ゲイン可変範囲、及び入出力ダイナミックレンジとは無関係に任意に設定可能となる。
また、複数のゲインコントロール回路を設ける従来の方法に比べ、全てを一つのゲインコントロール回路で実現できる為、素子数削減が出来、レイアウト面積も小さく出来る。
さらに、周波数特性に関しては、ＭＩＮ（ミニマム）ゲインからＭＡＸ（マックス）ゲインまで変動しない為、従来の様に、必要帯域を確保するために、周波数特性マージンを大きく取る必要も無く、消費電流も削減できる。
ゲインコントロール回路は、図１に示すｇｍｉ１回路，ｇｍｉ２回路，ｇｍｏ３回路とオフセット回路の回路に相当し、また、図３のＶＣＡ回路１２１，１２２に相当する。第１の制御信号と第２の制御信号を供給する制御信号供給部は、端子Ｔ−１，Ｔ−２に相当する。正相と逆相の入力信号が供給され上記第１の制御信号により利得が可変され、正相と逆相の出力信号を出力する第１の利得制御回路は図のｇｍｉ１回路に相当する。正相と逆相の入力信号が供給され上記第２の制御信号により利得が可変され、正相と逆相の出力信号を出力する第２の利得制御回路はｇｍｉ２回路に相当する。上記第１の利得制御回路の正相の出力信号と上記第２の利得制御回路の逆相の出力信号が合成され第１の入力端子に供給され、上記第１の利得制御回路の逆相の出力信号と上記第２の利得制御回路の正相の出力信号が合成され第２の入力端子に供給され、該合成された信号が上記第１と第２の制御信号により設定された相互コンダクタンスを介して出力信号が導出される負荷回路は、ｇｍｏ３回路に相当する。
本発明のゲインコントロール回路の回路構成図である。 図１に示したゲインコントロール回路と従来回路の電気的特性を示す図である。 ゲインコントロール回路を用いたウォブル検出回路のブロック図である。 従来のゲインコントロール回路の回路構成図である。 他の従来のゲインコントロール回路の回路構成図である。
符号の説明
１０，１２１，１２２，２００，３００…ゲインコントロール回路、１１〜２０…ＰＭＯＳトランジスタ、３１〜４２，４７，４８，５１〜６３…ＮＭＯＳトランジスタ、４３，４４，４９…キャパシタ、４５，４６，２０８，２１１，２１２，３１５，３２６，３２７…抵抗、１０１…ＡＴＴ回路、１０２…Ｓ／Ｈ回路、１０３…ＳＷ回路、１０４…増幅回路（Ａ＋Ｄ）、１０５，１１０，１３３，１３８…ＧＣＡ回路、１０６，１１１，１３４…ＬＰＦ、１０７，１１２，１３５，１３７…ＨＰＦ、１０８，１１３…Ｂｕｆｆｅｒ回路、１０９…増幅回路（Ｂ＋Ｃ）、１２０…バランスＡＧＣ回路、１２３，１２４…ＤＥＴ回路、１３１…バランス調整回路、１３２…ＬＰＰＤｉｆｆ回路、１３６…増幅回路（ＡＤ−ＢＣ）、１３９…ＷＯＢＶＣＡ回路、１４０…ＡＡＦ回路、１５０…ＤＲＶ回路、１５１，１５２…Ｄ／Ａ変換器、２０１，２０２、２０６，２０７，２０９，２１０，３１１〜３１４，３２１〜３２４…ＮＰＮバイポーラトランジスタ、２０５，３３１…バイアス電源、２０３，２０４，２１３，３１６，３２５，３３２〜３３５…定電流源。

Claims (11)

  1. 正相と逆相の信号からなる入力信号が供給され、第１の制御信号により利得が可変され、正相と逆相の信号電流を出力する第１の相互コンダクタンス増幅回路と、
    上記入力信号が供給され第２の制御信号により利得が可変され、正相と逆相の信号電流を出力する第２の相互コンダクタンス増幅回路と、
    上記第１の相互コンダクタンス増幅回路から出力される正相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される逆相の信号電流が第１のノードで合成され、上記第１の相互コンダクタンス増幅回路から出力される逆相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される正相の信号電流が第２のノードで合成され、該合成時の信号電流の混合比に応じた出力信号電流を、上記第１の制御信号と上記第２の制御信号により設定された相互コンダクタンスを介して導出する相互コンダクタンス負荷回路と、
    を有し、
    上記相互コンダクタンス負荷回路は、上記第１の制御信号と上記第２の制御信号に基づいて、上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路の動作電流の総和に比例し、かつ変更可能な一定電流で駆動され、相互コンダクタンスが一定値に制御される
    ゲインコントロール回路。
  2. 上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路は、上記入力信号を増幅する差動対をなす２つのトランジスタと、該２つのトランジスタの電流駆動側のノード間に接続された等価抵抗素子と、
    をそれぞれに含む請求項１に記載のゲインコントロール回路。
  3. 上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路は、上記第１の制御信号と上記第２の制御信号に基づいて、上記第１のノードと上記第２のノードで混合される信号電流の混合比を可変して上記出力信号のレベルを制御する
    請求項２に記載のゲインコントロール回路。
  4. 上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路は、上記第１の制御信号と上記第２の制御信号に基づく各相互コンダクタンス増幅回路の動作電流の総和が一定に制御される
    請求項１から３の何れか一項に記載のゲインコントロール回路。
  5. 上記相互コンダクタンス負荷回路は、上記第１と第２の制御信号により、上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路の出力負荷インピーダンスを電流により調整する
    請求項１から４の何れか一項に記載のゲインコントロール回路。
  6. 上記相互コンダクタンス負荷回路は、出力ＤＣ電圧のコモンモード電圧をフィードバックしてゲインと独立に任意のＤＣレベルに設定するオフセット回路を有する
    請求項１から５の何れか一項に記載のゲインコントロール回路。
  7. 光信号を検出してウォブル信号とＲＦ信号を再生し、光ディスクの回転を制御する光記録再生装置であって、
    上記ウォブル信号を検出するウォブル検出回路はゲインコントロール回路を有し、
    該ゲインコントロール回路は、
    正相と逆相の信号からなる入力信号が供給され第１の制御信号により利得が可変され、正相と逆相の信号電流を出力する第１の相互コンダクタンス増幅回路と、
    上記入力信号が供給され第２の制御信号により利得が可変され、正相と逆相の信号電流を出力する第２の相互コンダクタンス増幅回路と、
    上記第１の相互コンダクタンス増幅回路から出力される正相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される逆相の信号電流が第１のノードで合成され、上記第１の相互コンダクタンス増幅回路から出力される逆相の信号電流と上記第２の相互コンダクタンス増幅回路から出力される正相の信号電流が第２のノードで合成され、該合成時の信号電流の混合比に応じた出力信号電流を、上記第１の制御信号と上記第２の制御信号により設定された相互コンダクタンスを介して導出する相互コンダクタンス負荷回路と、
    を有し、
    上記相互コンダクタンス負荷回路は、上記第１の制御信号と上記第２の制御信号に基づいて、上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路の動作電流の総和に比例し、かつ変更可能な一定電流で駆動され、相互コンダクタンスが一定値に制御される
    光記録再生装置。
  8. 上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路は、上記入力信号を増幅する差動対をなす２つのトランジスタと、該２つのトランジスタの電流駆動側のノード間に接続された等価抵抗素子と、
    をそれぞれに含む請求項７に記載の光記録再生装置。
  9. 上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路は、上記第１の制御信号と上記第２の制御信号に基づいて、上記第１のノードと上記第２のノードで混合される信号電流の混合比を可変して上記出力信号のレベルを制御する
    請求項８に記載の光記録再生装置。
  10. 上記第１の相互コンダクタンス増幅回路と上記第２の相互コンダクタンス増幅回路は、上記第１の制御信号と上記第２の制御信号に基づく各相互コンダクタンス増幅回路の動作電流の総和が一定に制御される
    請求項７から９の何れか一項に記載の光記録再生装置。
  11. 上記相互コンダクタンス負荷回路は、出力ＤＣ電圧のコモンモード電圧をフィードバックしてゲインと独立に任意のＤＣレベルに設定するオフセット回路を有する
    請求項７から１０の何れか一項に記載の光記録再生装置。
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