JP5048078B2

JP5048078B2 - 改良された混変調を用いる自動利得制御

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Publication number: JP5048078B2
Application number: JP2009541267A
Authority: JP
Inventors: サラピンアレクサンダー
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 2006-12-11
Filing date: 2006-12-11
Publication date: 2012-10-17
Anticipated expiration: 2026-12-11
Also published as: EP2102982A1; CN101536308B; KR20090088897A; WO2008073075A1; CN101536308A; KR101289379B1; US20100060797A1; US8233869B2; JP2010512708A

Description

本発明は、テレビ信号受信機の如き装置のための自動利得制御（ＡＧＣ）に関し、特に、混変調歪を低減するＡＧＣ機能を備えた装置及び方法に関する。

テレビ信号受信機の如き様々な装置は、入力信号レベルのある範囲にわたって適切な性能を維持するためにＡＧＣ機能を備える。特定の装置では、無線周波数（ＲＦ）及び中間周波数（ＩＦ）の両方に対してＡＧＣ機能を用いる。このようにＡＧＣ機能をＲＦ部とＩＦ部に分担することは、ノイズ特性及び干渉耐性において所望の性能を備えるために有用である。

ＲＦ部及びＩＦ部に分担されたＡＧＣ機能を有する従来の装置においては、通常、ＩＦＡＧＣが最初に作動し始め、画定された入力信号強度が達成されるまでＩＦ利得の制御を行う。この画定された入力信号強度が達成された後には、ＲＦＡＧＣが作動し始め、該入力信号強度はＲＦＡＧＣ信号及びＩＦＡＧＣ信号の双方によって制御される。図３は、かかる従来のＡＧＣ制御方式に従った、ＲＦ入力電力とＲＦＡＧＣ信号及びＩＦＡＧＣ信号の電圧レベルとの関係を示す例示的なグラフ３００である。

図３に示される従来のＡＧＣ制御方式が特定の応用に効果的である一方で、デュアルゲート金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の如き回路コンポーネントを使用するチューナ応用ではかかる方式が必ずしも適切ではない。特に、デュアルゲートＭＯＳＦＥＴを使用しているチューナ応用において、このタイプの従来ＡＧＣ制御方式の使用は望ましくない量の混変調歪を生じる傾向がある。したがって、かかる課題を解決するＡＧＣ機能を提供し、デュアルゲートＭＯＳＦＥＴの如き回路コンポーネントを使用しているチューナ応用において混変調歪を低減することができる装置及び方法に対する要請がある。本発明はこれらの課題及び／または他の課題を解決する。

本発明の特徴に従った方法が開示される。例示的な実施形態によれば、本発明による方法は、入力信号を受信するステップ、前記入力信号の大きさが第１の範囲内にある場合に、第１のレベルにおける第１の制御信号を第１の利得制御された増幅器に供給するステップ、及び、前記入力信号の大きさが第２の範囲内にある場合に、第２のレベルにおける前記第１の制御信号を前記第１の利得制御された増幅器に供給するステップを含む。

本発明の他の特徴に従った装置が開示される。例示的な実施形態によれば、本発明による装置は、入力信号を受信する第１の手段、及び、前記入力信号の大きさが第１の範囲内にある場合に、第１のレベルにおける第１の制御信号を第１の利得制御された増幅器に供給し、前記入力信号の大きさが第２の範囲内にある場合に、第２のレベルにおける前記第１の制御信号を前記第１の利得制御された増幅器に供給する第２の手段を有する。

上記及び他の本発明の特徴及び利点並びにそれら特徴及び利点を達成する形態は、添付の図面と共に本発明の実施形態の説明を参照することによって、より明らかとなると共に本発明がより理解される。

本発明の例示的な実施形態に従ったＡＧＣ機能を実行する装置のブロック図である。本発明の例示的な実施形態に従った、図１のデュアルゲートＭＯＳＦＥＴブロックの追加的な詳細を示す回路図である。従来のＡＧＣ制御方式に従った、ＲＦ入力電力とＲＦＡＧＣ信号及びＩＦＡＧＣ信号の電圧レベルとの関係を示す特性図である。本発明の例示的な実施形態に従った、ＲＦ入力電力とＲＦＡＧＣ信号及びＩＦＡＧＣ信号の電圧レベルとの関係を示す特性図である。従来のＡＧＣ制御方式に従った、デュアルゲートＭＯＳＦＥＴの利得低減と望ましくない混変調信号の電圧レベルとの関係を示すと共に、本発明の例示的な実施形態に従って如何にしてＡＧＣ制御ポイントが選択されるかを示す特性図である。

本明細書において提示される実例は本発明の好適な実施形態を例示し、かかる実例は本発明の範囲を何らかの形で制限するように解釈されるべきではない。

ここで図面、特に図１を参照すると、本発明の例示的な実施形態に従ったＡＧＣ機能を実行する装置１００のブロック図が示されている。装置１００は、例えば、テレビ信号受信機及び／または他の装置等のフロントエンド処理回路であっても良い。図１に示されるように、信号処理装置１００は、デュアルゲートＭＯＳＦＥＴブロック１０と、混合器２０と、中間周波数（ＩＦ）フィルタ３０と、ＩＦ可変利得増幅器（ＶＧＡ）４０と、アナログ−デジタル変換器（ＡＤＣ）５０と、ＡＧＣ回路６０とを含む。ＡＧＣ回路６０は、積分器６２と、プロセッサ６４と、ＲＦＡＧＣ制御ブロック６６と、ＩＦＡＧＣ制御ブロック６８とを含む。図１の複数の要素は１つ以上の集積回路（ＩＣ）として具体化されても良い。説明上の明確さのために、装置１００に関連する特定の制御信号（例えばチャネル選択信号）、電力信号及び／または他の要素等の特定の要素が図１には示されてはいない場合がある。

デュアルゲートＭＯＳＦＥＴブロック１０は、信号源（例えば、地上波、ケーブル、人工衛星、インターネット及び／または他の信号源）からＲＦ入力信号を受信し、該ＲＦ入力信号をＡＧＣ回路６０から供給されるＲＦＡＧＣ信号に応じて増幅し、利得制御されたＲＦ信号を生成する。例示的な実施形態によれば、ＲＦ入力信号は、オーディオ、ビデオ及び／またはデータコンテンツを含んでも良く、アナログ変調方式（例えばＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ等）またはデジタル変調方式（例えばＡＴＳＣ、ＱＡＭ等）の信号であっても良い。更なる例示的なデュアルゲートＭＯＳＦＥＴブロック１０の詳細が図２を参照して説明される。

図２に示されるように、デュアルゲートＭＯＳＦＥＴブロック１０はｎ型チャネルＭＯＳＦＥＴＱ１を含む。図２において、ＭＯＳＦＥＴＱ１の複数のゲート端子の一方のゲート端子がＲＦ入力信号を受信するように接続される。ＭＯＳＦＥＴＱ１の他方のゲート端子がＲＦＡＧＣ制御ブロック６６からＲＦＡＧＣ信号を受信するように接続される。ＭＯＳＦＥＴＱ１のソース端子は、接地部及びトランジスタのボディ部に接続される。動作中、ＭＯＳＦＥＴＱ１は、ＲＦＡＧＣ信号の電圧レベルに応じてＲＦ入力信号を増幅し、そのドレイン端子から該ＲＦ入力信号を増幅した信号を出力し、混合器２０に供給する。図２に明示的に示されてはいないが、デュアルゲートＭＯＳＦＥＴブロック１０は、また、ＲＦ入力信号を受信するそのゲート端子やそのドレイン端子に複数のトラッキングフィルタを各々含んでも良い。かかるトラッキングフィルタは望ましくない周波数のエネルギーを除去するのに用いられ得る。

再び図１を参照すると、混合器２０は、デュアルゲートＭＯＳＦＥＴブロック１０から供給される利得制御されたＲＦ信号とローカル発振（ＬＯ）信号とを混合し、ＩＦ信号を生成する。例示的な実施形態によれば、混合器２０は、利得制御されたＲＦ信号と該ＬＯ信号とを混合することによって、利得制御されたＲＦ信号をＲＦ周波数帯からＩＦ周波数帯へと周波数ダウンコンバートする。図１において、デュアルゲートＭＯＳＦＥＴブロック１０と混合器２０とが合わさって装置１００のチューナを表している。

ＩＦフィルタ３０は、混合器２０から供給されるＩＦ信号に対してフィルタリングを行って、フィルタリングがなされたＩＦ信号を生成する。例示的な実施形態によれば、ＩＦフィルタ３０は、混合器２０から供給されるＩＦ信号から、隣接したチャネルの望ましくないエネルギーを除去することによってフィルタリングされたＩＦ信号を生成する１つ以上の別々のフィルタ（例えば、ＳＡＷフィルタ等）を含んでも良い。

ＩＦＶＧＡ４０は、ＩＦフィルタ３０から供給されるフィルタリングされたＩＦ信号を、ＡＧＣ回路６０から出力されるＩＦＡＧＣ信号に応じて増幅し、利得制御されたＩＦ信号を生成する。ＡＤＣ５０は、ＩＦＶＧＡ４０から供給される利得制御されたＩＦ信号を、アナログフォーマットからデジタルフォーマットに変換する。デジタル形式の利得制御されたＩＦ信号は、ＡＧＣ回路６０の積分器６２に供給され、明示的に図示されてはいないが、更なる他の処理（例えば、復調等）に供給されて出力される。

ＡＧＣ回路６０は、上記したＲＦＡＧＣ信号及びＩＦＡＧＣ信号を生成することによって、装置１００のＲＦＡＧＣ機能及びＩＦＡＧＣ機能を制御する。例示的な実施形態によれば、ＡＧＣ回路６０の積分器６２は、ＡＤＣ５０から供給されるデジタル形式の利得制御されたＩＦ信号を受信し、その平方二乗平均された（ＲＭＳ）電力値を算出することによってその大きさを検出する。積分器６２は、プロセッサ６４に出力信号を出力し、プロセッサ６４は利得制御されたＩＦ信号の大きさ（すなわち、ＲＭＳ電力値）を呈示する。

プロセッサ６４は、装置１００のＲＦＡＧＣ機能及びＩＦＡＧＣ機能を、利得制御されたＩＦ信号の大きさ（すなわちＲＭＳ電力値）を呈示する積分器６２からの出力信号に応じて制御する。例示的な実施形態によれば、プロセッサ６４は、ＲＦ入力電力の推定値を積分器６２からの出力信号を使用して算出するようにプログラムされ、該ＲＦ入力電力に基づいてＲＦＡＧＣ信号及びＩＦＡＧＣ信号の電圧レベルを各々制御する制御信号をＲＦＡＧＣ制御ブロック６６及びＩＦＡＧＣ制御ブロック６８に供給する。プロセッサ６４は、ＲＦ入力電力の推定値を様々な異なる周知の方法によって算出しても良く、ＲＦ入力電力の推定に係る特定の方法は本発明の本質的な要素ではない。本発明の原理に従って、プロセッサ６４から供給される制御信号によって、ＲＦＡＧＣ制御ブロック６６及びＩＦＡＧＣ制御ブロック６８は、図３において示された従来のＡＧＣ制御方式とは対比をなす図４のグラフ４００に示される態様でＲＦＡＧＣ信号及びＩＦＡＧＣ信号を各々生成する。

図４を参照すると、グラフ４００は、本発明の例示的な実施形態に従った、ＲＦ入力電力とＲＦＡＧＣ信号及びＩＦＡＧＣ信号の電圧レベルとの関係を示している。図４中で、ＲＦ入力電力はｄＢｍ（または、ｄＢμＶ等）によって示され、ＡＧＣ電圧は（正規化された）ボルトによって示され、信号利得がＡＧＣ電圧につれて増大している。例示及び説明のために、ＲＦＡＧＣ信号及びＩＦＡＧＣ信号は両方共に単一のグラフ上で何らかの特定の電圧レベルまたは範囲に関係なく示されている。実際上、ＲＦＡＧＣ信号及びＩＦＡＧＣ信号について用いられる現実の電圧レベル及び範囲は、特定の応用に依存した設計上の選択如何によって変わり得るものであるが、図４に示される原理に従って提供されるべきである。

図４に示されるように、ＲＦ入力電力が初期値Ｐ０にある場合、ＩＦＡＧＣ制御ブロック６８はＩＦＶＧＡ４０の利得をＩＦＡＧＣ信号を介して制御し始める。ＩＦＡＧＣ信号の電圧は、ＲＦ入力電力が増大するにつれて徐々に減少する。ＲＦ入力電力が初期値Ｐ０を下回っている場合、ＩＦＡＧＣ制御ブロック６８は、ＩＦＡＧＣ信号を最大利得に対応するレベルにてＩＦＶＧＡ４０に出力する。

ＲＦ入力電力がポイントＢを下回っている場合、ＲＦＡＧＣ制御ブロック６６は、ＲＦＡＧＣ信号を最大利得に対応するレベルにてデュアルゲートＭＯＳＦＥＴブロック１０に出力する。ＲＦ入力電力がポイントＢに達した場合、ＲＦＡＧＣ制御ブロック６６は、デュアルゲートＭＯＳＦＥＴブロック１０の利得をＲＦＡＧＣ信号を介して減らし始める。図４に示されるように、ＲＦＡＧＣ制御ブロック６６は、ＲＦ入力電力がポイントＡ〜ポイントＢの第１の範囲内にある場合には、ＲＦＡＧＣ信号を最大利得に対応する第１の電圧レベル（略一定）にてデュアルゲートＭＯＳＦＥＴブロック１０に出力する。これは、ＲＦ入力電力が値Ｐ１（図４におけるポイントＡ）に達した場合にＲＦ利得を減らし始める図３の如き従来のＡＧＣ制御方式とは対照的である。ＲＦ入力電力がポイントＡ〜ポイントＢの第１の範囲内にある場合には、ＩＦＡＧＣ信号の電圧は徐々に減少し続ける。

一旦ＲＦ入力電力がポイントＢに達すると、ＲＦＡＧＣ制御ブロック６６は、ＲＦ入力電力がポイントＢ〜ポイントＣの第２の範囲（これはポイントＡ〜ポイントＢの第１の範囲より高い）内にある場合に、ＲＦＡＧＣ信号を第２の電圧レベル（略一定）にてデュアルゲートＭＯＳＦＥＴブロック１０に出力する。図４に示されるように、ＲＦ入力電力がポイントＢ〜ポイントＣの第２の範囲内にある場合に供給されるこのＲＦＡＧＣ信号の第２の電圧レベルは、ＲＦ入力電力がポイントＢを下回っている場合に供給されるＲＦＡＧＣ信号の第１の電圧レベルよりも低い。また、ＲＦ入力電力がポイントＢに達した場合、ＩＦＡＧＣ制御ブロック６８は、図４に示されるような態様でＩＦＶＧＡ４０に供給するＩＦＡＧＣ信号の電圧レベルを増大させる。

一旦ＲＦ入力電力がポイントＣに達すると、ＲＦＡＧＣ制御ブロック６６はＲＦＡＧＣ信号を可変電圧レベルにてデュアルゲートＭＯＳＦＥＴブロック１０に供給し、該可変電圧レベルは、図４に示されるようにＲＦ入力電力が増大するにつれて減少し、略一定の電圧レベルで結局横ばい状態になる。また、ＲＦ入力電力がポイントＣに達した場合、ＩＦＡＧＣ制御ブロック６８は、図４に示されるようにＩＦＡＧＣ信号の電圧レベルを増大させて、増大された電圧レベルで略一定となる態様でＩＦＡＧＣ信号をＩＦＶＧＡ４０に出力する。

図５を参照すると、グラフ５００は、従来のＡＧＣ制御方式によるデュアルゲートＭＯＳＦＥＴ１０の利得低減と望ましくない混変調信号の電圧との関係を示すと共に、上記したＡＧＣ制御ポイントＡ〜Ｃが、本発明により提供される例示的な実施形態に従って如何にして選択され得るかを示している。図５に示されるように、従来のＡＧＣ制御方式による利得減少と望ましくない混変調信号の電圧との関係は、非線形であり、Ｓ字形の部分を含んでいる。理想的には、この曲線は望ましくない混変調歪を低減するためにはより線形でなければならない。

また、図５に示されるように、図４のＡＧＣ制御ポイントＡ〜Ｃは、プロセッサ６４によって、受信されるＲＦ入力信号（すなわちデュアルゲートＭＯＳＦＥＴ１０によって受信されるＲＦ入力信号）の（例えばｄＢにて示される）利得減少に基づいて選択されても良い。図５はこれらのポイントＡ〜Ｃを、望ましくない１％の混変調信号の（例えばｄＢμＶにて示される）電圧との関係において示している。図５によれば、ポイントＡは受信されるＲＦ入力信号の利得減少が０ｄＢに等しいポイントに対応し、ポイントＢは受信されるＲＦ入力信号の利得減少が約７ｄＢに等しいポイントに対応し、ポイントＣは受信されるＲＦ入力信号の利得減少が約２５ｄＢに等しいポイントに対応する。

例示的な実施形態によれば、プロセッサ６４は、ＲＦＡＧＣ信号の現在状態に基づいて、受信されるＲＦ入力信号の現在利得の低減を認識するようにプログラムされ、該ＲＦＡＧＣ信号の大きさをＲＦＡＧＣ制御ブロック６６を介して制御する。ＲＦ入力電力と受信されるＲＦ入力信号の利得とが相関することから、ポイントＡ〜Ｃを受信されるＲＦ入力信号の利得減少に基づいて図５に示されるように選択することは新たな方法であり、この方法では、プロセッサ６４がＲＦＡＧＣ信号及びＩＦＡＧＣ信号を図４に示される態様で（ＲＦ入力電力の推定値を直接算出する形態とは対比される態様で）制御することができる。図５において示される値は単に例示的なものであり、ポイントＡ〜Ｃは本説明において明示的に示されたポイント以外の別のポイントに対応するように設定されても良い。

以上に説明されたように、本発明は混変調歪を低減するＡＧＣ機能を提供する装置及び方法を提供している。本発明は、一体化されたディスプレイ装置を伴うかまたは伴わない様々な装置に適用されても良い。本発明が好ましい設計を有するものとして説明されたが、本発明は本開示の思想及び範囲内で更に変形され得る。したがって、本出願では、本発明の全体的な原理を使用した本発明の何らかの変容、使用または適用をカバーすることが意図されている。更に、本出願は、本開示の内容から離脱した当業者による周知または通例の実施形態の範囲及び添付される特許請求の範囲の制限内にある実施形態の範囲をカバーすることが意図されている。

Claims

方法であって、
入力信号を受信するステップ、
前記入力信号を、第１の利得制御された増幅器によって、前記入力信号の大きさに応じた利得で増幅するステップ、及び、
前記第１の利得制御された増幅器の前記利得を前記入力信号に対応する前記第１の利得制御された増幅器からの出力信号に応じて制御するために、
第１の一定レベルの第１の制御信号を、前記第１の利得制御された増幅器の制御入力端に、前記入力信号の前記大きさが第１の範囲内にある間は供給すること、
前記第１の一定レベルよりも低い第２の一定レベルの前記第１の制御信号を、前記第１の利得制御された増幅器の前記制御入力端に、前記入力信号の前記大きさが、前記第１の範囲に隣接しかつ前記第１の範囲を超える第２の範囲内にある間は供給すること、及び、
前記第２の一定レベルよりも低い第１の可変レベルの前記第１の制御信号を、前記第１の利得制御された増幅器の前記制御入力端に、前記入力信号の前記大きさが前記第２の範囲を超えている間は供給すること、ここで、前記第１の可変レベルは、前記入力信号の前記大きさの増大に応答して減少し、そして結局、第３の一定レベルで横ばいになる、
のうち少なくとも１つを実行するステップ、
を含む、前記方法。
第２の可変レベルの第２の制御信号を、前記第１の利得制御された増幅器に接続された中間ステージに備えられた第２の利得制御された増幅器であって前記入力信号に対応する該第１の利得制御された増幅器からの出力信号に基づいた信号を増幅する第２の利得制御された増幅器の制御入力端に、前記入力信号の前記大きさが前記第２の範囲よりも低い間は供給するステップをさらに含み、ここで、前記第２の可変レベルは、前記入力信号の前記大きさの減少に応答して増大する、請求項１の方法。
前記第１の利得制御された増幅器はデュアルゲートＭＯＳＦＥＴを含む、請求項１の方法。
前記第１の制御信号は無線周波数利得制御信号であり、前記第２の制御信号は中間周波数利得制御信号である、請求項１の方法。
装置であって、
入力信号の発生源と、
該発生源に接続された第１の利得制御された増幅器であって、該発生源から入力された前記入力信号を該入力信号の大きさに応じた利得で増幅する、第１の利得制御された増幅器と、
該第１の利得制御された増幅器に接続された、該第１の利得制御された増幅器の前記利得を、前記入力信号に対応する該第１の利得制御された増幅器からの出力信号に応じて制御するための利得制御回路と、
を含み、
前記利得制御回路は、第１の一定レベルの第１の制御信号を、前記第１の利得制御された増幅器の制御入力端に、前記入力信号の前記大きさが第１の範囲内にある間は供給し、
前記利得制御回路は、前記第１の一定レベルよりも低い第２の一定レベルの前記第１の制御信号を、前記第１の利得制御された増幅器の前記制御入力端に、前記入力信号の前記大きさが、前記第１の範囲に隣接しかつ前記第１の範囲を超える第２の範囲内にある間は供給し、及び、
前記利得制御回路は、前記第２の一定レベルよりも低い第１の可変レベルの前記第１の制御信号を、前記第１の利得制御された増幅器の前記制御入力端に、前記入力信号の前記大きさが前記第２の範囲を超えている間は供給し、ここで、前記第１の可変レベルは、前記入力信号の前記大きさの増大に応答して減少し、そして結局、第３の一定レベルで横ばいになる、
前記装置。
前記利得制御回路は前記第１の利得制御された増幅器に接続された中間ステージを含み、該中間ステージは前記入力信号に対応する前記第１の利得制御された増幅器からの前記出力信号に基づいた信号を増幅する第２の利得制御された増幅器を含み、前記利得制御回路は、第２の可変レベルの第２の制御信号を、前記第２の利得制御された増幅器の制御入力端に、前記入力信号の前記大きさが前記第２の範囲よりも低い間は供給し、及び、前記第２の可変レベルは、前記入力信号の前記大きさの減少に応答して増大する、請求項５の装置。
前記第１の利得制御された増幅器はデュアルゲートＭＯＳＦＥＴを含む、請求項５の装置。
前記第１の制御信号は無線周波数利得制御信号であり、前記第２の制御信号は中間周波数利得制御信号である、請求項５の装置。
装置であって、
入力信号を受信する受信手段、
前記入力信号を、前記入力信号の大きさに応じた利得で増幅する第１の増幅手段、及び、
前記利得を前記入力信号に対応する前記第１の増幅手段からの出力信号に応じて制御するために、
第１の一定レベルの第１の制御信号を、前記第１の増幅手段の制御入力端に、前記入力信号の前記大きさが第１の範囲内にある間は供給すること、
前記第１の一定レベルよりも低い第２の一定レベルの前記第１の制御信号を、前記第１の増幅手段の前記制御入力端に、前記入力信号の前記大きさが、前記第１の範囲に隣接しかつ前記第１の範囲を超える第２の範囲内にある間は供給すること、及び、
前記第２の一定レベルよりも低い第１の可変レベルの前記第１の制御信号を、前記第１の増幅手段の制御入力端に、前記入力信号の前記大きさが前記第２の範囲を超えている間は供給すること、ここで、前記第１の可変レベルは、前記入力信号の前記大きさの増大に応答して減少し、そして結局、第３の一定レベルで横ばいになる、
のうち少なくとも１つを実行する利得制御手段、
を含む、前記装置。
前記利得制御手段は、第２の可変レベルの第２の制御信号を、前記第１の増幅手段に接続された第２の増幅手段の制御入力端に、前記入力信号の前記大きさが前記第２の範囲よりも低い間は供給し、ここで、前記第２の増幅手段は前記入力信号に対応する前記第１の増幅手段からの前記出力信号に基づいた信号を増幅し、及び、前記第２の可変レベルは、前記入力信号の前記大きさの減少に応答して増大する、請求項９の装置。
前記第１の増幅手段はデュアルゲートＭＯＳＦＥＴを含む、請求項９の装置。
前記第１の制御信号は無線周波数利得制御信号であり、前記第２の制御信号は中間周波数利得制御信号である、請求項９の装置。