JP5040170B2 - Manufacturing method of semiconductor device - Google Patents

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Description

この発明は例えばLDD構造を有する電界効果トランジスタなどの半導体装置の製造方法に関する。   The present invention relates to a method of manufacturing a semiconductor device such as a field effect transistor having an LDD structure.

電界効果トランジスタ(FET:Field Effect Transistor)において、ドレイン電極近傍では不純物プロファイルの変化が急峻であるために、電界が強くなっている。この高電界により加速された高エネルギーを有する電子(ホットエレクトロン)がドレイン電極近傍の原子を衝突・イオン化させ、電子・正孔対を生成する。電子はドレイン電極に吸い込まれるが、正孔は移動度が小さいためチャネル領域に蓄積し、FETの電気特性を著しく劣化させる。この問題を解決するために、ドレイン電極近傍に低濃度にドープされた領域を形成したLDD(Lightly−doped drain)構造が用いられている。つまり、不純物プロファイルの変化を抑え電界を緩和させることでホットエレクトロンの発生を抑制している。   In a field effect transistor (FET), an electric field is strong because a change in an impurity profile is steep in the vicinity of a drain electrode. Electrons having high energy (hot electrons) accelerated by the high electric field collide and ionize atoms in the vicinity of the drain electrode to generate electron / hole pairs. Electrons are sucked into the drain electrode, but since holes have a low mobility, they accumulate in the channel region and significantly deteriorate the electrical characteristics of the FET. In order to solve this problem, an LDD (Lightly-doped drain) structure in which a lightly doped region is formed in the vicinity of the drain electrode is used. That is, the generation of hot electrons is suppressed by suppressing the change of the impurity profile and relaxing the electric field.

従来技術による第1の例としてのLDD構造を有する半導体装置の製造方法を図6に示す。先ず、図6(a)に示すように、基板101上にメタル電極102を形成する。次に図6(b)に示すように、メタル電極102をマスクとして不純物イオン201を注入し、低濃度不純物注入領域103を形成する。次に、図6(c)のようにCVD(Chemical Vapor Deposition)でSiO膜104を形成し表面の全体を覆う。次に、図6(d)のように反応性イオンビーム202によりSiO膜104をエッチバックして、メタル電極102の側壁にSiOのサイドウオール105を形成する。次に、図6(e)のようにこれをマスクとしてさらに不純物イオン203を注入して相対的に高濃度に不純物が注入された領域106を形成する。最後に残ったSiOのサイドウオール105を除去すると、図6(f)のようにドレイン電極近傍の不純物濃度が低いLDD構造が形成される。 FIG. 6 shows a method of manufacturing a semiconductor device having an LDD structure as a first example according to the prior art. First, as shown in FIG. 6A, the metal electrode 102 is formed on the substrate 101. Next, as shown in FIG. 6B, impurity ions 201 are implanted using the metal electrode 102 as a mask to form a low concentration impurity implanted region 103. Next, as shown in FIG. 6C, the SiO 2 film 104 is formed by CVD (Chemical Vapor Deposition) to cover the entire surface. Next, as shown in FIG. 6D, the SiO 2 film 104 is etched back by the reactive ion beam 202 to form a SiO 2 sidewall 105 on the side wall of the metal electrode 102. Next, as shown in FIG. 6E, impurity ions 203 are further implanted using this as a mask to form a region 106 into which impurities are implanted at a relatively high concentration. When the last remaining SiO 2 sidewall 105 is removed, an LDD structure having a low impurity concentration in the vicinity of the drain electrode is formed as shown in FIG.

従来技術の第2の例として、基板に2段リセスを形成する方法を図7に示す。先ず図7(a)のように基板101にレジスト107をパターニングする。次に図7(b)のように基板101に垂直方向の結晶方位に対してエッチングレートが速いエッチング溶液を用いて、主として垂直方向にリセス301を掘る。次に、図7(c)のように基板101に水平方向の結晶方位に対してエッチングレートが速いエッチング溶液を用いて、主として水平方向にリセス302を掘る。最後にレジスト107を剥離すると図7(d)のような2段リセス構造が得られる。   As a second example of the prior art, a method of forming a two-step recess on a substrate is shown in FIG. First, a resist 107 is patterned on the substrate 101 as shown in FIG. Next, as shown in FIG. 7B, a recess 301 is mainly dug in the vertical direction using an etching solution having a fast etching rate with respect to the crystal orientation in the vertical direction on the substrate 101. Next, as shown in FIG. 7C, a recess 302 is dug mainly in the horizontal direction using an etching solution having a high etching rate with respect to the crystal orientation in the horizontal direction on the substrate 101. Finally, when the resist 107 is removed, a two-step recess structure as shown in FIG. 7D is obtained.

従来技術の第3の例として、基板にリセスを形成し、そこに電極等に用いる金属を蒸着する場合、リセス側壁と蒸着金属が接しないように間に空間を設けなければならないが、そのような場合に等方的なウニットエッチングでレジストがせり出したような形状(ひさし型形状)を形成する方法を図8に示す。即ち、先ず図8(a)のように基板101上にレジスト108をパターニングした後、等方的なウェットエッチングを行うことで、図8(b)のようなリセス303の上部縁部にレジスト108がせり出した構造のひさし108aを形成する。   As a third example of the prior art, when a recess is formed on a substrate and a metal used for an electrode or the like is deposited on the substrate, a space must be provided between the recess side wall and the deposited metal so as not to come into contact. In this case, FIG. 8 shows a method of forming a shape (eave shape) in which the resist protrudes by isotropic unit etching. That is, first, after patterning the resist 108 on the substrate 101 as shown in FIG. 8A, isotropic wet etching is performed, so that the resist 108 is formed on the upper edge of the recess 303 as shown in FIG. An eaves 108a having a protruding structure is formed.

この他、従来技術の第4の例として、2層レジスト構造を用いてひさし型形状を形成する方法がある。即ち、現像液に対する溶解速度が遅いレジストを上層に、速いレジストを下層にし、露光後現像するとひさし型形状が得られる。ひさしの寸法は、下層レジストの塗布後ベーク温度で制御する。べーク温度が高いとレジストが硬化し、現像液に対する溶解速度が遅くなるのでひさしが短くなる。   In addition, as a fourth example of the prior art, there is a method of forming an eaves shape using a two-layer resist structure. That is, when a resist having a low dissolution rate in a developing solution is used as an upper layer and a fast resist is used as a lower layer and developed after exposure, an eaves shape is obtained. The size of the eaves is controlled by the baking temperature after application of the lower layer resist. When the baking temperature is high, the resist is cured and the dissolution rate in the developer is slowed, so that the eaves are shortened.

なお、従来のパターン形成方法として、配線等により段差のあるn型半導体基板上のレジストに限界解像度程度の大きな貫通孔を安定に形成した後、クレゾールノボラック−ナフトキノンジアジド系のポジ型のレジスト全面に高分子材料を被着して、レジストと高分子材料との間にインターミックス層を形成し、水溶性の高分子材料を水に漬けて溶解させ、また、レジストの表面に難水溶性のインターミックス層を残留させて、貫通孔の孔径を限界解像度以下に小さくするようにしたものがある(例えば特許文献1参照。)。   As a conventional pattern formation method, after stably forming a large through hole of about limit resolution in a resist on an n-type semiconductor substrate having a step by wiring or the like, the entire surface of a cresol novolac-naphthoquinonediazide-based positive resist is formed. A polymer material is deposited, an intermix layer is formed between the resist and the polymer material, and the water-soluble polymer material is immersed in water to dissolve it. There is one in which the mixed layer is left to make the diameter of the through hole smaller than the limit resolution (for example, see Patent Document 1).

特開平9−270377号公報(第1頁、図1、図2)JP-A-9-270377 (first page, FIGS. 1 and 2)

上記従来技術1の場合、LDD領域の横方向寸法は電気抵抗の点からFET特性に影響を与えるが、反応性イオンビームによるSiOのエッチバックという方法を用いているため横方向の寸法がばらつき、安定したFET特性の再現性に欠けるという課題があった。また、従来技術2の場合、ウェットエッチングを用いる方法であるため、リセス構造の正確な寸法制御が難しいという課題があった。従来技術3の場合、電極に用いる金属をリセスに蒸着する場合、電極の横方向の寸法はFET特性に大きく影響するため、レジストのひさし型形状の寸法を正確に制御する必要があるが、リセスを形成する工程とひさし型形状を形成する工程が分離できていないため、ひさし型形状の寸法制御が難しいという課題があった。さらに、従来技術4では、ひさし型形状の寸法制御を温度により行っているため、細かい寸法制御が難しいという課題があった。また、特許文献1に記載された技術は段差のある異なる面間のパターン形成が不正確になることを解消しようとするもので、LDD構造の形成に用いたものとは全く異なる。 In the case of the above prior art 1, the lateral dimension of the LDD region affects the FET characteristics in terms of electrical resistance, but the lateral dimension varies due to the use of a method of etching back SiO 2 with a reactive ion beam. There is a problem that the reproducibility of stable FET characteristics is lacking. Moreover, in the case of the prior art 2, since it is a method using wet etching, there existed a subject that exact dimension control of a recess structure was difficult. In the case of the prior art 3, when the metal used for the electrode is deposited in the recess, the lateral dimension of the electrode greatly affects the FET characteristics. Therefore, it is necessary to accurately control the dimension of the resist shape of the resist. Since the process of forming the eaves and the process of forming the eaves mold cannot be separated, there is a problem that it is difficult to control the dimensions of the eaves mold. Furthermore, in the prior art 4, there is a problem that fine dimensional control is difficult because the dimensional control of the eaves-shaped shape is performed by temperature. The technique described in Patent Document 1 is intended to eliminate the inaccuracy of pattern formation between different surfaces having steps, and is completely different from that used for forming the LDD structure.

この発明は、上記のような従来技術の課題を解消するためになされたもので、LDD領域の寸法制御が容易で特性の安定したLDD構造を有する半導体装置の製造方法を提供することを第1の目的としている。また、リセスの寸法を精度良く形成することができる半導体装置の製造方法を提供することを第2の目的としている。また、リセスにメタルを蒸着するときにリセスの側壁とメタルの側壁部の寸法制御が容易な半導体装置の製造方法を提供することを第3の目的としている。さらに、ひさしの寸法制御が容易な半導体装置の製造方法を提供することを第4の目的としている。   The present invention has been made to solve the above-described problems of the prior art, and it is a first object of the present invention to provide a method of manufacturing a semiconductor device having an LDD structure in which dimensional control of the LDD region is easy and characteristics are stable. The purpose is. It is a second object of the present invention to provide a method for manufacturing a semiconductor device capable of forming recess dimensions with high accuracy. It is a third object of the present invention to provide a method of manufacturing a semiconductor device in which the dimension of the recess sidewall and the metal sidewall portion can be easily controlled when depositing metal on the recess. It is a fourth object of the present invention to provide a method for manufacturing a semiconductor device in which the eaves dimension can be easily controlled.

この発明に係る半導体装置の製造方法は、半導体基板上にメタル電極をパターニングにより形成する工程と、前記メタル電極上にレジストを形成する工程と、前記メタル電極及び前記レジストをマスクとして不純物イオンまたは不純物原子を注入して前記半導体基板の表面に第1の不純物注入領域を形成する工程と、パターンシュリンク剤により前記レジストの寸法を増大させて前記メタル電極に対してひさしが設けられた構造を得る工程と、ひさし状に増大した前記レジストをマスクとして不純物イオンまたは不純物原子を注入して前記半導体基板の表面に第2の不純物注入領域を形成し、前記メタル電極の近傍に前記第1の不純物領域が形成されたLDD構造を得る工程とを備えることを特徴とするThe method of manufacturing a semiconductor device according to the present invention includes a step of forming a metal electrode on a semiconductor substrate by patterning, a step of forming a resist on the metal electrode, and impurity ions or impurities using the metal electrode and the resist as a mask. A step of implanting atoms to form a first impurity implantation region on the surface of the semiconductor substrate; and a step of increasing a dimension of the resist by a pattern shrink agent to obtain a structure provided with eaves with respect to the metal electrode Then, impurity ions or impurity atoms are implanted using the resist increased in the form of eaves as a mask to form a second impurity implantation region on the surface of the semiconductor substrate, and the first impurity region is formed in the vicinity of the metal electrode. And a step of obtaining a formed LDD structure .

この発明においては、パターンシュリンク剤によりレジスト寸法を増大させることにより、ひさし部分の寸法制御が容易となることでLDD領域の寸法を精度良く制御でき、従って特性の安定したLDD構造を有する半導体装置の製造方法を提供することができる。   In the present invention, by increasing the resist size with the pattern shrink agent, the size control of the eaves portion becomes easy, so that the size of the LDD region can be controlled with high accuracy, and therefore the semiconductor device having the LDD structure with stable characteristics can be obtained. A manufacturing method can be provided.

実施の形態1.
図1はこの発明の実施の形態1に係るLDD構造を有する半導体装置の製造方法の要部を模式的に示す工程図である。なお、半導体装置としてはGaAsFETを例として説明する。先ず、図1(a)のように基板1上にメタル電極(材質:Au、膜厚:3000Å程度)2をパターニングにより形成し、メタル電極2上にレジスト(膜厚:1μm程度)3を設ける。次に、図1(b)のように電極部のメタル電極2及びレジスト3をマスクとして、不純物イオン(Si)4(または不純物原子)を注入し、基板1の表面に低濃度不純物注入領域5を形成する。次に、図1(c)に示すようにこれら全体を覆うようにパターンシュリンク剤6を例えば膜厚0.3μm程度塗布する。なお、上記パターンシュリンク剤として好ましく用いることができるものとしては、例えばAZ社製R500(商品名)等を挙げることができる。
Embodiment 1 FIG.
FIG. 1 is a process diagram schematically showing a main part of a method of manufacturing a semiconductor device having an LDD structure according to Embodiment 1 of the present invention. As a semiconductor device, GaAsFET will be described as an example. First, as shown in FIG. 1A, a metal electrode (material: Au, film thickness: about 3000 mm) 2 is formed on a substrate 1 by patterning, and a resist (film thickness: about 1 μm) 3 is provided on the metal electrode 2. . Next, as shown in FIG. 1B, impurity ions (Si + ) 4 (or impurity atoms) are implanted using the metal electrode 2 and the resist 3 in the electrode portion as a mask, and a low concentration impurity implantation region is formed on the surface of the substrate 1. 5 is formed. Next, as shown in FIG.1 (c), the pattern shrink agent 6 is apply | coated about 0.3 micrometer in thickness so that these whole may be covered. In addition, as what can be preferably used as the said pattern shrink agent, AZ R500 (brand name) etc. can be mentioned, for example.

次に図1(c)の状態でベーク(ミキシングベークと呼び、例えば120℃程度の温度で所定時間加熱する)すると、レジスト3とパターンシュリンク剤6が架橋反応を起こし、境界面に硬化層7が形成される(例えば約0.2μm厚)。パターンシュリンク剤自身は水溶性であるため、水で現像することにより、図1(d)のようにレジスト3部の寸法が硬化層7分(約0.2μm)だけ増大し、メタル電極2にひさしが設けられた構造が得られる。なお、このようにパターンシュリンク剤を用いた方法をRELACS(Resolution Enhanced Lithography Asisted by Chemical Schrink)法、処理をRELACS処理と呼ぶ。酸の成分を発生する第1のレジストと、酸の存在により架橋する架橋性の材料を主成分とする第2のレジストとにより、レジストパターンの微細化を図るときに利用されているものである。   Next, in the state shown in FIG. 1 (c), baking (referred to as mixing baking, for example, heating at a temperature of about 120 ° C. for a predetermined time) causes a cross-linking reaction between the resist 3 and the pattern shrink agent 6, and a hardened layer 7 is formed on the boundary surface. Is formed (for example, about 0.2 μm thick). Since the pattern shrink agent itself is water-soluble, development with water increases the dimension of the resist 3 part by 7 minutes (about 0.2 μm) as shown in FIG. A structure provided with eaves is obtained. In addition, the method using a pattern shrink agent in this way is called a RELACS (Resolution Enhanced Lithographic Assisted by Chemical Schink) method, and the process is called a RELACS process. The first resist that generates an acid component and the second resist mainly composed of a crosslinkable material that crosslinks in the presence of an acid are used when a resist pattern is miniaturized. .

次に、レジスト3をRELACS処理により硬化層7の寸法分だけひさし状に増大したものをマスクとして、再度不純物イオン(Si)4Aを注入することにより、図1(e)のように高濃度不純物注入領域8が形成される。最後に硬化層7及びレジスト3を剥離することにより、図1(f)のようにメタル電極2近傍に低濃度不純物注入領域5aが形成されたLDD構造が得られる。なお、LDD領域である低濃度不純物注入領域5aの横方向寸法が変わると電気抵抗が変化するため、FETの電気特性に大きな影響を及ぼす。しかし、RELACS処理では上記ミキシングベークの温度及びRELACS処理の繰り返し数(RELACS処理を繰り返すと回数に従って硬化層厚が増す)を調整して、レジスト寸法の増大量、つまり硬化層の厚みを精度良く制御することができるため、LDD領域の横方向寸法を精度良く安定して再現することができる。また、LDD構造の位置精度もデバイス特性に影響するが、1回目の不純物イオン4注入の際にメタル電極2をマスクとしたセルフアライン構造となっているため、LDD構造の位置を精度良く決定できる。 Next, impurity ions (Si + ) 4A are implanted again by using the resist 3 having an eaves shape increased by the dimension of the hardened layer 7 by the RELACS process as a mask, so that a high concentration is obtained as shown in FIG. Impurity implanted region 8 is formed. Finally, the hardened layer 7 and the resist 3 are removed to obtain an LDD structure in which a low concentration impurity implanted region 5a is formed in the vicinity of the metal electrode 2 as shown in FIG. 1 (f). Note that if the lateral dimension of the low-concentration impurity implantation region 5a, which is the LDD region, changes, the electrical resistance changes, which greatly affects the electrical characteristics of the FET. However, in the RELACS process, the temperature of the above-mentioned mixing bake and the number of RELACS process repetitions (the cured layer thickness increases as the number of RELACS processes is repeated) are adjusted to accurately control the amount of increase in resist size, that is, the thickness of the cured layer. Therefore, the lateral dimension of the LDD region can be accurately and stably reproduced. The position accuracy of the LDD structure also affects the device characteristics. However, since the self-aligned structure is used with the metal electrode 2 as a mask during the first impurity ion 4 implantation, the position of the LDD structure can be determined with high accuracy. .

上記のように実施の形態1によれば、LDD構造を有するGaAsFETの製造方法において、パターンシュリンク剤6によりレジスト3の寸法を増大させる工程を含むことにより、レジスト寸法の増大量、即ちひさし部分を形成する硬化層7の厚みを容易に精度良く制御できる。従って特性の安定したLDD構造を有するFETを得ることができる。なお、上記のような実施の形態1に示す方法は、単結晶シリコンを能動層とするMOSFET、シリコン系化合物(例えばシリコンカーバイドSiC)を能動層とするFET、非晶質シリコンまたは多結晶シリコンを能動層とするMOSTFT、化合物半導体(例えばガリウムナイトライドGaN)を能動層とするFET、及び各種電気効果デバイス等に同様に適用することができる。   As described above, according to the first embodiment, in the manufacturing method of the GaAsFET having the LDD structure, the step of increasing the size of the resist 3 by the pattern shrink agent 6 is performed, thereby increasing the amount of increase in the resist size, that is, the eaves portion. The thickness of the hardened layer 7 to be formed can be easily and accurately controlled. Therefore, an FET having an LDD structure with stable characteristics can be obtained. Note that the method shown in the first embodiment as described above is performed by using a MOSFET having single crystal silicon as an active layer, an FET having a silicon-based compound (for example, silicon carbide SiC) as an active layer, amorphous silicon, or polycrystalline silicon. The present invention can be similarly applied to MOSTFTs used as active layers, FETs using compound semiconductors (for example, gallium nitride GaN) as active layers, and various electric effect devices.

実施の形態2.
図2はこの発明の実施の形態2に係るLDD構造を有する半導体装置の製造方法の要部を模式的に示す工程図である。この実施の形態2はRELACS法を用いたマルチLDD構造の形成例を示す。図1(c)に示す構造までは上記実施の形態1と同様のプロセスを実施した後、ミキシングベークを低めの温度(例えば100℃程度)で行い、水で現像すると図2(a)のように硬化層7Aの厚みが実施の形態1よりも薄いひさし構造が得られる。次に、これをマスクとして図2(b)に示すように2回目の不純物イオン(Si)4Bの注入を行い、中程度の濃度の中濃度不純物(Si)注入領域9を形成する。
Embodiment 2. FIG.
FIG. 2 is a process diagram schematically showing a main part of a method of manufacturing a semiconductor device having an LDD structure according to Embodiment 2 of the present invention. The second embodiment shows an example of forming a multi-LDD structure using the RELACS method. After performing the same process as in the first embodiment up to the structure shown in FIG. 1C, mixing baking is performed at a lower temperature (for example, about 100 ° C.) and developed with water as shown in FIG. 2A. In addition, an eaves structure in which the thickness of the hardened layer 7A is thinner than that of the first embodiment is obtained. Next, using this as a mask, a second implantation of impurity ions (Si + ) 4B is performed as shown in FIG. 2B to form an intermediate concentration impurity (Si + ) implantation region 9 having a medium concentration.

次に図2(c)のように再度パターンシュリンク剤6Aを塗布した後にミキシングベーク(100℃程度)を行い、水で現像すると、さらに2次硬化層7B分だけ厚みの増大した図2(d)のようなひさし構造が得られる。次いで、3回目の不純物イオン(Si)4Cの注入を行うことにより、図2(e)のように高濃度不純物注入領域8Aが得られ、最後に2次硬化層7B、硬化層7A、及びレジスト3からなるレジスト層を剥離することにより、図2(f)のように不純物イオン注入濃度が段階的に変化する、マルチLDD構造が得られる。なお、この例では2重LDD構造を形成する場合について説明したが、RELACS処理の回数を同様にして増やすことにより、さらに多重のLDD構造を形成することもできる。 Next, as shown in FIG. 2 (c), when the pattern shrink agent 6A is applied again, mixing baking (about 100 ° C.) is performed, and development with water further increases the thickness by the amount of the secondary cured layer 7B. Eaves structure such as) is obtained. Next, by implanting impurity ions (Si + ) 4C for the third time, a high concentration impurity implantation region 8A is obtained as shown in FIG. 2 (e), and finally the secondary hardened layer 7B, hardened layer 7A, and By peeling the resist layer made of the resist 3, a multi-LDD structure is obtained in which the impurity ion implantation concentration changes stepwise as shown in FIG. In this example, the case of forming a double LDD structure has been described. However, by increasing the number of RELACS processes in the same manner, a multiple LDD structure can be formed.

上記のように実施の形態2によれば、パターンシュリンク剤によるレジスト寸法の増大と、不純物イオン注入を行う工程を複数回繰り返すことにより、電極近傍の不純物濃度が段階的に低くなるようにした多重のLDD構造を容易に形成することができる。なおこの方法は、単結晶シリコンを能動層とするMOSFET、シリコン系化合物(例えばシリコンカーバイドSiC)を能動層とするFET、非晶質シリコンまたは多結晶シリコンを能動層とするMOSTFT、化合物半導体(例えばガリウムヒ素GaAsまたはガリウムナイトライドGaN)を能動層とするFET、もしくは各種電気効果デバイス等に好ましく適用できることは言うまでもない。また、不純物イオンは不純物原子であっても差し支えない。   As described above, according to the second embodiment, the process of increasing the resist size by the pattern shrink agent and the step of implanting impurity ions is repeated a plurality of times, so that the impurity concentration in the vicinity of the electrodes is decreased stepwise. The LDD structure can be easily formed. This method is applicable to MOSFETs using single crystal silicon as an active layer, FETs using silicon-based compounds (for example, silicon carbide SiC) as active layers, MOSTFTs using amorphous silicon or polycrystalline silicon as active layers, compound semiconductors (for example, Needless to say, the present invention can be preferably applied to FETs having various active layers such as gallium arsenide (GaAs) or gallium nitride (GaN), or various electric effect devices. The impurity ions may be impurity atoms.

実施の形態3.
図3はこの発明の実施の形態3に係るRELACS法を用いた複数段のリセス構造形成方法の要部を模式的に示す工程図である。なお、この実施の形態3以降の発明は実施の形態1の応用発明になるものである。先ず、基板1上にレジスト3Aをパターニングして図3(a)のような構造を形成する。次に反応性イオンビーム10で加工して基板1上にリセス11を形成し、図3(b)のような1段目のリセス構造を得る。次いで、パターンシュリンク剤6Bを塗布する(図3(c))。次に、所定の温度でベークして硬化層(厚さ約0.2μm)7Cを形成し、水で現像することで図3(d)のようなリセス11の上縁部にひさしが形成された構造を得る。再度、反応性イオンビーム10Aで加工し、1段目のリセス11の底部に2段目のリセス12を形成する(図3(e))。最後にレジスト3A及び硬化層7Cを剥離し、図3(f)のような2段リセス構造を寸法精度良く形成することができる。
Embodiment 3 FIG.
FIG. 3 is a process diagram schematically showing a main part of a method for forming a multi-stage recess structure using the RELACS method according to the third embodiment of the present invention. The inventions after the third embodiment are applied inventions of the first embodiment. First, a resist 3A is patterned on the substrate 1 to form a structure as shown in FIG. Next, a recess 11 is formed on the substrate 1 by processing with the reactive ion beam 10 to obtain a first-stage recess structure as shown in FIG. Next, a pattern shrink agent 6B is applied (FIG. 3C). Next, baking is performed at a predetermined temperature to form a hardened layer (thickness: about 0.2 μm) 7C, and development is performed with water to form eaves on the upper edge of the recess 11 as shown in FIG. Get the structure. The processing is performed again with the reactive ion beam 10A, and the second-stage recess 12 is formed at the bottom of the first-stage recess 11 (FIG. 3E). Finally, the resist 3A and the hardened layer 7C are peeled off, and a two-step recess structure as shown in FIG. 3F can be formed with high dimensional accuracy.

このように、実施の形態3によれば、2段リセスの寸法精度が良好なことで、特性が揃った半導体装置を安定して得ることができる。なお、このようなリセス構造は化合物半導体等の表面準位が多いものを能動層とする電界効果トランジスタに多く利用されている。例えばリセス12の下段にゲート電極を設けたFETでは、何れも図示省略しているソース電極とゲート電極間の抵抗が低減され、半導体表面を流れるリーク電流が低減されることで、高周波特性及び耐圧が向上されたトランジスタを得ることができる。なお、この実施の形態3では2段リセス構造を形成する場合について例示したが、同様の処理を繰り返すことにより任意の多段リセス構造を形成することもできる。また、上記実施の形態1または2と組み合わせることもできる。   As described above, according to the third embodiment, since the dimensional accuracy of the two-step recess is good, it is possible to stably obtain a semiconductor device with uniform characteristics. Such a recess structure is often used for a field effect transistor in which a compound semiconductor or the like having a large surface level is used as an active layer. For example, in an FET in which a gate electrode is provided in the lower stage of the recess 12, the resistance between the source electrode and the gate electrode (not shown) is reduced, and the leakage current flowing on the semiconductor surface is reduced. A transistor with improved resistance can be obtained. In the third embodiment, the case where the two-stage recess structure is formed is exemplified. However, an arbitrary multi-stage recess structure can be formed by repeating the same process. It can also be combined with the first or second embodiment.

実施の形態4.
図4はこの発明の実施の形態4によるRELACS法を用いたリセスのひさし寸法制御方法を模式的に示す工程図である。基板に形成されたリセスの底部にメタル(例えばAl)を蒸着する際に、リセスの側壁とメタルの側壁部までの距離(0.2μm程度)を制御する必要がある場合が多く、この実施の形態4はそのような場合に好ましく用いることができるものである。先ず、図3(d)までと同様のフローでレジスト3Aが設けられた基板1上に所望の大きさのリセス11を形成した後、RELACS処理により所望の厚みだけ硬化層7Cを形成し、ひさし型形状を形成する(図4(a))。
Embodiment 4 FIG.
FIG. 4 is a process diagram schematically showing a recess eaves dimension control method using the RELACS method according to Embodiment 4 of the present invention. When depositing metal (for example, Al) on the bottom of the recess formed on the substrate, it is often necessary to control the distance between the recess sidewall and the metal sidewall (approximately 0.2 μm). Form 4 can be preferably used in such a case. First, a recess 11 having a desired size is formed on the substrate 1 provided with the resist 3A in the same flow as in FIG. 3D, and then a hardened layer 7C is formed to a desired thickness by RELACS processing. A mold shape is formed (FIG. 4A).

ひさしの寸法tの制御はミキシングベーク温度またはRELACS処理の繰り返し数により硬化層7Cの厚みを制御することにより行なわれる。次に、図4(b)のようにメタル膜13を蒸着し、リフトオフによりメタル膜13、硬化層7C、及びレジスト3Aを除去することで、図4(c)のようなリセス11部の側壁と該リセス11の底部に蒸着されたメタル13aの側壁部との距離t1(t≒t1)が所望の値に制御された構造が得られる。この実施の形態4によれば、構造的な寸法制御を精度良く行なうことができることにより、電気特性の安定した半導体装置を得ることができる。なお、この実施の形態4を上記実施の形態1〜3と組み合わせることもできる。   The eaves dimension t is controlled by controlling the thickness of the hardened layer 7C by the mixing bake temperature or the number of repetitions of the RELACS process. Next, the metal film 13 is deposited as shown in FIG. 4B, and the metal film 13, the hardened layer 7C, and the resist 3A are removed by lift-off, so that the side wall of the recess 11 as shown in FIG. Thus, a structure is obtained in which the distance t1 (t≈t1) between the metal 13a deposited on the bottom of the recess 11 and the side wall thereof is controlled to a desired value. According to the fourth embodiment, since the structural dimensional control can be performed with high accuracy, a semiconductor device having stable electrical characteristics can be obtained. The fourth embodiment can be combined with the first to third embodiments.

実施の形態5.
図5はこの発明の実施の形態5によるRELACS法を用いた2層レジスト構造のひさし寸法制御方法を模式的に示す工程図である。先ず、図5(a)のように基板1に現像液に対する溶解速度の速い第1のレジスト14を塗布し、その上に現像液に対する溶解速度の遅い第2のレジスト15を塗布した(2層共に膜厚1μm程度)後、所定の光16により露光する。上層に溶解速度の遅い第2のレジスト15を、下層に溶解速度の速い第1のレジスト14が塗布されているので、現像により図5(b)のような周囲が第1及び第2のレジスト14、15で囲まれた凹所17の上部が第2のレジスト15によって形成されたひさし15aを有する構造ができる。
Embodiment 5 FIG.
FIG. 5 is a process diagram schematically showing the eaves dimension control method for a two-layer resist structure using the RELACS method according to Embodiment 5 of the present invention. First, as shown in FIG. 5A, a first resist 14 having a high dissolution rate with respect to the developer is applied to the substrate 1, and a second resist 15 having a low dissolution rate with respect to the developer is applied thereon (two layers). Both are exposed to a predetermined light 16 after the film thickness is about 1 μm. Since the second resist 15 having a low dissolution rate is applied to the upper layer and the first resist 14 having a high dissolution rate is applied to the lower layer, the periphery of the first and second resists as shown in FIG. A structure having an eaves 15 a in which the upper portion of the recess 17 surrounded by 14, 15 is formed by the second resist 15 can be formed.

溶解速度の差による、第2のレジスト15によって形成されたひさし15aの中心方向への突出寸法aは、第1のレジスト14塗布後のべーク温度により制御しているため、この段階ではあくまで大まかに調整できるのみである。そこで、次に細かい寸法制御が可能なRELACS処理を用いる。即ち、図5(c)のようにパターンシュリンク剤6Cを塗布し、ミキシングベークの後、現像すると図5(d)のようなひさし15aの中心側に硬化層7Dによって寸法制御され、ひさし寸法bが所望の大きさに形成された構造が得られる。このように寸法制御されたひさし構造は、FETなどの各種半導体装置の例えば配線を蒸着させる場合などに好ましく用いることができる。ひさしの寸法制御が精度良くできることにより得られる半導体装置の品質を均一化できる。なお、この実施の形態5を上記実施の形態1〜4と組み合わせることも自由である。   The projecting dimension a toward the center of the eaves 15a formed by the second resist 15 due to the difference in dissolution rate is controlled by the baking temperature after the first resist 14 is applied. It can only be roughly adjusted. Therefore, the RELACS process capable of performing the next fine dimension control is used. That is, when the pattern shrink agent 6C is applied as shown in FIG. 5C, and after development after mixing baking, the dimension is controlled by the hardened layer 7D on the center side of the eaves 15a as shown in FIG. Is obtained in a desired size. Thus, the dimension-controlled eaves structure can be preferably used when, for example, a wiring of various semiconductor devices such as FETs is deposited. The quality of the obtained semiconductor device can be made uniform because the dimensional control of the eaves can be performed with high accuracy. In addition, it is also free to combine this Embodiment 5 with the said Embodiment 1-4.

この発明の実施の形態1に係るLDD構造を有する半導体装置の製造方法の要部を模式的に示す工程図。Process drawing which shows typically the principal part of the manufacturing method of the semiconductor device which has the LDD structure concerning Embodiment 1 of this invention. この発明の実施の形態2に係るLDD構造を有する半導体装置の製造方法の要部を模式的に示す工程図。Process drawing which shows typically the principal part of the manufacturing method of the semiconductor device which has the LDD structure concerning Embodiment 2 of this invention. この発明の実施の形態3に係るRELACS法を用いた複数段のリセス構造形成方法の要部を模式的に示す工程図。Process drawing which shows typically the principal part of the multistage recess structure formation method using the RELACS method which concerns on Embodiment 3 of this invention. この発明の実施の形態4によるRELACS法を用いたリセスのひさし寸法制御方法を模式的に示す工程図。Process drawing which shows typically the eaves dimension control method of a recess using the RELACS method by Embodiment 4 of this invention. 図5はこの発明の実施の形態5によるRELACS法を用いた2層レジスト構造のひさし寸法制御方法を模式的に示す工程図。FIG. 5 is a process diagram schematically showing the eaves dimension control method for a two-layer resist structure using the RELACS method according to Embodiment 5 of the present invention. 従来技術による第1の例としてのLDD構造を有する半導体装置の製造方法を示す工程図。Process drawing which shows the manufacturing method of the semiconductor device which has LDD structure as a 1st example by a prior art. 従来技術による第2の例としての基板に2段リセスを形成する方法を示す工程図。Process drawing which shows the method of forming a 2 step | paragraph recess in the board | substrate as a 2nd example by a prior art. 従来技術による第3の例としての基板にリセスを形成し、そこに電極等に用いる金属を蒸着する場合のひさし型形状を構成する方法を示す工程図。The process figure which shows the method of comprising the eaves-shaped shape in the case of forming a recess in the board | substrate as a 3rd example by a prior art, and depositing the metal used for an electrode etc. there.

符号の説明Explanation of symbols

1 基板、 2 メタル電極、 3、3A レジスト、 4、4A、4B、4C 不純物イオン(または不純物原子)、 5、5a 低濃度不純物注入領域、 6、6A、6B、6C パターンシュリンク剤、 7、7A、7C、7D 硬化層、 7B 2次硬化層 、 8A 高濃度不純物注入領域、 9 中濃度不純物注入領域、 10、10A 反応性イオンビーム、 11 リセス、 12 リセス(多段リセス)、 13 メタル膜、 13a メタル、 14 第1のレジスト、 15 第2のレジスト、 15a ひさし、 16 光、 17 凹所。   1 substrate, 2 metal electrode, 3, 3A resist, 4, 4A, 4B, 4C impurity ions (or impurity atoms), 5, 5a low concentration impurity implantation region, 6, 6A, 6B, 6C pattern shrink agent, 7, 7A 7C, 7D hardened layer, 7B secondary hardened layer, 8A high concentration impurity implantation region, 9 medium concentration impurity implantation region, 10, 10A reactive ion beam, 11 recess, 12 recess (multi-step recess), 13 metal film, 13a Metal, 14 first resist, 15 second resist, 15a eaves, 16 light, 17 recesses.

Claims (2)

半導体基板上にメタル電極をパターニングにより形成する工程と、
前記メタル電極上にレジストを形成する工程と、
前記メタル電極及び前記レジストをマスクとして不純物イオンまたは不純物原子を注入して前記半導体基板の表面に第1の不純物注入領域を形成する工程と、
パターンシュリンク剤により前記レジストの寸法を増大させて前記メタル電極に対してひさしが設けられた構造を得る工程と、
ひさし状に増大した前記レジストをマスクとして不純物イオンまたは不純物原子を注入して前記半導体基板の表面に第2の不純物注入領域を形成し、前記メタル電極の近傍に前記第1の不純物領域が形成されたLDD構造を得る工程とを備えることを特徴とする半導体装置の製造方法。
Forming a metal electrode on a semiconductor substrate by patterning;
Forming a resist on the metal electrode;
Implanting impurity ions or impurity atoms using the metal electrode and the resist as a mask to form a first impurity implantation region on the surface of the semiconductor substrate;
Increasing the size of the resist with a pattern shrink agent to obtain a structure provided with eaves with respect to the metal electrode;
Impurity ions or impurity atoms are implanted using the resist increased in the form of eaves as a mask to form a second impurity implantation region on the surface of the semiconductor substrate, and the first impurity region is formed in the vicinity of the metal electrode. And a step of obtaining an LDD structure .
前記パターンシュリンク剤により前記レジストの寸法を増大させた後、不純物イオンまたは不純物原子を注入する工程を複数回繰り返すことにより、多重のLDD構造を形成することを特徴とする請求項1に記載の半導体装置の製造方法。 After increasing the size of the resist by the pattern shrink agent, by repeating several times the step of implanting impurity ions or impurity atoms, semiconductor according to claim 1, characterized in that to form the LDD structure of the multiple Device manufacturing method.
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