JP2010010353A - Field-effect transistor and its manufacturing method - Google Patents

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一巳 西村
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清光 小野寺
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a field-effect transistor in which a source resistance is reduced in the field-effect transistor using a nitride-based semiconductor of shallow threshold voltage, and to provide its manufacturing method. <P>SOLUTION: In the field-effect transistor which has a source region 3, a channel region 4, and a drain region 5 within the nitride system semiconductor, a gate electrode 7 is made of tungsten, tungsten alloy, molybdenum, or molybdenum alloy, and the carrier concentration of the source region 3 is higher than the carrier concentration of the channel region 4. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は電界効果トランジスタおよびその製造方法に関する。   The present invention relates to a field effect transistor and a manufacturing method thereof.

従来のナイトライド系半導体を構成要素とする電界効果トランジスタにおいては、電子供給層のキャリア濃度を一様に高くすることにより、あるいはゲート電極をリセス構造にすることにより、ソース抵抗を低減している。
葛原正明等、電子情報通信学会論文誌Ｃ、VOL．J86-C、NO．4、pp.396-403、2003年 佐野芳明等、電子情報通信学会論文誌Ｃ、VOL．J86-C、NO．4、pp.404-411、2003年 In a field effect transistor having a conventional nitride-based semiconductor as a constituent element, the source resistance is reduced by uniformly increasing the carrier concentration of the electron supply layer or by forming the gate electrode into a recess structure. .
Masaaki Kuzuhara et al., IEICE Transactions C, VOL. J86-C, NO. 4, pp.396-403, 2003 Yoshiaki Sano et al., IEICE Transactions C, VOL. J86-C, NO. 4, pp.404-411, 2003

しかし、電子供給層のキャリア濃度を一様に高くしたときには、電子供給層のチャネル領域のキャリア濃度も高くなるから、ゲートしきい値電圧の浅い電界効果トランジスタを実現することが困難である。   However, when the carrier concentration of the electron supply layer is uniformly increased, the carrier concentration of the channel region of the electron supply layer is also increased, so that it is difficult to realize a field effect transistor having a shallow gate threshold voltage.

また、ゲート電極をリセス構造にしたときには、ナイトライド系半導体に低損傷のリセスエッチングを行なうことは困難であるから、電界効果トランジスタの信頼性が低下する。   Further, when the gate electrode has a recess structure, it is difficult to perform low-damage recess etching on the nitride-based semiconductor, so that the reliability of the field effect transistor is lowered.

本発明は上述の課題を解決するためになされたもので、本発明が解決しようとする課題は、浅いしきい値電圧のナイトライド系半導体を用いた電界効果トランジスタにおいて、ソース抵抗が低減された電界効果トランジスタおよびその製造方法を提供することである。   The present invention has been made to solve the above-described problems, and the problem to be solved by the present invention is that the source resistance is reduced in a field effect transistor using a nitride-based semiconductor having a shallow threshold voltage. A field effect transistor and a manufacturing method thereof are provided.

上記課題を解決するために、本発明においては、請求項１に記載のように、
ナイトライド系半導体内にソース領域、チャネル領域およびドレイン領域を有する電界効果トランジスタにおいて、ゲート電極材料がタングステン、タングステン合金、モリブデンまたはモリブデン合金であり、前記ソース領域のキャリア濃度が前記チャネル領域のキャリア濃度よりも高いことを特徴とする電界効果トランジスタを構成する。 In order to solve the above problems, in the present invention, as described in claim 1,
In a field effect transistor having a source region, a channel region, and a drain region in a nitride semiconductor, the gate electrode material is tungsten, tungsten alloy, molybdenum, or molybdenum alloy, and the carrier concentration in the source region is the carrier concentration in the channel region. The field effect transistor is characterized by being higher than that.

また、本発明においては、請求項２に記載のように、
ナイトライド系半導体内にソース領域、チャネル領域およびドレイン領域を有する電界効果トランジスタにおいて、ゲート電極材料がタングステン、タングステン合金、モリブデンまたはモリブデン合金であり、前記ソース領域の厚さが前記チャネル領域の厚さよりも大きいことを特徴とする電界効果トランジスタを構成する。 In the present invention, as described in claim 2,
In a field effect transistor having a source region, a channel region, and a drain region in a nitride-based semiconductor, the gate electrode material is tungsten, a tungsten alloy, molybdenum, or a molybdenum alloy, and the thickness of the source region is greater than the thickness of the channel region. The field effect transistor is also characterized in that it is also large.

また、本発明においては、請求項３に記載のように、
前記チャネル領域にヘテロ接合を有することを特徴とする請求項１または２に記載の電界効果トランジスタを構成する。 In the present invention, as described in claim 3,
3. The field effect transistor according to claim 1, wherein the channel region has a heterojunction.

また、本発明においては、請求項４に記載のように、
請求項３に記載の電界効果トランジスタを製造する電界効果トランジスタの製造方法において、基板上に、ナイトライド系半導体層を形成する工程と、前記ナイトライド系半導体層上に、ナイトライド系半導体からなる電子供給層を形成する工程と、前記電子供給層上に、タングステン、タングステン合金、モリブデンまたはモリブデン合金からなるゲート電極を形成する工程と、ソース領域となる部位にイオンを注入するソース領域用イオン注入工程と、注入されたイオンを活性化するための熱処理工程とを有することを特徴とする電界効果トランジスタの製造方法を構成する。 In the present invention, as described in claim 4,
4. The method of manufacturing a field effect transistor according to claim 3, wherein a nitride semiconductor layer is formed on a substrate, and the nitride semiconductor layer is formed on the nitride semiconductor layer. A step of forming an electron supply layer, a step of forming a gate electrode made of tungsten, a tungsten alloy, molybdenum or a molybdenum alloy on the electron supply layer, and an ion implantation for a source region for implanting ions into a portion to be a source region A method of manufacturing a field effect transistor is provided that includes a step and a heat treatment step for activating the implanted ions.

また、本発明においては、請求項５に記載のように、
請求項１または２に記載の電界効果トランジスタを製造する電界効果トランジスタの製造方法において、基板上に、ナイトライド系半導体層を形成する工程と、前記ナイトライド系半導体層にイオンを注入するチャネル領域用イオン注入工程と、前記チャネル領域用イオン注入工程後の前記ナイトライド系半導体層上に、タングステン、タングステン合金、モリブデンまたはモリブデン合金からなるゲート電極を形成する工程と、ソース領域となる部位にイオンを注入するソース領域用イオン注入工程と、注入されたイオンを活性化するための熱処理工程とを有することを特徴とする電界効果トランジスタの製造方法を構成する。 In the present invention, as described in claim 5,
3. The method of manufacturing a field effect transistor according to claim 1, wherein a step of forming a nitride based semiconductor layer on a substrate, and a channel region for implanting ions into the nitride based semiconductor layer. A step of forming a gate electrode made of tungsten, a tungsten alloy, molybdenum or a molybdenum alloy on the nitride semiconductor layer after the ion implantation step for the channel region, and an ion at a site to be the source region A method for manufacturing a field effect transistor is provided, which includes a source region ion implantation step for implanting silicon and a heat treatment step for activating the implanted ions.

また、本発明においては、請求項６に記載のように、
請求項４または５に記載の電界効果トランジスタの製造方法において、
前記ソース領域用イオン注入工程において、前記ゲート電極をマスクとしたセルフアラインによりイオン注入を行うことを特徴とする電界効果トランジスタの製造方法を構成する。 In the present invention, as described in claim 6,
In the manufacturing method of the field effect transistor of Claim 4 or 5,
In the source region ion implantation step, the ion implantation is performed by self-alignment using the gate electrode as a mask.

ゲート電極材料にタングステン、タングステン合金、モリブデンまたはモリブデン合金を用いることによって、イオン注入層の活性化熱処理（８００℃以上）にゲート電極が耐えるようになり、浅いしきい値電圧のナイトライド系半導体を用いた電界効果トランジスタにおいて、ソース抵抗が低減された電界効果トランジスタおよびその製造方法を提供することが容易となる。   By using tungsten, tungsten alloy, molybdenum or molybdenum alloy as the gate electrode material, the gate electrode can withstand activation heat treatment (800 ° C. or higher) of the ion implantation layer, and a nitride-based semiconductor having a shallow threshold voltage can be obtained. In the field effect transistor used, it becomes easy to provide a field effect transistor with reduced source resistance and a method for manufacturing the field effect transistor.

これにより、エンハンスメント型ナイトライド系の電界効果トランジスタの実現、ナイトライド系の電界効果トランジスタで構成される高速ディジタル集積回路の実現、高出力な高速集積回路の実現などが容易となる。   This facilitates the realization of an enhancement type nitride field effect transistor, the realization of a high-speed digital integrated circuit composed of a nitride type field effect transistor, and the realization of a high-output high-speed integrated circuit.

図１は、本発明に係る電界効果トランジスタの一例を示す図である。図に示すように、基板１上に、アンドープのＧａＮからなるナイトライド系半導体層２が形成され、ナイトライド系半導体層２上に、ナイトライド系半導体であるＡ１ＧａＮ、ＩｎＧａＮまたはＩｎＡｌＮからなる電子供給層が形成され、この電子供給層とナイトライド系半導体層２とがヘテロ接合を形成している。図１中、電子供給層の一部分がチャネル領域４（Ａ１ＧａＮ、ＩｎＧａＮまたは、ＩｎＡｌＮ）として示されている。   FIG. 1 is a diagram showing an example of a field effect transistor according to the present invention. As shown in the figure, a nitride-based semiconductor layer 2 made of undoped GaN is formed on a substrate 1, and an electron supply made of nitride-based semiconductor A1GaN, InGaN, or InAlN is formed on the nitride-based semiconductor layer 2. A layer is formed, and this electron supply layer and the nitride semiconductor layer 2 form a heterojunction. In FIG. 1, a part of the electron supply layer is shown as a channel region 4 (A1GaN, InGaN, or InAlN).

電子供給層上に、Ｗ、Ｗ合金、ＭｏまたはＭｏ合金からなるゲート電極７が形成され、ゲート電極７直下の電子供給層がチャネル領域４となっている。   A gate electrode 7 made of W, W alloy, Mo or Mo alloy is formed on the electron supply layer, and the electron supply layer immediately below the gate electrode 7 is a channel region 4.

ゲート電極７をマスクとしたセルフアラインによるイオン注入とそれに続く熱処理（活性化熱処理）とによって、キャリア濃度が高められたソース領域３とドレイン領域５が形成されている。これによって、ソース領域３（この場合はドレイン領域５も）のキャリア濃度はチャネル領域４のキャリア濃度よりも、イオン注入とそれに続く活性化熱処理とによる増加分だけ、高くなっている。   The source region 3 and the drain region 5 having an increased carrier concentration are formed by ion implantation by self-alignment using the gate electrode 7 as a mask and subsequent heat treatment (activation heat treatment). As a result, the carrier concentration of the source region 3 (also the drain region 5 in this case) is higher than the carrier concentration of the channel region 4 by an increase due to ion implantation and subsequent activation heat treatment.

ソース領域３とドレイン領域５の上には、それぞれ、ソース電極６とドレイン電極８が形成され、上記の構成要素とともに、ナイトライド系半導体内に、ソース領域、チャネル領域およびドレイン領域を有する電界効果トランジスタを構成している。   A source electrode 6 and a drain electrode 8 are formed on the source region 3 and the drain region 5, respectively, and together with the above components, a field effect having a source region, a channel region, and a drain region in a nitride-based semiconductor. A transistor is formed.

ゲート電極７の材料として、Ｗ、Ｗ合金、ＭｏまたはＭｏ合金を用いることによって、イオン注入層の活性化熱処理（８００℃以上）に電極材料が耐えるようになる。   By using W, W alloy, Mo or Mo alloy as the material of the gate electrode 7, the electrode material can withstand activation heat treatment (800 ° C. or higher) of the ion implantation layer.

一般に、チャネル領域４の厚さは１０ｎｍ〜６０ｎｍ、ソース領域３の厚さは４０ｎｍ〜２００ｎｍである。また、チャネル領域４およびソース領域３のキャリア濃度は１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３である。 In general, the channel region 4 has a thickness of 10 nm to 60 nm, and the source region 3 has a thickness of 40 nm to 200 nm. The carrier concentration of the channel region 4 and the source region 3 is 1 × 10 17 cm −3 to 1 × 10 19 cm −3 .

本発明においては、ソース領域３の厚さがチャネル領域４の厚さよりも大きいか、あるいは、ソース領域３のキャリア濃度がチャネル領域４のキャリア濃度よりも高いものとする。   In the present invention, the thickness of the source region 3 is greater than the thickness of the channel region 4 or the carrier concentration of the source region 3 is higher than the carrier concentration of the channel region 4.

チャネル領域４のキャリア濃度を、ゲートしきい値電圧が−１Ｖよりも浅くなる濃度（１×１０１８ｃｍ−３以下）とした場合には、例えば、ソース領域３のキャリア濃度を５×１０１８ｃｍ−３以上とすればよい。 When the carrier concentration of the channel region 4 is set to a concentration at which the gate threshold voltage becomes shallower than −1V (1 × 10 18 cm −3 or less), for example, the carrier concentration of the source region 3 is set to 5 × 10 18. What is necessary is just to set it as cm <-3 > or more.

図２は、本発明に係る電界効果トランジスタの他の例を示す図である。図２に示した電界効果トランジスタが、図１に示した電界効果トランジスタと異なる点は、チャネル領域４が、アンドープのＧａＮへのイオン注入とその後の活性化熱処理とによって形成されていることである。この場合にも、ゲート電極７をマスクとしたセルフアラインによるイオン注入の深さとドース量とを選ぶことによって、ソース領域３の厚さが、図２に示されたように、チャネル領域４の厚さよりも大きいか、あるいは、ソース領域３のキャリア濃度がチャネル領域４のキャリア濃度よりも高くなるようにする。   FIG. 2 is a diagram showing another example of the field effect transistor according to the present invention. The field effect transistor shown in FIG. 2 is different from the field effect transistor shown in FIG. 1 in that the channel region 4 is formed by ion implantation into undoped GaN and subsequent activation heat treatment. . Also in this case, by selecting the depth of ion implantation by self-alignment using the gate electrode 7 as a mask and the dose amount, the thickness of the source region 3 becomes the thickness of the channel region 4 as shown in FIG. Or the source region 3 has a higher carrier concentration than the channel region 4.

つぎに、図１に示した電界効果トランジスタの製造方法、すなわち本発明に係る電界効果トランジスタの製造方法を図３により説明する。   Next, a method of manufacturing the field effect transistor shown in FIG. 1, that is, a method of manufacturing the field effect transistor according to the present invention will be described with reference to FIG.

まず、図３（ａ）に示すように、サファイア基板、ＳｉＣ基板、Ｓｉ基板などの基板１上に、ナイトライド系半導体であるアンドープのＧａＮをエピタキシャル成長させることによりナイトライド系半導体層２を形成し、ナイトライド系半導体層２上に、ナイトライド系半導体であるＡ１ＧａＮ、ＩｎＧａＮまたはＩｎＡｌＮをエピタキシャル成長させることにより電子供給層４’を形成する。   First, as shown in FIG. 3A, a nitride semiconductor layer 2 is formed by epitaxially growing undoped GaN, which is a nitride semiconductor, on a substrate 1 such as a sapphire substrate, a SiC substrate, or a Si substrate. The electron supply layer 4 ′ is formed on the nitride semiconductor layer 2 by epitaxially growing a nitride semiconductor A1GaN, InGaN, or InAlN.

つぎに、図３（ｂ）に示すように、電子供給層４’上に、Ｗ、ＷＮ、ＷＡｌ、ＷＳｉまたはＷＳｉＮをスパッタ法により堆積し、エッチング加工してゲート電極７を形成する。   Next, as shown in FIG. 3B, W, WN, WAl, WSi, or WSiN is deposited on the electron supply layer 4 ′ by a sputtering method, and the gate electrode 7 is formed by etching.

つぎに、図３（ｃ）に示すように、ゲート電極７をマスクとするセルフアラインによるイオン注入（ソース領域用イオン注入）工程として、ソース領域３となる箇所（この場合にはドレイン領域５となる箇所も）に、ｎ型のドーパントとなる物質（Ｓｎ(スズ）またはＳｉ(シリコン)）のイオン注入を行い、８００℃以上の温度で熱処理（活性化熱処理）し、注入されたイオンを活性化させ、イオン注入部分のキャリア濃度を高める。このソース領域用イオン注入工程においては、加速電圧を３０〜２００ｋＶ、ドース量を１×１０１３ｃｍ−２〜５×１０１５ｃｍ−２とする。これによって、ソース領域３（この場合はドレイン領域５も）のキャリア濃度がチャネル領域４のキャリア濃度よりも、イオン注入とそれに続く活性化熱処理とによる増加分だけ、高くなる。 Next, as shown in FIG. 3C, as a step of ion implantation (source region ion implantation) by self-alignment using the gate electrode 7 as a mask, a portion to be the source region 3 (in this case, the drain region 5 and In addition, ion implantation of an n-type dopant (Sn (tin) or Si (silicon)) is performed on the material, and a heat treatment (activation heat treatment) is performed at a temperature of 800 ° C. or more to activate the implanted ions. To increase the carrier concentration in the ion-implanted portion. In this source region ion implantation step, the acceleration voltage is set to 30 to 200 kV, and the dose is set to 1 × 10 13 cm −2 to 5 × 10 15 cm −2 . As a result, the carrier concentration of the source region 3 (also the drain region 5 in this case) becomes higher than the carrier concentration of the channel region 4 by an increase due to the ion implantation and the subsequent activation heat treatment.

最後に、図３（ｄ）に示すように、ソース領域３上にソース電極６を形成し、ドレイン領域５上にドレイン電極８を形成すれば、図１に示した、本発明に係る電界効果トランジスタが完成する。ソース電極６とドレイン電極８は、Ｔｉ/ＡｌまたはＡｌ/Ｔｉ/Ａｌを、蒸着およびリフトオフにより、それぞれ、ソース領域３上とドレイン領域５上に堆積し、６００℃以上の温度で熱処理し、オーミック電極とすることによって製作すればよい。   Finally, as shown in FIG. 3D, if the source electrode 6 is formed on the source region 3 and the drain electrode 8 is formed on the drain region 5, the field effect according to the present invention shown in FIG. A transistor is completed. The source electrode 6 and the drain electrode 8 are formed by depositing Ti / Al or Al / Ti / Al on the source region 3 and the drain region 5 by vapor deposition and lift-off, respectively, and heat-treating them at a temperature of 600 ° C. or higher. What is necessary is just to manufacture by setting it as an electrode.

上記の、Ｗ、ＷＮ、ＷＡｌ、ＷＳｉまたはＷＳｉＮをＭｏまたはＭｏ合金としても良い。ＭｏまたはＭｏ合金の場合、スパッタ法により堆積し、エッチングによりゲート電極を形成するかわりに、蒸着およびリフトオフによりゲート電極を形成しても良い。   W, WN, WAl, WSi or WSiN may be Mo or Mo alloy. In the case of Mo or Mo alloy, instead of depositing by sputtering and forming the gate electrode by etching, the gate electrode may be formed by vapor deposition and lift-off.

つぎに、図２に示した電界効果トランジスタの製造方法、すなわちに本発明に係る電界効果トランジスタの製造方法を図４により説明する。   Next, a method of manufacturing the field effect transistor shown in FIG. 2, that is, a method of manufacturing the field effect transistor according to the present invention will be described with reference to FIG.

まず、図４（ａ）に示すように、基板１上に、ナイトライド系半導体であるアンドープのＧａＮをエピタキシャル成長させることによりナイトライド系半導体層２を形成し、ナイトライド系半導体層２の上層部に、ｎ型のドーパントとなる物質（Ｓｎ(スズ）またはＳｉ(シリコン)）のイオン注入（チャネル領域用イオン注入）を行って、チャネル層４”を形成する。ただし、この段階では、注入されたイオンは活性化されていないので、チャネル層４”のキャリア濃度は増加していない。イオン注入の際に、加速電圧を５〜３０ｋＶ、ドース量を１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２とする。 First, as shown in FIG. 4A, a nitride-based semiconductor layer 2 is formed by epitaxially growing undoped GaN, which is a nitride-based semiconductor, on a substrate 1, and an upper layer portion of the nitride-based semiconductor layer 2 is formed. Then, ion implantation (channel region ion implantation) of a substance (Sn (tin) or Si (silicon)) that becomes an n-type dopant is performed to form a channel layer 4 ″. Since the ions are not activated, the carrier concentration of the channel layer 4 ″ is not increased. At the time of ion implantation, the acceleration voltage is set to 5 to 30 kV, and the dose amount is set to 1 × 10 12 cm −2 to 1 × 10 14 cm −2 .

つぎに、図４（ｂ）に示すように、チャネル層４”上に、Ｗ、ＷＮ、ＷＡｌ、ＷＳｉまたはＷＳｉＮをスパッタ法により堆積し、エッチングによりゲート電極７を形成する。   Next, as shown in FIG. 4B, W, WN, WAl, WSi or WSiN is deposited on the channel layer 4 ″ by sputtering, and the gate electrode 7 is formed by etching.

つぎに、図４（ｃ）に示すように、ゲート電極７をマスクとするセルフアラインによるイオン注入（ソース領域用イオン注入）工程として、ソース領域３となる箇所（この場合にはドレイン領域５となる箇所も）に、ｎ型のドーパントとなる物質（Ｓｎ(スズ）またはＳｉ(シリコン)）のイオン注入を行い、８００℃以上の温度で熱処理（活性化熱処理）し、注入されたイオンを活性化させ、イオン注入部分のキャリア濃度を高める。このとき、チャネル領域用イオン注入によってチャネル層４”中に注入されたイオンも活性化され、ゲート電極７直下のチャネル層４”はチャネル領域４となる。この場合に、ソース領域用イオン注入の深さを、上記のチャネル領域用イオン注入の深さよりも深くする。これによって、図４（ｃ）に示したように、イオンの活性化によって形成されたソース領域３の厚さ（この場合はドレイン領域５の厚さも）は、チャネル領域４の厚さよりも厚くなる。イオン注入の際に、加速電圧を３０〜２００ｋＶ、ドース量を１×１０１３ｃｍ−２〜５×１０１５ｃｍ−２とし、ソース領域３の厚さがチャネル領域４の厚さよりも大きくなるようにする。 Next, as shown in FIG. 4C, as a step of ion implantation (source region ion implantation) by self-alignment using the gate electrode 7 as a mask, a portion to be the source region 3 (in this case, the drain region 5 and In addition, ion implantation of an n-type dopant material (Sn (tin) or Si (silicon)) is performed, and a heat treatment (activation heat treatment) is performed at a temperature of 800 ° C. or more to activate the implanted ions. To increase the carrier concentration in the ion-implanted portion. At this time, ions implanted into the channel layer 4 ″ by channel region ion implantation are also activated, and the channel layer 4 ″ immediately below the gate electrode 7 becomes the channel region 4. In this case, the depth of ion implantation for the source region is made deeper than the depth of ion implantation for the channel region. As a result, as shown in FIG. 4C, the thickness of the source region 3 formed by the activation of ions (in this case, the thickness of the drain region 5) becomes thicker than the thickness of the channel region 4. . At the time of ion implantation, the acceleration voltage is set to 30 to 200 kV and the dose amount is set to 1 × 10 13 cm −2 to 5 × 10 15 cm −2 so that the thickness of the source region 3 is larger than the thickness of the channel region 4. To.

最後に、図４（ｄ）に示すように、ソース領域３上にソース電極６を形成し、ドレイン領域５上にドレイン電極８を形成すれば、図２に示した、本発明に係る電界効果トランジスタが完成する。ソース電極６とドレイン電極８は、Ｔｉ/ＡｌまたはＡｌ/Ｔｉ/Ａｌを、蒸着およびリフトオフにより、それぞれ、ソース領域３上とドレイン領域５上に堆積し、６００℃以上の温度で熱処理し、オーミック電極とすることによって製作すればよい。   Finally, as shown in FIG. 4D, if the source electrode 6 is formed on the source region 3 and the drain electrode 8 is formed on the drain region 5, the field effect according to the present invention shown in FIG. A transistor is completed. The source electrode 6 and the drain electrode 8 are formed by depositing Ti / Al or Al / Ti / Al on the source region 3 and the drain region 5 by vapor deposition and lift-off, respectively, and heat-treating them at a temperature of 600 ° C. or higher. What is necessary is just to manufacture by setting it as an electrode.

上記の、Ｗ、ＷＮ、ＷＡｌ、ＷＳｉまたはＷＳｉＮをＭｏまたはＭｏ合金としても良い。ＭｏまたはＭｏ合金の場合、スパッタ法により堆積し、エッチングによりゲート電極７を形成するかわりに、蒸着およびリフトオフによりゲート電極７を形成しても良い。   W, WN, WAl, WSi or WSiN may be Mo or Mo alloy. In the case of Mo or Mo alloy, instead of depositing by sputtering and forming the gate electrode 7 by etching, the gate electrode 7 may be formed by vapor deposition and lift-off.

本発明に係る電界効果トランジスタを示す図である。It is a figure which shows the field effect transistor which concerns on this invention. 本発明に係る電界効果トランジスタを示す図である。It is a figure which shows the field effect transistor which concerns on this invention. 本発明に係る電界効果トランジスタの製造方法の説明図である。It is explanatory drawing of the manufacturing method of the field effect transistor which concerns on this invention. 本発明に係る電界効果トランジスタの製造方法の説明図である。It is explanatory drawing of the manufacturing method of the field effect transistor which concerns on this invention.

符号の説明Explanation of symbols

１：基板、２：ナイトライド系半導体層、３：ソース領域、４：チャネル領域、４’：電子供給層、４”：チャネル層、５：ドレイン領域、６：ソース電極、７：ゲート電極、８：ドレイン電極。   1: substrate, 2: nitride semiconductor layer, 3: source region, 4: channel region, 4 ′: electron supply layer, 4 ″: channel layer, 5: drain region, 6: source electrode, 7: gate electrode, 8: Drain electrode.

Claims (6)

ナイトライド系半導体内にソース領域、チャネル領域およびドレイン領域を有する電界効果トランジスタにおいて、
ゲート電極材料がタングステン、タングステン合金、モリブデンまたはモリブデン合金であり、
前記ソース領域のキャリア濃度が前記チャネル領域のキャリア濃度よりも高いことを特徴とする電界効果トランジスタ。 In a field effect transistor having a source region, a channel region and a drain region in a nitride semiconductor,
The gate electrode material is tungsten, tungsten alloy, molybdenum or molybdenum alloy,
A field effect transistor, wherein a carrier concentration of the source region is higher than a carrier concentration of the channel region. ナイトライド系半導体内にソース領域、チャネル領域およびドレイン領域を有する電界効果トランジスタにおいて、
ゲート電極材料がタングステン、タングステン合金、モリブデンまたはモリブデン合金であり、
前記ソース領域の厚さが前記チャネル領域の厚さよりも大きいことを特徴とする電界効果トランジスタ。 In a field effect transistor having a source region, a channel region and a drain region in a nitride semiconductor,
The gate electrode material is tungsten, tungsten alloy, molybdenum or molybdenum alloy,
A field effect transistor, wherein a thickness of the source region is larger than a thickness of the channel region. 前記チャネル領域にヘテロ接合を有することを特徴とする請求項１または２に記載の電界効果トランジスタ。   3. The field effect transistor according to claim 1, wherein the channel region has a heterojunction. 請求項３に記載の電界効果トランジスタを製造する電界効果トランジスタの製造方法において、
基板上に、ナイトライド系半導体層を形成する工程と、
前記ナイトライド系半導体層上に、ナイトライド系半導体からなる電子供給層を形成する工程と、
前記電子供給層上に、タングステン、タングステン合金、モリブデンまたはモリブデン合金からなるゲート電極を形成する工程と、
ソース領域となる部位にイオンを注入するソース領域用イオン注入工程と、
注入されたイオンを活性化するための熱処理工程とを有することを特徴とする電界効果トランジスタの製造方法。 In the manufacturing method of the field effect transistor which manufactures the field effect transistor of Claim 3,
Forming a nitride-based semiconductor layer on the substrate;
Forming an electron supply layer made of a nitride semiconductor on the nitride semiconductor layer;
Forming a gate electrode made of tungsten, tungsten alloy, molybdenum or molybdenum alloy on the electron supply layer;
A source region ion implantation step for implanting ions into a portion to be a source region;
And a heat treatment step for activating the implanted ions. 請求項１または２に記載の電界効果トランジスタを製造する電界効果トランジスタの製造方法において、
基板上に、ナイトライド系半導体層を形成する工程と、
前記ナイトライド系半導体層にイオンを注入するチャネル領域用イオン注入工程と、
前記チャネル領域用イオン注入工程後の前記ナイトライド系半導体層上に、タングステン、タングステン合金、モリブデンまたはモリブデン合金からなるゲート電極を形成する工程と、
ソース領域となる部位にイオンを注入するソース領域用イオン注入工程と、
注入されたイオンを活性化するための熱処理工程とを有することを特徴とする電界効果トランジスタの製造方法。 In the manufacturing method of the field effect transistor which manufactures the field effect transistor of Claim 1 or 2,
Forming a nitride-based semiconductor layer on the substrate;
A channel region ion implantation step for implanting ions into the nitride semiconductor layer;
Forming a gate electrode made of tungsten, a tungsten alloy, molybdenum or a molybdenum alloy on the nitride-based semiconductor layer after the channel region ion implantation step;
A source region ion implantation step for implanting ions into a portion to be a source region;
And a heat treatment step for activating the implanted ions. 請求項４または５に記載の電界効果トランジスタの製造方法において、
前記ソース領域用イオン注入工程において、前記ゲート電極をマスクとしたセルフアラインによりイオン注入を行うことを特徴とする電界効果トランジスタの製造方法。 In the manufacturing method of the field effect transistor of Claim 4 or 5,
In the source region ion implantation step, ion implantation is performed by self-alignment using the gate electrode as a mask.
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