JP5023413B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、有機系低誘電率膜を含むハイブリッド型層間絶縁膜を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化とともにチップを高速化するためには、配線遅延の増大を抑制することが不可欠である。配線遅延を抑制する方法としては、配線抵抗の少ない銅配線の採用と、層間絶縁膜の低誘電率化が有効である。従来、半導体装置の配線の層間絶縁膜には比誘電率４．１の酸化シリコン（ＳｉＯ2 ）が主に用いられていたが、近年、比誘電率３以下の有機ポリマー等の開発が進められ、半導体装置の層間絶縁膜としての実用化が可能となった。
【０００３】
層間絶縁膜に低誘電率材料を用いる場合、材料選択以外に、配線のどの部分に低誘電率材料を導入するかという点も重要となる。配線容量のほとんどは水平方向の配線間容量によって決定されるため、例えば、配線を水平方向に絶縁する部分に低誘電率膜を用い、配線を垂直方向に絶縁するビア部分にＳｉＯ2 を用いても、性能の大幅な低下は起こらない。このような構造とすることにより、プロセスは増加するが、低誘電率膜とＳｉＯ2 のエッチング特性の違いを利用して、高精度に配線を形成することも可能となる。
【０００４】
図７は、無機系材料からなる層と有機系材料からなる層を積層させたハイブリッド型層間絶縁膜の断面図であり、多層配線構造の一部を示す。図７に示すように、基板２１上に、有機系低誘電率膜としてＳｉＬＫ層２２が形成され、その上層にＳｉＯ2 層２３が形成されている。ＳｉＬＫはポリアリーレンエーテル（ＰＡＥ；poly arylene ether）系材料であり、米Dow Chemical社の商品名である。ＳｉＬＫ層２２およびＳｉＯ2 層２３にはコンタクトホール２４が形成され、コンタクトホール２４内にはバリアメタル層２５を介して銅配線２６が形成されている。
【０００５】
ＳｉＯ2 層２３の上層に窒化シリコン（ＳｉＮ）層２７、ＳｉＯ2 層２８、ＳｉＬＫ層２９およびＳｉＯ2 層３０が順に積層されている。これらの４層には、上層の２層部分で下層の２層部分よりも幅が広くなったコンタクトホール３１が形成されている。上層の２層部分（幅の広い部分）のコンタクトホールはトレンチ、下層の２層部分（幅の狭い部分）のコンタクトホールはビアと呼ばれる。コンタクトホール３１内にはバリアメタル層３２を介して、デュアルダマシン構造の銅配線３３が形成されている。
【０００６】
上記のようなハイブリッド型層間絶縁膜において、ＳｉＬＫ層２２、２９は有機系材料の塗布によって形成され、ＳｉＯ2 層２３、２８、３０およびＳｉＮ層２７は通常、化学気相成長（ＣＶＤ；chemical vapor deposition)によって形成される。
【０００７】
【発明が解決しようとする課題】
上記のように、ハイブリッド型層間絶縁膜とデュアルダマシン構造の銅配線とを組み合わせて多層配線を形成した場合、層間の剥離が生じやすいという問題が起こる。これは、積層された絶縁膜の応力が互いに異なることに起因する。
例えば、図７に示すハイブリッド型層間絶縁膜において、プラズマＣＶＤにより形成されたＳｉＯ2 層の応力は、１×１０8 Ｐａ（＝１×１０9 ｄｙｎ／ｃｍ2 ）程度の圧縮応力である。
【０００８】
また、プラズマＣＶＤにより形成されたＳｉＮ層の応力は、７×１０8 Ｐａ程度の強い圧縮応力である。但し、これらの膜の応力は成膜方法によっても大きく変動し、例えば、減圧ＣＶＤ法により成膜されたＳｉＮ層の応力は、引っ張り応力（張力）である。
【０００９】
プラズマＣＶＤにより形成されたＳｉＯ2 層とＳｉＮ層の応力が圧縮応力であるのに対して、有機系低誘電率膜であるＳｉＬＫ層の応力は、１０8 Ｐａより小さい張力である。
図７に示すように、ＳｉＯ2 層とＳｉＮ層が積層される場合には、系全体の圧縮応力が特に増強される。したがって、絶縁膜の層間での剥離を防止するためには、ＳｉＬＫ層等の有機系低誘電率膜の張力の大きさに対して、無機系のプラズマＣＶＤ膜の圧縮応力の大きさを極力小さくする必要がある。
【００１０】
また、図７に示すように、デュアルダマシンプロセスを採用する場合、銅配線の表面を平坦化するための化学的機械研磨（ＣＭＰ；chemical mechanical polishing)が行われる。したがって、層間絶縁膜にはＣＭＰ中の剪断・圧縮応力に耐える良好な機械的性質が要求される。
【００１１】
有機系低誘電率膜と無機系絶縁膜とが積層された層間絶縁膜における膜剥離を抑制する方法としては、特開平１１−１４５２８４号公報記載の半導体装置の製造方法が挙げられる。この方法によれば、配線形成前に熱処理を行い、無機系絶縁膜中に含まれる水分を除去し、その後、大気に露出させずに直ちに配線を形成する。
【００１２】
ＳｉＯ2 層は水分を含有するため、熱処理を行うと水分が気化する。ＳｉＯ2層と無機系絶縁膜が積層されている場合、気化した水分は膜中を拡散して外部に放出される。一方、ＳｉＯ2 層と有機系低誘電率膜が積層されている場合には、ＳｉＯ2 層と有機系低誘電率膜との層間に水分が集中し、膜剥離が生じやすくなる。
【００１３】
特開平１１−１４５２８４号公報記載の方法によれば、水分に起因する膜剥離を抑制することは可能であるが、材料の応力の違いを緩和して、応力の違いや応力の局所的な集中に基づく膜剥離を抑制することはできない。
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、絶縁膜の剥離を防止できる半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、基板上に積層された複数の配線層と、前記配線層の層間に形成された少なくとも一つの層間絶縁膜とを有する半導体装置であって、前記層間絶縁膜の少なくとも一つは、無機系絶縁膜と有機系絶縁膜とを含む積層膜であり、前記無機系絶縁膜は、酸化シリコン層と、窒化シリコン層と、前記酸化シリコン層と前記窒化シリコン層との層間に形成された酸化窒化シリコン層とを含む積層膜であることを特徴とする。
【００１５】
好適には、前記酸化窒化シリコン層は、前記酸化シリコン層に近い側で前記窒化シリコン層に近い側よりも酸素／窒素比が高い。さらに好適には、前記酸化窒化シリコン層は、酸素／窒素比が互いに異なる複数の層の積層膜であり、前記酸化シリコン層に近い層ほど、酸素／窒素比が高い。あるいは、前記酸化窒化シリコン層は、前記酸化シリコン層に近い領域ほど、酸素／窒素比が高くなるような組成勾配を有する。
【００１６】
好適には、前記有機系絶縁膜は前記酸化シリコン層と接するように形成されている。あるいは、前記有機系絶縁膜は前記窒化シリコン層と接するように形成されている。
好適には、前記無機系絶縁膜は化学気相成長により形成された膜である。好適には、前記有機系絶縁膜はポリアリーレンエーテル系材料、ベンゾシクロブテン系材料、ポリイミド系材料またはフロロカーボン系材料を用いて形成された膜を含む。
好適には、前記配線層は銅配線であり、前記層間絶縁膜は、前記配線層に接続するコンタクトホールを有し、前記コンタクトホール内に銅が埋め込まれている。
【００１７】
これにより、応力が互いに異なる絶縁膜が積層された層間絶縁膜において、特に酸化シリコン層と窒化シリコン層との界面での応力の違いが緩和される。したがって、応力の局所的な集中が抑制され、絶縁膜の剥離が防止される。また、層間絶縁膜の機械的強度が向上するため、例えば銅配線を形成するためのＣＭＰ等を行った場合にも、絶縁膜の剥離や破損が防止される。
【００１８】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、配線層上に層間絶縁膜を介して他の配線層を積層する工程を含む半導体装置の製造方法であって、前記層間絶縁膜を形成する工程は、酸化シリコン層を形成する工程と、前記酸化シリコン層上に酸化窒化シリコン層を形成する工程と、前記酸化窒化シリコン層上に窒化シリコン層を形成する工程と、前記酸化シリコン層を形成する前と、前記窒化シリコン層を形成した後の少なくとも一方で、有機系絶縁膜を形成する工程とを含むことを特徴とする。
【００１９】
好適には、前記酸化窒化シリコン層を形成する工程は、酸素／窒素比が互いに異なる複数の層を、前記酸化シリコン層に近い層ほど酸素／窒素比が高くなるように、順次積層する工程を含む。
あるいは、前記酸化窒化シリコン層を形成する工程は、複数の原料ガスの流量比を連続的に変化させながら化学気相成長を行い、前記酸化シリコン層に近い領域ほど、酸素／窒素比が高くなるような組成勾配を、前記酸化窒化シリコン層に付与する工程を含む。
好適には、前記酸化シリコン層、酸化窒化シリコン層および窒化シリコン層を形成する工程は、化学気相成長工程を含む。工程には、前記有機系絶縁膜を形成する工程は、有機系材料を塗布する工程を含む。
【００２０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、配線層上に層間絶縁膜を介して他の配線層を積層する工程を含む半導体装置の製造方法であって、前記層間絶縁膜を形成する工程は、窒化シリコン層を形成する工程と、前記窒化シリコン層上に酸化窒化シリコン層を形成する工程と、前記酸化窒化シリコン層上に酸化シリコン層を形成する工程と、前記窒化シリコン層を形成する前と、前記酸化シリコン層を形成した後の少なくとも一方で、有機系絶縁膜を形成する工程とを含むことを特徴とする。
【００２１】
好適には、前記酸化窒化シリコン層を形成する工程は、酸素／窒素比が互いに異なる複数の層を、前記酸化シリコン層に近い層ほど酸素／窒素比が高くなるように、順次積層する工程を含む。
好適には、前記酸化窒化シリコン層を形成する工程は、複数の原料ガスの流量比を連続的に変化させながら化学気相成長を行い、前記酸化シリコン層に近い領域ほど、酸素／窒素比が高くなるような組成勾配を、前記酸化窒化シリコン層に付与する工程を含む。
好適には、前記窒化シリコン層、酸化窒化シリコン層および酸化シリコン層を形成する工程は、化学気相成長工程を含む。好適には、前記有機系絶縁膜を形成する工程は、有機系材料を塗布する工程を含む。
【００２２】
これにより、応力が互いに異なる絶縁膜が積層された層間絶縁膜において、特に酸化シリコン層と窒化シリコン層との界面での応力の違いが緩和された層間絶縁膜を形成することが可能となる。したがって、層間絶縁膜における応力の局所的な集中が抑制され、絶縁膜の剥離が防止される。また、層間絶縁膜の機械的強度を向上させることができる。
【００２３】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
図１は、プラズマＣＶＤ法により形成される酸化窒化シリコン（ＳｉＯＮ）層の応力を示す図である。図１の横軸は成膜ガスであるＮ2 ＯとＮＨ3 の流量比をＮ2 Ｏ／（Ｎ2 Ｏ＋ＮＨ3 ）で表したものである。ここで、Ｎ2 Ｏ＋ＮＨ3 ＝５００ｓｃｃｍとした。図１の縦軸は応力の大きさを示し、マイナスの符号は応力が圧縮応力であることを表す。
【００２４】
Ｎ2 Ｏの流量が０、すなわちＮ2 Ｏ／（Ｎ2 Ｏ＋ＮＨ3 ）＝０のときは、ＳｉＮ層が形成される。このときの圧縮応力は、図１に示すように７×１０8 Ｐａ程度である。Ｎ2 Ｏ／（Ｎ2 Ｏ＋ＮＨ3 ）が大きくなるにつれて、ＳｉＯＮ層中の窒素含有量が減少し、酸素含有量が増加する。これに伴い、ＳｉＯＮ層の圧縮応力は小さくなる。
【００２５】
ＮＨ3 の流量が１、すなわちＮ2 Ｏ／（Ｎ2 Ｏ＋ＮＨ3 ）＝１．０のときは、ＳｉＯ2 層が形成される。このときの圧縮応力は、１×１０8 Ｐａ程度となる。図１から、Ｎ2 Ｏ／（Ｎ2 Ｏ＋ＮＨ3 ）を適宜選択することにより、ＳｉＯＮ層の圧縮応力を制御できることがわかる。
【００２６】
（実施形態２）
図２は、本実施形態の半導体装置に形成されるハイブリッド型層間絶縁膜の断面図であり、多層配線構造の一部を示す。図２に示すように、基板１上に、有機系低誘電率膜としてＳｉＬＫ層２が形成され、その上層にＳｉＯ2 層３が形成されている。ＳｉＬＫ層２およびＳｉＯ2 層３にはコンタクトホール４が形成され、コンタクトホール４内にはバリアメタル層５を介して銅配線６が形成されている。
【００２７】
ＳｉＯ2 層３の上層に、ＳｉＮ層７とＳｉＯ2 層８が形成されており、ＳｉＮ層７とＳｉＯ2 層８との境界部分にはＳｉＯＮ層９が形成されている。ＳｉＯＮ層９の組成は均一であっても、膜厚方向において変化していても、いずれでもよい。ＳｉＯＮ層９の組成を膜厚方向において変化させる場合には、ＳｉＮ層７近傍に比較してＳｉＯ2 層８近傍で酸素／窒素比が高くなるようにする。これにより、系全体の応力のばらつきが緩和され、層間絶縁膜の剥離が防止される。
【００２８】
ＳｉＯ2 層８の上層にはＳｉＬＫ層１０が形成され、その上層にＳｉＯ2 層１１が形成されている。これらの５層には、上層の２層部分（ＳｉＬＫ層１０およびＳｉＯ2 層１１）で下層の３層部分（ＳｉＮ層７、ＳｉＯ2 層８およびＳｉＯＮ層９）よりも幅が広くなったコンタクトホール１２が形成されている。
【００２９】
上層の２層部分（幅の広い部分）のコンタクトホールはトレンチ、下層の３層部分（幅の狭い部分）のコンタクトホールはビアと呼ばれる。コンタクトホール１２内にはバリアメタル層１３を介して、デュアルダマシン構造の銅配線１４が形成されている。
【００３０】
上記のような多層配線構造を形成するには、まず、図３（ａ）に示すように、基板１上にＳｉＬＫを例えばスピンコートにより塗布し、ＳｉＬＫ層２を形成する。具体的には、ウェハを回転させながら液状のＳｉＬＫを滴下した後、ウェハエッジ洗浄および裏面洗浄を行い、スピンドライを行う。続いて、ベーキングプレート上で溶媒を揮発させてから、必要に応じてキュア炉内で熱硬化（キュア）を行う。これにより、高重合度の膜が得られる。
【００３１】
次に、ＳｉＬＫ層２の上層に、プラズマＣＶＤによりＳｉＯ2 層３を形成する。ＳｉＬＫ層２上に直接、レジストを形成してＳｉＬＫ層２にエッチングを行うと、レジストはＳｉＬＫと同様に有機ポリマーであるため、レジストに対するＳｉＬＫ層２のエッチング選択比を十分に大きくすることが困難となる。したがって、通常、ＳｉＬＫ層２上に例えばＳｉＯ2 層３のようなオフセット絶縁膜が形成される。
【００３２】
次に、図３（ｂ）に示すように、ＳｉＯ2 層３上にリソグラフィ工程によりレジスト１５を形成し、レジスト１５をマスクとしてＳｉＯ2 層３に反応性イオンエッチング（ＲＩＥ；reactive ion etching）を行う。その後、図３（ｃ）に示すように、レジスト１５を除去し、酸化シリコン層３をマスクとしてＳｉＬＫ層２にエッチングを行う。これにより、コンタクトホール４が形成される。
【００３３】
次に、図３（ｄ）に示すように、コンタクトホール４内およびＳｉＯ2 層３上に、例えばスパッタリングによりバリアメタル層５を形成する。バリアメタル層５としては、例えばタンタル（Ｔａ）、チタン（Ｔｉ）またはそれらの窒化物（ＴａＮ、ＴｉＮ）等が用いられる。
【００３４】
さらに、例えば銅（Ｃｕ）の電解めっきを行い、コンタクトホール４内をＣｕにより埋め込んでから、メタルＣＭＰを行う。これにより、銅配線６の表面が平坦化される。電解めっきのかわりに、メタルＣＶＤを行ってコンタクトホール４内にＣｕを埋め込んでもよい。
【００３５】
次に、図４（ｅ）に示すように、ＳｉＯ2 層３上にプラズマＣＶＤによりＳｉＮ層７、ＳｉＯＮ層９およびＳｉＯ2 層８を順に形成する。これらの層は、成膜ガス中のＮ2 ＯとＮＨ3 の流量比を変化させることにより、連続的に形成することも可能である。
【００３６】
さらに、ＳｉＯ2 層８上に、ＳｉＬＫを例えばスピンコートにより塗布し、ＳｉＬＫ層１０を形成する。ＳｉＬＫ層１０の上層に、プラズマＣＶＤによりＳｉＯ2 層１１を形成する。ＳｉＯ2 １１はＳｉＯ2 層３と同様に、ＳｉＬＫ層１０にエッチングを行うためのオフセット絶縁膜として設けられる。
【００３７】
次に、図４（ｆ）に示すように、リソグラフィ工程によりＳｉＯ2 層１１上にレジスト１６を形成し、レジスト１６をマスクとしてＳｉＯ2 層１１にエッチングを行う。その後、図５（ｇ）に示すように、レジスト１６を除去し、ＳｉＯ2層１１をマスクとしてＳｉＬＫ層１０にエッチングを行う。これにより、銅配線１４が埋め込まれるトレンチが形成される。
【００３８】
次に、図５（ｈ）に示すように、リソグラフィ工程によりＳｉＬＫ層１０およびＳｉＯ2 層１１上に、レジスト１７を形成する。レジスト１７をマスクとしてＳｉＯ2 層８、ＳｉＯＮ層９およびＳｉＮ層７にＲＩＥを行い、コンタクトホール１２のビアを形成する。このＲＩＥにおいて、被エッチング層に応じてエッチングガス等のエッチング条件を変化させることにより、良好なエッチング断面形状が得られる。ＲＩＥを行った後、レジスト１７を除去する。
【００３９】
その後、バリアメタル層５を形成する場合と同様に、コンタクトホール１２内およびＳｉＯ2 層１１上にバリアメタル層１３を形成する。さらに、銅配線６を形成する場合と同様に、Ｃｕの電解めっきまたはメタルＣＶＤとメタルＣＭＰにより、銅配線１４を形成する。以上の工程により、図２に示す多層配線構造が形成される。
【００４０】
（実施形態３）
図６は、本実施形態の半導体装置に形成されるハイブリッド型層間絶縁膜の断面図であり、多層配線構造の一部を示す。図６に示すように、基板１上に、有機系低誘電率膜としてＳｉＬＫ層２が形成され、その上層にＳｉＯ2 層３とＳｉＯＮ層１８が順に積層されている。ＳｉＯＮ層１８の組成は均一であっても、膜厚方向において変化していても、いずれでもよい。ＳｉＯＮ層１８を形成することにより、系全体の応力のばらつきが緩和され、層間絶縁膜の剥離が防止される。
【００４１】
ＳｉＬＫ層２、ＳｉＯ2 層３およびＳｉＯＮ層１８にはコンタクトホール１９が形成され、コンタクトホール１９内にはバリアメタル層５を介して銅配線６が形成されている。
ＳｉＯＮ層１８の上層にＳｉＮ層７、ＳｉＯ2 層８、ＳｉＬＫ層１０およびＳｉＯ2 層１１が順に積層されている。ＳｉＯＮ層１８の組成を膜厚方向において変化させる場合には、ＳｉＮ層７近傍に比較してＳｉＯ2 層３近傍で酸素／窒素比が高くなるようにする。
【００４２】
ＳｉＯＮ層１８より上層の４層には、上層の２層部分（ＳｉＬＫ層１０およびＳｉＯ2 層１１）で下層の２層部分（ＳｉＮ層７およびＳｉＯ2 層８）よりも幅が広くなったコンタクトホール２０が形成されている。上層の２層部分（幅の広い部分）のコンタクトホールがトレンチ、下層の２層部分（幅の狭い部分）のコンタクトホールがビアである。コンタクトホール２０内にはバリアメタル層１３を介して、デュアルダマシン構造の銅配線１４が形成されている。
【００４３】
本実施形態の半導体装置の多層配線構造を形成するには、実施形態２の製造方法におけるＳｉＯ2 層３のエッチング工程を、ＳｉＯＮ層１８およびＳｉＯ2 層３のエッチング工程に変更し、実施形態２の製造方法におけるビア形成工程（ＳｉＯ2 層８、ＳｉＯＮ層９およびＳｉＮ層７のＲＩＥ工程）を、ＳｉＯ2 層８およびＳｉＮ層７のＲＩＥ工程に変更すればよい。
【００４４】
（実施形態４）
以下に、ＳｉＯ2 層、ＳｉＯＮ層およびＳｉＮ層の積層構造を形成する場合の成膜条件の一例を示す。なお、ＳｉＮ層、ＳｉＯＮ層、ＳｉＯ2 層の順に積層する場合には、以下の成膜プロセスを逆の順で行えばよい。
【００４５】
まず、プラズマＣＶＤ法によりＳｉＯ2 層を例えば膜厚２００ｎｍで形成する。ＳｉＯ2 層の膜厚は任意に変更することができる。成膜条件は、例えばＳｉＨ4 ガス流量を１００ｓｃｃｍ、Ｎ2 Ｏガス流量を５００ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ（≒５Ｔｏｒｒ）、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００４６】
次に、同様にプラズマＣＶＤ法によりＳｉＯＮ層を例えば膜厚２０ｎｍで形成する。ＳｉＯＮ層の膜厚は任意に変更することができる。成膜条件は、例えばＳｉＨ4 ガス流量を１００ｓｃｃｍ、ＮＨ3 ガス流量を１５０ｓｃｃｍ、Ｎ2 Ｏガス流量を３５０ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００４７】
その後、同様にプラズマＣＶＤ法によりＳｉＮ層を例えば膜厚３０ｎｍで形成する。窒化シリコン層の膜厚は任意に変更することができる。成膜条件は、例えばＳｉＨ4 ガス流量を１００ｓｃｃｍ、ＮＨ3 ガス流量を５００ｓｃｃｍ、Ｎ2ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００４８】
以上の工程で積層膜を形成することにより、ＳｉＯ2 層とＳｉＮ層との界面における応力の違いを緩和することが可能となる。したがって、このような無機系絶縁膜と有機系低誘電率膜とを組み合わせてハイブリッド型層間絶縁膜を形成した場合、層間の剥離を抑制することが可能となる。
【００４９】
（実施形態５）
以下に、ＳｉＯ2 層、ＳｉＯＮ層およびＳｉＮ層の積層構造を形成する場合の成膜条件の他の一例を示す。本実施形態はＳｉＯＮ層中の酸素／窒素比を段階的に変化させた例である。なお、ＳｉＮ層、ＳｉＯＮ層、ＳｉＯ2 層の順に積層する場合には、以下の成膜プロセスを逆の順で行えばよい。
【００５０】
まず、プラズマＣＶＤ法によりＳｉＯ2 層を例えば膜厚２００ｎｍで形成する。ＳｉＯ2 層の膜厚は任意に変更することができる。成膜条件は、例えばＳｉＨ4 ガス流量を１００ｓｃｃｍ、Ｎ2 Ｏガス流量を５００ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００５１】
次に、同様にプラズマＣＶＤ法によりＳｉＯＮ層を例えば膜厚２０ｎｍで形成する。ＳｉＯＮ層の膜厚は任意に変更することができる。本実施形態においては、ＳｉＯＮ層の形成を５ｎｍずつ４段階に分けて行う。なお、ＳｉＯＮ層の膜厚は任意に変更することができる。
【００５２】
第１段階の成膜条件は、例えばＳｉＨ4 ガス流量を１１０ｓｃｃｍ、ＮＨ3 ガス流量を５０ｓｃｃｍ、Ｎ2 Ｏガス流量を４５０ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００５３】
第２段階の成膜条件は、例えばＳｉＨ4 ガス流量を１１０ｓｃｃｍ、ＮＨ3 ガス流量を１００ｓｃｃｍ、Ｎ2 Ｏガス流量を４００ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００５４】
第３段階の成膜条件は、例えばＳｉＨ4 ガス流量を１１０ｓｃｃｍ、ＮＨ3 ガス流量を２００ｓｃｃｍ、Ｎ2 Ｏガス流量を３００ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００５５】
第４段階の成膜条件は、例えばＳｉＨ4 ガス流量を１１０ｓｃｃｍ、ＮＨ3 ガス流量を２５０ｓｃｃｍ、Ｎ2 Ｏガス流量を２５０ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００５６】
その後、同様にプラズマＣＶＤ法によりＳｉＮ層を例えば膜厚３０ｎｍで形成する。ＳｉＮ層の膜厚は任意に変更することができる。成膜条件は、例えばＳｉＨ4 ガス流量を１００ｓｃｃｍ、ＮＨ3 ガス流量を５００ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００５７】
以上の工程で積層膜を形成することにより、ＳｉＯ2 層とＳｉＮ層との界面における応力の違いを、実施形態４に比較して、より緩和することが可能となる。したがって、このような無機系絶縁膜と有機系低誘電率膜とを組み合わせてハイブリッド型層間絶縁膜を形成した場合、層間の剥離を抑制することが可能となる。
【００５８】
（実施形態６）
以下に、ＳｉＯ2 層、ＳｉＯＮ層およびＳｉＮ層の積層構造を形成する場合の成膜条件の他の一例を示す。本実施形態はＳｉＯＮ層中の酸素／窒素比を漸次変化させた例である。なお、ＳｉＮ層、ＳｉＯＮ層、ＳｉＯ2 層の順に積層する場合には、以下の成膜プロセスを逆の順で行えばよい。
【００５９】
まず、プラズマＣＶＤ法によりＳｉＯ2 層を例えば膜厚２００ｎｍで形成する。ＳｉＯ2 層の膜厚は任意に変更することができる。成膜条件は、例えばＳｉＨ4 ガス流量を１００ｓｃｃｍ、Ｎ2 Ｏガス流量を５００ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００６０】
次に、同様にプラズマＣＶＤ法によりＳｉＯＮ層を例えば膜厚２０ｎｍで形成する。ＳｉＯＮ層の膜厚は任意に変更することができる。本実施形態においては、ガス流量比を連続的に変化させながらＳｉＯＮ層の形成を行う。なお、ＳｉＯＮ層の膜厚は任意に変更することができる。
【００６１】
成膜開始時の成膜条件は、例えばＳｉＨ4 ガス流量を１１０ｓｃｃｍ、ＮＨ3ガス流量を５０ｓｃｃｍ、Ｎ2 Ｏガス流量を４５０ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００６２】
ＳｉＯＮ層の成膜の間、ＮＨ3 ガス流量を徐々に増加させ、Ｎ2 Ｏガス流量を徐々に減少させる。但し、ＮＨ3 ガス流量とＮ2 Ｏガス流量の和は５００ｓｃｃｍで一定とする。
成膜終了時の成膜条件は、例えばＳｉＨ4 ガス流量を１１０ｓｃｃｍ、ＮＨ3ガス流量を２５０ｓｃｃｍ、Ｎ2 Ｏガス流量を２５０ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００６３】
その後、同様にプラズマＣＶＤ法によりＳｉＮ層を例えば膜厚３０ｎｍで形成する。ＳｉＮ層の膜厚は任意に変更することができる。成膜条件は、例えばＳｉＨ4 ガス流量を１００ｓｃｃｍ、ＮＨ3 ガス流量を５００ｓｃｃｍ、Ｎ2 ガス流量を１０００ｓｃｃｍ、圧力を６６６．６Ｐａ、ＲＦパワーを５００Ｗ、温度を４００℃とする。
【００６４】
以上の工程で積層膜を形成することにより、ＳｉＯ2 層とＳｉＮ層との界面における応力の違いを、実施形態５に比較して、より緩和することが可能となる。したがって、このような無機系絶縁膜と有機系低誘電率膜とを組み合わせてハイブリッド型層間絶縁膜を形成した場合、層間の剥離を抑制することが可能となる。
【００６５】
（実施形態７）
以上の実施形態において、ハイブリッド型層間絶縁膜を構成する有機系低誘電率膜を、ＳｉＬＫ層以外の膜に変更することも可能である。
ＳｉＬＫを含むＰＡＥ系材料は、層間絶縁膜用として実用化されている有機ポリマーの中では、高い耐熱性を有する。また、極性の小さい分子構造を有するため、フッ素化しなくても低い誘電率が得られる。さらに、吸湿性が比較的低いという特長も有する。
【００６６】
市販されているＰＡＥ系材料としては、米Dow Chemical社のＳｉＬＫ、ＳｉＬＫ−Ｉ（密着促進剤の添加なし）、ＳｉＬＫ−Ｊ（密着促進剤が添加されているもの）以外に、米Honeywell Electronic Materials社のＦＬＡＲＥや、米Air Products and Chemicals, Inc.のＶｅｌｏｘ−ＥＬＫ等が挙げられる。これらの材料は、塗布により成膜される。
【００６７】
ＳｉＬＫは比誘電率２．６５、耐熱温度４９０℃以上であり、ＦＬＡＲＥは比誘電率２．８、耐熱温度４００℃以上であり、Ｖｅｌｏｘ−ＥＬＫは比誘電率２以下、耐熱温度４３０℃である。一般に、ＬＳＩ配線はトランジスタ等に比較するとプロセス温度が低いが、層間絶縁膜には４００℃程度の耐熱性が要求される。上記のＰＡＥ系材料は、いずれも耐熱温度が４００℃以上であり、耐熱性に対する要求は満たされる。
【００６８】
有機系低誘電率膜の材料にフッ素（Ｆ）を導入すると、比誘電率は低くなるが、バリアメタル層を構成する金属とＦが反応し、配線材料であるＣｕがバリアメタル層を介して拡散するのを防止できなくなる。ＳｉＬＫはＦを一切含まないため、Ｃｕの拡散が防止される。
【００６９】
また、ＰＡＥ系材料に限らず膜中に空孔を導入する、すなわち膜を多孔質にすることにより、膜の比誘電率は低下する。例えば、ＳｉＬＫの膜中に空孔率２０〜３０％で空孔を導入すると、比誘電率を２．６５から２以下に下げることができる。したがって、ＳｉＬＫ等のＰＡＥ系材料は、デザインルールがさらに縮小された次世代のデバイスにおいても、材料に大幅な変更を加えずに継続して使用可能であるという利点も有する。
【００７０】
以上のように、ＳｉＬＫ等のＰＡＥ系材料は、有機系低誘電率膜の材料として優れた特性を有し、本発明の半導体装置のハイブリッド型層間絶縁膜に好適に用いられる。ＰＡＥ系材料以外の有機ポリマーとしては、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）系材料、ポリイミド系材料、フロロカーボン（ＣＦ）系材料等が挙げられる。
【００７１】
市販されているＢＣＢ系材料としては、米Dow Chemical社のＣｙｃｌｏｔｅｎｅ等が挙げられる。Ｃｙｃｌｏｔｅｎｅは比誘電率２．６５、耐熱温度３５０℃以上であり、耐熱性はＰＡＥ系材料よりも低い。
ポリイミド系材料は、層間絶縁膜材料として最も古くから検討されているが、比誘電率は低いものでも３程度である。また、フッ素を導入した熱安定性の高いフッ素化ポリイミドも開発されている。
【００７２】
ＣＦ系材料としては、ポリテトラフルオロエチレン（ＰＴＦＥ；polytetrafluoroethylene)や、パーフロロポリアルキレンエーテル等が挙げられる。これらの溶液あるいは分散液を塗布することにより有機系低誘電率膜が形成される。
市販されている塗布型のＣＦ系材料としては、米E. I. du Pont de Nemours and Co.のＴｅｆｌｏｎ ＡＦ等が挙げられる。Ｔｅｆｌｏｎ ＡＦは比誘電率１．９、耐熱温度１６０〜２４０℃である。
【００７３】
また、フロロカーボン系材料の場合、ＣＶＤによる成膜も可能である。ＣＶＤにより成膜されたアモルファスフロロカーボンの比誘電率は２．５〜２．３程度、耐熱温度３００℃程度である。
ＣＦ系材料の場合、ガラス転移温度や熱分解温度が低いため、一般に耐熱性は低いが、低い比誘電率が得られる。
【００７４】
上記の各材料からなる有機系低誘電率膜の応力は、いずれも１０8 Ｐａ以下の張力である。したがって、これらの有機系低誘電率膜と、ＣＶＤにより形成される無機系絶縁膜との応力の違いが問題となる場合、本発明の層間絶縁膜構造を採用すると、系全体の応力のばらつきが緩和される。
上記の本発明の実施形態の半導体装置およびその製造方法によれば、ハイブリッド型層間絶縁膜における応力の局所的な集中が緩和され、層間絶縁膜の剥離を防止することが可能となる。
【００７５】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、上記の実施形態によれば、基板上にＳｉＬＫ層が形成された断面図（図２および図６）を示したが、図中の基板１を上層配線に置き換えることも可能である。
【００７６】
一般に、多層配線の最上層と最下層では配線容量を下げてもデバイス性能への寄与が少ない。したがって、多層配線構造の層間絶縁膜に有機系低誘電率膜を用いる場合、最上層と最下層を除く中層部に有機系低誘電率膜を導入したり、最上層と最下層のいずれか一方を除く部分に有機系低誘電率膜を導入したりすることがある。このような多層配線構造の場合にも、本発明の層間絶縁膜構造を適用することが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７７】
【発明の効果】
本発明の半導体装置によれば、層間絶縁膜の剥離を防止することが可能となる。
本発明の半導体装置の製造方法によれば、応力の局所的な集中が抑制された層間絶縁膜を形成することが可能となる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態１に係り、ＳｉＯＮ層の応力を示す図である。
【図２】図２は本発明の実施形態２に係る半導体装置の多層配線構造の一部を拡大した断面図である。
【図３】図３（ａ）〜（ｄ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ｅ）および（ｆ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図であり、図３（ｄ）に続く工程を示す。
【図５】図５（ｇ）および（ｈ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図であり、図４（ｆ）に続く工程を示す。
【図６】図６は本発明の実施形態２に係る半導体装置の多層配線構造の一部を拡大した断面図である。
【図７】図７は従来の半導体装置の多層配線構造の一部を拡大した断面図である。
【符号の説明】
１、２１…基板、２、１０、２２、２９…ＳｉＬＫ層、３、８、１１、２３、２８、３０…ＳｉＯ2 層、４、１２、１９、２０、２４、３１…コンタクトホール、５、１３、２５、３２…バリアメタル層、６、１４、２６、３３…銅配線、７、２７…ＳｉＮ層、９、１８…ＳｉＯＮ層、１５〜１７…レジスト。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a hybrid interlayer insulating film including an organic low dielectric constant film and a manufacturing method thereof.
[0002]
[Prior art]
In order to increase the speed of the chip along with the miniaturization of the semiconductor device, it is indispensable to suppress an increase in wiring delay. As a method for suppressing the wiring delay, it is effective to use a copper wiring having a low wiring resistance and to reduce the dielectric constant of the interlayer insulating film. Conventionally, silicon oxide (SiO2) having a relative dielectric constant of 4.1 is used as an interlayer insulating film of wiring of a semiconductor device. 2 In recent years, organic polymers having a relative dielectric constant of 3 or less have been developed, and it has become possible to put them into practical use as interlayer insulating films of semiconductor devices.
[0003]
When a low dielectric constant material is used for the interlayer insulating film, in addition to material selection, it is also important to which part of the wiring the low dielectric constant material is to be introduced. Since most of the wiring capacitance is determined by the horizontal wiring capacitance, for example, a low dielectric constant film is used for the portion that insulates the wiring in the horizontal direction, and SiO is used for the via portion that insulates the wiring in the vertical direction. 2 Even if is used, the performance is not significantly reduced. With such a structure, the number of processes increases, but a low dielectric constant film and SiO 2 It is also possible to form wiring with high accuracy by utilizing the difference in etching characteristics.
[0004]
FIG. 7 is a cross-sectional view of a hybrid interlayer insulating film in which a layer made of an inorganic material and a layer made of an organic material are laminated, and shows a part of a multilayer wiring structure. As shown in FIG. 7, a SiLK layer 22 is formed as an organic low dielectric constant film on a substrate 21, and a SiOK layer 22 is formed thereon. 2 Layer 23 is formed. SiLK is a polyarylene ether (PAE) material and is a trade name of Dow Chemical. SiLK layer 22 and SiO 2 A contact hole 24 is formed in the layer 23, and a copper wiring 26 is formed in the contact hole 24 via a barrier metal layer 25.
[0005]
SiO 2 A silicon nitride (SiN) layer 27, SiO 2 2 Layer 28, SiLK layer 29 and SiO 2 Layers 30 are sequentially stacked. In these four layers, contact holes 31 are formed which are wider in the upper two layers than in the lower two layers. The contact hole in the upper two-layer portion (wide portion) is called a trench, and the contact hole in the lower two-layer portion (narrow portion) is called a via. A copper wiring 33 having a dual damascene structure is formed in the contact hole 31 via a barrier metal layer 32.
[0006]
In the hybrid interlayer insulating film as described above, the SiLK layers 22 and 29 are formed by applying an organic material, and SiO 2 Layers 23, 28, 30 and SiN layer 27 are typically formed by chemical vapor deposition (CVD).
[0007]
[Problems to be solved by the invention]
As described above, when a multilayer wiring is formed by combining a hybrid interlayer insulating film and a copper wiring having a dual damascene structure, there arises a problem that peeling between layers tends to occur. This is because the stresses of the stacked insulating films are different from each other.
For example, in the hybrid interlayer insulating film shown in FIG. 7, SiO formed by plasma CVD. 2 The stress of the layer is 1 × 10 8 Pa (= 1 × 10 9 dyn / cm 2 ) Degree of compressive stress.
[0008]
The stress of the SiN layer formed by plasma CVD is 7 × 10 8 It is a strong compressive stress of about Pa. However, the stress of these films varies greatly depending on the film forming method. For example, the stress of the SiN layer formed by the low pressure CVD method is tensile stress (tension).
[0009]
SiO formed by plasma CVD 2 While the stress of the SiN layer and the SiN layer is compressive stress, the stress of the SiLK layer which is an organic low dielectric constant film is 10 8 The tension is smaller than Pa.
As shown in FIG. 2 When the layer and the SiN layer are laminated, the compressive stress of the entire system is particularly enhanced. Therefore, in order to prevent delamination between the insulating films, the compressive stress of the inorganic plasma CVD film is made as small as possible with respect to the tension of the organic low dielectric constant film such as the SiLK layer. There is a need to.
[0010]
As shown in FIG. 7, when the dual damascene process is employed, chemical mechanical polishing (CMP) for planarizing the surface of the copper wiring is performed. Therefore, the interlayer insulating film is required to have good mechanical properties that can withstand the shear / compression stress during CMP.
[0011]
As a method for suppressing film peeling in an interlayer insulating film in which an organic low dielectric constant film and an inorganic insulating film are laminated, a method for manufacturing a semiconductor device described in JP-A-11-145284 can be cited. According to this method, heat treatment is performed before the wiring is formed to remove moisture contained in the inorganic insulating film, and then the wiring is immediately formed without being exposed to the atmosphere.
[0012]
SiO 2 Since the layer contains moisture, the moisture vaporizes when heat treatment is performed. SiO 2 In the case where the layer and the inorganic insulating film are stacked, the vaporized water diffuses in the film and is released to the outside. On the other hand, SiO 2 When a layer and an organic low dielectric constant film are laminated, SiO 2 Moisture concentrates between the layers and the organic low dielectric constant film, and film peeling tends to occur.
[0013]
According to the method described in Japanese Patent Application Laid-Open No. 11-145284, it is possible to suppress film peeling due to moisture, but the difference in stress of materials is reduced, and the difference in stress and local concentration of stress are reduced. It is impossible to suppress film peeling based on the above.
The present invention has been made in view of the above-described problems. Therefore, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can prevent the peeling of the insulating film.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device having a plurality of wiring layers stacked on a substrate and at least one interlayer insulating film formed between the wiring layers. In addition, at least one of the interlayer insulating films is a laminated film including an inorganic insulating film and an organic insulating film, and the inorganic insulating film includes a silicon oxide layer, a silicon nitride layer, and the silicon oxide layer. It is a laminated film including a silicon oxynitride layer formed between the silicon nitride layer and the silicon nitride layer.
[0015]
Preferably, the silicon oxynitride layer has a higher oxygen / nitrogen ratio on the side closer to the silicon oxide layer than on the side closer to the silicon nitride layer. More preferably, the silicon oxynitride layer is a stacked film of a plurality of layers having different oxygen / nitrogen ratios, and a layer closer to the silicon oxide layer has a higher oxygen / nitrogen ratio. Alternatively, the silicon oxynitride layer has a composition gradient such that the region closer to the silicon oxide layer has a higher oxygen / nitrogen ratio.
[0016]
Preferably, the organic insulating film is formed in contact with the silicon oxide layer. Alternatively, the organic insulating film is formed in contact with the silicon nitride layer.
Preferably, the inorganic insulating film is a film formed by chemical vapor deposition. Preferably, the organic insulating film includes a film formed using a polyarylene ether material, a benzocyclobutene material, a polyimide material, or a fluorocarbon material.
Preferably, the wiring layer is a copper wiring, and the interlayer insulating film has a contact hole connected to the wiring layer, and copper is embedded in the contact hole.
[0017]
Thereby, in the interlayer insulating film in which the insulating films having different stresses are stacked, the difference in the stress at the interface between the silicon oxide layer and the silicon nitride layer is alleviated. Therefore, local concentration of stress is suppressed and peeling of the insulating film is prevented. Further, since the mechanical strength of the interlayer insulating film is improved, for example, even when CMP for forming a copper wiring is performed, the insulating film is prevented from being peeled off or damaged.
[0018]
Furthermore, in order to achieve the above object, a method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device including a step of laminating another wiring layer on a wiring layer via an interlayer insulating film, The step of forming an interlayer insulating film includes a step of forming a silicon oxide layer, a step of forming a silicon oxynitride layer on the silicon oxide layer, a step of forming a silicon nitride layer on the silicon oxynitride layer, It includes a step of forming an organic insulating film before forming the silicon oxide layer and at least one after forming the silicon nitride layer.
[0019]
Preferably, the step of forming the silicon oxynitride layer includes a step of sequentially stacking a plurality of layers having different oxygen / nitrogen ratios so that the oxygen / nitrogen ratio becomes higher as the layer is closer to the silicon oxide layer. Including.
Alternatively, in the step of forming the silicon oxynitride layer, chemical vapor deposition is performed while continuously changing the flow ratio of a plurality of source gases, and the oxygen / nitrogen ratio becomes higher in a region closer to the silicon oxide layer. A step of applying such a composition gradient to the silicon oxynitride layer is included.
Preferably, the step of forming the silicon oxide layer, the silicon oxynitride layer, and the silicon nitride layer includes a chemical vapor deposition step. In the process, the step of forming the organic insulating film includes a step of applying an organic material.
[0020]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device including a step of stacking another wiring layer on a wiring layer via an interlayer insulating film, wherein the interlayer insulation is provided. The step of forming a film includes the step of forming a silicon nitride layer, the step of forming a silicon oxynitride layer on the silicon nitride layer, the step of forming a silicon oxide layer on the silicon oxynitride layer, and the nitriding It includes a step of forming an organic insulating film before forming the silicon layer and at least one after forming the silicon oxide layer.
[0021]
Preferably, the step of forming the silicon oxynitride layer includes a step of sequentially stacking a plurality of layers having different oxygen / nitrogen ratios so that the oxygen / nitrogen ratio becomes higher as the layer is closer to the silicon oxide layer. Including.
Preferably, the step of forming the silicon oxynitride layer performs chemical vapor deposition while continuously changing the flow ratio of a plurality of source gases, and the region closer to the silicon oxide layer has an oxygen / nitrogen ratio. A step of imparting a composition gradient that increases to the silicon oxynitride layer.
Preferably, the step of forming the silicon nitride layer, the silicon oxynitride layer, and the silicon oxide layer includes a chemical vapor deposition step. Preferably, the step of forming the organic insulating film includes a step of applying an organic material.
[0022]
This makes it possible to form an interlayer insulating film in which the difference in stress at the interface between the silicon oxide layer and the silicon nitride layer is alleviated in the interlayer insulating film in which insulating films having different stresses are stacked. Therefore, local concentration of stress in the interlayer insulating film is suppressed, and peeling of the insulating film is prevented. In addition, the mechanical strength of the interlayer insulating film can be improved.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 is a diagram showing the stress of a silicon oxynitride (SiON) layer formed by a plasma CVD method. The horizontal axis in FIG. 2 O and NH Three The flow ratio of N 2 O / (N 2 O + NH Three ). Where N 2 O + NH Three = 500 sccm. The vertical axis in FIG. 1 indicates the magnitude of the stress, and the minus sign indicates that the stress is a compressive stress.
[0024]
N 2 O flow rate is 0, ie N 2 O / (N 2 O + NH Three ) = 0, a SiN layer is formed. The compressive stress at this time is 7 × 10 as shown in FIG. 8 It is about Pa. N 2 O / (N 2 O + NH Three ) Increases, the nitrogen content in the SiON layer decreases and the oxygen content increases. Along with this, the compressive stress of the SiON layer decreases.
[0025]
NH Three Flow rate of 1, ie N 2 O / (N 2 O + NH Three ) = 1.0, SiO 2 A layer is formed. The compressive stress at this time is 1 × 10 8 It becomes about Pa. From FIG. 2 O / (N 2 O + NH Three It is understood that the compressive stress of the SiON layer can be controlled by appropriately selecting ().
[0026]
(Embodiment 2)
FIG. 2 is a cross-sectional view of a hybrid type interlayer insulating film formed in the semiconductor device of this embodiment, and shows a part of a multilayer wiring structure. As shown in FIG. 2, a SiLK layer 2 is formed as an organic low dielectric constant film on a substrate 1, and a SiOK layer 2 is formed thereon. 2 Layer 3 is formed. SiLK layer 2 and SiO 2 A contact hole 4 is formed in the layer 3, and a copper wiring 6 is formed in the contact hole 4 via a barrier metal layer 5.
[0027]
SiO 2 On top of layer 3, SiN layer 7 and SiO 2 Layer 8 is formed, SiN layer 7 and SiO 2 A SiON layer 9 is formed at the boundary with the layer 8. The composition of the SiON layer 9 may be uniform or may change in the film thickness direction. When the composition of the SiON layer 9 is changed in the film thickness direction, the SiON layer 9 is made of SiO2 compared to the vicinity of the SiN layer 7. 2 The oxygen / nitrogen ratio is increased in the vicinity of the layer 8. Thereby, the variation in stress of the entire system is alleviated, and the interlayer insulating film is prevented from being peeled off.
[0028]
SiO 2 The SiLK layer 10 is formed on the upper layer of the layer 8, and the SiOLK layer 10 is formed on the upper layer. 2 Layer 11 is formed. These five layers include the upper two layers (SiLK layer 10 and SiO 2 Layer 11) and the lower three layers (SiN layer 7, SiO 2 2 Contact holes 12 are formed which are wider than layer 8 and SiON layer 9).
[0029]
The contact hole in the upper two-layer portion (wide portion) is called a trench, and the contact hole in the lower three-layer portion (narrow portion) is called a via. A copper wiring 14 having a dual damascene structure is formed in the contact hole 12 via a barrier metal layer 13.
[0030]
In order to form the multilayer wiring structure as described above, first, as shown in FIG. 3A, SiLK is applied on the substrate 1 by, for example, spin coating to form the SiLK layer 2. Specifically, after dripping liquid SiLK while rotating the wafer, wafer edge cleaning and back surface cleaning are performed, and spin drying is performed. Subsequently, after the solvent is volatilized on the baking plate, thermal curing (curing) is performed in a curing furnace as necessary. Thereby, a film having a high degree of polymerization is obtained.
[0031]
Next, the upper layer of the SiLK layer 2 is made of SiO by plasma CVD. 2 Layer 3 is formed. When a resist is directly formed on the SiLK layer 2 and etching is performed on the SiLK layer 2, it is difficult to sufficiently increase the etching selectivity of the SiLK layer 2 with respect to the resist because the resist is an organic polymer like SiLK. It becomes. Therefore, usually, for example, SiO 2 is formed on the SiLK layer 2. 2 An offset insulating film such as layer 3 is formed.
[0032]
Next, as shown in FIG. 2 A resist 15 is formed on the layer 3 by a lithography process, and the resist 15 is used as a mask to form SiO. 2 The layer 3 is subjected to reactive ion etching (RIE). Thereafter, as shown in FIG. 3C, the resist 15 is removed, and the SiLK layer 2 is etched using the silicon oxide layer 3 as a mask. Thereby, the contact hole 4 is formed.
[0033]
Next, as shown in FIG. 3D, the contact hole 4 and SiO 2 A barrier metal layer 5 is formed on the layer 3 by sputtering, for example. As the barrier metal layer 5, for example, tantalum (Ta), titanium (Ti), or a nitride thereof (TaN, TiN) is used.
[0034]
Furthermore, for example, electrolytic plating of copper (Cu) is performed to fill the contact hole 4 with Cu, and then metal CMP is performed. Thereby, the surface of the copper wiring 6 is planarized. Instead of electrolytic plating, Cu may be embedded in the contact hole 4 by performing metal CVD.
[0035]
Next, as shown in FIG. 2 SiN layer 7, SiON layer 9 and SiO 2 are deposited on layer 3 by plasma CVD. 2 Layer 8 is formed in sequence. These layers are composed of N in the deposition gas. 2 O and NH Three It is also possible to form continuously by changing the flow rate ratio.
[0036]
Furthermore, SiO 2 On the layer 8, SiLK is apply | coated by spin coating, for example, and the SiLK layer 10 is formed. The upper layer of the SiLK layer 10 is made of SiO by plasma CVD. 2 Layer 11 is formed. SiO 2 11 is SiO 2 Similar to the layer 3, the SiLK layer 10 is provided as an offset insulating film for etching.
[0037]
Next, as shown in FIG. 2 A resist 16 is formed on the layer 11, and the resist 16 is used as a mask to form SiO. 2 Etch layer 11. Thereafter, as shown in FIG. 5G, the resist 16 is removed and SiO 2 is removed. 2 The SiLK layer 10 is etched using the layer 11 as a mask. Thereby, a trench in which the copper wiring 14 is embedded is formed.
[0038]
Next, as shown in FIG. 5H, the SiLK layer 10 and the SiO 2 A resist 17 is formed on the layer 11. Using resist 17 as a mask, SiO 2 RIE is performed on the layer 8, the SiON layer 9 and the SiN layer 7 to form vias for the contact holes 12. In this RIE, a favorable etching cross-sectional shape can be obtained by changing the etching conditions such as the etching gas according to the layer to be etched. After performing RIE, the resist 17 is removed.
[0039]
Thereafter, as in the case of forming the barrier metal layer 5, the contact hole 12 and SiO 2 are formed. 2 A barrier metal layer 13 is formed on the layer 11. Further, as in the case of forming the copper wiring 6, the copper wiring 14 is formed by electrolytic plating of Cu or metal CVD and metal CMP. Through the above steps, the multilayer wiring structure shown in FIG. 2 is formed.
[0040]
(Embodiment 3)
FIG. 6 is a cross-sectional view of a hybrid type interlayer insulating film formed in the semiconductor device of this embodiment, and shows a part of a multilayer wiring structure. As shown in FIG. 6, a SiLK layer 2 is formed as an organic low dielectric constant film on a substrate 1, and a SiOk layer 2 is formed thereon. 2 Layer 3 and SiON layer 18 are laminated in order. The composition of the SiON layer 18 may be uniform or may change in the film thickness direction. By forming the SiON layer 18, the variation in stress of the entire system is alleviated and the interlayer insulating film is prevented from being peeled off.
[0041]
SiLK layer 2, SiO 2 A contact hole 19 is formed in the layer 3 and the SiON layer 18, and a copper wiring 6 is formed in the contact hole 19 through the barrier metal layer 5.
On top of the SiON layer 18, the SiN layer 7, SiO 2 Layer 8, SiLK layer 10 and SiO 2 Layers 11 are sequentially stacked. When the composition of the SiON layer 18 is changed in the film thickness direction, the SiON layer 18 is compared with the vicinity of the SiN layer 7 in the SiO2 layer. 2 The oxygen / nitrogen ratio is increased in the vicinity of layer 3.
[0042]
The four layers above the SiON layer 18 include two upper layer portions (SiLK layer 10 and SiON layer 10). 2 Layer 11) and the lower two layers (SiN layer 7 and SiO 2 A contact hole 20 is formed which is wider than layer 8). The upper two-layer portion (wide portion) contact hole is a trench, and the lower two-layer portion (narrow portion) contact hole is a via. A copper wiring 14 having a dual damascene structure is formed in the contact hole 20 via a barrier metal layer 13.
[0043]
In order to form the multilayer wiring structure of the semiconductor device of this embodiment, SiO in the manufacturing method of Embodiment 2 is used. 2 The etching process of the layer 3 is performed by the SiON layer 18 and the SiO 2 layer. 2 Change to the etching process of the layer 3, and a via formation process (SiO 2 in the manufacturing method of the second embodiment 2 RIE process of layer 8, SiON layer 9 and SiN layer 7) 2 What is necessary is just to change to the RIE process of the layer 8 and the SiN layer 7.
[0044]
(Embodiment 4)
Below, SiO 2 An example of film forming conditions in the case of forming a laminated structure of layers, SiON layers and SiN layers is shown. SiN layer, SiON layer, SiO 2 When the layers are stacked in the order of layers, the following film forming process may be performed in the reverse order.
[0045]
First, it is SiO by plasma CVD method. 2 The layer is formed with a film thickness of 200 nm, for example. SiO 2 The film thickness of the layer can be arbitrarily changed. The film forming conditions are, for example, SiH Four Gas flow rate is 100 sccm, N 2 O gas flow rate is 500 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa (≈5 Torr), the RF power is 500 W, and the temperature is 400 ° C.
[0046]
Next, similarly, a SiON layer with a film thickness of, for example, 20 nm is formed by plasma CVD. The film thickness of the SiON layer can be arbitrarily changed. The film forming conditions are, for example, SiH Four Gas flow rate is 100 sccm, NH Three Gas flow rate is 150 sccm, N 2 O gas flow rate 350sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0047]
Thereafter, similarly, a SiN layer with a film thickness of, for example, 30 nm is formed by plasma CVD. The film thickness of the silicon nitride layer can be arbitrarily changed. The film forming conditions are, for example, SiH Four Gas flow rate is 100 sccm, NH Three Gas flow rate is 500 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0048]
By forming a laminated film through the above steps, SiO 2 The difference in stress at the interface between the layer and the SiN layer can be relaxed. Therefore, when a hybrid type interlayer insulating film is formed by combining such an inorganic insulating film and an organic low dielectric constant film, delamination between layers can be suppressed.
[0049]
(Embodiment 5)
Below, SiO 2 Another example of the film forming conditions in the case of forming a laminated structure of a layer, a SiON layer, and a SiN layer is shown. This embodiment is an example in which the oxygen / nitrogen ratio in the SiON layer is changed stepwise. SiN layer, SiON layer, SiO 2 When the layers are stacked in the order of layers, the following film forming process may be performed in the reverse order.
[0050]
First, it is SiO by plasma CVD method. 2 The layer is formed with a film thickness of 200 nm, for example. SiO 2 The film thickness of the layer can be arbitrarily changed. The film forming conditions are, for example, SiH Four Gas flow rate is 100 sccm, N 2 O gas flow rate is 500 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0051]
Next, similarly, a SiON layer with a film thickness of, for example, 20 nm is formed by plasma CVD. The film thickness of the SiON layer can be arbitrarily changed. In the present embodiment, the formation of the SiON layer is performed in four steps of 5 nm. The film thickness of the SiON layer can be arbitrarily changed.
[0052]
The first stage film formation condition is, for example, SiH. Four Gas flow rate is 110sccm, NH Three The gas flow rate is 50 sccm, N 2 O gas flow rate 450sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0053]
The second stage film formation conditions are, for example, SiH Four Gas flow rate is 110sccm, NH Three Gas flow rate is 100 sccm, N 2 O gas flow rate is 400 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0054]
The third stage film forming condition is, for example, SiH Four Gas flow rate is 110sccm, NH Three Gas flow rate is 200 sccm, N 2 O gas flow rate is 300 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0055]
The fourth stage film formation condition is, for example, SiH Four Gas flow rate is 110sccm, NH Three Gas flow rate is 250 sccm, N 2 O gas flow rate is 250 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0056]
Thereafter, similarly, a SiN layer with a film thickness of, for example, 30 nm is formed by plasma CVD. The film thickness of the SiN layer can be arbitrarily changed. The film forming conditions are, for example, SiH Four Gas flow rate is 100 sccm, NH Three Gas flow rate is 500 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0057]
By forming a laminated film through the above steps, SiO 2 The difference in stress at the interface between the layer and the SiN layer can be more relaxed than in the fourth embodiment. Therefore, when a hybrid type interlayer insulating film is formed by combining such an inorganic insulating film and an organic low dielectric constant film, delamination between layers can be suppressed.
[0058]
(Embodiment 6)
Below, SiO 2 Another example of the film forming conditions in the case of forming a laminated structure of a layer, a SiON layer, and a SiN layer is shown. This embodiment is an example in which the oxygen / nitrogen ratio in the SiON layer is gradually changed. SiN layer, SiON layer, SiO 2 When the layers are stacked in the order of layers, the following film forming process may be performed in the reverse order.
[0059]
First, it is SiO by plasma CVD method. 2 The layer is formed with a film thickness of 200 nm, for example. SiO 2 The film thickness of the layer can be arbitrarily changed. The film forming conditions are, for example, SiH Four Gas flow rate is 100 sccm, N 2 O gas flow rate is 500 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0060]
Next, similarly, a SiON layer with a film thickness of, for example, 20 nm is formed by plasma CVD. The film thickness of the SiON layer can be arbitrarily changed. In the present embodiment, the SiON layer is formed while continuously changing the gas flow rate ratio. The film thickness of the SiON layer can be arbitrarily changed.
[0061]
The film formation conditions at the start of film formation are, for example, SiH Four Gas flow rate is 110sccm, NH Three The gas flow rate is 50 sccm, N 2 O gas flow rate 450sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0062]
During the deposition of the SiON layer, NH Three Increase the gas flow rate gradually, N 2 The O gas flow rate is gradually decreased. However, NH Three Gas flow rate and N 2 The sum of the O gas flow rates is constant at 500 sccm.
The film formation conditions at the end of film formation are, for example, SiH Four Gas flow rate is 110sccm, NH Three Gas flow rate is 250 sccm, N 2 O gas flow rate is 250 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0063]
Thereafter, similarly, a SiN layer with a film thickness of, for example, 30 nm is formed by plasma CVD. The film thickness of the SiN layer can be arbitrarily changed. The film forming conditions are, for example, SiH Four Gas flow rate is 100 sccm, NH Three Gas flow rate is 500 sccm, N 2 The gas flow rate is 1000 sccm, the pressure is 666.6 Pa, the RF power is 500 W, and the temperature is 400 ° C.
[0064]
By forming a laminated film through the above steps, SiO 2 The difference in stress at the interface between the layer and the SiN layer can be more relaxed than in the fifth embodiment. Therefore, when a hybrid type interlayer insulating film is formed by combining such an inorganic insulating film and an organic low dielectric constant film, delamination between layers can be suppressed.
[0065]
(Embodiment 7)
In the embodiment described above, the organic low dielectric constant film constituting the hybrid type interlayer insulating film can be changed to a film other than the SiLK layer.
A PAE-based material containing SiLK has high heat resistance among organic polymers that have been put to practical use for interlayer insulating films. Moreover, since it has a molecular structure with a small polarity, a low dielectric constant can be obtained without fluorination. Furthermore, it also has the feature of relatively low hygroscopicity.
[0066]
In addition to SiLK, SiLK-I (without addition of adhesion promoter) and SiLK-J (with addition of adhesion promoter) from Dow Chemical, USA, commercially available PAE materials include US Honeywell Electronic Materials. FLARE of the company, Velox-ELK of US Air Products and Chemicals, Inc., etc. are mentioned. These materials are formed by coating.
[0067]
SiLK has a relative dielectric constant of 2.65 and a heat resistant temperature of 490 ° C. or higher, FLARE has a relative dielectric constant of 2.8 and a heat resistant temperature of 400 ° C. or higher, and Velox-ELK has a relative dielectric constant of 2 or lower and a heat resistant temperature of 430 ° C. . In general, LSI wiring has a lower process temperature than a transistor or the like, but an interlayer insulating film is required to have a heat resistance of about 400.degree. All of the above PAE-based materials have a heat-resistant temperature of 400 ° C. or higher, and the requirement for heat resistance is satisfied.
[0068]
When fluorine (F) is introduced into the material of the organic low dielectric constant film, the relative dielectric constant decreases, but the metal constituting the barrier metal layer reacts with F, and Cu as the wiring material passes through the barrier metal layer. It becomes impossible to prevent it from spreading. Since SiLK does not contain any F, Cu diffusion is prevented.
[0069]
Moreover, the dielectric constant of a film | membrane falls not only by PAE type material but by introducing a void | hole in a film | membrane, ie, making a film | membrane porous. For example, when vacancies are introduced into a SiLK film with a porosity of 20 to 30%, the relative dielectric constant can be lowered from 2.65 to 2 or less. Therefore, PAE-based materials such as SiLK also have an advantage that they can be used continuously without significant changes in materials even in next-generation devices whose design rules are further reduced.
[0070]
As described above, a PAE material such as SiLK has excellent characteristics as a material for an organic low dielectric constant film, and is preferably used for a hybrid interlayer insulating film of a semiconductor device of the present invention. Examples of organic polymers other than PAE materials include benzocyclobutene (BCB) materials, polyimide materials, and fluorocarbon (CF) materials.
[0071]
Examples of commercially available BCB-based materials include Cyclotene from Dow Chemical. Cyclotine has a relative dielectric constant of 2.65 and a heat resistance temperature of 350 ° C. or higher, and its heat resistance is lower than that of PAE materials.
A polyimide-based material has been studied for the longest time as an interlayer insulating film material, but even a low dielectric constant is about 3. In addition, a highly heat-stable fluorinated polyimide incorporating fluorine has been developed.
[0072]
Examples of the CF-based material include polytetrafluoroethylene (PTFE; polytetrafluoroethylene) and perfluoropolyalkylene ether. An organic low dielectric constant film is formed by applying these solutions or dispersions.
Examples of commercially available coating-type CF materials include Teflon AF from EI du Pont de Nemours and Co., USA. Teflon AF has a relative dielectric constant of 1.9 and a heat resistant temperature of 160 to 240 ° C.
[0073]
In the case of a fluorocarbon material, film formation by CVD is also possible. The relative dielectric constant of the amorphous fluorocarbon film formed by CVD is about 2.5 to 2.3 and the heat resistant temperature is about 300 ° C.
In the case of a CF-based material, since the glass transition temperature and the thermal decomposition temperature are low, heat resistance is generally low, but a low dielectric constant can be obtained.
[0074]
The stress of the organic low dielectric constant film made of each of the above materials is 10 8 The tension is Pa or less. Therefore, when the difference in stress between these organic low dielectric constant films and the inorganic insulating film formed by CVD becomes a problem, the use of the interlayer insulating film structure of the present invention will cause variations in the stress of the entire system. Alleviated.
According to the semiconductor device and the manufacturing method thereof according to the above-described embodiment of the present invention, local concentration of stress in the hybrid type interlayer insulating film is alleviated, and peeling of the interlayer insulating film can be prevented.
[0075]
The embodiments of the semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above description. For example, according to the above-described embodiment, the cross-sectional views (FIGS. 2 and 6) in which the SiLK layer is formed on the substrate are shown. However, the substrate 1 in the drawing can be replaced with the upper layer wiring.
[0076]
In general, even if the wiring capacity is reduced in the uppermost layer and the lowermost layer of the multilayer wiring, the contribution to the device performance is small. Therefore, when an organic low dielectric constant film is used for the interlayer insulating film of the multilayer wiring structure, an organic low dielectric constant film is introduced into the middle layer excluding the uppermost layer and the lowermost layer, or either the uppermost layer or the lowermost layer is used. In some cases, an organic low dielectric constant film is introduced in a portion other than. Even in such a multilayer wiring structure, the interlayer insulating film structure of the present invention can be applied.
In addition, various modifications can be made without departing from the scope of the present invention.
[0077]
【Effect of the invention】
According to the semiconductor device of the present invention, it is possible to prevent peeling of the interlayer insulating film.
According to the method for manufacturing a semiconductor device of the present invention, an interlayer insulating film in which local concentration of stress is suppressed can be formed.
[Brief description of the drawings]
FIG. 1 is a diagram showing stress of a SiON layer according to Embodiment 1 of the present invention.
FIG. 2 is an enlarged cross-sectional view of a part of a multilayer wiring structure of a semiconductor device according to a second embodiment of the present invention.
FIGS. 3A to 3D are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. FIGS.
4 (e) and 4 (f) are cross-sectional views showing the manufacturing process of the semiconductor device manufacturing method according to the second embodiment of the present invention, showing the process following FIG. 3 (d).
FIGS. 5 (g) and 5 (h) are cross-sectional views showing the manufacturing process of the semiconductor device manufacturing method according to the second embodiment of the present invention, showing the process following FIG. 4 (f).
FIG. 6 is an enlarged cross-sectional view of a part of a multilayer wiring structure of a semiconductor device according to Embodiment 2 of the present invention.
FIG. 7 is an enlarged cross-sectional view of a part of a multilayer wiring structure of a conventional semiconductor device.
[Explanation of symbols]
1, 21 ... substrate 2, 10, 22, 29 ... SiLK layer 3, 8, 11, 23, 28, 30 ... SiO 2 Layers 4, 12, 19, 20, 24, 31 ... contact holes, 5, 13, 25, 32 ... barrier metal layers, 6, 14, 26, 33 ... copper wiring, 7, 27 ... SiN layers, 9, 18 ... SiON layer, 15-17 ... resist.

Claims (13)

基板に形成され、有機系絶縁膜、前記有機系絶縁膜上に形成された酸化シリコン層及び前記酸化シリコン層上に形成された酸化窒化シリコン層の積層体を含み、配線用の第１トレンチが形成された第１層間絶縁膜と、
前記第１トレンチに埋め込まれて形成された第１配線層と、
前記第１層間絶縁膜上に形成され、前記酸化窒化シリコン層上に形成された窒化シリコン層を含み、コンタクトホール用のビアと配線用の第２トレンチが形成された第２層間絶縁膜と、
前記ビア及び前記第２トレンチに埋め込まれて前記第１配線層に積層して形成された第２配線層と
を有し、
前記酸化窒化シリコン層は、前記酸化シリコン層に近い側で前記窒化シリコン層に近い側よりも酸素／窒素比が高い
半導体装置。 A first trench for wiring includes an organic insulating film, a stack of a silicon oxide layer formed on the organic insulating film, and a silicon oxynitride layer formed on the silicon oxide layer. A first interlayer insulating film formed;
A first wiring layer embedded in the first trench;
A second interlayer insulating film formed on the first interlayer insulating film, including a silicon nitride layer formed on the silicon oxynitride layer, wherein a contact hole via and a wiring second trench are formed;
A second wiring layer embedded in the via and the second trench and stacked on the first wiring layer;
Have
The silicon oxynitride layer has a higher oxygen / nitrogen ratio on a side closer to the silicon oxide layer than on a side closer to the silicon nitride layer. 前記酸化窒化シリコン層は、酸素／窒素比が互いに異なる複数の層の積層膜であり、前記酸化シリコン層に近い層ほど、酸素／窒素比が高い
請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein the silicon oxynitride layer is a stacked film of a plurality of layers having different oxygen / nitrogen ratios, and a layer closer to the silicon oxide layer has a higher oxygen / nitrogen ratio. 前記酸化窒化シリコン層は、前記酸化シリコン層に近い領域ほど、酸素／窒素比が高くなるような組成勾配を有する
請求項１または２に記載の半導体装置。The semiconductor device according to claim 1, wherein the silicon oxynitride layer has a composition gradient such that a region closer to the silicon oxide layer has a higher oxygen / nitrogen ratio. 前記酸化シリコン層、前記酸化窒化シリコン層及び前記窒化シリコン層は、化学気相成長により形成された膜である
請求項１〜３のいずれかに記載の半導体装置。 The silicon oxide layer, the silicon oxynitride layer and the silicon nitride layer, a semiconductor device according to claim 1 is a film formed by chemical vapor deposition. 前記有機系絶縁膜はポリアリーレンエーテル系材料を用いて形成された膜を含む
請求項１〜４のいずれかに記載の半導体装置。The semiconductor device according to claim 1 , wherein the organic insulating film includes a film formed using a polyarylene ether material. 前記有機系絶縁膜はベンゾシクロブテン系材料を用いて形成された膜を含む
請求項１〜４のいずれかに記載の半導体装置。The semiconductor device according to claim 1 , wherein the organic insulating film includes a film formed using a benzocyclobutene-based material. 前記有機系絶縁膜はポリイミド系材料を用いて形成された膜を含む
請求項１〜４のいずれかに記載の半導体装置。The semiconductor device according to claim 1 , wherein the organic insulating film includes a film formed using a polyimide material. 前記有機系絶縁膜はフロロカーボン系材料を用いて形成された膜を含む
請求項１〜４のいずれかに記載の半導体装置。The semiconductor device according to claim 1 , wherein the organic insulating film includes a film formed using a fluorocarbon-based material. 前記第１配線層及び前記第２配線層は銅配線であり、
前記第１トレンチ、前記ビア及び前記第２トレンチ内に銅が埋め込まれている
請求項１〜８のいずれかに記載の半導体装置。 The first wiring layer and the second wiring layer are copper wirings;
The first trench, the semiconductor device according to any one of claims 1 to 8 copper is embedded in the via and the second trench. 基板に有機系絶縁膜、酸化シリコン層及び酸化窒化シリコン層を順に積層して第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に配線用の第１トレンチを形成する工程と、
前記第１トレンチに埋め込んで第１配線層を形成する工程と、
前記酸化窒化シリコン層及び前記第１配線層の上層に積層して窒化シリコン層を形成する工程を含む第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に前記第１配線層に達するコンタクトホール用のビアと配線用の第２トレンチを形成する工程と、
前記ビアと前記第２トレンチに埋め込んで第２配線層を形成する工程と
を含み、
前記酸化窒化シリコン層を形成する工程は、酸素／窒素比が互いに異なる複数の層を、前記酸化シリコン層に近い層ほど酸素／窒素比が高くなるように、順次積層する工程を含む
半導体装置の製造方法。 Forming a first interlayer insulating film by sequentially laminating an organic insulating film, a silicon oxide layer, and a silicon oxynitride layer on a substrate;
Forming a first trench for wiring in the first interlayer insulating film;
Forming a first wiring layer embedded in the first trench;
Forming a second interlayer insulating film including a step of forming a silicon nitride layer by stacking on the silicon oxynitride layer and the first wiring layer;
Forming via holes for contact holes reaching the first wiring layer and second trenches for wiring in the second interlayer insulating film;
Forming a second wiring layer embedded in the via and the second trench ,
The step of forming the silicon oxynitride layer includes a step of sequentially stacking a plurality of layers having different oxygen / nitrogen ratios so that the oxygen / nitrogen ratio becomes higher as the layer is closer to the silicon oxide layer. Production method. 前記酸化窒化シリコン層を形成する工程は、複数の原料ガスの流量比を連続的に変化させながら化学気相成長を行い、前記酸化シリコン層に近い領域ほど、酸素／窒素比が高くなるような組成勾配を、前記酸化窒化シリコン層に付与する工程を含む
請求項１０に記載の半導体装置の製造方法。In the step of forming the silicon oxynitride layer, chemical vapor deposition is performed while continuously changing the flow ratio of a plurality of source gases, and the region closer to the silicon oxide layer has a higher oxygen / nitrogen ratio. The method for manufacturing a semiconductor device according to claim 10 , further comprising: applying a composition gradient to the silicon oxynitride layer. 前記酸化シリコン層、酸化窒化シリコン層および窒化シリコン層を形成する工程は、化学気相成長工程を含む
請求項１０または１１に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 10 , wherein the step of forming the silicon oxide layer, the silicon oxynitride layer, and the silicon nitride layer includes a chemical vapor deposition step. 前記有機系絶縁膜を形成する工程は、有機系材料を塗布する工程を含む
請求項１０〜１２のいずれかに記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 10 , wherein the step of forming the organic insulating film includes a step of applying an organic material.
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