JP3399252B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP3399252B2
JP3399252B2 JP28177596A JP28177596A JP3399252B2 JP 3399252 B2 JP3399252 B2 JP 3399252B2 JP 28177596 A JP28177596 A JP 28177596A JP 28177596 A JP28177596 A JP 28177596A JP 3399252 B2 JP3399252 B2 JP 3399252B2
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【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、層間絶縁膜の一部に有機低誘電率
膜を用いる半導体装置の製造に適用して好適なものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and is particularly suitable for application to the manufacture of a semiconductor device using an organic low dielectric constant film as a part of an interlayer insulating film.

【0002】[0002]

【従来の技術】半導体装置の高集積化に伴って、配線幅
の微細化および配線ピッチの縮小化が必要となってい
る。また、同時に、低消費電力化、高速化などの要求に
伴って、層間絶縁膜の低誘電率化が必要になっている。
特に、ロジック系の半導体装置では、微細配線による抵
抗上昇や配線間容量の増加が半導体装置の動作速度の劣
化につながるため、微細でかつ低誘電率の膜を層間絶縁
膜として用いた多層配線が必要となっている。
2. Description of the Related Art With the high integration of semiconductor devices, it is necessary to reduce the wiring width and the wiring pitch. At the same time, with the demand for lower power consumption and higher speed, there is a need to lower the dielectric constant of the interlayer insulating film.
In particular, in a logic-based semiconductor device, an increase in resistance and an increase in inter-wiring capacitance due to fine wiring lead to a deterioration in the operating speed of the semiconductor device. Therefore, a multilayer wiring using a fine and low dielectric constant film as an interlayer insulating film is required. Is needed.

【0003】配線幅の微細化および配線ピッチの縮小化
は、配線自身のアスペクト比を大きくするだけでなく、
配線間のスペースのアスペクト比を大きくし、結果とし
て、縦方向に細長い微細配線を形成する技術や微細な配
線間のスペースを層間絶縁膜で埋め込む技術などに負担
がかかり、半導体装置の製造プロセスを複雑にすると同
時に、プロセス数の増大を招いている。
The miniaturization of the wiring width and the reduction of the wiring pitch not only increase the aspect ratio of the wiring itself, but also
The aspect ratio of the space between the wirings is increased, and as a result, the technology for forming the fine wiring elongated in the vertical direction and the technology for filling the space between the fine wirings with the interlayer insulating film are burdened, and the manufacturing process of the semiconductor device is increased. At the same time as making it complicated, it causes an increase in the number of processes.

【0004】接続孔(ヴィアホールともいう)と配線溝
とを例えばAl系の配線材料のリフロースパッタリング
などにより同時に埋め込み、CMP(Chemical Mechani
calPolish) 法により研磨を行って不要部分の配線材料
を除去することにより接続孔および配線溝に埋め込まれ
た配線を形成する、いわゆるダマシン(Damascene)プロ
セスでは、高アスペクト比の配線をエッチングで形成す
ることも、配線間のスペースを層間絶縁膜で埋め込む必
要もなく、半導体装置の製造に要するプロセス数を大幅
に減らすことが可能である。このダマシンプロセスは、
配線のアスペクト比が高くなるほど、また、配線総数が
増大するほど、半導体装置の製造に要するコストの削減
に大きく寄与するようになる。
A CMP (Chemical Mechani) is formed by simultaneously filling a connection hole (also called a via hole) and a wiring groove by, for example, reflow sputtering of an Al-based wiring material.
In the so-called damascene process, in which the wiring embedded in the contact holes and wiring grooves is formed by removing the wiring material in unnecessary portions by polishing with the calPolish method, a wiring with a high aspect ratio is formed by etching. In addition, it is not necessary to fill the space between the wirings with the interlayer insulating film, and the number of processes required for manufacturing the semiconductor device can be significantly reduced. This damascene process
The higher the aspect ratio of the wiring and the larger the total number of wirings, the greater the contribution to the reduction of the cost required for manufacturing the semiconductor device.

【0005】[0005]

【発明が解決しようとする課題】一方、層間絶縁膜の低
誘電率化は、配線間容量を低減するが、例えば設計ルー
ルが0.18μmルール以下の半導体装置においては、
比誘電率が2.5以下の膜が層間絶縁膜に用いられる。
このような比誘電率が2.5以下の膜としては、フルオ
ロカーボン膜などの有機低誘電率膜が最も有望視されて
いる。しかしながら、この有機低誘電率膜は、従来の半
導体装置において層間絶縁膜に用いられている酸化シリ
コン膜と膜質が大きく異なることから、この有機低誘電
率膜を層間絶縁膜に用いた場合に適した製造プロセスが
求められていた。
On the other hand, although lowering the dielectric constant of the interlayer insulating film reduces the capacitance between wirings, for example, in a semiconductor device whose design rule is 0.18 μm or less,
A film having a relative dielectric constant of 2.5 or less is used as an interlayer insulating film.
As such a film having a relative dielectric constant of 2.5 or less, an organic low dielectric constant film such as a fluorocarbon film is most promising. However, since this organic low dielectric constant film is significantly different in film quality from the silicon oxide film used as the interlayer insulating film in the conventional semiconductor device, it is suitable when this organic low dielectric constant film is used as the interlayer insulating film. A manufacturing process was required.

【0006】したがって、この発明の目的は、層間絶縁
膜の一部に有機低誘電率膜を用いた場合に、ダマシンプ
ロセスにより、接続孔および配線溝に埋め込まれた配線
をプロセス数を増やすことなく容易に形成することがで
きる半導体装置の製造方法を提供することにある。
Therefore, it is an object of the present invention to increase the number of wirings embedded in connection holes and wiring grooves by a damascene process when an organic low dielectric constant film is used as a part of an interlayer insulating film without increasing the number of processes. An object of the present invention is to provide a method for manufacturing a semiconductor device that can be easily formed.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の製造方法は、基板上に
絶縁膜および有機低誘電率膜を層間絶縁膜として順次形
成する工程と、有機低誘電率膜上に、有機低誘電率膜を
エッチングする際にエッチング耐性を有する物質からな
り、かつ、配線パターンの形状を有する開口を有するエ
ッチングマスクを形成する工程と、エッチングマスクの
開口の内部の領域の一部分の有機低誘電率膜および絶縁
膜を順次エッチングすることにより接続孔を形成する工
程と、エッチングマスクを用いて有機低誘電率膜をエッ
チングすることにより配線溝を形成する工程と、基板の
全面に配線材料を成膜する工程と、配線材料を研磨する
ことにより接続孔および配線溝に埋め込まれた配線を形
成する工程とを有することを特徴とするものである。
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a step of sequentially forming an insulating film and an organic low dielectric constant film as an interlayer insulating film on a substrate, A step of forming, on the low dielectric constant film, an etching mask made of a material having etching resistance when etching the organic low dielectric constant film and having an opening having a shape of a wiring pattern; and the inside of the opening of the etching mask. A step of forming a contact hole by sequentially etching an organic low dielectric constant film and an insulating film in a part of the region, and a step of forming a wiring groove by etching the organic low dielectric constant film using an etching mask, There is a step of forming a wiring material on the entire surface of the substrate and a step of polishing the wiring material to form wiring embedded in the connection hole and the wiring groove. And it is characterized in Rukoto.

【0008】この発明において、絶縁膜は、典型的に
は、酸化シリコン膜である。ここで、この酸化シリコン
膜には、SiO2 膜、SiOx (x≠2)膜、SiOF
膜などのほか、これらの膜にP、B、Asなどをドーピ
ングした膜(BPSG膜、PSG膜、BSG膜、AsS
G膜など)も含まれる。また、有機低誘電率膜の例をい
くつか挙げると、ポリテトラフルオロエチレン、フッ化
ポリアリルエーテル、フッ化ポリイミドなどからなる膜
である。さらに、エッチングマスクは、例えば酸化シリ
コン膜や窒化シリコン膜などにより形成される。この場
合も、この酸化シリコン膜には、SiO2 膜、SiOx
(x≠2)膜、SiOF膜などのほか、これらの膜に
P、B、Asなどをドーピングした膜(BPSG膜、P
SG膜、BSG膜、AsSG膜など)も含まれる。
In the present invention, the insulating film is typically a silicon oxide film. Here, the silicon oxide film includes a SiO 2 film, a SiO x (x ≠ 2) film, and a SiOF film.
In addition to films, films obtained by doping these films with P, B, As, etc. (BPSG film, PSG film, BSG film, AsS
G film, etc.) are also included. Further, some examples of the organic low dielectric constant film are films made of polytetrafluoroethylene, fluorinated polyallyl ether, fluorinated polyimide and the like. Further, the etching mask is formed of, for example, a silicon oxide film or a silicon nitride film. Also in this case, the SiO 2 film and SiO x are formed on the silicon oxide film.
(X ≠ 2) film, SiOF film, etc., as well as films (BPSG film, P film) obtained by doping these films with P, B, As, etc.
SG film, BSG film, AsSG film, etc.) are also included.

【0009】上述のように構成されたこの発明による半
導体装置の製造方法によれば、有機低誘電率膜をエッチ
ングする際にエッチング耐性を有する物質からなり、か
つ、配線パターンの形状を有する開口を有するエッチン
グマスクを有機低誘電率膜上に形成し、そのエッチング
マスクの開口の内部の領域の一部分の有機低誘電率膜お
よび絶縁膜を順次エッチングすることにより接続孔を形
成した後、そのエッチングマスクを用いて有機低誘電率
膜をエッチングすることにより配線溝を形成するので、
絶縁膜とその上の有機低誘電率膜との複合膜からなる層
間絶縁膜に接続孔および配線溝を容易に形成することが
できる。そして、ダマシンプロセスにより、これらの接
続孔および配線溝に埋め込まれた配線を容易に形成する
ことができる。これらのプロセスにおいて必要なリソグ
ラフィーの回数は、エッチングマスクを形成するための
リソグラフィーと、接続孔を形成するためのリソグラフ
ィーとの2回であり、従来と同じである。
According to the method of manufacturing a semiconductor device of the present invention having the above-described structure, the opening made of a substance having etching resistance when etching the organic low dielectric constant film and having the shape of the wiring pattern is formed. An etching mask having the above is formed on the organic low dielectric constant film, and the organic low dielectric constant film and the insulating film in a part of the region inside the opening of the etching mask are sequentially etched to form a connection hole, and then the etching mask Since the wiring groove is formed by etching the organic low dielectric constant film using
The connection hole and the wiring groove can be easily formed in the interlayer insulating film made of a composite film of the insulating film and the organic low dielectric constant film thereon. Then, by the damascene process, the wirings embedded in these connection holes and wiring grooves can be easily formed. The number of times of lithography required in these processes is two times, that is, the lithography for forming the etching mask and the lithography for forming the connection hole, which is the same as the conventional one.

【0010】[0010]

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In all the drawings of the embodiments, the same or corresponding parts are designated by the same reference numerals.

【0011】図1〜図10は、この発明の第1の実施形
態による半導体装置の製造方法を示す。この第1の実施
形態による半導体装置の製造方法においては、まず、図
1に示すように、あらかじめ素子(図示せず)が形成さ
れたシリコン基板1上に膜厚が例えば500nmの酸化
シリコン膜2を成膜する。この酸化シリコン膜2の成膜
には、例えば、反応ガスとしてSiH4 とO2 との混合
ガスを用いたCVD法、あるいは、反応ガスとしてテト
ラエトキシシラン(TEOS)とO2 との混合ガスを用
いたプラズマCVD法が用いられる。
1 to 10 show a method of manufacturing a semiconductor device according to the first embodiment of the present invention. In the method of manufacturing a semiconductor device according to the first embodiment, first, as shown in FIG. 1, a silicon oxide film 2 having a film thickness of, for example, 500 nm is formed on a silicon substrate 1 on which elements (not shown) are formed in advance. To form a film. The silicon oxide film 2 is formed by, for example, a CVD method using a mixed gas of SiH 4 and O 2 as a reaction gas, or a mixed gas of tetraethoxysilane (TEOS) and O 2 as a reaction gas. The plasma CVD method used is used.

【0012】次に、酸化シリコン膜2上に例えば化学構
造式
Next, for example, a chemical structural formula is formed on the silicon oxide film 2.

【化1】 で表されるポリテトラフルオロエチレンからなる膜厚が
例えば500nmの有機低誘電率膜3を成膜する。この
ポリテトラフルオロエチレンからなる有機低誘電率膜3
の成膜は、具体的には例えば次のようにして行う。すな
わち、まず、このポリテトラフルオロエチレンをフルオ
ロカーボン系の溶媒に溶かし、粘性を30cpに調整し
た後、これをスピンコーターで基板上に回転塗布し、膜
厚500nmの薄膜を形成する。このときの回転数は例
えば3000rpmとする。引き続いて、不活性ガスで
あるN2 ガスを用い、100℃、大気圧の雰囲気でベー
キング(キュア)を2分間行い、溶媒を蒸発させる。な
お、このベーキングの雰囲気ガスとしては、N2 ガスの
代わりにArガスやHeガスなどを用いてもよい。次
に、不活性ガス、例えばN2 ガス雰囲気において例えば
300℃で熱処理を行い、有機低誘電率膜3を固化す
る。
[Chemical 1] An organic low dielectric constant film 3 made of polytetrafluoroethylene and having a film thickness of, for example, 500 nm is formed. This organic low dielectric constant film 3 made of polytetrafluoroethylene
Specifically, the film formation is performed as follows, for example. That is, first, this polytetrafluoroethylene is dissolved in a fluorocarbon-based solvent to adjust the viscosity to 30 cp, and this is spin-coated on a substrate with a spin coater to form a thin film with a thickness of 500 nm. The rotation speed at this time is, for example, 3000 rpm. Subsequently, baking (curing) is performed for 2 minutes in an atmosphere of 100 ° C. and atmospheric pressure using N 2 gas which is an inert gas to evaporate the solvent. As the atmosphere gas for this baking, Ar gas or He gas may be used instead of N 2 gas. Next, heat treatment is performed at 300 ° C. in an atmosphere of an inert gas such as N 2 gas to solidify the organic low dielectric constant film 3.

【0013】次に、図3に示すように、有機低誘電率膜
3上に膜厚が例えば100nmの酸化シリコン膜4を成
膜する。この酸化シリコン膜4の成膜には、反応ガスと
して例えばSiH4 とO2 との混合ガスを用いたプラズ
マCVD法を用いる。この100nmという酸化シリコ
ン膜4の膜厚は、基板表面上のものであり、図示省略し
た配線間の狭い溝部における膜厚はこれよりも薄い。次
に、図4に示すように、リソグラフィーにより、酸化シ
リコン膜4上に配線パターン形成用のレジストパターン
5を形成する。
Next, as shown in FIG. 3, a silicon oxide film 4 having a film thickness of, for example, 100 nm is formed on the organic low dielectric constant film 3. To form the silicon oxide film 4, a plasma CVD method using, for example, a mixed gas of SiH 4 and O 2 as a reaction gas is used. The film thickness of the silicon oxide film 4 of 100 nm is on the surface of the substrate, and the film thickness in the narrow groove portion between the wirings (not shown) is thinner than this. Next, as shown in FIG. 4, a resist pattern 5 for forming a wiring pattern is formed on the silicon oxide film 4 by lithography.

【0014】次に、例えば一般的なマグネトロン方式の
ドライエッチング装置を用い、レジストパターン5をマ
スクとして酸化シリコン膜4をエッチングする。この
後、レジストパターン5を除去する。これによって、図
5に示すように、配線パターンの形状を有する開口6が
形成される。このときのエッチング条件の一例を挙げる
と、RFプラズマ電力を1500Wとし、エッチングガ
スとしてC2 6 とCOとArとO2 との混合ガスを用
い、それらの流量をそれぞれ14sccm、180sc
cm、240sccmおよび6sccmとし、圧力は
6.7Pa(50mTorr)とし、基板温度は室温程
度に保つ。次に、図6に示すように、リソグラフィーに
より、酸化シリコン膜4および有機低誘電率膜3上にヴ
ィアホール形成用のレジストパターン7を形成する。
Next, the silicon oxide film 4 is etched using the resist pattern 5 as a mask by using, for example, a general magnetron type dry etching apparatus. After that, the resist pattern 5 is removed. As a result, as shown in FIG. 5, the opening 6 having the shape of the wiring pattern is formed. As an example of etching conditions at this time, RF plasma power is set to 1500 W, a mixed gas of C 2 F 6 , CO, Ar, and O 2 is used as an etching gas, and their flow rates are 14 sccm and 180 sc, respectively.
cm, 240 sccm and 6 sccm, the pressure is 6.7 Pa (50 mTorr), and the substrate temperature is kept at about room temperature. Next, as shown in FIG. 6, a resist pattern 7 for forming via holes is formed on the silicon oxide film 4 and the organic low dielectric constant film 3 by lithography.

【0015】次に、例えば一般的なマグネトロン方式の
ドライエッチング装置を用い、レジストパターン7をマ
スクとして酸化シリコン膜4の開口6の部分の有機低誘
電率膜3および酸化シリコン膜2を順次選択的にエッチ
ングする。この後、レジストパターン7を除去する。こ
れによって、図7に示すように、ヴィアホール8が形成
される。このときの有機低誘電率膜3のエッチング条件
の一例を挙げると、RFプラズマ電力を500Wとし、
エッチングガスとしてCHF3 とCF4 とHeとの混合
ガスを用い、それらの流量をそれぞれ25sccm、5
0sccmおよび200sccmとし、圧力は6.7P
a(50mTorr)とし、基板温度は室温程度に保
つ。また、酸化シリコン膜2のエッチング条件の一例を
挙げると、RFプラズマ電力を1500Wとし、エッチ
ングガスとしてC2 6 とCOとArとO2 との混合ガ
スを用い、それらの流量をそれぞれ14sccm、18
0sccm、240sccmおよび6sccmとし、圧
力は6.7Pa(50mTorr)とし、基板温度は室
温程度に保つ。
Next, using, for example, a general magnetron type dry etching apparatus, the organic low dielectric constant film 3 and the silicon oxide film 2 in the opening 6 portion of the silicon oxide film 4 are sequentially selectively masked using the resist pattern 7 as a mask. To etch. After that, the resist pattern 7 is removed. As a result, the via hole 8 is formed as shown in FIG. An example of the etching conditions of the organic low dielectric constant film 3 at this time is as follows: RF plasma power is 500 W,
A mixed gas of CHF 3 , CF 4, and He was used as an etching gas, and their flow rates were 25 sccm and 5 respectively.
0sccm and 200sccm, pressure is 6.7P
a (50 mTorr), and the substrate temperature is kept at about room temperature. As an example of the etching conditions for the silicon oxide film 2, RF plasma power is 1500 W, a mixed gas of C 2 F 6 , CO, Ar, and O 2 is used as an etching gas, and their flow rates are 14 sccm, respectively. 18
The pressure is set to 0 sccm, 240 sccm, and 6 sccm, the pressure is set to 6.7 Pa (50 mTorr), and the substrate temperature is maintained at about room temperature.

【0016】次に、例えば一般的なマグネトロン方式の
ドライエッチング装置を用い、酸化シリコン膜4をマス
クとして有機低誘電率膜3をエッチングする。これによ
って、図8に示すように、酸化シリコン膜4の開口6と
同一形状の配線溝9が形成される。このときのエッチン
グ条件の一例を挙げると、RFプラズマ電力を500W
とし、エッチングガスとしてCHF3 とCF4 とHeと
の混合ガスを用い、それらの流量をそれぞれ25scc
m、50sccmおよび200sccmとし、圧力は
6.7Pa(50mTorr)とし、基板温度は室温程
度に保つ。
Next, the organic low dielectric constant film 3 is etched using the silicon oxide film 4 as a mask by using, for example, a general magnetron type dry etching apparatus. As a result, as shown in FIG. 8, a wiring groove 9 having the same shape as the opening 6 of the silicon oxide film 4 is formed. An example of etching conditions at this time is RF plasma power of 500 W.
And a mixed gas of CHF 3 , CF 4, and He is used as an etching gas, and the flow rate of each gas is 25 sccc.
m, 50 sccm and 200 sccm, the pressure is 6.7 Pa (50 mTorr), and the substrate temperature is kept at about room temperature.

【0017】次に、図9に示すように、金属膜成膜用の
一般的なスパッタリング装置を用いて、基板全面に例え
ばAl−Cu合金膜などのようなAl合金膜10を配線
材料として成膜する。この場合、この成膜時の基板温度
をAl合金の融点近くにしたり、成膜後にAl合金の融
点近くの温度でリフローを行うことにより、このAl合
金膜10により接続孔8および配線溝9が完全に埋め込
まれるようにする。次に、一般的なCMP装置を用い、
酸化シリコン膜4を研磨ストッパー層として用いてAl
合金膜10をCMP法により研磨し、このAl合金膜1
0のうち酸化シリコン膜4上にある不要部分を除去す
る。このとき、硬度が非常に高い酸化シリコン膜4を研
磨ストッパー層として用いているため、酸化シリコン膜
4などと比較して硬度が非常に低い有機低誘電率膜3を
直接CMP法により研磨したときに見られるような、ス
クラッチなどの発生を防止することができる。以上によ
り、図10に示すように、ヴィアホール8および配線溝
9に埋め込まれ、ヴィアホール8の直下のシリコン基板
1中に形成された拡散層(図示せず)とコンタクトした
Al合金配線11が形成される。
Next, as shown in FIG. 9, an Al alloy film 10 such as an Al--Cu alloy film is formed as a wiring material on the entire surface of the substrate by using a general sputtering apparatus for forming a metal film. To film. In this case, by making the substrate temperature at the time of this film formation close to the melting point of the Al alloy, or by performing reflow at a temperature near the melting point of the Al alloy after the film formation, the connection hole 8 and the wiring groove 9 are formed by the Al alloy film 10. Make sure it is completely embedded. Next, using a general CMP device,
Al using the silicon oxide film 4 as a polishing stopper layer
The Al alloy film 1 is obtained by polishing the alloy film 10 by the CMP method.
The unnecessary portion of 0 on the silicon oxide film 4 is removed. At this time, since the silicon oxide film 4 having extremely high hardness is used as the polishing stopper layer, when the organic low dielectric constant film 3 having extremely low hardness as compared with the silicon oxide film 4 etc. is directly polished by the CMP method. It is possible to prevent the occurrence of scratches as seen in FIG. As described above, as shown in FIG. 10, the Al alloy wiring 11 embedded in the via hole 8 and the wiring groove 9 and contacting the diffusion layer (not shown) formed in the silicon substrate 1 immediately below the via hole 8 is formed. It is formed.

【0018】この第1の実施形態によれば、ヴィアホー
ル8および配線溝9に埋め込まれたAl合金配線11の
形成に必要なリソグラフィーの回数は、配線パターン形
成用のレジストパターン5の形成用のリソグラフィー
と、ヴィアホール形成用のレジストパターン7の形成用
のリソグラフィーとの2回であり、従来と同じであるの
で、従来に比べてプロセス数の増加はない。すなわち、
プロセス数を増やすことなく、ダマシンプロセスによ
り、絶縁膜2とその上の有機低誘電率膜3との複合膜か
らなる低誘電率の層間絶縁膜に形成されたヴィアホール
8および配線溝9に埋め込まれたAl合金配線11を容
易に形成することができる。
According to the first embodiment, the number of times of lithography required for forming the Al alloy wiring 11 embedded in the via hole 8 and the wiring groove 9 depends on the number of times for forming the resist pattern 5 for forming the wiring pattern. The lithography and the lithography for forming the resist pattern 7 for forming the via hole are performed twice and are the same as the conventional one, and therefore the number of processes is not increased as compared with the conventional one. That is,
The via holes 8 and the wiring grooves 9 formed in the low dielectric constant interlayer insulating film made of a composite film of the insulating film 2 and the organic low dielectric constant film 3 thereon are filled by the damascene process without increasing the number of processes. The Al alloy wiring 11 thus formed can be easily formed.

【0019】また、有機低誘電率膜3は一般に酸化シリ
コン膜と比較して、耐熱性、硬度、耐酸化性などの特性
が悪く、膜質の点でも劣るが、この第1の実施形態にお
いては、Al合金配線11のうち配線間隔が最も短い配
線溝9に埋め込まれた部分間の絶縁膜だけがこの有機低
誘電率膜3により形成され、Al合金配線11のうち配
線間隔が比較的広い接続孔8に埋め込まれた部分間の絶
縁膜は膜質が良好な酸化シリコン膜2により形成されて
いるので、有機低誘電率膜3の特性や膜質は実際上問題
とならず、この有機低誘電率膜3による層間絶縁膜の低
誘電率化、したがって配線間容量の低減の効果を十分に
発揮することができる。
Further, the organic low dielectric constant film 3 is generally inferior in characteristics such as heat resistance, hardness and oxidation resistance to the silicon oxide film and is inferior in film quality, but in the first embodiment. Of the Al alloy wiring 11 is formed by the organic low dielectric constant film 3, and only the insulating film between the portions embedded in the wiring groove 9 having the shortest wiring spacing is formed. Since the insulating film between the portions embedded in the holes 8 is formed of the silicon oxide film 2 having a good film quality, the characteristics and film quality of the organic low dielectric constant film 3 are not a problem in practice, and this organic low dielectric constant is not a problem. The effect of lowering the dielectric constant of the interlayer insulating film by the film 3 and thus reducing the inter-wiring capacitance can be sufficiently exerted.

【0020】次に、この発明の第2の実施形態について
説明する。この第2の実施形態による半導体装置の製造
方法においては、第1の実施形態と同様にしてシリコン
基板1上に酸化シリコン膜2を成膜した後、この酸化シ
リコン膜2上に例えば化学構造式
Next, a second embodiment of the present invention will be described. In the method of manufacturing a semiconductor device according to the second embodiment, the silicon oxide film 2 is formed on the silicon substrate 1 in the same manner as in the first embodiment, and then, for example, a chemical structural formula is formed on the silicon oxide film 2.

【化2】 で表されるポリテトラフルオロエチレンからなる膜厚が
例えば500nmの有機低誘電率膜3を成膜する。この
ポリテトラフルオロエチレンからなる有機低誘電率膜3
の成膜法は、最後に行われる固化のための熱処理の温度
を350℃とすることを除いて、第1の実施形態と同様
である。この後、第1の実施形態と同様に工程を進め
て、接続孔8および配線溝9に埋め込まれたAl合金配
線11を形成する。
[Chemical 2] An organic low dielectric constant film 3 made of polytetrafluoroethylene and having a film thickness of, for example, 500 nm is formed. This organic low dielectric constant film 3 made of polytetrafluoroethylene
The film forming method is the same as that of the first embodiment except that the temperature of the heat treatment for solidification finally performed is 350 ° C. After that, the same process as in the first embodiment is performed to form the Al alloy wiring 11 embedded in the connection hole 8 and the wiring groove 9.

【0021】この第2の実施形態によっても、第1の実
施形態と同様な利点を得ることができる。
Also in the second embodiment, the same advantages as in the first embodiment can be obtained.

【0022】次に、この発明の第3の実施形態について
説明する。この第3の実施形態による半導体装置の製造
方法においては、第1の実施形態と同様にしてシリコン
基板1上に酸化シリコン膜2を成膜した後、この酸化シ
リコン膜2上に例えば化学構造式
Next explained is the third embodiment of the invention. In the method of manufacturing a semiconductor device according to the third embodiment, the silicon oxide film 2 is formed on the silicon substrate 1 in the same manner as in the first embodiment, and then, for example, a chemical structural formula is formed on the silicon oxide film 2.

【化3】 で表されるフッ化ポリアリルエーテルからなる有機低誘
電率膜3を成膜する。このフッ化ポリアリルエーテルか
らなる有機低誘電率膜3の成膜法は、最後に行われる固
化のための熱処理の温度を350℃とすることを除い
て、第1の実施形態と同様である。この後、第1の実施
形態と同様に工程を進めて、接続孔8および配線溝9に
埋め込まれたAl合金配線11を形成する。
[Chemical 3] An organic low dielectric constant film 3 made of fluorinated polyallyl ether represented by is formed. The film forming method of the organic low dielectric constant film 3 made of fluorinated polyallyl ether is the same as that of the first embodiment except that the temperature of the heat treatment for solidification finally performed is 350 ° C. . After that, the same process as in the first embodiment is performed to form the Al alloy wiring 11 embedded in the connection hole 8 and the wiring groove 9.

【0023】この第3の実施形態によっても、第1の実
施形態と同様な利点を得ることができる。
According to the third embodiment, the same advantages as those of the first embodiment can be obtained.

【0024】次に、この発明の第4の実施形態について
説明する。この第4の実施形態による半導体装置の製造
方法においては、第1の実施形態と同様にしてシリコン
基板1上に酸化シリコン膜2を成膜した後、この酸化シ
リコン膜2上に例えばフッ化ポリイミド(ポリイミドに
フルオロカーボン材料を混合したもの)からなる有機低
誘電率膜3を成膜する。このフッ化ポリイミドからなる
有機低誘電率膜3の成膜法は、最後に行われる固化のた
めの熱処理の温度を350℃とすることを除いて、第1
の実施形態と同様である。この後、第1の実施形態と同
様に工程を進めて、接続孔8および配線溝9に埋め込ま
れたAl合金配線11を形成する。
Next explained is the fourth embodiment of the invention. In the method of manufacturing the semiconductor device according to the fourth embodiment, the silicon oxide film 2 is formed on the silicon substrate 1 in the same manner as in the first embodiment, and then, for example, polyimide fluoride is formed on the silicon oxide film 2. An organic low dielectric constant film 3 made of (a mixture of polyimide and a fluorocarbon material) is formed. The method of forming the organic low dielectric constant film 3 made of fluorinated polyimide is the first except that the temperature of the heat treatment for solidification finally performed is 350 ° C.
It is similar to the embodiment. After that, the same process as in the first embodiment is performed to form the Al alloy wiring 11 embedded in the connection hole 8 and the wiring groove 9.

【0025】この第4の実施形態によっても、第1の実
施形態と同様な利点を得ることができる。
According to the fourth embodiment, the same advantages as those of the first embodiment can be obtained.

【0026】次に、この発明の第5の実施形態について
説明する。この第5の実施形態による半導体装置の製造
方法においては、第1の実施形態と同様にしてポリテト
ラフルオロエチレンをフルオロカーボン系の溶媒に溶か
したものを基板上に回転塗布して有機低誘電率膜3を成
膜した後、その溶媒の蒸気圧以下の圧力、例えば10P
a程度の圧力の真空中において、ポリテトラフルオロエ
チレンのガラス転移温度以上熱分解温度以下の温度、例
えば200℃で5分間ベーキングを行い、引き続いてさ
らに、真空中において400℃で30分間熱処理を行
う。これによって、有機低誘電率膜3中の溶媒が気化
し、有機低誘電率膜3の構成分子から脱離する際、溶媒
の体積が急激に膨張することから、図11に示すよう
に、有機低誘電率膜3中に例えば径がサブクォーターミ
クロン以下の微細な気泡からなるボイド12が多数形成
され、この有機低誘電率膜3は多孔質化される。
Next explained is the fifth embodiment of the invention. In the method of manufacturing a semiconductor device according to the fifth embodiment, an organic low dielectric constant film is formed by spin-coating a solution of polytetrafluoroethylene dissolved in a fluorocarbon solvent on a substrate in the same manner as in the first embodiment. 3 is formed into a film, the pressure below the vapor pressure of the solvent, for example, 10P
In a vacuum having a pressure of about a, baking is performed at a temperature of not less than the glass transition temperature of polytetrafluoroethylene and not more than the thermal decomposition temperature thereof, for example, 200 ° C. for 5 minutes, and then heat treatment is further performed at 400 ° C. for 30 minutes in vacuum. . As a result, the solvent in the organic low dielectric constant film 3 is vaporized, and when the solvent is desorbed from the constituent molecules of the organic low dielectric constant film 3, the volume of the solvent is rapidly expanded. Therefore, as shown in FIG. In the low dielectric constant film 3, a large number of voids 12 composed of fine bubbles having a diameter of, for example, sub-quarter micron or less are formed, and the organic low dielectric constant film 3 is made porous.

【0027】この後、第1の実施形態と同様に工程を進
めて、図12に示すように、接続孔8および配線溝9に
埋め込まれたAl合金配線11を形成する。
Thereafter, the same steps as those in the first embodiment are carried out to form the Al alloy wiring 11 embedded in the connection hole 8 and the wiring groove 9 as shown in FIG.

【0028】この第5の実施形態によれば、第1の実施
形態と同様な利点を得ることができるほか、有機低誘電
率膜3が多孔質化されることによりその比誘電率を1.
5程度に低減することができるため、層間絶縁膜をより
一層低誘電率化することができ、配線間容量を一層低減
することができるという利点を得ることができる。
According to the fifth embodiment, the same advantages as those of the first embodiment can be obtained, and the organic low dielectric constant film 3 is made porous so that its relative dielectric constant is 1.
Since it can be reduced to about 5, the interlayer insulating film can be made to have a lower dielectric constant and the inter-wiring capacitance can be further reduced.

【0029】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.

【0030】例えば、上述の第5の実施形態において
は、第1の実施形態において用いられた有機低誘電率膜
3中に微細なボイド12を形成して多孔質化する場合に
ついて説明したが、第2〜第4の実施形態において用い
られた有機低誘電率膜3中に同様にして微細なボイド1
2を形成してもよい。
For example, in the above-mentioned fifth embodiment, the case where fine voids 12 are formed in the organic low dielectric constant film 3 used in the first embodiment to make it porous has been described. Fine voids 1 are similarly formed in the organic low dielectric constant film 3 used in the second to fourth embodiments.
2 may be formed.

【0031】また、上述の第1〜第5の実施形態におい
ては、シリコン基板1中に形成された拡散層にAl合金
配線11をコンタクトさせる場合について説明している
が、この発明は、例えば、下層Al合金配線に上層Al
合金配線をコンタクトさせる場合に適用することもでき
る。
In the above-described first to fifth embodiments, the case where the Al alloy wiring 11 is brought into contact with the diffusion layer formed in the silicon substrate 1 has been described. Upper layer Al alloy wiring to upper layer Al
It can also be applied when contacting alloy wiring.

【0032】さらに、上述の第1〜第5の実施形態にお
いては、配線材料としてAl合金を用いているが、配線
材料としては、必要に応じて他の材料、例えば純Al、
Cu合金、純Cuなどを用いてもよい。
Further, in the above-described first to fifth embodiments, the Al alloy is used as the wiring material, but as the wiring material, other materials such as pure Al, may be used as the need arises.
You may use Cu alloy, pure Cu, etc.

【0033】[0033]

【発明の効果】以上説明したように、この発明による半
導体装置の製造方法によれば、層間絶縁膜の一部に有機
低誘電率膜を用いた場合に、ダマシンプロセスにより、
接続孔および配線溝に埋め込まれた配線をプロセス数を
増やすことなく容易に形成することができる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, when the organic low dielectric constant film is used as a part of the interlayer insulating film, the damascene process is performed.
The wiring embedded in the connection hole and the wiring groove can be easily formed without increasing the number of processes.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 1 is a sectional view for illustrating the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

【図2】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 2 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図3】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 3 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図4】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 4 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図5】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 5 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図6】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 6 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図7】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 7 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図8】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 8 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図9】この発明の第1の実施形態による半導体装置の
製造方法を説明するための断面図である。
FIG. 9 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図10】この発明の第1の実施形態による半導体装置
の製造方法を説明するための断面図である。
FIG. 10 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図11】この発明の第5の実施形態による半導体装置
の製造方法を説明するための断面図である。
FIG. 11 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.

【図12】この発明の第5の実施形態による半導体装置
の製造方法を説明するための断面図である。
FIG. 12 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1・・・シリコン基板、2、4・・・酸化シリコン膜、
3・・・有機低誘電率膜、5、7・・・レジストパター
ン、6・・・開口、8・・・ヴィアホール、9・・・配
線溝、10・・・Al合金膜、11・・・Al合金配
線、12・・・ボイド
1 ... Silicon substrate, 2 ... 4 Silicon oxide film,
3 ... Organic low dielectric constant film, 5, 7 ... Resist pattern, 6 ... Opening, 8 ... Via hole, 9 ... Wiring groove, 10 ... Al alloy film, 11 ...・ Al alloy wiring, 12 ・ ・ ・ Void

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板上に絶縁膜および有機低誘電率膜を
層間絶縁膜として順次形成する工程と、 上記有機低誘電率膜上に、上記有機低誘電率膜をエッチ
ングする際にエッチング耐性を有する物質からなり、か
つ、配線パターンの形状を有する開口を有するエッチン
グマスクを形成する工程と、 上記エッチングマスクの上記開口の内部の領域の一部分
上記有機低誘電率膜および上記絶縁膜を順次エッチン
することにより接続孔を形成する工程と、 上記エッチングマスクを用いて上記有機低誘電率膜をエ
ッチングすることにより配線溝を形成する工程と、 上記基板の全面に配線材料を成膜する工程と、 上記配線材料を研磨することにより上記接続孔および上
記配線溝に埋め込まれた配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
1. A step of sequentially forming an insulating film and an organic low dielectric constant film as an interlayer insulating film on a substrate, and an etching resistance when etching the organic low dielectric constant film on the organic low dielectric constant film. Forming an etching mask having an opening having the shape of a wiring pattern, which is made of a substance that has; and a part of a region inside the opening of the etching mask
Sequentially etching the above organic low dielectric constant film and the insulating film
Forming a connection hole by grayed, forming a wiring groove by etching the organic low dielectric constant film using the etching mask, a step of forming a wiring material on the entire surface of the substrate And a step of forming a wiring embedded in the connection hole and the wiring groove by polishing the wiring material.
【請求項2】 上記絶縁膜は酸化シリコン膜であること
を特徴とする請求項1記載の半導体装置の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film is a silicon oxide film.
【請求項3】 上記有機低誘電率膜はポリテトラフルオ
ロエチレン、フッ化ポリアリルエーテルまたはフッ化ポ
リイミドからなることを特徴とする請求項1記載の半導
体装置の製造方法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein the organic low dielectric constant film is made of polytetrafluoroethylene, fluorinated polyallyl ether or fluorinated polyimide.
【請求項4】 上記エッチングマスクは酸化シリコンま
たは窒化シリコンからなることを特徴とする請求項1記
載の半導体装置の製造方法。
4. The method of manufacturing a semiconductor device according to claim 1, wherein the etching mask is made of silicon oxide or silicon nitride.
【請求項5】 上記接続孔を形成するためのエッチング5. Etching for forming the connection hole
マスクとしてレジストパターンを用いることを特徴とすCharacterized by using a resist pattern as a mask
る請求項4記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 4, wherein
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