JP3399252B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

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JP3399252B2 JP28177596A JP28177596A JP3399252B2 JP 3399252 B2 JP3399252 B2 JP 3399252B2 JP 28177596 A JP28177596 A JP 28177596A JP 28177596 A JP28177596 A JP 28177596A JP 3399252 B2 JP3399252 B2 JP 3399252B2
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利昭 長谷川
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【発明の詳細な説明】 【0001】 【発明の属する技術分野】この発明は、半導体装置の製造方法に関し、特に、層間絶縁膜の一部に有機低誘電率膜を用いる半導体装置の製造に適用して好適なものである。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, in particular, applied to the manufacture of semiconductor devices using the organic low dielectric constant film on a part of the interlayer insulating film and it is suitable for. 【0002】 【従来の技術】半導体装置の高集積化に伴って、配線幅の微細化および配線ピッチの縮小化が必要となっている。 [0002] Along with high integration of semiconductor devices, miniaturization and reduction in wiring pitch of the wiring width is required. また、同時に、低消費電力化、高速化などの要求に伴って、層間絶縁膜の低誘電率化が必要になっている。 At the same time, low power consumption, with the demand for such high-speed, has become required dielectric constant of the interlayer insulating film.
特に、ロジック系の半導体装置では、微細配線による抵抗上昇や配線間容量の増加が半導体装置の動作速度の劣化につながるため、微細でかつ低誘電率の膜を層間絶縁膜として用いた多層配線が必要となっている。 In particular, in the semiconductor device of the logic system, the increase in resistance increase and interconnection capacitance by fine wires leads to an operating speed of the deterioration of the semiconductor device, a multilayer wiring using the fine and the low dielectric constant film as an interlayer insulating film It has become necessary. 【0003】配線幅の微細化および配線ピッチの縮小化は、配線自身のアスペクト比を大きくするだけでなく、 [0003] reduction of fine and wiring pitch of the wiring width, not only to increase the aspect ratio of the wire itself,
配線間のスペースのアスペクト比を大きくし、結果として、縦方向に細長い微細配線を形成する技術や微細な配線間のスペースを層間絶縁膜で埋め込む技術などに負担がかかり、半導体装置の製造プロセスを複雑にすると同時に、プロセス数の増大を招いている。 By increasing the aspect ratio of the spaces between the wires, as a result, the space between technology and fine wiring forming elongated fine wiring in the vertical direction much of a burden, such as the technique for embedding an interlayer insulating film, the manufacturing process of a semiconductor device and at the same time to the complex, it has led to increase in the number of process. 【0004】接続孔(ヴィアホールともいう)と配線溝とを例えばAl系の配線材料のリフロースパッタリングなどにより同時に埋め込み、CMP(Chemical Mechani [0004] Connection holes (also referred to as a via hole) and embedded and a wiring trench for example simultaneously by reflow sputtering Al-based wiring material, CMP (Chemical Mechani
calPolish) 法により研磨を行って不要部分の配線材料を除去することにより接続孔および配線溝に埋め込まれた配線を形成する、いわゆるダマシン(Damascene)プロセスでは、高アスペクト比の配線をエッチングで形成することも、配線間のスペースを層間絶縁膜で埋め込む必要もなく、半導体装置の製造に要するプロセス数を大幅に減らすことが可能である。 Performing polishing by CalPolish) method to form a wiring embedded in the connection hole and the wiring groove by removing wiring materials unnecessary portion, a so-called Damascene (Damascene) process to form a wiring of high aspect ratio etching it is also not necessary to embed a space the interlayer insulating film between wirings, it is possible to significantly reduce the number of processes required for manufacturing the semiconductor device. このダマシンプロセスは、 The damascene process,
配線のアスペクト比が高くなるほど、また、配線総数が増大するほど、半導体装置の製造に要するコストの削減に大きく寄与するようになる。 As the aspect ratio of the wiring is high, also as the wire the total number increases, so greatly contributes to reduction in cost required for manufacturing the semiconductor device. 【0005】 【発明が解決しようとする課題】一方、層間絶縁膜の低誘電率化は、配線間容量を低減するが、例えば設計ルールが0.18μmルール以下の半導体装置においては、 [0005] The present invention is to provide the other hand, the low dielectric constant of the interlayer insulating film is to reduce the inter-wiring capacitance, for example, in a semiconductor device design rules below 0.18μm rule,
比誘電率が2.5以下の膜が層間絶縁膜に用いられる。 Relative dielectric constant of 2.5 or less film is used in the interlayer insulating film.
このような比誘電率が2.5以下の膜としては、フルオロカーボン膜などの有機低誘電率膜が最も有望視されている。 Such a relative dielectric constant of 2.5 or less of the membrane, the organic low dielectric constant film such as a fluorocarbon film is most promising. しかしながら、この有機低誘電率膜は、従来の半導体装置において層間絶縁膜に用いられている酸化シリコン膜と膜質が大きく異なることから、この有機低誘電率膜を層間絶縁膜に用いた場合に適した製造プロセスが求められていた。 However, the organic low dielectric constant film, a silicon oxide film and the film quality varies greatly be used in the interlayer insulating film in the conventional semiconductor device, suitable for the case of using the organic low dielectric constant film on the interlayer insulating film manufacturing processes has been demanded. 【0006】したがって、この発明の目的は、層間絶縁膜の一部に有機低誘電率膜を用いた場合に、ダマシンプロセスにより、接続孔および配線溝に埋め込まれた配線をプロセス数を増やすことなく容易に形成することができる半導体装置の製造方法を提供することにある。 It is therefore an object of the invention is, in the case of using a part organic low dielectric constant film of the interlayer insulating film by a damascene process, without increasing the number of processes a wire embedded in the connection hole and the wiring groove it is to provide a manufacturing method of a semiconductor device can be easily formed. 【0007】 【課題を解決するための手段】上記目的を達成するために、この発明による半導体装置の製造方法は、基板上に絶縁膜および有機低誘電率膜を層間絶縁膜として順次形成する工程と、有機低誘電率膜上に、有機低誘電率膜をエッチングする際にエッチング耐性を有する物質からなり、かつ、配線パターンの形状を有する開口を有するエッチングマスクを形成する工程と、エッチングマスクの開口の内部の領域の一部分の有機低誘電率膜および絶縁膜を順次エッチングすることにより接続孔を形成する工程と、エッチングマスクを用いて有機低誘電率膜をエッチングすることにより配線溝を形成する工程と、基板の全面に配線材料を成膜する工程と、配線材料を研磨することにより接続孔および配線溝に埋め込まれた配線を形成す [0007] To achieve the above object, according to an aspect of manufacturing method of a semiconductor device according to the invention comprises the steps of sequentially forming an insulating film and the organic low dielectric constant film on a substrate as an interlayer insulating film When, in the organic low dielectric constant film, an organic low dielectric constant film made of a material having etching resistance during etching, and forming an etching mask having an opening with a shape of the wiring pattern, the etching mask forming a connection hole by sequentially etching the organic low dielectric constant film and the insulating film of the portion of the interior of the region of the opening, to form the wiring groove by etching the organic low dielectric constant film using the etching mask to form a step, a step of forming the entire surface wiring material of the substrate, the wiring embedded in the connection hole and the wiring groove by polishing the interconnection material る工程とを有することを特徴とするものである。 It is characterized in that it has a that step. 【0008】この発明において、絶縁膜は、典型的には、酸化シリコン膜である。 [0008] In this invention, the insulating film is typically a silicon oxide film. ここで、この酸化シリコン膜には、SiO 2膜、SiO x (x≠2)膜、SiOF Here, the silicon oxide film, SiO 2 film, SiO x (x ≠ 2) film, SiOF
膜などのほか、これらの膜にP、B、Asなどをドーピングした膜(BPSG膜、PSG膜、BSG膜、AsS In addition to such film, P these films, B, film doped and As (BPSG film, PSG film, BSG film, AsS
G膜など)も含まれる。 G film or the like) are also included. また、有機低誘電率膜の例をいくつか挙げると、ポリテトラフルオロエチレン、フッ化ポリアリルエーテル、フッ化ポリイミドなどからなる膜である。 Also, taking some examples of the organic low dielectric constant film, polytetrafluoroethylene, fluorinated polyallyl ethers, is a film made of polyimide fluoride. さらに、エッチングマスクは、例えば酸化シリコン膜や窒化シリコン膜などにより形成される。 Furthermore, the etching mask is formed by, for example, such as a silicon oxide film or a silicon nitride film. この場合も、この酸化シリコン膜には、SiO 2膜、SiO x Again, this silicon oxide film, SiO 2 film, SiO x
(x≠2)膜、SiOF膜などのほか、これらの膜にP、B、Asなどをドーピングした膜(BPSG膜、P (X ≠ 2) film, in addition to such SiOF film, P these films, B, film doped and As (BPSG film, P
SG膜、BSG膜、AsSG膜など)も含まれる。 SG film, BSG film, such as AsSG film) is also included. 【0009】上述のように構成されたこの発明による半導体装置の製造方法によれば、有機低誘電率膜をエッチングする際にエッチング耐性を有する物質からなり、かつ、配線パターンの形状を有する開口を有するエッチングマスクを有機低誘電率膜上に形成し、そのエッチングマスクの開口の内部の領域の一部分の有機低誘電率膜および絶縁膜を順次エッチングすることにより接続孔を形成した後、そのエッチングマスクを用いて有機低誘電率膜をエッチングすることにより配線溝を形成するので、 According to the manufacturing method of the semiconductor device according to the configured as above invention makes a material having etching resistance in etching the organic low dielectric constant film, and an opening having a shape of the wiring pattern an etching mask is formed in the organic low dielectric constant film having, after forming a connection hole by sequentially etching the internal region of a portion of the organic low dielectric constant film and the insulating film opening of the etching mask, the etching mask since the organic low dielectric constant film to form a wiring groove by etching using,
絶縁膜とその上の有機低誘電率膜との複合膜からなる層間絶縁膜に接続孔および配線溝を容易に形成することができる。 A connection hole and a wiring groove in an interlayer insulating film made of a composite film of the insulating film and the organic low dielectric constant film thereon can be easily formed. そして、ダマシンプロセスにより、これらの接続孔および配線溝に埋め込まれた配線を容易に形成することができる。 Then, by a damascene process, these embedded in the connection hole and the wiring trench wiring can be easily formed. これらのプロセスにおいて必要なリソグラフィーの回数は、エッチングマスクを形成するためのリソグラフィーと、接続孔を形成するためのリソグラフィーとの2回であり、従来と同じである。 The number of required lithography in these processes, and lithography for forming an etching mask, a two and lithography for forming a contact hole is the same as the prior art. 【0010】 【発明の実施の形態】以下、この発明の実施形態について図面を参照しながら説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, with reference to the accompanying drawings, embodiments of the present invention. なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。 In all of the drawings illustrating embodiments, the same or corresponding portions are denoted by the same reference numerals. 【0011】図1〜図10は、この発明の第1の実施形態による半導体装置の製造方法を示す。 [0011] Figures 1-10 illustrate a method of manufacturing a semiconductor device according to a first embodiment of the present invention. この第1の実施形態による半導体装置の製造方法においては、まず、図1に示すように、あらかじめ素子(図示せず)が形成されたシリコン基板1上に膜厚が例えば500nmの酸化シリコン膜2を成膜する。 The method of manufacturing a semiconductor device according to the first embodiment, first, as shown in FIG. 1, advance element oxide (not shown) is the film thickness on a silicon substrate 1 which is formed for example 500nm silicon film 2 the deposited. この酸化シリコン膜2の成膜には、例えば、反応ガスとしてSiH 4とO 2との混合ガスを用いたCVD法、あるいは、反応ガスとしてテトラエトキシシラン(TEOS)とO 2との混合ガスを用いたプラズマCVD法が用いられる。 The formation of the silicon oxide film 2, for example, CVD method using a mixed gas of SiH 4 and O 2 as the reaction gas, or a mixed gas of tetraethoxysilane (TEOS) and O 2 as the reaction gas using the plasma CVD method is used. 【0012】次に、酸化シリコン膜2上に例えば化学構造式【化1】 [0012] Then, for example, chemical structural formulas on the silicon oxide film 2 ## STR1 ## で表されるポリテトラフルオロエチレンからなる膜厚が例えば500nmの有機低誘電率膜3を成膜する。 Thickness comprising polytetrafluoroethylene represented in is deposited 500nm organic low dielectric constant film 3, for example. このポリテトラフルオロエチレンからなる有機低誘電率膜3 Organic low dielectric constant film 3 made of the polytetrafluoroethylene
の成膜は、具体的には例えば次のようにして行う。 The film formation is carried out specifically as follows, for example. すなわち、まず、このポリテトラフルオロエチレンをフルオロカーボン系の溶媒に溶かし、粘性を30cpに調整した後、これをスピンコーターで基板上に回転塗布し、膜厚500nmの薄膜を形成する。 That is, first, dissolving the polytetrafluoroethylene solvent fluorocarbon, after adjusting the viscosity to 30 cp, which was spin-coated on a substrate by a spin coater to form a thin film having a thickness of 500 nm. このときの回転数は例えば3000rpmとする。 Rpm at this time is set to 3000rpm, for example. 引き続いて、不活性ガスであるN 2ガスを用い、100℃、大気圧の雰囲気でベーキング(キュア)を2分間行い、溶媒を蒸発させる。 Subsequently, using the N 2 gas is an inert gas, carried out 100 ° C., a baking (curing) at ambient atmospheric pressure for 2 minutes to evaporate the solvent. なお、このベーキングの雰囲気ガスとしては、N 2ガスの代わりにArガスやHeガスなどを用いてもよい。 As the atmospheric gas in this baking it may be used such as Ar gas or He gas instead of N 2 gas. 次に、不活性ガス、例えばN 2ガス雰囲気において例えば300℃で熱処理を行い、有機低誘電率膜3を固化する。 Next, an inert gas, e.g. N 2 was heat-treated, for example, 300 ° C. in a gas atmosphere, to solidify the organic low dielectric constant film 3. 【0013】次に、図3に示すように、有機低誘電率膜3上に膜厚が例えば100nmの酸化シリコン膜4を成膜する。 [0013] Next, as shown in FIG. 3, the film thickness on the organic low dielectric constant film 3 is deposited 100nm silicon oxide film 4, for example. この酸化シリコン膜4の成膜には、反応ガスとして例えばSiH 4とO 2との混合ガスを用いたプラズマCVD法を用いる。 This film formation of the silicon oxide film 4, a plasma CVD method is used which uses as the reaction gas a mixed gas of, for example, SiH 4 and O 2. この100nmという酸化シリコン膜4の膜厚は、基板表面上のものであり、図示省略した配線間の狭い溝部における膜厚はこれよりも薄い。 The thickness of the 100nm silicon oxide film 4 that is intended on the substrate surface, the thickness of the narrow groove portion having between is not shown wire is thinner than this. 次に、図4に示すように、リソグラフィーにより、酸化シリコン膜4上に配線パターン形成用のレジストパターン5を形成する。 Next, as shown in FIG. 4, by lithography to form a resist pattern 5 for wiring patterns formed on the silicon oxide film 4. 【0014】次に、例えば一般的なマグネトロン方式のドライエッチング装置を用い、レジストパターン5をマスクとして酸化シリコン膜4をエッチングする。 [0014] Next, for example, using a dry etching apparatus of the general magnetron system, to etch the silicon oxide film 4 using the resist pattern 5 as a mask. この後、レジストパターン5を除去する。 Thereafter, the resist pattern 5 is removed. これによって、図5に示すように、配線パターンの形状を有する開口6が形成される。 Thus, as shown in FIG. 5, the opening 6 is formed with a shape of the wiring pattern. このときのエッチング条件の一例を挙げると、RFプラズマ電力を1500Wとし、エッチングガスとしてC 26とCOとArとO 2との混合ガスを用い、それらの流量をそれぞれ14sccm、180sc As an example of the etching conditions at this time, RF plasma power and 1500 W, using a mixed gas of C 2 F 6, CO, Ar and O 2 as an etching gas, 14 sccm their flow, respectively, 180Sc
cm、240sccmおよび6sccmとし、圧力は6.7Pa(50mTorr)とし、基板温度は室温程度に保つ。 cm, and 240sccm and 6 sccm, pressure was 6.7 Pa (50 mTorr), the substrate temperature is kept at about room temperature. 次に、図6に示すように、リソグラフィーにより、酸化シリコン膜4および有機低誘電率膜3上にヴィアホール形成用のレジストパターン7を形成する。 Next, as shown in FIG. 6, by lithography to form a resist pattern 7 for via hole formed on the silicon oxide film 4 and the organic low dielectric constant film 3. 【0015】次に、例えば一般的なマグネトロン方式のドライエッチング装置を用い、レジストパターン7をマスクとして酸化シリコン膜4の開口6の部分の有機低誘電率膜3および酸化シリコン膜2を順次選択的にエッチングする。 Next, for example, the general magnetron system using a dry etching apparatus, sequentially and selectively the organic low dielectric constant film 3 and the silicon oxide film 2 of the portion of the opening 6 of the silicon oxide film 4 using the resist pattern 7 as a mask etch. この後、レジストパターン7を除去する。 Thereafter, the resist pattern is removed 7. これによって、図7に示すように、ヴィアホール8が形成される。 Thus, as shown in FIG. 7, the via hole 8 is formed. このときの有機低誘電率膜3のエッチング条件の一例を挙げると、RFプラズマ電力を500Wとし、 As an example of the etching conditions for the organic low dielectric constant film 3 in this case, the RF plasma power and 500 W,
エッチングガスとしてCHF 3とCF 4とHeとの混合ガスを用い、それらの流量をそれぞれ25sccm、5 Using a mixed gas of CHF 3 and CF 4 and He as an etching gas, 25 sccm, their flow rate, respectively 5
0sccmおよび200sccmとし、圧力は6.7P And 0sccm and 200sccm, pressure is 6.7P
a(50mTorr)とし、基板温度は室温程度に保つ。 And a (50 mTorr), the substrate temperature is kept at about room temperature. また、酸化シリコン膜2のエッチング条件の一例を挙げると、RFプラズマ電力を1500Wとし、エッチングガスとしてC 26とCOとArとO 2との混合ガスを用い、それらの流量をそれぞれ14sccm、18 Further, As an example of the etching conditions of the silicon oxide film 2, the RF plasma power and 1500 W, using a mixed gas of C 2 F 6, CO, Ar and O 2 as etching gas, their flow rates, respectively 14 sccm, 18
0sccm、240sccmおよび6sccmとし、圧力は6.7Pa(50mTorr)とし、基板温度は室温程度に保つ。 0 sccm, and 240sccm and 6 sccm, pressure was 6.7 Pa (50 mTorr), the substrate temperature is kept at about room temperature. 【0016】次に、例えば一般的なマグネトロン方式のドライエッチング装置を用い、酸化シリコン膜4をマスクとして有機低誘電率膜3をエッチングする。 Next, for example, using a dry etching apparatus of the general magnetron system, the organic low dielectric constant film 3 is etched silicon oxide film 4 as a mask. これによって、図8に示すように、酸化シリコン膜4の開口6と同一形状の配線溝9が形成される。 Thus, as shown in FIG. 8, the wiring groove 9 having the same shape as the opening 6 of the silicon oxide film 4 is formed. このときのエッチング条件の一例を挙げると、RFプラズマ電力を500W As an example of the etching conditions at this time, the RF plasma power 500W
とし、エッチングガスとしてCHF 3とCF 4とHeとの混合ガスを用い、それらの流量をそれぞれ25scc And, a mixed gas of CHF 3 and CF 4 and He as an etching gas, 25Scc their flow, respectively
m、50sccmおよび200sccmとし、圧力は6.7Pa(50mTorr)とし、基板温度は室温程度に保つ。 m, and 50sccm and 200 sccm, pressure was 6.7 Pa (50 mTorr), the substrate temperature is kept at about room temperature. 【0017】次に、図9に示すように、金属膜成膜用の一般的なスパッタリング装置を用いて、基板全面に例えばAl−Cu合金膜などのようなAl合金膜10を配線材料として成膜する。 [0017] Next, as shown in FIG. 9, using the general sputtering apparatus for metal film deposition, formed as a wiring material of Al alloy film 10, such as the entire substrate surface, for example, Al-Cu alloy film to film. この場合、この成膜時の基板温度をAl合金の融点近くにしたり、成膜後にAl合金の融点近くの温度でリフローを行うことにより、このAl合金膜10により接続孔8および配線溝9が完全に埋め込まれるようにする。 In this case, or the substrate temperature during the film formation near the melting point of the Al alloy, by performing reflow melting point near the temperature of the Al alloy after deposition, the connection hole 8 and the wiring groove 9 by the Al alloy film 10 to be embedded completely. 次に、一般的なCMP装置を用い、 Next, using a typical CMP apparatus,
酸化シリコン膜4を研磨ストッパー層として用いてAl Al using a silicon oxide film 4 as a polishing stopper layer
合金膜10をCMP法により研磨し、このAl合金膜1 An alloy film 10 is polished by CMP, the Al alloy film 1
0のうち酸化シリコン膜4上にある不要部分を除去する。 Removing unnecessary portions located on the silicon oxide film 4 of the 0. このとき、硬度が非常に高い酸化シリコン膜4を研磨ストッパー層として用いているため、酸化シリコン膜4などと比較して硬度が非常に低い有機低誘電率膜3を直接CMP法により研磨したときに見られるような、スクラッチなどの発生を防止することができる。 At this time, due to the use of hardness is very high silicon oxide film 4 as a polishing stopper layer, when polished by a very low hardness as compared such as a silicon oxide film 4 organic low dielectric constant film 3 directly CMP method as seen in, it is possible to prevent the occurrence of scratches. 以上により、図10に示すように、ヴィアホール8および配線溝9に埋め込まれ、ヴィアホール8の直下のシリコン基板1中に形成された拡散層(図示せず)とコンタクトしたAl合金配線11が形成される。 Thus, as shown in FIG. 10, is embedded in the via hole 8 and the wiring groove 9, the silicon diffusion layer formed in the substrate 1 (not shown) and the Al alloy wiring 11 that contact right under the via hole 8 It is formed. 【0018】この第1の実施形態によれば、ヴィアホール8および配線溝9に埋め込まれたAl合金配線11の形成に必要なリソグラフィーの回数は、配線パターン形成用のレジストパターン5の形成用のリソグラフィーと、ヴィアホール形成用のレジストパターン7の形成用のリソグラフィーとの2回であり、従来と同じであるので、従来に比べてプロセス数の増加はない。 According to this first embodiment, the number of lithography required for the formation of Al alloy wiring 11 buried in the via hole 8 and the wiring groove 9, for forming a resist pattern 5 for forming a wiring pattern and lithography, a two and lithography for forming a resist pattern 7 for via hole formation, is the same as the prior art, there is no increase in the number of processes as compared with the prior art. すなわち、 That is,
プロセス数を増やすことなく、ダマシンプロセスにより、絶縁膜2とその上の有機低誘電率膜3との複合膜からなる低誘電率の層間絶縁膜に形成されたヴィアホール8および配線溝9に埋め込まれたAl合金配線11を容易に形成することができる。 Without increasing the number of processes, by a damascene process, embedded in the via hole 8 and the wiring groove 9 formed in the low dielectric constant of the interlayer insulating film made of a composite film of the insulating film 2 and the organic low dielectric constant film 3 thereon the Al alloy wire 11 can be easily formed. 【0019】また、有機低誘電率膜3は一般に酸化シリコン膜と比較して、耐熱性、硬度、耐酸化性などの特性が悪く、膜質の点でも劣るが、この第1の実施形態においては、Al合金配線11のうち配線間隔が最も短い配線溝9に埋め込まれた部分間の絶縁膜だけがこの有機低誘電率膜3により形成され、Al合金配線11のうち配線間隔が比較的広い接続孔8に埋め込まれた部分間の絶縁膜は膜質が良好な酸化シリコン膜2により形成されているので、有機低誘電率膜3の特性や膜質は実際上問題とならず、この有機低誘電率膜3による層間絶縁膜の低誘電率化、したがって配線間容量の低減の効果を十分に発揮することができる。 Further, the organic low dielectric constant film 3 as compared to the general silicon oxide film, heat resistance, hardness, poor properties such as oxidation resistance, but inferior in terms of quality, in the first embodiment only insulating film between portions where the wiring interval is embedded in the shortest wiring groove 9 of the Al alloy wiring 11 is formed by the organic low dielectric constant film 3, a relatively wide connection wiring interval of Al alloy wiring 11 since the insulating film between embedded portion the hole 8 film quality is formed by good oxidation silicon film 2, the characteristics and quality of the organic low dielectric constant film 3 does not become practical problems, the organic low dielectric constant dielectric constant of the interlayer insulating film by film 3, thus reducing the effect of inter-wiring capacitance can be sufficiently exhibited. 【0020】次に、この発明の第2の実施形態について説明する。 Next, a description will be given of a second embodiment of the present invention. この第2の実施形態による半導体装置の製造方法においては、第1の実施形態と同様にしてシリコン基板1上に酸化シリコン膜2を成膜した後、この酸化シリコン膜2上に例えば化学構造式【化2】 The method of manufacturing a semiconductor device according to the second embodiment, after forming a silicon oxide film 2 on the silicon substrate 1 in the same manner as the first embodiment, for example, the chemical structural formula on the silicon oxide film 2 ## STR2 ## で表されるポリテトラフルオロエチレンからなる膜厚が例えば500nmの有機低誘電率膜3を成膜する。 Thickness comprising polytetrafluoroethylene represented in is deposited 500nm organic low dielectric constant film 3, for example. このポリテトラフルオロエチレンからなる有機低誘電率膜3 Organic low dielectric constant film 3 made of the polytetrafluoroethylene
の成膜法は、最後に行われる固化のための熱処理の温度を350℃とすることを除いて、第1の実施形態と同様である。 Film forming method, the temperature of the heat treatment for the last solidified performed except that a 350 ° C., is the same as the first embodiment. この後、第1の実施形態と同様に工程を進めて、接続孔8および配線溝9に埋め込まれたAl合金配線11を形成する。 Thereafter, proceed to step in the same manner as in the first embodiment, an Al alloy wiring 11 buried in the connection hole 8 and the wiring groove 9. 【0021】この第2の実施形態によっても、第1の実施形態と同様な利点を得ることができる。 [0021] Also with this second embodiment, it is possible to obtain the same advantages as those of the first embodiment. 【0022】次に、この発明の第3の実施形態について説明する。 Next, a description will be given of a third embodiment of the present invention. この第3の実施形態による半導体装置の製造方法においては、第1の実施形態と同様にしてシリコン基板1上に酸化シリコン膜2を成膜した後、この酸化シリコン膜2上に例えば化学構造式【化3】 In the third method of manufacturing a semiconductor device according to the embodiment of, after forming a silicon oxide film 2 on the silicon substrate 1 in the same manner as the first embodiment, for example, the chemical structural formula on the silicon oxide film 2 [Formula 3] で表されるフッ化ポリアリルエーテルからなる有機低誘電率膜3を成膜する。 In forming an organic low dielectric constant film 3 made of fluorinated polyallyl ether represented. このフッ化ポリアリルエーテルからなる有機低誘電率膜3の成膜法は、最後に行われる固化のための熱処理の温度を350℃とすることを除いて、第1の実施形態と同様である。 Film forming method of the organic low dielectric constant film 3 made of the fluorinated polyallyl ethers, the temperature of the heat treatment for the last solidified performed except that a 350 ° C., is the same as the first embodiment . この後、第1の実施形態と同様に工程を進めて、接続孔8および配線溝9に埋め込まれたAl合金配線11を形成する。 Thereafter, proceed to step in the same manner as in the first embodiment, an Al alloy wiring 11 buried in the connection hole 8 and the wiring groove 9. 【0023】この第3の実施形態によっても、第1の実施形態と同様な利点を得ることができる。 [0023] With this third embodiment, it is possible to obtain the same advantages as those of the first embodiment. 【0024】次に、この発明の第4の実施形態について説明する。 Next, a description will be given of a fourth embodiment of the present invention. この第4の実施形態による半導体装置の製造方法においては、第1の実施形態と同様にしてシリコン基板1上に酸化シリコン膜2を成膜した後、この酸化シリコン膜2上に例えばフッ化ポリイミド(ポリイミドにフルオロカーボン材料を混合したもの)からなる有機低誘電率膜3を成膜する。 In the fourth method of manufacturing a semiconductor device according to the embodiment of, after the silicon oxide film 2 is formed on the silicon substrate 1 in the same manner as the first embodiment, for example, fluorinated polyimide on the silicon oxide film 2 forming an organic low dielectric constant film 3 made of (a mixture of fluorocarbon material on the polyimide). このフッ化ポリイミドからなる有機低誘電率膜3の成膜法は、最後に行われる固化のための熱処理の温度を350℃とすることを除いて、第1 Film forming method of the organic low dielectric constant film 3 made of the fluorinated polyimide, the temperature of the heat treatment for the last solidified performed except that a 350 ° C., first
の実施形態と同様である。 Is the same as the embodiment. この後、第1の実施形態と同様に工程を進めて、接続孔8および配線溝9に埋め込まれたAl合金配線11を形成する。 Thereafter, proceed to step in the same manner as in the first embodiment, an Al alloy wiring 11 buried in the connection hole 8 and the wiring groove 9. 【0025】この第4の実施形態によっても、第1の実施形態と同様な利点を得ることができる。 [0025] With this fourth embodiment, it is possible to obtain the same advantages as those of the first embodiment. 【0026】次に、この発明の第5の実施形態について説明する。 Next, a description will be given of a fifth embodiment of the present invention. この第5の実施形態による半導体装置の製造方法においては、第1の実施形態と同様にしてポリテトラフルオロエチレンをフルオロカーボン系の溶媒に溶かしたものを基板上に回転塗布して有機低誘電率膜3を成膜した後、その溶媒の蒸気圧以下の圧力、例えば10P The method of manufacturing a semiconductor device according to the fifth embodiment, the first embodiment and those dissolving polytetrafluoroethylene solvent fluorocarbon in the same manner by spin-coating onto a substrate an organic low dielectric constant film after 3 was deposited, pressure below the vapor pressure of the solvent, for example 10P
a程度の圧力の真空中において、ポリテトラフルオロエチレンのガラス転移温度以上熱分解温度以下の温度、例えば200℃で5分間ベーキングを行い、引き続いてさらに、真空中において400℃で30分間熱処理を行う。 In a vacuum at a pressure of approximately a, polytetrafluoro glass transition temperature above the thermal decomposition temperature below the temperature of the ethylene, for 5 minutes baking, for example 200 ° C., further subsequently, subjected to heat treatment for 30 minutes at 400 ° C. in a vacuum . これによって、有機低誘電率膜3中の溶媒が気化し、有機低誘電率膜3の構成分子から脱離する際、溶媒の体積が急激に膨張することから、図11に示すように、有機低誘電率膜3中に例えば径がサブクォーターミクロン以下の微細な気泡からなるボイド12が多数形成され、この有機低誘電率膜3は多孔質化される。 Thus, the organic low-solvent dielectric constant film 3 is vaporized, when detached from the molecules constituting the organic low dielectric constant film 3, since the volume of the solvent is rapidly inflated, as shown in FIG. 11, the organic for example diameter low dielectric constant film 3 is formed a void 12 comprising the following fine bubbles sub-quarter micron number, the organic low dielectric constant film 3 is porous. 【0027】この後、第1の実施形態と同様に工程を進めて、図12に示すように、接続孔8および配線溝9に埋め込まれたAl合金配線11を形成する。 [0027] After this, we proceed in the same manner as in the first embodiment process, as shown in FIG. 12, to form an Al alloy wiring 11 buried in the connection hole 8 and the wiring groove 9. 【0028】この第5の実施形態によれば、第1の実施形態と同様な利点を得ることができるほか、有機低誘電率膜3が多孔質化されることによりその比誘電率を1. According to this fifth embodiment, in addition to it is possible to obtain the same advantages as in the first embodiment, the dielectric constant by organic low dielectric constant film 3 is porous 1.
5程度に低減することができるため、層間絶縁膜をより一層低誘電率化することができ、配線間容量を一層低減することができるという利点を得ることができる。 It is possible to reduce to approximately 5, it is possible to further lower the dielectric constant of the interlayer insulating film, a wiring capacitance can be obtained the advantage that it can be further reduced. 【0029】以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。 The invention has been specifically described embodiments of the invention, the invention is not limited to the embodiments described above but can be modified in various ways based on the technical idea of ​​the present invention. 【0030】例えば、上述の第5の実施形態においては、第1の実施形態において用いられた有機低誘電率膜3中に微細なボイド12を形成して多孔質化する場合について説明したが、第2〜第4の実施形態において用いられた有機低誘電率膜3中に同様にして微細なボイド1 [0030] For example, in the fifth embodiment described above, there has been described a case where porous by forming an organic low dielectric constant film fine voids 12 during 3 used in the first embodiment, second to fourth Likewise fine voids in the organic low dielectric constant film 3 used in the embodiment 1
2を形成してもよい。 2 may be formed. 【0031】また、上述の第1〜第5の実施形態においては、シリコン基板1中に形成された拡散層にAl合金配線11をコンタクトさせる場合について説明しているが、この発明は、例えば、下層Al合金配線に上層Al Further, in the first to fifth embodiments has described the case to contact the Al alloy wiring 11 to the diffusion layer formed in the silicon substrate 1, the present invention is, for example, upper Al to lower Al alloy wiring
合金配線をコンタクトさせる場合に適用することもできる。 It can also be applied to a case of the contact of the alloy wire. 【0032】さらに、上述の第1〜第5の実施形態においては、配線材料としてAl合金を用いているが、配線材料としては、必要に応じて他の材料、例えば純Al、 Furthermore, in the first to fifth embodiments described above, is used an Al alloy as a wiring material, the wiring material, other materials as needed, eg, pure Al,
Cu合金、純Cuなどを用いてもよい。 Cu alloy, or the like may be used pure Cu. 【0033】 【発明の効果】以上説明したように、この発明による半導体装置の製造方法によれば、層間絶縁膜の一部に有機低誘電率膜を用いた場合に、ダマシンプロセスにより、 [0033] As has been described in the foregoing, according to the method of manufacturing a semiconductor device according to the present invention, when an organic low dielectric constant film on a part of the interlayer insulating film by a damascene process,
接続孔および配線溝に埋め込まれた配線をプロセス数を増やすことなく容易に形成することができる。 It can be easily formed without increasing the number of processes was embedded in the connection hole and the wiring trench wiring.

【図面の簡単な説明】 【図1】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図2】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 2 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図3】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 3 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図4】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 4 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図5】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 5 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図6】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 6 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図7】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 7 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図8】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 8 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図9】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 9 is a sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図10】この発明の第1の実施形態による半導体装置の製造方法を説明するための断面図である。 10 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 【図11】この発明の第5の実施形態による半導体装置の製造方法を説明するための断面図である。 11 is a sectional view for explaining a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention. 【図12】この発明の第5の実施形態による半導体装置の製造方法を説明するための断面図である。 12 is a sectional view for explaining a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention. 【符号の説明】 1・・・シリコン基板、2、4・・・酸化シリコン膜、 DESCRIPTION OF SYMBOLS 1 ... silicon substrate, 2, 4,... A silicon oxide film,
3・・・有機低誘電率膜、5、7・・・レジストパターン、6・・・開口、8・・・ヴィアホール、9・・・配線溝、10・・・Al合金膜、11・・・Al合金配線、12・・・ボイド 3 ... organic low dielectric constant film, 5,7 ... resist pattern, 6 ... opening, 8 ... via hole 9 ... wiring groove, 10 ... Al alloy film, 11 ... · Al alloy wiring, 12 ... void

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 基板上に絶縁膜および有機低誘電率膜を層間絶縁膜として順次形成する工程と、 上記有機低誘電率膜上に、上記有機低誘電率膜をエッチングする際にエッチング耐性を有する物質からなり、かつ、配線パターンの形状を有する開口を有するエッチングマスクを形成する工程と、 上記エッチングマスクの上記開口の内部の領域の一部分 (57) sequentially forming a [Claims 1 insulating on the substrate film and the organic low dielectric constant film as an interlayer insulating film, the above-mentioned organic low dielectric constant film, the organic low dielectric constant made of a material having etching resistance when etching the film, and forming an etching mask having an opening with a shape of the wiring pattern, a portion of the internal area of the opening of the etching mask
    上記有機低誘電率膜および上記絶縁膜を順次エッチン Sequentially etching the above organic low dielectric constant film and the insulating film
    することにより接続孔を形成する工程と、 上記エッチングマスクを用いて上記有機低誘電率膜をエッチングすることにより配線溝を形成する工程と、 上記基板の全面に配線材料を成膜する工程と、 上記配線材料を研磨することにより上記接続孔および上記配線溝に埋め込まれた配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 Forming a connection hole by grayed, forming a wiring groove by etching the organic low dielectric constant film using the etching mask, a step of forming a wiring material on the entire surface of the substrate a method of manufacturing a semiconductor device characterized by a step of forming a wiring embedded in the connection hole and the wiring groove by polishing the interconnect material. 【請求項2】 上記絶縁膜は酸化シリコン膜であることを特徴とする請求項1記載の半導体装置の製造方法。 2. A method of producing a semiconductor device of the insulating film according to claim 1, wherein it is a silicon oxide film. 【請求項3】 上記有機低誘電率膜はポリテトラフルオロエチレン、フッ化ポリアリルエーテルまたはフッ化ポリイミドからなることを特徴とする請求項1記載の半導体装置の製造方法。 3. The process for producing the organic low dielectric constant film semiconductor device according to claim 1, wherein the polytetrafluoroethylene, fluorinated polyallyl ether or fluorinated polyimide. 【請求項4】 上記エッチングマスクは酸化シリコンまたは窒化シリコンからなることを特徴とする請求項1記載の半導体装置の製造方法。 4. A method according to claim 1, wherein said etching mask is characterized by comprising silicon oxide or silicon nitride. 【請求項5】 上記接続孔を形成するためのエッチング 5. The etching for forming the contact hole
    マスクとしてレジストパターンを用いることを特徴とす It is characterized by using the resist pattern as a mask
    る請求項4記載の半導体装置の製造方法。 The method according to claim 4, wherein that.
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