JP5021964B2 - 発振停止検出回路 - Google Patents

Description

本発明は、発振停止検出回路に関し、特に、マイクロコンピュータの初期化に用いられる発振停止検出回路に関する。

電池駆動の携帯機器では、低コスト化のために、製造工程の段階で電池が内蔵され、電池が簡単には交換できないものがある。

ところが、発振回路が、何らかの原因でクロックの供給を停止した場合、マイクロコンピュータは、動作が停止して、所謂、デッドロック状態となる。この場合、斯かる携帯機器では、電池を取り外して、マイクロコンピュータのリセットを行うことができない。また、電池が充電不可能であり、且つ電池の交換が不可能である場合、仮にリセットスイッチが備え付けられていても、大きな電力を消費する状態でデッドロックすると、本来ならば数年間動作するものが、発振停止に気付いてからリセットスイッチを押すまでの間に多くの電力を消費してしまい、製品寿命が短くなる。

また、電池が二次電池であっても、低消費電力化のために、電池の供給電圧より低い電圧を発生する定電圧回路が具備され、この定電圧回路が発振回路の内部電源として機能する機器もある。この場合、電池の電力消耗をまって、マイクロコンピュータがリセットされるのを待つのは現実的ではない。

そこで、発振回路がクロックの供給を停止したら、自動的にマイクロコンピュータを初期化する機能が要求されている。そして、この機能を実現するためには、発振回路の発振停止を検出する発振停止検出が必要となる。

関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開平１１−２７４８５６

図１０は、従来技術に係る発振停止検出回路のブロック図を示す。

発信停止検出回路は、第１のインバータ１０、プルアップ抵抗Ｒ３、第２のインバータ１２、積分回路１３、積分回路１３（抵抗Ｒ４、及びコンデンサＣ３）、第２のバッファ１４から構成される。

また、図１１は、発振回路から入力されたクロックＣＬＫ、前記積分回路１３から出力された積分信号ＦＳ、及び第２のバッファ１４から出力された発振検出信号ＣＳを示す。

斯かる発振停止検出回路において、図１１（ａ）におけるＤ点からＥ点間のように、発振回路が前記クロックＣＬＫの発振を継続しているとき、図１１（ｂ）に示す前記積分信号ＦＳは、前記所定の電位レベルＬを下回らない。そして、この場合、図１１（ｃ）に示すように、前記発振検出信号ＣＳの電位レベルは、ハイレベルが継続する。一方、図１１（ａ）におけるＤ点以降のように、発振回路が前記クロックＣＬＫをローレベルで発信停止したとき、図１１（ｂ）に示すように、前記積分信号ＦＳは、前記所定の電位レベルＬを下回る。そして、この場合、図１１（ｃ）に示すように、前記発振検出信号ＣＳは、ローレベルに変化する。すなわち、前記発振検出信号ＣＳの電位レベルにより、発振回路の発振停止が監視されていた。

ところで、従来技術にかかる発振停止検出回路では、図１２（ａ）に示すように、発振回路が前記クロックＣＬＫをハイレベルで停止したときには、図１２（ｂ）に示すように、前記積分信号ＦＳは、前記所定の電位レベルＬを下回らない。この場合、図１２（ｃ）に示すように、前記発振検出信号ＣＳは、ローレベルに変化せず、依然ハイレベルが継続する。

すなわち、従来技術に係る発振停止検出回路では、発振回路が、前記クロックＣＬＫをハイレベルで発振を停止したときには、発振停止が検出されなかった。しかしながら、一般に、発振回路は、何れの電位レベルにおいても、前記クロックＣＬＫの発振を停止する可能性がある。

上記に鑑み、本発明に係る発振停止検出回路は、発振回路から入力されたクロックの微分信号を出力する微分回路と、ＣＭＯＳインバータと前記ＣＭＯＳインバータの出力が入力されるオープンドレインバッファとを有し、前記微分信号を波形整形してパルス信号を出力するパルス整形回路と、前記パルス信号の周期に基づいて、前記発振回路の発振停止を検出するパルス検出回路と、を備え、前記パルス検出回路は、前記パルス信号に基づきチャージされるコンデンサと、該コンデンサにチャージされた電荷を放電する抵抗とを有する充放電回路と、前記充放電回路から出力される充放電信号の電位と、入力されてくる所定の電位レベルとを比較して前記発振回路の発振停止を検出する比較器と、を備えることを特徴とする。

また、前記パルス整形回路は、前記微分信号の立上り、又は立ち下がりのいずれかに応じて、前記パルス信号を出力することを特徴とする。

また、前記充放電信号の電位は、前記発振回路が発振を停止した場合のみ、前記所定の電位レベルとの大小関係が切り替わることを特徴とする。

また、前記微分回路の出力部は、ダイオードのカソード側に接続されており、前記ダイオードは、アノード側が交流的に接地されていることを特徴とする。

また、微分回路の出力部は、ダイオードのアノード側に接続されており、前記ダイオードは、カソード側が電源電圧に接続されていることを特徴とする。

本発明に係る発振停止検出回路では、微分回路により検出されたクロックの立ち上がり、又は立下りのいずれか一方の周期に基づき、発振回路の発振状態が監視される。このため、発振回路が、何れの電位レベルでクロックの発振を停止しても、発振停止の検出が可能である。

また、充放電回路を構成するコンデンサの容量、及び抵抗の抵抗値を設定することにより、発振回路が発振を停止したとみなすタイミングは、容易に設定可能である。

また、パルス整形回路の出力段がオープンドレインバッファであるため、パルス信号のクロックの周期に対応しない部分は、ハイインピーダンス状態となる。このため、前記充放電回路の出力電位は、緩やかに減少する。

また、微分回路の出力部は、ダイオードのカソードを介して接地されている。このため、クロックの立ち上がりのみが検出された微分波形が得られる。

また、微分回路の出力部は、ダイオードのアノードを介して電源電圧に接続されている。このため、クロックの立下りのみが検出された微分信号が得られる。

以下、本発明に係る発振停止検出回路について、図面を参照して詳細に説明する。

図１は、本実施形態に係る発振回路、マイクロコンピュータ、発振停止検出回路、及びリセット回路のブロック図を示す。

発振回路１は、一定周波数のクロックＣＬＫを発生させる回路である。前記発振回路１として、例えば、高周波に向いているＬＣ発振回路、低周波に向いているＲＣ発振回路、発振周波数の精度や安定度が高い水晶発振回路がある。そして、前記クロックＣＬＫは、マイクロコンピュータ２、及び発振停止検出回路３に入力される。

前記発振停止検出回路３は、前記発振回路１の発振状態を検出して、その検出結果を、発振検出信号ＣＳとして出力する回路である。具体的には、前記発振検出信号ＣＳは、前記発振回路１が通常の発振状態を継続しているときはローレベルであるが、前記発振回路２が発振を停止したときは、ハイレベルに変化する。尚、後述するように、本発明に係る前記発振停止検出回路３は、前記クロックＣＬＫが如何なる電位で発振を停止しても、斯かる発振停止を検出することができる。

前記リセット回路４は、前記発振回路１が発振を停止して、前記発振検出信号ＣＳの電位がハイレベルに変化したときに、前記マイクロコンピュータ２にリセット信号ＲＳを出力する回路である。

前記マイクロコンピュータ２は、前記発振回路１が通常の発振を継続しているときは、前記リセット信号ＲＳは入力されず、前記クロックＣＬＫに基づき、通常の動作を継続する。しかしながら、前記マイクロコンピュータ２は、前記発振回路１が発振を一瞬でも停止すると、前記リセット信号ＲＳが入力されて、動作を停止すると同時に、前記発信回路１に発振停止信号ＳＳを出力して、前記発信回路１の発信を停止する。

図２は、前記発振停止検出回路３を示す。また、図３は、前記クロックＣＬＫに起因した、該発振停止検出回路３の各部における波形図を示す。

先ず、前記クロックＣＬＫは、入力バッファ７を介して微分回路５に入力される。該微分回路５は、例えば、コンデンサＣ１、及び抵抗Ｒ１からなるＣＲ型微分回路からなり、前記クロックＣＬＫを時間に対して微分された微分信号ＤＳに変換する回路である。

ここで、前記微分回路５は、図４（ａ）に示す前記クロックＣＬＫの立ち上がり、及び立下りに基づいて、図４（ｂ）の如く、微分波形を形成するが、本実施形態では、前記微分回路５の出力部には、ダイオードＤのカソードが接続されており、且つ該ダイオードＤのアノードは接地される。したがって、図４（ｂ）における前記クロックＣＬＫの立下りに起因した部分は、キャンセルされる。その結果、本出願における前記微分信号ＤＳは、前記クロックＣＬＫの立ち上りのみに基づいて形成される。すなわち、後段の回路では、前記クロックＣＬＫの立ち上がりにのみ応じて、前記発振回路１の発振状態が監視される。

次に、前記微分信号ＤＳは、パルス整形回路８に入力されて、図３の（Ｃ）に示すパルス信号ＰＳように、前記クロックＣＬＫが立ち上がる部分に対応したパルスに変換される。すなわち、後段の回路では、前記クロックＣＬＫの立ち上がりの周期に基づいて、前記発振回路１の発振状態が監視される。ここで、前記パルス整形回路８は、例えば、図５に示す如く、ＰチャネルＭＯＳトランジスタＭ１、ＮチャネルＭ２からなるＣＭＯＳインバータ８ａ、及びＰチャネルＭＯＳトランジスタＭ３からなるＰチャネルのオープンドレインバッファ８ｂにより構成される。斯かる構成において、先ず、図６（ａ）に示す前記微分信号ＤＳが、前記ＣＭＯＳインバータ８ａに入力される。そして、前記微分信号ＤＳの所定の電位レベルを超えた部分に対応する範囲が、図６（ｂ）に示す如く、反転パルス信号ＰＢとして出力される。次に該反転パルス信号ＰＢは、前記オープンドレインバッファ８ｂに入力されて、図６（ｃ）に示す如く、前記パルス信号ＰＳを出力する。ここで、前記反転パルス信号ＰＢがローレベルのときには、前記ＰチャネルＭＯＳトランジスタＭ３は、オン状態となるため、前記パルス信号ＰＳの電位は、ハイレベルとなる。また、前記反転パルス信号ＰＢがハイレベルのときには、前記ＰチャネルＭＯＳトランジスタＭ３は、オフ状態となるため、前記パルス信号ＰＳは、ハイインピーダンス状態となる。

次に、前記パルス信号ＰＳは、充放電回路６に入力されて、充放電信号ＩＳに変換される。ここで、前記充放電回路６は、例えば、コンデンサＣ２、及び抵抗Ｒ２からなる。そして、図３（ｄ）に示す如く、前記パルス信号ＰＳがハイレベルのとき、前記充放電信号ＩＳもハイレベルとなる。このとき、前記コンデンサＣ２は、電荷がチャージされる。そして、前記パルス信号ＰＳがハイインピーダンス状態になると、前記コンデンサＣ２にチャージされた電荷は、前記抵抗Ｒ２を介して緩やかに放電される。このため、図３（ｄ）に示す如く、前記充放電信号ＩＳの電位は、緩やかに減少する。ここで、前記Ｒ２と前記コンデンサＣ２は、前記発振回路１が通常の発振を継続しているときには、前記充放電信号ＩＳの電位が所定の電位レベルＬを常に下回らないように設定される。

次に、前記充放電信号ＩＳは、出力回路９に入力される。該出力回路９は、例えば、図９のように構成される。そして、該出力回路９は、前記充放電信号ＩＳと、前記所定の電位レベルＬとの電位を比較して、この比較結果に基づき、異なる電位レベルの発振検出信号ＣＳを出力する。

具体的には、前記発振回路１が通常通り前記クロックＣＬＫを発振しているとき（図３のＡ点からＢ点までの間）、図３（ｄ）に示すように、前記充放電信号ＩＳは、前記所定の電位レベルＬを常に下回らない。この場合、図３（ｅ）に示すように、前記発振検出信号ＣＳは、ローレベルとなる。そして、該発振検出信号ＣＳがローレベルのとき、前記リセット回路４から、前記リセット信号ＲＳは出力されない。

一方、前記発振回路１が前記クロックＣＬＫをローレベルで発振を停止したとき（図３のＢ点以降）、図３（ｄ）に示すように、前記充放電信号ＩＳは、前記所定の電位レベルＬを下回る。この場合、図３（ｅ）に示すように、前記発振検出信号ＣＳは、ハイレベルとなる。そして、該発振検出信号ＣＳがハイレベルのとき、前記リセット回路４から、前記リセット信号ＲＳが、前記マイクロコンピュータ２に供給されて、該マイクロコンピュータ２は動作を停止すると同時に、前記発信回路１に発振停止信号ＳＳを出力して、前記発信回路１の発信を停止する。

ここで、本発明では、前記発振回路１が、前記クロックＣＬＫの発振をハイレベルで停止しても、前記発振検出信号ＣＳは、ハイレベルとなる。具体的に説明すると、図７（ａ）では、前記発振回路１が、前記クロックＣＬＫの発振を、Ｃ点以降においてハイレベルで停止している。ところが、本発明では、先ず、前記クロックＣＬＫは、時間に対して微分された前記微分信号ＤＳに変換される。そして、前述したように、該微分信号ＤＳは、前記クロックＣＬＫの立ち上がりに基づき形成される。ところで、前記発振回路１が、前記クロックＣＬＫをローレベルで発振を停止した場合の前記微分信号ＤＳ（図３（ｂ））と、ハイレベルで発振を停止した場合の前記微分信号ＤＳ（図７（ｂ））と、では、前記クロックＣＬＫの立ち上がる回数は同じになる。すなわち、本発明では、図３（ｂ）、及び図７（ｂ）に示すように、前記発振回路１が、前記クロックＣＬＫの発振停止するレベルに依存せず、前記微分信号ＤＳは、同形状となる。その結果、前記パルス信号ＰＳ、前記充放電信号ＩＳ、及び前記発振検出波形ＣＳも、前記クロックＣＬＫの停止レベルによらず同形状となる。

以上、本実施形態に係る発振停止検出回路３では、前記クロックＣＬＫは、時間に対して微分されて、前記クロックＣＬＫの変化が、前記パルス信号ＰＳとして検出される。そして、前記充放電回路６、及び前記出力回路９からなるパルス検出回路により、前記パルス信号ＰＳの周期が検出される。このため、前記発振回路１が、前記クロックＣＬＫを何れのレベルで発振を停止しても、前記充放電回路６、及び前記出力回路９からなるパルス検出回路は、ハイレベルの前記発信検出信号を出力する。すなわち、本発明に係る発振停止検出回路３は、前記発振回路１が如何なる形態で、前記クロックＣＬＫの発振を停止しても、斯かる発振停止を検出することができる。

また、本実施形態に係る発振停止検出回路３では、前記微分回路５の出力段に、前記ダイオードＤのカソードが接続され、且つ該ダイオードのアノードは設置される。このため、前記充放電回路６は、前記クロックＣＬＫの立ち上りのみに基づいた信号のみを時間に対して充電され、前記クロックＣＬＫの立下りに基づいた信号に対しては、充電されない。したがって、前記発振回路１が通常の発振を継続しているときは、前記充放電信号ＩＳの電位が、所望のレベルを常に下回らないように設定できる。

また、本発明に係る発振停止検出回路３では、前記微分回路５と前記充放電回路６との間に、前記オープンドレインバッファ８ｂを出力段とした前記パルス整形回路８が接続される。このため、前記パルス信号ＰＳの電位は、ハイレベル、又はハイインピーダンスのいずれかとなるため、前記積充放電回路６は、緩やかに放電することができる。

本発明に係る発振停止検出回路は、好ましくは、電池の取り外しが困難な機器に取り付けられた場合、上記の技術的効果の重要性が増す。すなわち、斯かる機器では、デッドロック状態になると、電池を取り外して初期化することができないため、電池が消耗する数年間、起動しなくなるが、本発明に係る発振停止検出回路を取り付けることにより、この技術的問題が解決される。

尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

例えば、上記の実施形態では、前記発振回路１が、前記クロックＣＬＫをハイレベル、またはローレベルで発振を停止した場合について説明した。しかしながら、本発明では、前記クロックＣＬＫの立ち上がりに基づく信号が、時間に対して積分される。このため、前記クロックＣＬＫが、何れのレベルで振動を停止しても、前記クロックＣＬＫの立ち上がりは検出されなくなるため、前記発振回路１の発振停止は検出される。

また、本発明では、前記発振停止検出回路３が、前段で微分回路を備え、後段で、充放電回路を備えれば、後は、適宜他の素子を接続されてもよい。

また、本発明では、前記微分回路５が、ＣＲ型微分回路の場合について説明したが、前記クロックＣＬＫの立ち上がり、又は立下りを検出できれば、他形態の微分回路でも、本発明は同様に適用される。

また、本実施形態では、前記微分回路２の出力段には、前記ダイオードＤのカソード側が接続されており、且つ該ダイオードＤのアノード側は接地されていた。この結果、本実施形態に係る発振停止検出回路では、前記クロックＣＬＫの立ち上がりの周期に基づいて、前記発振回路１の発振状態を監視することができた。しかしながら、本発明では、これに限定されず、図８に示す如く、前記微分回路２の出力段に、前記ダイオードＤのアノード側が接続されており、且つ該ダイオードＤのカソード側が電源電圧に接続されてもよい。この場合、前記微分波形Ｄは、前記クロックＣＬＫの立下りが検出された形状となる。そして、前記出力回路９において、前記充放電回路ＩＳが、前記所定の電位レベルＬよりも上回ったときに、前記発振回路１が発振を停止したことと設定されるよい。すなわち、図８における前記発振停止検出回路３では、前記発振回路１の立下りの周期に基づいて、前記発振回路１の発振状態を監視できる。

本発明に係るリセットシステムのブロック図を示す。 本発明に係る発振停止検出回路の回路図を示す。 本発明に係る発振停止検出回路の各部における波形図を示す。 本発明に係る微分信号を説明する波形図を示す。 本発明に係るパルス整形回路の回路図を示す。 本発明に係るパルス整形回路の各部における波形図を示す。 本発明に係る発振停止検出回路の各部における波形図を示す。 本発明の他の実施形態に係る発振停止検出回路の回路図を示す。 本発明に係る出力回路の一例を示す。 従来技術に係る発振停止検出回路の回路図を示す。 従来技術に係る発振停止検出回路の各部における波形図を示す。 従来技術に係る発振停止検出回路の各部における波形図を示す。

符号の説明

１ 発振回路
２ マイクロコンピュータ
３ 発振停止検出回路
４ リセット回路
５ 微分回路
６ 充放電回路
７ 入力バッファ
８ パルス整形回路
８ａ ＣＭＯＳインバータ
８ｂ オープンドレインバッファ
９ 出力回路
１０ 第１のインバータ
１１ 第２のインバータ
１２ 第１のバッファ
１３ 積分回路
１４ 第２のバッファ
ＣＬＫ クロック
ＣＳ 発振検出信号
ＤＳ 微分信号
ＰＳ パルス信号
ＩＳ 充放電信号
ＲＳ リセット信号
ＳＳ 発振停止信号
ＦＳ 積分信号

Claims (5)

1. 発振回路から入力されたクロックの微分信号を出力する微分回路と、
   ＣＭＯＳインバータと前記ＣＭＯＳインバータの出力が入力されるオープンドレインバッファとを有し、前記微分信号を波形整形してパルス信号を出力するパルス整形回路と、
   前記パルス信号の周期に基づいて、前記発振回路の発振停止を検出するパルス検出回路と、を備え、
   前記パルス検出回路は、
   前記パルス信号に基づきチャージされるコンデンサと、該コンデンサにチャージされた電荷を放電する抵抗とを有する充放電回路と、
   前記充放電回路から出力される充放電信号の電位と、入力されてくる所定の電位レベルとを比較して前記発振回路の発振停止を検出する比較器と、
   を備えることを特徴とする発振停止検出回路。
2. 前記パルス整形回路は、前記微分信号の立上り、又は立ち下がりのいずれかに応じて、前記パルス信号を出力することを特徴とする請求項１に記載の発振停止検出回路。
3. 前記充放電信号の電位は、前記発振回路が発振を停止した場合のみ、前記所定の電位レベルとの大小関係が切り替わることを特徴とする請求項２に記載の発振停止検出回路。
4. 前記微分回路の出力部は、ダイオードのカソード側に接続されており、
   前記ダイオードは、アノード側が交流的に接地されていることを特徴とする請求項１に記載の発振停止検出回路。
5. 前記微分回路の出力部は、ダイオードのアノード側に接続されており、
   前記ダイオードは、カソード側が電源電圧に接続されていることを特徴とする請求項１に記載の発振停止検出回路。