JP5017257B2 - フロントエンドを有するｎｉｃａｍエンコーダ - Google Patents

フロントエンドを有するｎｉｃａｍエンコーダ Download PDF

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Description

本開示は、ステレオフォニック音声エンコーダに関し、より詳細には、ＮＩＣＡＭエンコーダ装置に関する。
ＮＩＣＡＭ(Near-Instantaneously Companded Audio Multiplex)エンコーディングは、ＢＢＣ研究センターによって１９８０年前半に開発された。主要な目的は、サウンド品質を改善し、複数チャネルのデジタルサウンドまたはデータを提供し、他のＴＶステレオシステムと比較して異なる受信エリアにおける耳障りさを改善し、一方、同時に、既存のサービスとの互換性を保つことであった。ＮＩＣＡＭ７２８は、英国ＴＶシステム（ＰＡＬ Ｉ）に最初に適用され、後に、ＰＡＬ Ｂ／ＧおよびＳＥＣＯＭ Ｌに適用された。いくつかの方法を調査した後、１９８０年後半に、ＩＴＵは、ＰＡＬおよびＳＥＣＡＭテレビジョンシステムを使用する国において、デジタルマルチサウンド伝送用にＮＩＣＡＭの使用を推奨した。
ＮＩＣＡＭエンコーディングは、一部はデジタルで、かつ、一部はアナログである。図１は、アナログフィルタ１２、デュアルチャネルアナログ−デジタル変換器（ＡＤＣ）１４、デジタルサウンドＮＩＣＡＭエンコーダ１６、アナログＱＰＳＫ送信機１８、およびＲＦ変調器２０を有する従来技術のコンポジットビデオおよびステレオ音声システム１０の略ブロック図である。アナログフィルタ１２は、それぞれ、２つの音声入力２２および２４をフィリタリングし、フィルタリングされた信号を、それぞれ、出力２６および２８に出力する。アナログフィルタ１２の出力２６および２８は、デュアルチャネルＡＤＣ１４に入力される。ＡＤＣ１４は、３４にて第１クロック（ＣＬＫ１）を受信し、ＡＤＣ入力２６および２８上の信号を、それぞれ、ＡＤＣ出力３０および３２上の対応するデジタル信号に変換する。図示するように、デュアルチャネルＡＤＣ１４の出力は、１４ビット分解能を有する。デジタルサウンドエンコーダ１６は、３８にて第２クロック（ＣＬＫ２）を受信し、エンコーダ入力３０および３２上の信号を処理して、ＮＩＣＡＭ標準に従うエンコーダ出力３６上のデジタル的にエンコードされた信号にする。その後、エンコーダ出力３６は、アナログＱＰＳＫ送信機１８に入力される。ＱＰＳＫは、直交位相シフトキーイングを表す。アナログＱＰＳＫ送信機１８は、４２にて第３クロック（ＣＬＫ３）を受信し、ＱＰＳＫは、入力３６にて受信した信号を変調して出力４０上に出す。出力４０上のＱＰＳＫ変調された信号は、その後、ＲＦ変調器２０によって信号線４４上のコンポジットビデオと合成される。ＲＦ変調器は、ＱＰＳＫ変調された信号とコンポジットビデオとを合成したものをＲＦ変調してＲＦ変調器出力４６上に出す。
さらに図１のシステムに関連して、プリエンファシスが、アナログかデジタルのいずれかの領域で、２つの入力に適用されることができる。２つの入力信号は、ＡＤＣ１４によって、３２ｋＨｚサンプルレート（ＣＬＫ１）で１４ビット分解能にデジタル化される。サンプルは、１ｍｓの継続時間に等しい、三十二（３２）個の１４ビットデータの複数のブロックに分類される。デジタルサウンドエンコーダ１６では、各ブロックのサンプルは、同じスケーリングファクタを用いて１０ビットにコンパンディングされる。次に、エラー検出およびスケールファクタ伝送のために、１パリティビットが各１０ビットに追加される。次に、左データおよび右データが多重化され、ＮＩＣＡＭ標準に記述されるインタリービングパターンに従って、ビットがインタリーブされ、したがって、７０４ビットのブロックが形成される。次に、８ビットフレームアライメントワード、５ビットコントロール情報、および１１ビット付加データが、７０４ビットのブロックの始まりに追加され、したがって、７２８ビットのフレームが形成される。各フレームは、信号線３６上で、たとえば、１ミリ秒ごとにシリアルに送信される。総ビットレートは、クロック３８（ＣＬＫ２）に相当する７２８ビット／秒である。ビットストリームは、次に、（フレームアライメントワードに属するビットを除いて）スクランブルされ、３６４ｋＨｚ（シンボルレート）でサンプリングされた１ビットの同相データと直交データの２つのストリームに変換され、ＱＳＰＫ送信機１８によってクロック４２（ＣＬＫ３）を用いて、差動的にエンコードされ、ＰＡＬ Ｉ用の６．５５２ＭＨｚ副搬送波またはＰＡＬ Ｂ、Ｇ、およびＨならびにＳＥＣＡＭ Ｌ用の５．８５ＭＨｚ副搬送波上にＱＰＳＫ変調される。ＱＰＳＫ変調された音声信号４０は、次に、コンポジットビデオ４４と合成され、ＲＦ変調器２０を用いてＲＦ変調される。ＲＦ変調器は、ＶＨＦおよび／またはＵＨＦチャネル上にＲＦ信号４６を生成する。
図１のシステムの欠点は、複数のシステムクロックを必要とすることである。すなわち、図１のＮＩＣＡＭエンコーダは、異なる水晶発振器および位相ロックループ（ＰＬＬ）によって生成されるいくつかのクロック（たとえば、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３など）を要求する。たとえば、シグマーデルタステレオＡＤＣを構成するデュアルチャネルＡＤＣの場合、ＡＤＣは、通常、４．０９６ＭＨｚ（１２８のオーバサンプリングレートに相当する）でクロック駆動される。ＱＰＳＫのビットレートおよびシンボルレートは、それぞれ、７２８ｋｂｉｔ／ｓ（キロビット／秒）および３６４ｋｂａｕｄ（キロボー）である。副搬送波周波数は、ＰＡＬ Ｉの場合６．５５２ＭＨｚ、ＰＡＬ Ｂ、Ｇ、およびＨならびにＳＥＣＡＭ Ｌの場合５．８５ＭＨｚである。これらのクロックは、互いに容易には関連付けられない、すなわち、これらのクロックは、音声／ビデオチップにおいて非常に一般的な２７ＭＨｚクロックまたはその倍数、あるいは、単一チップ実装に適する２４ＭＨｚクロック（２４ＭＨｚクロックは、ＲＦ変調器集積回路用の４ＭＨｚクロックの容易な生成を可能にする）などの、同じクロックから容易に導出されないことに留意されたい。さらに、ＰＬＬの使用を要求することの欠点は、ＰＬＬが、アースおよび電源について余分なエリアおよびピンを要求することである。さらに、水晶発振器およびＰＬＬは、アナログブロックであるため、容易に移行可能でない。相応して、これは、エンコーダに余分な複雑さを付加し、総コストの追加になる。
さらに、先に述べたように、ＮＩＣＡＭエンコーダは、一部がデジタルであるに過ぎない。その機能の一部、特に、プリエンファシスフィルタならびにＱＰＳＫ送信機およびＱＰＳＫ変調器のパルス成形フィルタは、アナログブロックで実装され、不利なことには、チューニングを要求し、したがって、システムにかなりのコストを付加する。さらに、これらのアナログブロックを集積回路内へ直接実装することは、技術が変わったときに容易に移行可能でないため実用的でない。
なおさらに、ヨーロッパのテレビのほとんどは、利用可能な場所ではどこでも、地上テレビジョン放送からステレオ音声を受信するＮＩＣＡＭをサポートする。しかし、ＶＣＲ、ＤＶＤプレーヤ、衛星セットトップボックス、およびゲーム用ステーションは、ＮＩＣＡＭエンコーダを装備しておらず、したがって、ＲＦコネクタを通して接続される場合、モノ音声だけが利用可能である。通常、ＮＩＣＡＭエンコーダは、ＳＣＡＲＴコネクタ（ａ．ｋ．ａ．ユーロコネクタ）を通してテレビに接続される。ＳＣＡＲＴは、Syndicat francais des Constructeurs d’Appareils de Radio et de Televisionを意味する。ヨーロッパにおける多くの消費者音声／ビデオコンポーネントは、１つまたは２つの２１ピンＳＣＡＲＴコネクタをサポートする。ＳＣＡＲＴコネクタは、２１ピンを有し、特定のタイプの機器に応じて、機器の内と外の両方へステレオサウンドおよびビデオ信号を提供する。さらに、ＳＣＡＲＴコネクタは、ＲＧＢ信号も提供する場合がある。
しかし、ＳＣＡＲＴコネクタは、時々、信頼性の問題を有し、時々、シールドが弱いために、コンポジットビデオ出力が、コンポジットビデオ入力に干渉する場合がある。さらに、ＳＣＡＲＴケーブルは、（たとえば、同じ部屋に位置する)ローカル機器に接続するのに使用されることができるだけであり、したがって、（たとえば、遠い部屋に位置する）遠隔のテレビをセットトップボックスに接続するのに使用することができない。新しいヨーロッパのテレビは、対応するＵＳＡモデルと同様に、音声／ビデオコネクタを含み始めているが、たとえば、いくつかの音声／ビデオコンポーネントを、ビデオケーブル、左音声ケーブル、および右音声ケーブルを通してヨーロッパのテレビに接続することは、複雑になる可能性がある。
複数のクロックについての要件、および、チューニングを要求し、また、集積化されると容易に移行可能でないアナログブロックの使用のため、ＮＩＣＡＭエンコーディングシステムの従来の実装は、音声／ビデオチップ内または単一チップエンコーダ内に集積化する観点からはあまり費用効果的でない。ＮＩＣＡＭエンコーダは、一般に、ＴＶ局で使用され、通常、非常に高価なラックマウントユニットを含む。他のアプリケーションについて、低コストのものが存在する場合があるが、他のアプリケーションは、多くのディスクリートコンポーネントを有するプリント回路基板を要求するであろう。相応して、コストおよび複雑さの観点から、ＮＩＣＡＭエンコーダは、放送機器だけで主に使用されており、一般的な消費者アプリケーションのための機器では使用されていない。
したがって、先に説明した当技術分野の問題を克服する改良型装置についての必要性が存在する。
本発明は、添付図によって例として示され、制限されない。図では、同じ参照は類似の要素を示す。
異なる図面における同じ参照符号の使用は、類似のまたは同じアイテムを示す。図の要素は、簡単にかつ明確にするために示され、必ずしも一定比例尺に従って描かれなかったことを当業者は同様に理解するであろう。たとえば、図の要素の一部の寸法は、本発明の実施形態の理解を増進するのに役立つために、他の要素に対して誇張される場合がある。
図２は、本開示の一実施形態による、ＮＩＣＡＭエンコーダの実装を有するコンポジットビデオおよびステレオ音声システム５０の略ブロック図である．コンポジットビデオおよびデュアルチャネル音声システム５０は、第１アナログフィルタ５２、ＮＩＣＡＭエンコーダ５４、第２アナログフィルタ５６、およびアナログＲＦ変調器５８を含む。アナログフィルタ５２は、それぞれ、２つの音声入力６０および６２をフィリタリングし、フィルタリングされた信号を、それぞれ、出力６４および６６に出力する。デュアル音声入力は、ステレオ対の左と右のチャネルの独立したＡ、Ｂチャネルを備えることができる。一実施形態では、アナログフィルタ５２は、アナログアンチエイリアシングフィルタを備える。
アナログフィルタ５２の出力６４および６６は、ＮＩＣＡＭエンコーダ５４に入力される。ＮＩＣＡＭエンコーダ５４は、６８にて信号クロック（ＣＬＫ）を受信し、入力６４および６６上の信号を、出力７０上の対応するＱＰＳＫ変調信号に変換する。一実施形態では、６８のクロックは、水晶発振器を備える。ＮＩＣＡＭエンコーダ５４はまた、以下でさらに説明されるように、信号線７２上にクロック出力を提供する。図示するように、ＮＩＣＡＭエンコーダ５４の出力７０は、第２アナログフィルタ５６に入力される。フィルタ５６は、出力信号線７４上に、６．５５２または５．８５ＭＨｚの搬送波を用いたフィルタリングされたＱＰＳＫ変調信号を提供する。一実施形態では、フィルタ５６は、アナログ再構成フィルタを備える。出力７４上のフィルタリングされたＱＰＳＫ変調信号は、次に、ＲＦ変調器５８によって、信号線７６上のコンポジットビデオと合成される。ＲＦ変調器５８は、次に、ＱＰＳＫ変調信号とコンポジットビデオとを合成したものをＲＦ変調して、ＲＦ信号（ＵＨＦ／ＶＨＦ）としてＲＦ変調器出力７８に出す。ＲＦ変調器５８は、さらに、信号線７２上でクロック入力を受信する。
図３は、本開示の一実施形態による、図２のＮＩＣＡＭエンコーダ実装のより詳細な略ブロック図である。ＮＩＣＡＭエンコーダ５４は、フロントエンド入力セクション８０、ＮＩＣＡＭプロセッサ８２、およびフロントエンド出力セクション８４を含む。先に説明したように、ＮＩＣＡＭエンコーダ５４は、入力６４および６６を含み、６８にて信号クロック（ＣＬＫ）を受信する。一実施形態では、信号線７２上のクロック出力は、たとえば、適した整数除算器を使用して、信号線６８上のクロック入力（ＣＬＫ）から導出される。ＮＩＣＡＭエンコーダ５４は、入力６４および６６上の信号を、出力７０上の対応するＱＰＳＫ変調信号に変換する。相応して、ＮＩＣＡＭエンコーダ５４のフロントエンドは、フロントエンド入力セクション８０およびフロントエンド出力セクション８４を備える。
入力６４および６６上のデータ信号に応答すると共に、クロック入力６８に応答して、フロントエンド入力セクション８０は、入力を処理して、それぞれ、出力線８６および８８上の信号、たとえば、３２ｋＨｚの１４ビットデータにする。フロントエンド入力セクション８０の出力８６および８８は、ＮＩＣＡＭプロセッサ８２へのそれぞれの入力に対応する。入力８６および８８上の信号に応答すると共に、クロック入力６８および信号線９４上のプロセッサストローブに応答して、ＮＩＣＡＭプロセッサは、入力を処理して、それぞれ、出力線９０および９２上の同相（Ｉ）および直交（Ｑ）の単一ビットデータストリーム信号にする。還元すれば、ＮＩＣＡＭプロセッサ８２は、フロントエンド入力セクション８０によって、３２ｋＨｚで生成されたサンプルを受容する。ＮＩＣＡＭプロセッサは、次に、それぞれ、入力８６および８８についてデジタルコンパンディングを実施し、それぞれ、出力９０および９２上に、ＮＩＣＡＭ標準に適合して３６４ｋＨｚでサンプリングされた、スクランブルされかつ差動的にエンコードされた同相（Ｉ）および直交（Ｑ）データを生成する。ＮＩＣＡＭプロセッサの機能は、当技術分野では知られており、そのため、本明細書では簡潔に述べられることが留意される。さらに、ＮＩＣＡＭプロセッサ８２の出力９０および９２は、フロントエンド出力セクション８４のそれぞれの入力に対応する。入力９０および９２上の、同相（Ｉ）および直交（Ｑ）単一ビットデータストリーム信号に応答すると共に、クロック入力６８に応答して、フロントエンド出力セクション８４は、入力を処理して、出力７０上の対応するＱＰＳＫ変調信号にする。さらに、フロントエンド出力セクション８４は、信号線９４上にプロセッサストローブを生成する。フロントエンド入力セクション８０およびフロントエンド出力セクション８４のさらなる説明は、以下の本明細書でさらに行われる。
再びＮＩＣＡＭプロセッサ８２に関して、プロセッサは、フロントエンドの入力セクション８０によって３２ｋＨｚで生成された１４ビットサンプルを処理し、ＮＩＣＡＭ標準に適合して３６４ｋＨｚでサンプリングされた同相および直交データを生成する。特に、ＮＩＣＡＭプロセッサ８２は、以下の動作、すなわち、スケールファクタの計算、１４ビット到来データの１０ビット分解能へのコンパンディング、パリティビットの計算、スケールファクタを用いたパリティビットのエンコーディング、ビットインタリービング、７２８ビットのビットストリームの生成、スクランブリング、ビットストリームの１ビット同相および直交データの２つのストリームへの変換、および差動的エンコーディングを実施する。プロセッサ８２は、図５に関して本明細書でさらに説明するように、フロントエンド出力セクション８４のインタポレータタイミング回路１３８からストローブを受信するたびにビット対を出力する。
図４は、本開示の一実施形態による、図３のフロントエンド入力セクション８０のより詳細な略ブロック図である。フロントエンド入力セクション８０は、デュアルチャネルＡＤＣ１００、インタポレーションファクタＮを有するインタポレータ１０２、デシメーションファクタＭを有する第１デシメータ１０４、デジタルプリエンファシスフィルタ１０６、およびデシメーションファクタＰを有する第２デシメータ１０８を含む。第２デシメータ１０８は、それぞれ、出力信号線８６および８８上に（ＮＩＣＡＭ標準によって指定された）３２ｋＨｚでサンプリングされた１４ビットデータを生成する。一実施形態では、デュアルチャネルＡＤＣ１００は、シグマ−デルタＡＤＣを備える。さらに、デュアルチャネルＡＤＣ１００へのクロック入力（ＡＤＣ ＣＬＫ）は、たとえば、適した除算器を使用して、信号線６８上のクロック入力から導出される。さらに、フロントエンド入力セクション８０のファクタＮ、Ｍ、およびＰは、本明細書でさらに説明されるように、種々のシステムクロックから要求される３２ｋＨｚの生成を可能にするのに十分な柔軟性を可能にする。
図５は、本開示の一実施形態による、図３のフロントエンド出力セクション８４のより詳細な略ブロック図である。フロントエンド出力セクション８４は、インタポレーションファクタＫを有するデジタル平方根累乗余弦（ＳＲＲＣ）フィルタ１３０、可変インタポレーションファクタＬを有するインタポレータ１３２、デジタルミキサ１３４、デジタル−アナログ変換器（ＤＡＣ）１３６、インタポレータタイミング回路１３８、および正弦＆余弦発生器１４０を含む。一実施形態では、インタポレータタイミング回路１３８は、図５に示す信号線９４および１４６上に、ＮＩＣＡＭプロセッサ８２、ＳＲＲＣフィルタ１３０、およびインタポレータ１３２用の出力ストローブを提供する。さらに、正弦＆余弦発生器１４０は、それぞれ、信号線１５４および１５６上に、余弦出力信号およびマイナス正弦出力信号を提供する。相応して、フロントエンド出力セクション８４は、システムクロック６８に基づくクロックを用いて７２８ｋＨｚクロックを近似する手段を備える。さらに、一実施形態では、ＤＡＣ１３６は、バンドパスシグマ−デルタＤＡＣを備える。
本開示の一実施形態では、全てのＮＩＣＡＭクロックは、適した整数除算器を用いて、単一システムクロックから導出されることができる。単一チップ版では、システムクロックは、水晶発振器によって生成されることができる。相応して、ＰＬＬは要求されない。
やはり図５を参照すると、入力９０および９２上の信号に応答すると共にクロック入力９４および１４６上のストローブに応答して、インタポレーションファクタＫを有するＳＲＲＣフィルタ１３０は、以下の本明細書でさらに説明するように、ファクタＫで信号をインタポレーションすることに加えて、ＮＩＣＡＭ仕様によって指定されるパルス成形を実施するように構成される。ＳＲＲＣフィルタの出力１４２および１４４は、インタポレータ１３２の入力１４２および１４４に対応する。入力１４２および１４４上の信号に応答すると共にクロック入力１４６上のストローブに応答して、インタポレータ１３２は、可変インタポレーションファクタＬを用いて入力信号をアップサンプリングし、同相および直交ＳＲＲＣ出力データ信号が、それぞれ、出力１４８および１５０上のシステムクロック６８の周波数までインタポレーションされることを可能にする。一実施形態では、周波数は、単一チップ実装に適する２４ＭＨｚである。別の実施形態では、エンコーダが音声／ビデオチップ内に埋め込まれる場合、周波数は２７ＭＨｚである。
インタポレータ１３２の出力１４８および１５０は、ミキサ１３４の入力１４８および１５０に対応する。入力１４８および１５０上の信号に応答し、さらに、それぞれ、信号線１５４および１５６上の余弦信号およびマイナス正弦信号に応答して、ミキサ１３４は、入力１４８および１５０上の同相データおよび直交データを、余弦信号およびマイナス正弦信号で乗算して、システムクロック６８の周波数でサンプリングされた６．５５２ＭＨｚまたは５．８５ＭＨｚ搬送波を生成する。搬送波は、特定のＴＶシステム実装に応じて選択される。ミキサ１３４は、次に、積を加算して、出力１５２上に、システムクロック６８の周波数でサンプリングされたデジタルＱＰＳＫ変調信号を生成する。ミキサ１３４の出力１５２は、ＤＡＣ１３６の入力１５２に対応する。入力１５２上の信号に応答して、ＤＡＣ１３６は、デジタルＱＰＳＫ変調信号をアナログ領域に変換し、変換信号を出力７０上に出力する。一実施形態では、ＤＡＣ１３６は、システムクロック６８の周波数でデジタルＱＰＳＫ変調信号をサンプリングし、６．５５２ＭＨｚまたは５．８５ＭＨｚに位置するノイズ成形ノッチを含む。
図６は、本開示の一実施形態による、図５の例示的なインタポレータタイミング回路１３８のより詳細な略ブロック図である。インタポレータタイミング回路１３８は、ＮＩＣＡＭプロセッサ８２用の出力ストローブを生成し、出力ストローブを信号線９４上に提供する。さらに、インタポレータタイミング回路１３８は、ＳＲＲＣフィルタ１３０およびインタポレータ１３２用の出力ストローブを生成し、出力ストローブを信号線１４６上に提供する。一実施形態では、インタポレータタイミング回路１３８は、全加算器を構成するＮビット加算器を含み、Ｎはビット数である。図６に示すように、Ｎビット加算器は、全加算器の２４ビット加算器ＦＡ０、ＦＡ１、…、ＦＡ２０、ＦＡ２１、ＦＡ２２、およびＦＡ２３を含む。プロセッサ出力ストローブ９４は、ＭＳＢ全加算器キャリーアウト（ＣＯ２３）に対応する。さらに、割り込みストローブ１４６は、ＭＳＢ−２全加算器キャリーアウト（ＣＯ２１）に対応する。タイミング回路１３８は、１つまたは複数の適したアキュミュレータおよび／またはレジスタを含んでもよい。
本開示の実施形態は、単一システムクロック６８を用いたフロントエンドセクション（入力および出力セクション（８０，８４））を使用することによって、本明細書で先に説明した単一チップ実装の問題のうちの１つを解決する。さらに、フロントエンドセクションは、それぞれ、アンチエイリアシングフィルタ５２および再構成フィルタ５６、デュアルＡＤＣ１００、およびＤＡＣ１３６の出力バッファを除いて、完全にデジタルである。一実施形態では、システムクロック周波数は、水晶発振器によって直接生成される２４ＭＨｚであり、全ての他のクロックは、整数除算器を用いてこのシステムクロック６８から導出される。相応して、ＰＬＬは必要とされない。ＮＩＣＡＭエンコーダの単一チップ実装は、図３に示される。代替の実施形態では、フロントエンドセクション（８０，８４）およびＮＩＣＡＭプロセッサ８２は、音声／ビデオ集積回路チップ内に埋め込まれることもできる。
一実施形態では、フロントエンド入力セクション８０および出力セクション８４は、入力セクションシステムクロックおよび出力セクションシステムクロックを用いてクロック駆動される。これらの２つのクロックは、同じであることができ、または、除算器を用いて同じクロックから導出されることができる。さらに、ＮＩＣＡＭプロセッサ８２は、いずれのクロックをも使用することができる。
再び図２、３、および４を参照すると、フロントエンド入力セクション８０に入力される前に、信号（６０，６２）は、アンチエイリアシングフィルタ５２によってローパスフィルタリングされ、次に、ＡＤＣクロック（ＡＤＣ ＣＬＫ）によってサンプリングされるデュアルチャネルＡＤＣ１００によってデジタル化される。フロントエンド入力セクション８０のＡＤＣ１００の分解能およびサンプリング周波数は、最後のデシメータ１０８の出力において１４ビットの精度を保証するように選択されなければならない。
ＡＤＣ出力（１１０，１１２）は、ファクタＮでインタポレータ１０２にてインタポレーションされ、ファクタＭで第１デシメータ１０４にてデシメーションされる。ファクタＮおよびＭは、こうして得られるサンプリングレートが、３２ｋＨｚの少なくとも３倍のサンプリングレートであるように選択される。こうして、アナログプリエンファシスフィルタのデジタル領域内へのマッピングは、ＮＩＣＡＭ標準によって指定される、対応するアナログフィルタの特性に、より正確に一致するデジタルフィルタ１０６を生成する。一実施形態では、プリエンファシスフィルタ１０６は、再帰フィルタを用いて実装される。プリエンファシスフィルタ１０６の出力は、ファクタＰで第２デシメータ１０８にてデシメーションされる。さらに、ファクタＮ、Ｍ、およびＰの組合せは、第２デシメータの出力が、ＮＩＣＡＭ標準に従って３２ｋＨｚで正確にサンプリングされた信号を生成する。
一実施形態では、システムクロック６８は２４ＭＨｚ（図２）である。さらに、本開示の実施形態は、デュアルチャネルＡＤＣ１００およびＤＡＣ１３６について同じクロックの使用を可能にする。さらに、システムクロック６８は、ＲＦ変調器５８のために信号線７２上に４ＭＨｚのクロックを生成するのにも使用され、したがって、第２水晶の使用を回避することによって、ＮＩＣＡＭエンコーダシステムを簡略化する。２４ＭＨｚシステムクロックは、水晶発振器によって直接生成され、全ての他のクロックは、整数除算器を用いてこのシステムクロックから直接導出される。
一実施形態では、ＡＤＣクロック周波数（ＡＤＣ ＣＬＫ）は、６ＭＨｚであり、インタポレータ１０２用のインタポレーションファクタＮ＝２は、そのため、インタポレータ１０２の出力にて１２ＭＨｚのサンプリング周波数を生成する。代替の実施形態では、１２ＭＨｚで直接クロック駆動されるＡＤＣを使用することによって、インタポレータを回避することができる。第１デシメータ１０４は、ファクタＭ＝７５でデシメーションし、そのため、サンプリングレートを１６０ｋＨｚに下げる。こうしたサンプリングレートは、３２ｋＨｚの最終サンプリングレートより５倍高く、したがって、対応するアナログフィルタをデジタル領域内に良好にマッピングすることを保証するのに十分高いことに留意されたい。第２デシメータ１０８のファクタＰは５である。先に述べたインタポレーションファクタおよびデシメーションファクタの好みを選択する場合、６ＭＨｚのサンプリング周波数から始め、２４ＭＨｚの単一システムクロックから除算器を用いてクロック全てを導出するＮＩＣＡＭ標準に適合した３２ｋＨｚの最終サンプリング周波数に達することが可能である。
別の実施形態では、ＮＩＣＡＭエンコーダ５４は、音声／ビデオ集積回路チップ内に埋め込まれ、フロントエンドセクション（８０，８４）用のクロックは、１０８ＭＨｚ（すなわち、４×２７ＭＨｚ）であるように選択される。デュアルチャネルＡＤＣ１００は、６．７５ＭＨｚ（すなわち、（１０８÷１６）ＭＨｚ）でクロック駆動されることができる。インタポレーションファクタＮは、インタポレータ１０２について１６であるように選択され、そのため、１０８ＭＨｚのサンプリングレートが生成される。代替の実施形態では、１３．５ＭＨｚで動作する高速ＡＤＣ１００を用いて、インタポレーションファクタＮは、インタポレータ１０２について８に減少させることができる。デシメータファクタＭは、デシメータ１０４について６７５である。こうして、プリエンファシスフィルタ１０６は、前と同様に１６０ｋＨｚでサンプリングされる。さらに、プリエンファシスフィルタ１０６およびプリエンファシスフィルタ１０６に続く回路は、先の実施形態で述べたものと類似である。
相応して、ファクタＮ、Ｍ、およびＰは、種々のシステムクロックから３２ｋＨｚを生成するのに十分な柔軟性を導入する。
フロントエンド出力セクション８４（図３および図５）に関連して、７２８（ビットレート）または３６４ｋＨｚ（シンボルレート）のサンプリングレートを生成する問題は、フロントエンド入力セクション８０のクロックについての問題より複雑である。この理由は、残念なことに、数７２８および３６４が、素数７および１３を含むためである。すなわち、システム設計者が、ほぼ３００ＭＨｚを超える著しく高いシステムクロックを受け入れたいと思わない限り、素数７および１３は、利用可能なシステムクロックから７２８または３６４を合成することを非常に難しくする。
先の段落で説明した問題に対する１つの解決策は、利用可能なシステムクロックから、単に平均して７２８または３６４ｋＨｚの値を有するクロックを生成することにある。換言すれば、７２８または３６４ｋＨｚの各サイクルに含まれるシステムクロックサイクルの数は、一定であるのではなく、サイクルごとに少し変動する。これはまた、各シンボルの継続時間が少し変動することを意味する。一実施形態では、システムクロックは２４ＭＨｚであり、シンボルレートに関して導入されるジッタは、システムクロックの１サイクル程度、または、シンボル周期の約１．５％であり、システム性能全体に悪影響を及ぼさないであろう。
ＮＩＣＡＭプロセッサ８２は、それぞれ信号線９０および９２上に提供される、全ての１ｍｓフレーム内において３６４個の同相データと３６４個の直交データを生成する。１ビット同相および直交ストリームは、正確に計算される間、理想的な３６４ｋＨｚクロックを用いて出力されない。先に説明したように、３６４ｋＨｚクロックは、整数除算器を用いてシステムクロックから容易に導出されることができない。代わりに、そのエッジが、システムクロックのエッジに一致する近似クロックが使用される。
ＮＩＣＡＭプロセッサ８２およびインタポレータ（１３０，１３２）用の出力ストローブ（９４，１４６）を生成することができる例示的なタイミング回路１３８が、図６に示される。アキュミュレータについてのインクリメント（Δ）は、
Δ＝ＲＯＵＮＤ（２Ｎ＊シンボルレート／システムクロック周波数） （式−１）
で与えられる。
丸めの前のインクリメントは整数ではないため、ストローブは、フロントエンド入力セクション８０によって生成されるタイミングと比較して、１ｍｓフレームごとに少し異なる時間に起こることになる。これは、フロントエンド入力セクション８０およびＮＩＣＡＭプロセッサ８２を、フロントエンド出力セクション８４に同期させることを難しくさせることになる。しかし、この問題は、一定間隔ｍでインタポレータタイミング回路１３８のレジスタをリセットすることによって解決することができる。これらの間隔は、レジスタコンテンツが、浮動点実装において値ゼロをとるか、または、固定点実装においてゼロに近い値をとることになる時間に等しい。
２４ＭＨｚのシステムクロックの場合、間隔ｍは、
ｍ＝ｋ＊システムクロック／シンボルレート （式−２）
で決定され、ここで、ｋは、ｍが整数であるように選択される整数である。
たとえば、２４ＭＨｚのシステムクロックの場合、（式―２）は、
ｍ＝ｋ＊６０００／９１ （式−３）
になり、ｋは９１または９１の倍数である。したがって、レジスタは、２４ＭＨｚの６，０００サイクルまたは６，０００の倍数に等しい間隔でリセットされることができる。
ＳＲＲＣフィルタ１３０（図５）は、ＮＩＣＡＭ仕様によって指定されたパルス成形フィルタのデジタル版である。ＮＩＣＡＭ仕様によれば、２つの要件、すなわち、ＰＡＬ Ｉシステムについての要件と残りの全てのＰＡＬおよびＳＥＣＡＭシステムについての別の要件が存在する。一実施形態では、ＳＲＲＣフィルタ１３０は、同相および直交有限インパルス応答（ＦＩＲ）フィルタを用いて実装される。データを成形すること以外に、ＳＲＲＣフィルタ１３０はまた、ファクタＫで信号をインタポレーションする。
一実施形態では、システムクロック６８は２４ＭＨｚであり、Ｋの値は４であり、それぞれ、信号線１４２および１４４上の同相および直交ＳＲＲＣ出力は、１．４５６ＭＨｚの近似サンプリングレートで生成される。ＳＲＲＣフィルタ１３０の後に、可変インタポレーションファクタＬを用いて信号をアップサンプリングするインタポレータ１３２が続く。２４ＭＨｚのシステムクロックおよびＫ＝４のＳＲＲＣインタポレーションファクタの場合、可変インタポレータ１３２によって導入される平均インタポレーションは、（２４／１．４５６）＝１６．４８３５１６４８である。１ｍｓのフレーム中で、インタポレータ１３２は、１６によって７５２回、１７によって７０４回インタポレーションする。換言すれば、システムクロックが２４ＭＨｚに等しく、かつ、ＳＲＲＣインタポレーションファクタＫが４に等しい場合、４分の１シンボル周期内のシステムクロック６８のサイクルの数は１６または１７に等しい。これは、設計上、ＳＲＲＣクロックが、４１．６６６ｎｓ（２４ＭＨｚの１サイクル）のジッタを有することを意味する。相応して、これは、最高２４ＭＨｚのＳＲＲＣ出力信号のインタポレーションを可能にする。ミキサ１３４は、次に、同相および直交データを正弦＆余弦発生器１４０の余弦およびマイナス正弦出力と乗算する。先に述べたように、正弦＆余弦発生器１４０は、選択されたＴＶシステムの必要性に応じて、２４ＭＨｚでサンプリングされた６．５５２または５．８５ＭＨｚ搬送波を生成することができる。積は、次に加算され、そのため、信号線１５２上に、２４ＭＨｚでサンプリングされたデジタルＱＰＳＫ変調信号が生成される。デジタルＱＰＳＫ変調信号は、次に、２４ＭＨｚでサンプリングされるＤＡＣ１３６によってアナログ領域に変換され、さらに、そのノイズ成形ノッチは、６．５５２または５．８５ＭＨｚに位置する。
別の実施形態では、システムクロック６８は２７ＭＨｚであり、Ｋ＝４である。先の実施形態と同様に、ＳＲＲＣフィルタ１３０は、ほぼ１．４５６ＭＨｚでインタポレーションされた同相および直交出力を生成する。可変インタポレータ１３２は、信号を２７ＭＨｚにインタポレーションする。平均インタポレーションは、ここでは（２７／１．４５６）＝１８．５４３９５６０４である。１ｍｓのフレーム中に、インタポレータ１３２は、１８によって６６４回、１９によって７９２回インタポレーションする。相応して、これは、最高２７ＭＨｚのＳＲＲＣ出力信号のインタポレーションを可能にする。同相および直交データは、それぞれ、選択されたＴＶシステムの必要性に応じて２７ＭＨｚでサンプリングされた６．５５２または５．８５ＭＨｚ搬送波を生成することができる、正弦＆余弦発生器１４０の余弦およびマイナス正弦出力と乗算される。積は、次に加算され、そのため、信号線１５２上に、２７ＭＨｚでサンプリングされたデジタルＱＰＳＫ変調信号が生成される。デジタルＱＰＳＫ変調信号は、次に、２７ＭＨｚでサンプリングされるＤＡＣ１３６によってアナログ領域に変換される。
一実施形態では、ＤＡＣ１３６は、シグマ−デルタＤＡＣを構成する。シグマ−デルタＤＡＣは、６．５５２または５．８５ＭＨｚに位置するノイズ成形ノッチを含む。さらに、シグマ−デルタＤＡＣ出力は、アナログ再構成フィルタによってバンドパスフィルタリングされる。
本明細書で説明するように、本開示の実施形態は、多数のシステムクロックから単一クロックへの低減、システム実装の総コストの低減、および、多数のアナログブロックの適したデジタル実装との置換えを可能にする。さらに、実施形態は、さらに、ＶＣＲ、ＤＶＤプレーヤ、デコーダ、セットトップボックス、および他の音声／ビデオアプリケーションに、本開示によるＮＩＣＡＭエンコーダを装備することによって、当技術分野の問題を解決する。実際に、ＲＦ変調器と一緒になったＮＩＣＡＭエンコーダは、２１ピンＳＣＡＲＴコネクタまたは３つの音声／ビデオコネクタ（ビデオ、左音声、および右音声）の代わりに、単一ＲＦコネクタを通して、コンポジットビデオおよびＴＶ品質ステレオサウンドを提供することができるため、ＮＩＣＡＭエンコーダは、ＤＶＤプレーヤ、ステレオＶＣＲ、セットトップボックス、ゲーム用ステーション、および独立型ユニットで採用されることができ、そのため、代表的な家庭用娯楽配線アーキテクチャを簡略化し、また、それが遠隔のテレビに接続することを可能にする。本開示の実施形態による内臓ＮＩＣＡＭエンコーダを有する機器を使用することによって、多数の音声／ビデオアプリケーションが、同軸ケーブルを介してセットトップボックスに接続され、ステレオ音声を受信することができる。さらに、代表的な家庭用娯楽配線を、大幅に簡略化することができる。
本開示の実施形態は、エンコーダが低コストで生産されることを可能にする。相応して、これは、ＮＩＣＡＭエンコーダが、消費者電子機器アプリケーションで広く使用されるようになることを可能にする。さらに、本開示の実施形態は、ＮＩＣＡＭエンコーダの、以前に知られているよりも費用効果的な実装を可能にするフロントエンドを組み込むことによって、この問題に対処する。
先の仕様では、本開示は、種々の実施形態を参照して述べられた。しかし、添付特許請求の範囲に述べる本実施形態の範囲から逸脱することなく、種々の修正および変更を行うことができることを当業者は理解する。相応して、仕様および図は、制限的な意味ではなく、例示の意味で考えられ、全てのこうした修正は、本発明の実施形態の範囲内に含まれることを意図される。たとえば、本開示の一実施形態は、音声／ビデオ消費者電子機器に使用されるステレオフォニック音声エンコーダを含む。実施形態は、さらに、単一チップＮＩＣＡＭエンコーダを構成する、フロントエンドを有するＮＩＣＡＭエンコーダを含む。本開示の実施形態は、なおさらに、本明細書で説明されるフロントエンドを有するＮＩＣＡＭエンコーダを含む集積回路を備える。
利益、他の利点、および問題に対する解決策は、特定の実施形態に関して先に述べられた。しかし、利益、利点、問題に対する解決策、および、どんな利益、利点、または解決策をも、もたらすかまたはより明白にするようにさせることができる任意の要素（複数可）は、任意のまたは全ての特許請求項についての重要な、要求される、または必須の特徴または要素として考えられるべきではない。本明細書で使用されるように、用語「備える(comprises)」、「備えている(comprising)」、またはその任意の他の変形は、要素のリストを含む、プロセス、方法、製品、または装置が、これらの要素を含むだけではなく、こうしたプロセス、方法、製品、または装置にとって、明示的に挙げられないか、または、固有の他の要素を含むように、非排他的な包含をカバーすることを意図される。
アナログＲＦ変調器を持つＮＩＣＡＭエンコーダを有する、従来技術のコンポジットビデオおよびステレオ音声システムの略ブロック図。 本開示の一実施形態による、単一チップＮＩＣＡＭエンコーダ実装を有するコンポジットビデオおよびデュアルチャネル音声システムの略ブロック図。 本開示の一実施形態による、図２のＮＩＣＡＭエンコーダ実装のより詳細な略ブロック図。 本開示の一実施形態による、図３のフロントエンド入力セクションのより詳細な略ブロック図。 本開示の一実施形態による、図３のフロントエンド出力セクションのより詳細な略ブロック図。 本開示の一実施形態による、図５の例示的なインタポレータタイミング回路のより詳細な略ブロック図。

Claims (5)

  1. 入力信号の可変インタポレーションを実行するＮＩＣＡＭエンコーダ（５４）であって、
    フロントエンド入力セクション（８０）と；
    ＮＩＣＡＭプロセッサ（８２）と；
    フロントエンド出力セクション（８４）と
    を備え、
    前記フロントエンド入力セクション（８０）は、前記ＮＩＣＡＭプロセッサ（８２）の入力に結合し、
    前記フロントエンド入力セクション（８０）は、
    （ａ）ファクタＮによるインタポレータ（１０２）、ファクタＭによる第１デシメータ（１０４）、プリエンファシスフィルタ（１０６）、およびファクタＰによる第２デシメータ（１０８）であって、前記インタポレータ（１０２）は、前記第１デシメータ（１０４）に結合し、前記第１デシメータ（１０４）は、前記プリエンファシスフィルタ（１０６）に結合し、前記プリエンファシスフィルタ（１０６）は、前記第２デシメータ（１０８）に結合していることと、
    （ｂ）デュアルチャネルのアナログデジタル変換器（１００）、ファクタＮによるインタポレータ（１０２）、ファクタＭによる第１デシメータ（１０４）、プリエンファシスフィルタ（１０６）、およびファクタＰによる第２デシメータ（１０８）であって、前記アナログデジタル変換器（１００）は、前記インタポレータ（１０２）に結合し、前記インタポレータ（１０２）は、前記第１デシメータ（１０４）に結合し、前記第１デシメータ（１０４）は、前記プリエンファシスフィルタ（１０６）に結合し、前記プリエンファシスフィルタ（１０６）は、前記第２デシメータ（１０８）に結合していることと
    のうちの一方を備え、
    前記フロントエンド出力セクション（８４）は、ＳＲＲＣインタポレーションファクタＫを有する平方根累乗余弦フィルタ（１３０）と、可変インタポレーションファクタＬを有する可変インタポレータ（１３２）と、デジタルミキサ（１３４）と、デジタルアナログ変換器（１３６）と、正弦余弦発生器（１４０）とを備え、
    前記平方根累乗余弦フィルタ（１３０）は、前記可変インタポレータ（１３２）に結合され、
    前記可変インタポレータ（１３２）は、前記デジタルミキサ（１３４）に結合され、
    前記デジタルミキサ（１３４）は、前記デジタルアナログ変換器（１３６）および前記正弦余弦発生器（１４０）に結合され、
    前記ＮＩＣＡＭプロセッサ（８２）は、前記フロントエンド出力セクション（８４）の入力に結合され、
    アナログ信号を受信した前記フロントエンド入力セクション（８０）は、前記ＮＩＣＡＭプロセッサ（８２）にデータを入力し、
    前記データを受信した前記ＮＩＣＡＭプロセッサ（８２）が、前記平方根累乗余弦フィルタ（１３０）に入力する単一ビットデータストリーム信号のサンプリングレートを、Ｒ（ＭＨｚ）とし、
    前記ＮＩＣＡＭエンコーダ（５４）に入力されるシステムクロック（６８）をＳ（ＭＨｚ）とすると、
    Ｓ／Ｒ／Ｋは、前記可変インタポレータ（１３２）によって導入される平均インタポレーションであり、
    前記可変インタポレーションファクタＬは、前記平均インタポレーションを切り捨てた整数である第１の整数または前記平均インタポレーションを切り上げた整数である第２の整数であり、
    Ｓ／Ｒ／Ｋから前記第１の整数を減算した結果に、１０００×Ｋ×Ｒを乗算した結果を、Ｘとし、
    前記第２の整数からＳ／Ｒ／Ｋを減算した結果に、１０００×Ｋ×Ｒを乗算した結果を、Ｙとすると、
    前記可変インタポレータ（１３２）は、１ｍｓのフレーム中で、前記第１の整数によってＸ回、前記第２の整数によってＹ回インタポレーションする、ＮＩＣＡＭエンコーダ。
  2. 前記単一ビットデータストリーム信号のサンプリングレートは、７２８ｋＨｚまたは３６４ｋＨｚであり、
    前記データのサンプリングレートは、３２ｋＨｚであり、
    前記システムクロック（６８）は、２４ＭＨｚ、２７ＭＨｚ、または１０８ＭＨｚである、
    請求項１記載のＮＩＣＡＭエンコーダ。
  3. Ｎ／（Ｍ×Ｐ）は、前記システムクロック（６８）に対する３２ＭＨｚの比に等しい、
    請求項１記載のＮＩＣＡＭエンコーダ。
  4. 前記アナログデジタル変換器（１００）はさらに、１４ビットよりも良好な初期分解能を有し、且つ前記フロントエンド入力セクション（８０）の出力に１４ビットの分解能を提供する、
    請求項１記載のＮＩＣＡＭエンコーダ。
  5. ＮＩＣＡＭエンコーダ（５４）が入力信号の可変インタポレーションを実行する実行方法であって、
    前記ＮＩＣＡＭエンコーダ（５４）は、
    フロントエンド入力セクション（８０）と；
    ＮＩＣＡＭプロセッサ（８２）と；
    フロントエンド出力セクション（８４）と
    を備え、
    前記フロントエンド入力セクション（８０）は、前記ＮＩＣＡＭプロセッサ（８２）の入力に結合し、
    前記フロントエンド入力セクション（８０）は、
    （ａ）ファクタＮによるインタポレータ（１０２）、ファクタＭによる第１デシメータ（１０４）、プリエンファシスフィルタ（１０６）、およびファクタＰによる第２デシメータ（１０８）であって、前記インタポレータ（１０２）は、前記第１デシメータ（１０４）に結合し、前記第１デシメータ（１０４）は、前記プリエンファシスフィルタ（１０６）に結合し、前記プリエンファシスフィルタ（１０６）は、前記第２デシメータ（１０８）に結合していることと、
    （ｂ）デュアルチャネルのアナログデジタル変換器（１００）、ファクタＮによるインタポレータ（１０２）、ファクタＭによる第１デシメータ（１０４）、プリエンファシスフィルタ（１０６）、およびファクタＰによる第２デシメータ（１０８）であって、前記アナログデジタル変換器（１００）は、前記インタポレータ（１０２）に結合し、前記インタポレータ（１０２）は、前記第１デシメータ（１０４）に結合し、前記第１デシメータ（１０４）は、前記プリエンファシスフィルタ（１０６）に結合し、前記プリエンファシスフィルタ（１０６）は、前記第２デシメータ（１０８）に結合していることと
    のうちの一方を備え、
    前記フロントエンド出力セクション（８４）は、ＳＲＲＣインタポレーションファクタＫを有する平方根累乗余弦フィルタ（１３０）と、可変インタポレーションファクタＬを有する可変インタポレータ（１３２）と、デジタルミキサ（１３４）と、デジタルアナログ変換器（１３６）と、正弦余弦発生器（１４０）とを備え、
    前記平方根累乗余弦フィルタ（１３０）は、前記可変インタポレータ（１３２）に結合され、
    前記可変インタポレータ（１３２）は、前記デジタルミキサ（１３４）に結合され、
    前記デジタルミキサ（１３４）は、前記デジタルアナログ変換器（１３６）および前記正弦余弦発生器（１４０）に結合され、
    前記ＮＩＣＡＭプロセッサ（８２）は、前記フロントエンド出力セクション（８４）の入力に結合され、
    アナログ信号を受信した前記フロントエンド入力セクション（８０）は、前記ＮＩＣＡＭプロセッサ（８２）にデータを入力し、
    前記データを受信した前記ＮＩＣＡＭプロセッサ（８２）が、前記平方根累乗余弦フィルタ（１３０）に入力する単一ビットデータストリーム信号のサンプリングレートを、Ｒ（ＭＨｚ）とし、
    前記ＮＩＣＡＭエンコーダ（５４）に入力されるシステムクロック（６８）をＳ（ＭＨｚ）とすると、
    Ｓ／Ｒ／Ｋは、前記可変インタポレータ（１３２）によって導入される平均インタポレーションであり、
    前記可変インタポレーションファクタＬは、前記平均インタポレーションを切り捨てた整数である第１の整数または前記平均インタポレーションを切り上げた整数である第２の整数であり、
    Ｓ／Ｒ／Ｋから前記第１の整数を減算した結果に、１０００×Ｋ×Ｒを乗算した結果を、Ｘとし、
    前記第２の整数からＳ／Ｒ／Ｋを減算した結果に、１０００×Ｋ×Ｒを乗算した結果を、Ｙとすると、
    前記実行方法は、
    前記可変インタポレータ（１３２）は、１ｍｓのフレーム中で、前記第１の整数によってＸ回、前記第２の整数によってＹ回インタポレーションすること
    を有する、実行方法。
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