JP5008312B2 - Driving device, LED head, and image forming apparatus - Google Patents
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Description
本発明は、被駆動素子の群、例えば光源に発光ダイオード（以下、ＬＥＤと称す）を用いた電子写真プリンタにおけるＬＥＤの列、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列を駆動する駆動装置に関する。また、本発明は更にそのような駆動装置を有するＬＥＤヘッド、画像形成装置に関する。 The present invention provides a group of driven elements, for example, an LED row in an electrophotographic printer using a light emitting diode (hereinafter referred to as LED) as a light source, a row of heating resistors in a thermal printer, and a row of display elements in a display device. The present invention relates to a driving device for driving. The present invention further relates to an LED head and an image forming apparatus having such a driving device.
従来、この種の駆動装置においては、例えば、ＬＥＤ素子の製造ばらつきによる光量むらを補正するため、ドライバＩＣ側にチップ補正回路を設けるのが通例であった（例えば、特許文献１参照）。代表的な例では、ＬＥＤ駆動電流を３％刻みで１６段階に調整可能としていた。また、ドライバＩＣにおけるＬＥＤ素子の駆動用トランジスタとしＰＭＯＳ素子のトランジスタを用いていた。 Conventionally, in this type of driving device, for example, a chip correction circuit is usually provided on the driver IC side in order to correct unevenness in the amount of light due to manufacturing variations of LED elements (see, for example, Patent Document 1). In a typical example, the LED drive current can be adjusted in 16 steps in 3% increments. Further, a transistor of a PMOS element is used as a driving transistor of the LED element in the driver IC.
近年の半導体製造のプロセス技術の進展により、ＭＯＳトランジスタサイズの微細化が進んだ結果、その耐圧もまた低下する傾向にあり、それにより構成されるＩＣの電源電圧を低下させる必要が生じている。従って電源電圧の低下によりＩＣチップの小型化も可能となる。典型的な例として、電源電圧を３．３Ｖや２．５Ｖといったように、ＭＯＳトランジスタの微細化の程度に応じて電源電圧を下げることが要求されている。しかしながら、上記した従来のドライバＩＣの公知の構成においては、その電源電圧は通常５Ｖ仕様となっており、電源電圧を３．３Ｖの場合に適用させようとすると、ＬＥＤの駆動電流を一定に維持することができず、動作困難になってしまう問題があった。またＬＥＤヘッドの製造コストをアップさせることなく、ＩＣチップの小型化を実現することが困難であった。 As a result of advances in the process technology of semiconductor manufacturing in recent years, the MOS transistor size has been miniaturized. As a result, the breakdown voltage tends to decrease, and the power supply voltage of an IC formed thereby needs to be reduced. Therefore, the IC chip can be downsized due to a decrease in the power supply voltage. As a typical example, the power supply voltage is required to be lowered according to the degree of miniaturization of the MOS transistor, such as 3.3V or 2.5V. However, in the known configuration of the above-described conventional driver IC, the power supply voltage is normally 5V specification, and if the power supply voltage is applied to 3.3V, the LED drive current is kept constant. There is a problem that it becomes difficult to operate. Further, it has been difficult to reduce the size of the IC chip without increasing the manufacturing cost of the LED head.
本発明の一つの目的は、従来よりも低い例えば３．３Ｖといった低い電源電圧においても、ＬＥＤといった被駆動素子の操作を可能とする駆動装置を提供することにある。
また、別の目的として、ＩＣチップの小型化のため、従来ＬＥＤ素子の駆動に用いられていたＰＭＯＳ素子に代えて、ＮＭＯＳ素子によりＬＥＤを駆動し、且つその際に、部品コストアップを防ぐため、グランドを基準とする基準電圧をもとに駆動電流を設定して動作することのできる駆動装置を提供することにある。
One object of the present invention is to provide a driving device that enables operation of a driven element such as an LED even at a lower power supply voltage, such as 3.3 V, than in the past.
As another purpose, in order to reduce the size of the IC chip, instead of the PMOS element conventionally used for driving the LED element, the LED is driven by the NMOS element, and at that time, the cost of the parts is prevented from being increased. Another object of the present invention is to provide a drive device that can operate by setting a drive current based on a reference voltage with respect to ground.
本発明による駆動装置は、ドットの印字又は表示のために駆動される被駆動素子の群を電流駆動する駆動装置において、
前記被駆動素子の各々に対応して設けられ、入力する制御電圧に応じて対応する被駆動素子の駆動電流を駆動する駆動素子の群と、外部回路からデータを入力して前記駆動電流を調整するための補正データを抽出する補正データ抽出手段と、前記補正データに基づいて前記被駆動素子の群の個々の前記駆動電流を一括して調整するための前記制御電圧を生成する制御電圧発生手段とを有し、
前記制御電圧発生手段は、基準電圧を入力する第１の入力端子を有する演算増幅器と、
第１の電源電圧が印加される第１の電源端子にその第１端子が接続され、前記演算増幅器の出力端子にその第３端子が接続されたトランジスタと、前記トランジスタの第２端子と第２の電源電圧が印加される第２の電源端子間で直列に接続された複数の分割抵抗と、
前記直列に接続された複数の分割抵抗の各一端に接続された複数の入力端子を有し、前記補正データに応じて、前記複数の入力端子の内から１つを選択して前記演算増幅器の第２の入力端子に接続する第１の選択回路と、前記補正データに応じて、前記第１の選択回路が選択した入力端子と前記トランジスタの第２端子間において直列に接続されている前記分割抵抗の一部又は全部を短絡する短絡手段とを有し、
前記基準電圧及び前記補正データに応じた基準電流を前記トランジスタに流し、前記トランジスタの第３端子に印加されている前記演算増幅器の出力電圧を前記制御電圧とし、
前記駆動素子と前記トランジスタとがＰＭＯＳトランジスタであり、互いにカレントミラーの関係に構成されていることを特徴とする。
The drive device according to the present invention is a drive device for current driving a group of driven elements driven for dot printing or display.
A group of drive elements provided corresponding to each of the driven elements and driving the drive current of the corresponding driven element according to the input control voltage, and adjusting the drive current by inputting data from an external circuit Correction data extraction means for extracting correction data for performing, and control voltage generation means for generating the control voltage for collectively adjusting the individual drive currents of the group of driven elements based on the correction data And
The control voltage generating means includes an operational amplifier having a first input terminal for inputting a reference voltage;
A transistor having a first terminal connected to a first power supply terminal to which a first power supply voltage is applied, and a third terminal connected to an output terminal of the operational amplifier; a second terminal of the transistor; A plurality of divided resistors connected in series between the second power supply terminals to which the power supply voltage is applied;
A plurality of input terminals connected to respective one ends of the plurality of divided resistors connected in series, and selecting one of the plurality of input terminals according to the correction data; A first selection circuit connected to a second input terminal; and the division connected in series between the input terminal selected by the first selection circuit and the second terminal of the transistor according to the correction data Short-circuit means for short-circuiting part or all of the resistor,
A reference current corresponding to the reference voltage and the correction data is passed through the transistor, and the output voltage of the operational amplifier applied to the third terminal of the transistor is used as the control voltage .
And the driving element and the transistor is a PMOS transistor, characterized that you have configured current mirror relationship to each other.
別の発明による駆動装置は、ドットの印字又は表示のために駆動される被駆動素子の群を電流駆動する駆動装置において、
前記被駆動素子の各々に対応して設けられ、入力する制御電圧に応じて対応する被駆動素子の駆動電流を駆動する駆動素子の群と、外部回路からデータを入力して前記駆動電流を調整するための補正データを抽出する補正データ抽出手段と、前記補正データに基づいて前記被駆動素子の群の個々の前記駆動電流を一括して調整するための前記制御電圧を生成する制御電圧発生手段とを有し、前記被駆動素子の第１端子は第１の電源と接続され、且つ第２端子は対応する前記駆動素子とそれぞれ接続され、
前記制御電圧発生手段は、基準電圧を入力する第１の入力端子を有する第１の演算増幅器と、第３の電源電圧が印加される第３の電源端子にその第１端子が接続され、前記演算増幅器の出力にその第３端子が接続された第１導電形からなる第１トランジスタと、前記第１トランジスタの第２端子と第２の電源電圧が印加される第２の電源端子との間に接続された第１の抵抗と、前記第３の電源端子にその第１端子が接続され、前記演算増幅器の出力にその第３端子が接続された第１導電形からなる第２トランジスタと、前記第２トランジスタの第２端子にその第２端子と第３端子が接続され、その第１端子が前記第２の電源端子に接続された第２導電形からなる第３トランジスタと、前記第３トランジスタの第３端子にその第３端子が接続され、その第１端子が前記第２電源端子に接続された第２導電形からなる第４トランジスタと、前記第４トランジスタの第２端子と前記第３の電源端子間に接続された第２の抵抗と、前記第４トランジスタの第２端子に接続された第１の入力端子を有する第２の演算増幅器と、その第３端子が前記第２の演算増幅器の出力に接続され、その第２端子が前記演算増幅器の第２の入力端子に接続され、その第１端子が前記第２の電源端子に接続された第２導電形からなる第５トランジスタと、前記第５トランジスタの第２端子と前記第３の電源端子間に接続された第３の抵抗とを有し、
前記第５トランジスタの第３端子に印加されている前記第２演算増幅器の出力を前記制御電圧とし、
前記駆動素子と前記第５トランジスタとがＮＭＯＳトランジスタであり、互いにカレントミラーの関係に構成されていることを特徴とする。
A driving device according to another invention is a driving device for current-driving a group of driven elements driven for printing or displaying dots.
A group of drive elements provided corresponding to each of the driven elements and driving the drive current of the corresponding driven element according to the input control voltage, and adjusting the drive current by inputting data from an external circuit Correction data extraction means for extracting correction data for performing, and control voltage generation means for generating the control voltage for collectively adjusting the individual drive currents of the group of driven elements based on the correction data A first terminal of the driven element is connected to a first power source, and a second terminal is connected to the corresponding driving element, respectively.
The control voltage generating means is connected to a first operational amplifier having a first input terminal for inputting a reference voltage, and a third power supply terminal to which a third power supply voltage is applied. Between the first transistor of the first conductivity type, the third terminal of which is connected to the output of the operational amplifier, and the second power supply terminal to which the second power supply voltage is applied and the second terminal of the first transistor. A first resistor connected to the second power supply terminal; a second transistor of the first conductivity type having a first terminal connected to the third power supply terminal; and a third terminal connected to the output of the operational amplifier; A third transistor having a second conductivity type, the second terminal of which is connected to the second terminal of the second transistor, the second terminal of which is connected to the second power supply terminal; The third terminal is connected to the third terminal of the transistor. A fourth transistor of the second conductivity type having a first terminal connected to the second power supply terminal, and a second resistor connected between the second terminal of the fourth transistor and the third power supply terminal. A second operational amplifier having a first input terminal connected to the second terminal of the fourth transistor, a third terminal connected to the output of the second operational amplifier, and a second terminal A fifth transistor of the second conductivity type connected to a second input terminal of the operational amplifier, the first terminal of which is connected to the second power supply terminal; the second terminal of the fifth transistor; A third resistor connected between the three power supply terminals,
The output of the second operational amplifier applied to the third terminal of the fifth transistor is the control voltage ,
Said drive element and said fifth transistor is an NMOS transistor, characterized that you have configured current mirror relationship to each other.
本発明によれば、被駆動素子を駆動する駆動装置の小型化が可能となり、低電圧での被駆動素子の駆動、或いは部品のコストアップを抑えることのできる駆動装置を提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the drive device which drives a driven element can be reduced in size, and the drive device which can suppress the drive of a driven element by a low voltage or the cost increase of components can be provided.
実施の形態１．
図１は、本発明によるＬＥＤヘッドを採用した画像形成装置の実施の形態１の制御系の要部構成を示すブロック図である。
FIG. 1 is a block diagram showing a main configuration of a control system of
尚、以下の説明において、発光ダイオードをＬＥＤ、モノリシック集積回路をＩＣ、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタをＰＭＯＳランジスタと略称することがある。また正論理の場合、信号レベルの“Ｈｉｇｈ”を論理値“１”に、信号レベルの“Ｌｏｗ”を論理値“０”に対応させて記載することがある。更に、論理信号における正論理や負論理の別を明示するため、正論理信号の末尾に−Ｐを、負論理信号の末尾に−Ｎを付与して区別する場合がある。以下、被駆動素子の群を、画像形成装置としての電子写真プリンタに用いられたＬＥＤ素子の列とした場合を例にして、以下に説明する。 In the following description, a light emitting diode may be abbreviated as an LED, a monolithic integrated circuit as an IC, an N channel MOS transistor as an NMOS transistor, and a P channel MOS transistor as a PMOS transistor. In the case of positive logic, the signal level “High” may be described in association with the logical value “1”, and the signal level “Low” in association with the logical value “0”. Further, in order to clearly distinguish between positive logic and negative logic in a logic signal, there are cases where -P is added to the end of the positive logic signal and -N is added to the end of the negative logic signal. Hereinafter, a case where the group of driven elements is an array of LED elements used in an electrophotographic printer as an image forming apparatus will be described as an example.
図１に示すように、制御系１は、印刷制御部１０、モータドライバ２，４、現像・転写プロセスモータ３、用紙送りモータ５、用紙給入口センサ６、用紙排出口センサ７、用紙残量センサ８、用紙サイズセンサ９、定着器温度センサ２３、定着器２２、ＬＥＤヘッド１９、帯電用高圧電源２５、転写用高圧電源２６、現像部２７、及び転写部２８を有する。
As shown in FIG. 1, the
この制御系１を有する図示しない画像形成装置は、ＬＥＤヘッド１９によって、帯電した感光体ドラムにプリント情報に応じて選択的に光を照射して静電潜像を形成し、この静電潜像にトナーを付着させて現像を行ってトナー像を形成し、このトナー像を用紙に転写して定着させる。以下、画像形成装置の構成及び動作について、図１の制御系のブロック図を参照しながらより詳細に説明する。
An image forming apparatus (not shown) having this
図１において、印刷制御部１０は、マイクロプロセッサ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、入出力ポート、タイマ等によって構成されて画像形成装置の印字部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う。印刷制御部１０は、制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、使用可能な温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。
In FIG. 1, a
次に、モータドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源２５をオンにし、現像部２７による帯電を行う。そして、セットされている図示しない用紙の有無及び種類が用紙残量センサ８及び用紙サイズセンサ９によって検出され、用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５には遊星ギア機構が接続されており、モータドライバ４を介して双方向に回転させることが可能となっている。これにより、モータの回転方向を変えることにより、画像形成装置内部の異なる紙送りローラを選択的に駆動することができる構成としている。
Next, the development / transfer process motor (PM) 3 is rotated via the
１ページ印刷開始毎に、最初に用紙送りモータ（ＰＭ）５を逆転させ、セットされた用紙を用紙吸入口センサ６が検知するまで予め設定された量だけ送る。続いて正回転させて用紙を画像形成装置内部の印刷機構内に搬送する。印刷制御部１０は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信することによってビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１０に受信されたビデオ信号ＳＧ２は、印字データ信号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド１９に転送される。ＬＥＤヘッド１９は、後述するように、それぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤ素子を複数個線上に配列した発光部を有する。
Every time printing of one page is started, the paper feed motor (PM) 5 is first reversely rotated, and the set paper is fed by a preset amount until the paper
そして、印刷制御部１０は１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印字データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。また、印刷制御部１０は、上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印字データ信号ＨＤ−ＤＡＴＡについて印刷することができる。尚、ＨＤ−ＣＬＫは印字データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９に送信するためのクロック信号である。
When the
ビデオ信号ＳＧ２の送受信は印刷ライン毎に行われる。ＬＥＤヘッド１９からの発光は、マイナス電位に帯電させられた図示しない感光体ドラム上に照射される。これにより、印刷される情報は感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引されてトナー像が形成される。その後、このトナー像は転写部２８に送られる。
Transmission / reception of the video signal SG2 is performed for each print line. Light emitted from the
一方、転写信号ＳＧ４によって転写用高圧電源２６がプラス電位にオンし、転写部２８は、電気的作用によって感光体ドラムと転写部２８との間を通過する用紙上にトナー像を転写する。転写されたトナー像を有する用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、定着器２２の熱によってトナー像が定着される。この定着されたトナー画像を有する用紙は、更に搬送されて画像形成装置の印刷機構から用紙排出口センサ７を通過して画像形成装置の外部に排出される。
On the other hand, the transfer high-
印刷制御部１０は、用紙サイズセンサ９、用紙吸入口センサ６の検知に対応し、用紙が転写部２８を通過している間だけ転写用高圧電源２６からの電圧を転写部２８に印加する。そして印刷が終了して用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像部２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、上記の動作を繰り返す。
The
図２は、ＬＥＤヘッド１９の要部構成を示すブロック図である。以下、図２を参照しながら、ＬＥＤヘッド１９の構成及び動作について説明する。
FIG. 2 is a block diagram showing a main configuration of the
同図に示すＬＥＤヘッド１９は、１インチ当たり６００ドットの解像度でＡ４サイズの用紙に印刷可能なＬＥＤヘッドであり、この場合、被駆動素子としてのＬＥＤ素子の総数は４９９２ドットである。これを構成するため、各々１９２個のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２が含まれている２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を直線状に配列している。各ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６内のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２は、そのカソード端子が一括してグランド端子に接続され、各アノート端子が、図示しないボンディングワイヤーにより、対向して配置されている、後述するドライバＩＣの駆動電流端子にそれぞれ接続されている。
The
図２において、上記したようにＣＨＰ１〜ＣＨＰ２６はＬＥＤアレイであり、このうちＣＨＰ３〜ＣＨＰ２４は図示を省略している。ＬＥＤアレイを駆動する駆動装置としてのドライバＩＣ１０１〜１２６は、各ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６に対応して配置され、それぞれ対応するＬＥＤアレイを駆動するが、この内ドライバＩＣ１０３〜１２４は図示を省略している。各ドライバＩＣ１０１〜１２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。
In FIG. 2, as described above, CHP1 to CHP26 are LED arrays, and among these, CHP3 to CHP24 are not shown.
以上のように、ＬＥＤヘッド１９には、図示しないプリント配線板上に、２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６と、それを駆動する２６個のドライバＩＣ１０１〜１２６とが、それぞれ対向しながら整列して配置されている。ドライバＩＣ１０１〜１２６は、１チップ当たり１９２個のＬＥＤ素子が駆動でき、これらのチップが２６個カスケードに接続され、外部から入力される印刷データをシリアルに転送できるように構成されている。また、後述するように、本構成ではデータ線を４本とし、１パルスのクロック信号で隣接する４画素分のデータを一度に転送できる構成としている。
As described above, 26 LED arrays CHP1 to CHP26 and 26
図２の構成で用いられているＬＥＤアレイＣＨＰ１〜ＣＨＰ２６は、ＧａＡｓＰやＡｌＧａＡｓ等からなる化合物半導体を基材として製造されるものであるが、これらにおいては、結晶の格子欠陥等に起因する特性ばらつきが不可避であって、発光素子を形成する場合に、ＬＥＤアレイチップ毎やＬＥＤ素子毎に光量ばらつきを生じてしまう。このような光量ばらつきをそのままにＬＥＤプリンタを構成すると、印字むらとなって現れ、印字品位の著しい低下をもたらすことになる。図２のＬＥＤヘッド１９は、後述するように、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の光量ばらつきを補正するように、ＬＥＤアレイ毎やＬＥＤ素子毎に駆動電流を調整し、ＬＥＤの光量を補正できる構成となっている。
The LED arrays CHP1 to CHP26 used in the configuration of FIG. 2 are manufactured using a compound semiconductor made of GaAsP, AlGaAs, or the like as a base material. In these, however, characteristic variations caused by crystal lattice defects, etc. This is unavoidable, and when a light emitting element is formed, a variation in the amount of light occurs for each LED array chip or each LED element. If the LED printer is configured with such a variation in the amount of light as it is, printing unevenness appears and the printing quality is significantly reduced. As will be described later, the
各ドライバＩＣ１０１〜１２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。後述するように、ドライバＩＣ１０１〜１２６のシフトレジスタ回路３３は、４８段の合計１９２（４８＊４）個のＦＦ回路を有し、４ビットの印刷データＨＤ−ＤＡＴＡ３〜０を、クロック信号ＨＤ−ＣＬＫに同期させてシフト入力させ、４８パルスのクロック入力により１９２（４８＊４）ドット分の印刷データを転送することができる。
Each of the
ドライバＩＣ内部は、クロック信号ＨＤ−ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路３３と、シフトレジスタ回路３３の出力信号をラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路３２と、シフトレジスタ回路３３の出力信号をメモリするメモリ回路３１と、メモリ回路３１及びラッチ回路３２の出力データに基づいて所定の駆動電流を対応するＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の個々のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２毎に流すＬＥＤ駆動回路３０と、メモリ回路からのデータに基づいて、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６毎の駆動電流を調整するための制御電圧ＶｃｏｎｔをＬＥＤ駆動回路３０に出力する制御電圧発生回路３４とを備えている。
The driver IC includes a
ストローブ信号ＨＤ−ＳＴＢ−Ｎは、後述するようにメモリ回路３１の入力に印加される。また基準電圧発生回路４０は、電源端子が電源ＶＤＤに、グランド端子がＬＥＤヘッド１９のグランドに接続され、出力端子からはグランド電位を基準とする所定の電圧出力が発生される。
The strobe signal HD-STB-N is applied to the input of the
基準電圧発生回路４０の出力は、各ドライバＩＣ１０１〜１２６の制御電圧発生回路３４に接続され、所定の基準電圧Ｖｒｅｆを供給する。前記印刷データＨＤ−ＤＡＴＡ３〜０、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、及びストローブ信号ＨＤ−ＳＴＢ−Ｎの各信号は印刷時に印刷制御部１０（図１）から送られてくる。
The output of the reference
図３は、ドライバＩＣの内部構成を示すブロック図である。図２に示すドライバＩＣ１０１〜１２６は、同一回路により構成されているため、ここでは、ドライバＩＣ１０１を例にして説明する。
FIG. 3 is a block diagram showing the internal configuration of the driver IC. Since the
ＦＦ回路（以下、ＦＦ回路と称す）ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、図２に示すシフトレジスタ３３を構成し、ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ４８〜ＬＴＤ４８は、図２に示すラッチ回路３２に相当する。更にメモリＭＥＭ１〜ＭＥＭ１９３、制御回路２０１、インバータ２０３，２０４、ＮＡＮＤ２０５、及び抵抗２０２は、図２に示すメモリ回路３１を構成し、ドライバ（ＤＶＲ）ＤＶ１〜ＤＶ１９２は、図２に示すＬＥＤ駆動回路３０を構成する。
FF circuits (hereinafter referred to as FF circuits) FFA1 to FFA49, FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 constitute the
セレクタ回路２０７は、各々４個の入力端子Ａ３〜Ａ０，Ｂ３〜Ｂ０と、４個の出力端子Ｙ３〜Ｙ０と、データ端子の選択入力端子Ｓを備え、選択入力端子Ｓが“Ｌｏｗ”のとき入力端子Ａ３〜Ａ０への入力データが出力端子Ｙ３〜Ｙ０から出力され、選択入力端子Ｓが“Ｈｉｇｈ“のとき入力端子Ｂ３〜Ｂ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。また、制御電圧発生回路（ＡＤＪ）３４は図２に示す制御電圧発生回路３４である。
The
制御電圧発生回路（ＡＤＪ）３４は、４本のデータ入力端子Ｓ３〜Ｓ０と、基準電圧入力端子ＶＲＥＦを備えている。この基準電圧入力端子ＶＲＥＦは、図２に示すように基準電圧発生回路４０の出力と接続されて、グランド電位を基準とする基準電圧Ｖｒｅｆが印加される。制御電圧発生回路（ＡＤＪ）３４のＶ端子は出力端子であって、１９２個配列されているドライバＤＶ１〜ＤＶ１９２に対して、制御電圧値Ｖｃｏｎｔを出力している。また、前記のデータ入力端子Ｓ３〜Ｓ０はメモリ回路３１のメモリＭＥＭ１９３のＱ３〜Ｑ０端子と接続され、後述するようにメモリＭＥＭ１９３に格納されているチップ補正データが入力される。
The control voltage generation circuit (ADJ) 34 includes four data input terminals S3 to S0 and a reference voltage input terminal VREF. As shown in FIG. 2, the reference voltage input terminal VREF is connected to the output of the reference
ＦＦ回路ＦＦＡ１〜ＦＦＡ４９はカスケード接続されており、ＦＦ回路ＦＦＡ１のデータ入力端子ＤはドライバＩＣ１０１のデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦ回路ＦＦＡ４８とＦＦＡ４９のデータ出力はセレクタ回路２０７へ入力され、その出力端子Ｙ０はドライバＩＣ１０１のデータ出力端子ＤＡＴＡＯ０に接続されている。
The FF circuits FFA1 to FFA49 are cascade-connected, the data input terminal D of the FF circuit FFA1 is connected to the data input terminal DATAI0 of the
同様に、ＦＦ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１の各データ入力端子Ｄは、ドライバＩＣ１０１のデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ４８とＦＦＢ４９、ＦＦＣ４８とＦＦＣ４９、ＦＦＤ４８とＦＦＤ４９からの出力もセレクタ回路２０７に接続され、各々の出力はドライバＩＣ１０１のデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
Similarly, FF circuits FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 are also cascade-connected, and the data input terminals D of FFB1, FFC1, and FFD1 are connected to the data input terminals DATAI1, DATAI2, and DATAI3 of the
従って、ＦＦ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９は、それぞれ４９段のシフトレジスタを構成しており、セレクタ回路２０７によってシフト段数を４８段と４９段とに切り替えることができる。また、ＦＦ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９の各クロック端子は、クロック信号ＨＤ―ＣＬＫを入力するＬＥＤヘッド１９（図２）の端子と接続され、該信号に同期してシフト動作が行われる。ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続される。
Therefore, each of the FF circuits FFA1 to FFA49, FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 constitutes a 49-stage shift register, and the
従って、ドライバＩＣ１０１〜１２６の各ＦＦ回路ＦＦＡ１〜ＦＦＡ４９は、印刷制御部１０（図１）から初段のドライバＩＣ１２６に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる４８×２６段、あるいは４９×２６段のシフトレジスタを構成する。同様に、ドライバＩＣ１０１〜１２６のフＦＦ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９は、それぞれ印刷制御部１０から初段のドライバＩＣ１２６に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる４８×２６段、あるいは４９×２６段のシフトレジスタを構成することになる。
Accordingly, the FF circuits FFA1 to FFA49 of the
ラッチＬＴＡ１〜ＬＴＡ４８、ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、及びＬＴＤ１〜ＬＴＤ４８は、ＬＥＤヘッド１９に入力するラッチ信号ＨＤ−ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ１〜ＬＴＡ４８は、ＦＦ回路ＦＦＡ１〜ＦＦＡ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、及びＬＴＤ１〜ＬＴＤ４８は、それぞれＦＦ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、及びＦＦＤ１〜ＦＦＤ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をラッチする。
The latches LTA1 to LTA48, LTB1 to LTB48, LTC1 to LTC48, and LTD1 to LTD48 operate with a latch signal HD-LOAD-P input to the
メモリ回路３１のＮＡＮＤ回路２０５の一方の入力端子は、インバータ２０３を介してドライバＩＣ１０１のＳＴＢ入力端子に接続され、このＳＴＢ入力端子は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを入力するＬＥＤヘッド１９（図２）の入力端子に接続されている。また、ＮＡＮＤ回路２０５の他方の入力端子はインバータ２０４を介してドライバＩＣ１０１のＬＯＡＤ端子に接続され、このＬＯＡＤ端子は、ラッチ信号ＨＤ−ＬＯＡＤ−Ｐを入力するＬＥＤヘッド１９（図２）の入力端子に接続されている。
One input terminal of the
ＮＡＮＤ回路２０５は、その出力がドライバＤＶ１〜ＤＶ１９２の各駆動オンオフ端子Ｓに接続され、ＬＥＤヘッド１９に入力されるラッチ信号ＨＤ−ＬＯＡＤ−Ｐが“Ｌｏｗ”、且つＬＥＤヘッド１９に入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎが“Ｌｏｗ”レベルの場合に“Ｌｏｗ”となって、ドライバＤＶ１〜ＤＶ１９２に対する駆動のオン，オフを制御する駆動オンオフ指令信号Ｓを出力する。
The output of the
図４は、図３に示す制御回路（ＣＴＲＬ）２０１の回路構成図である。 FIG. 4 is a circuit configuration diagram of the control circuit (CTRL) 201 shown in FIG.
同図に示すように、制御回路２０１は、ＦＦ回路２１１〜２１４、ＮＯＲ回路２１５、及び３入力のＡＮＤ回路２１６〜２１９を備えている。また、制御回路２０１は、入力端子ＬＯＡＤ及びＳＴＢと、出力端子Ｗ０〜Ｗ３を備えている。図３に示したように、ドライバＩＣ１０１のＳＴＢ入力端子には印刷制御部１０（図１）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力され、該端子の入力信号はインバータ２０３により論理反転され、正論理のストローブ信号ＳＴＢ−Ｐとなる。この正論理のストローブ信号ＳＴＢ−Ｐは、図４に示す制御回路２０１内のＦＦ回路２１３，２１４のクロック端子に入力されている。
As shown in the figure, the
一方、制御回路２０１のＬＯＡＤ端子には図３に示すようにラッチ信号ＬＯＡＤ−Ｐ信号が入力され、該信号はＦＦ回路２１１〜２１４のリセット端子に入力される。制御回路２０１の出力端子Ｗ０は、後述するメモリＭＥＭ１〜ＭＥＭ１９３の各端子Ｗ０に接続されている。同様に、制御回路２０１の出力端子Ｗ１、Ｗ２、Ｗ３は、それぞれメモリ回路ＭＥＭ１〜ＭＥＭ１９３の各端子Ｗ１、Ｗ２、Ｗ３にそれぞれ接続されている。
On the other hand, a latch signal LOAD-P signal is input to the LOAD terminal of the
ＦＦ回路２１３，２１４と、ＮＯＲ回路２１５とでリングカウンタ回路を構成している。このリングカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐが“Ｌｏｗ”のときリセットされ、インバータ２０３からのストローブ信号ＳＴＢ−Ｐの立ち上がりで動作する。ＦＦ回路２１３のデータ入力端子Ｄは、ＮＯＲ回路２１５の出力端子に接続され、ＦＦ回路２１３のデータ出力端子Ｑは、ＦＦ回路２１４のデータ入力端子Ｄに接続されている。ＮＯＲ回路２１５の２個の入力端子は、ＦＦ回路２１３，２１４のデータ出力端子Ｑにそれぞれ接続されている。
The
一方、ＦＦ回路２１１，２１２はジョンソンカウンタ回路を構成している。このカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐが“Ｌｏｗ”のときリセットされ、ＦＦ回路２１３の出力信号の立ち上がりで動作する。ＦＦ回路２１１のデータ入力端子Ｄは、ＦＦ回路２１２の反転データ出力端子に接続されており、ＦＦ回路２１２のデータ入力端子Ｄは、ＦＦ回路２１１のデータ出力端子Ｑに接続されている。
On the other hand, the
ＡＮＤ回路２１６の３個の入力端子は、ＦＦ回路２１１，２１２の反転データ出力端子、及びＦＦ回路２１４のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２１６の出力は制御回路（ＣＴＲＬ）２０１のＷ０端子に接続される。ＡＮＤ回路２１７の３個の入力端子は、ＦＦ回路２１１の反転データ出力端子、ＦＦ回路２１２のデータ出力端子、及びＦＦ回路２１４のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２１７の出力は制御回路（ＣＴＲＬ）２０１のＷ１端子に接続される。
The three input terminals of the AND
ＡＮＤ回路２１８の３個の入力端子は、ＦＦ回路２１１のデータ出力端子、ＦＦ回路２１２のデータ出力端子、及びＦＦ回路２１４のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２１８の出力は制御回路（ＣＴＲＬ）２０１のＷ２端子に接続される。ＡＮＤ回路２１９の３個の入力端子は、ＦＦ回路２１１のデータ出力端子、ＦＦ回路２１２の反転データ出力端子、及びＦＦ回路２１４のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２１９の出力は制御回路（ＣＴＲＬ）２０１のＷ３端子に接続される。
The three input terminals of the AND
ＡＮＤ回路２１９は、上記両カウンタのカウント値に従い、補正データのビットｂ３に対する書き込み制御信号ｂ３−ＷＲを生成する。同様に、ＡＮＤ回路２１８，２１７，２１６は、上記両カウンタ回路のカウント値に従い、補正データのビットｂ２、ｂ１、ｂ０に対する書き込み制御信号ｂ２−ＷＲ、ｂ１−ＷＲ、ｂ０−ＷＲを生成する。
The AND
以上の構成において、制御回路２０１は、後述するように、ラッチ信号ＨＤ−ＬＯＡＤが“Ｈｉｇｈ”のとき、ストローブ信号ＳＴＢの反転動作によって、書き込み制御信号ｂ３−ＷＲ、ｂ２−ＷＲ、ｂ１−ＷＲ、ｂ０−ＷＲを順次所定のタイミングで、所定の期間だけ“Ｈｉｇｈ”とするように動作する。
In the above configuration, as will be described later, when the latch signal HD-LOAD is “High”, the
図５は、図３に示すメモリＭＥＭ１〜ＭＥＭ１９３の回路構成図である。尚、メモリＭＥＭ１〜ＭＥＭ１９３は同一の構成を持つものであるため、ここではメモリＭＥＭ１９２を例にして説明する。 FIG. 5 is a circuit configuration diagram of memories MEM1 to MEM193 shown in FIG. Since the memories MEM1 to MEM193 have the same configuration, the memory MEM192 will be described as an example here.
メモリＭＥＭ１９２は、破線部で囲まれるメモリセル回路２４１、バッファ回路２２１、及びインバータ２２２とからなり、補正データ入力端子Ｄ、メモリセル選択端子Ｗ３〜Ｗ０、及びデータ出力端子Ｑ３〜Ｑ０とを備えている。またメモリセル回路２４１は、インバータ２２３〜２３０とＮＭＯＳトランジスタ２３１〜２３８とからなる。
The memory MEM192 includes a
図５に示すメモリＭＥＭ１９２の場合、補正データ入力端子Ｄは、図３に示すＦＦ回路ＦＦＤ１のデータ出力端子Ｑに接続されている。このように、メモリＭＥＭ１〜ＭＥＭ１９２の各補正データ入力端子Ｄは、図３に示すように対応するＦＦ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１，…ＦＦＡ４８，ＦＦＢ４８，ＦＦＣ４８，ＦＦＤ４８等のデータ出力端子Ｑにそれぞれ接続され、更にメモリＭＥＭ１９３の補正データ入力端子ＤはＦＦＤ４９のデータ出力端子Ｑに接続されている。また、メモリセル選択端子Ｗ０，Ｗ１，Ｗ２，Ｗ３には、制御回路（ＣＴＲＬ）２０１（図４参照）からの書き込み制御信号ｂ０−ＷＲ，ｂ１−ＷＲ，ｂ２−ＷＲ，ｂ３−ＷＲがそれぞれ入力される。
In the case of the memory MEM192 shown in FIG. 5, the correction data input terminal D is connected to the data output terminal Q of the FF circuit FFD1 shown in FIG. As described above, the correction data input terminals D of the memories MEM1 to MEM192 are connected to the data output terminals Q of the corresponding FF circuits FFA1, FFB1, FFC1, FFD1,... FFA48, FFB48, FFC48, FFD48, etc. as shown in FIG. Further, the correction data input terminal D of the memory MEM 193 is connected to the data output terminal Q of the
図５において、バッファ回路２２１の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路２２１の出力端子は、インバータ２２２の入力端子と接続されると共に、ＮＭＯＳトランジスタ２３１，２３３，２３５，２３７の各第１端子に接続されている。またインバータ２２２の出力端子は、ＮＭＯＳトランジスタ２３２，２３４，２３６，２３８の各第１端子に接続されている。インバータ２２３と２２４、２２５と２２６、２２７と２２８、２２９と２３０とはそれぞれ直列に接続され、メモリセルを形成している。
In FIG. 5, the input terminal of the
ＮＭＯＳトランジスタ２３１，２３３，２３５，及び２３７の各第２端子は、それぞれインバータ２２４，２２６，２２８，及び２３０の入力端子と接続され、ＮＭＯＳトランジスタ２３２，２３４，２３６，及び２３８の各第２端子は、それぞれインバータ２２３，２２５，２２７，及び２２９の入力端子と接続されている。ＮＭＯＳトランジスタ２３１，２３２の各ゲート端子は共に端子Ｗ０に接続され、ＮＭＯＳトランジスタ２３３，２３４の各ゲート端子は共に端子Ｗ１に接続され、ＮＭＯＳトランジスタ２３５，２３６の各ゲート端子は共に端子Ｗ２に接続され、ＮＭＯＳトランジスタ２３７，２３８の各ゲート端子は共に端子Ｗ３に接続されている。そして、インバータ２２３からの出力は端子Ｑ０に接続されインバータ２２５からの出力は端子Ｑ１に接続され、インバータ２２７からの出力は端子Ｑ２に接続され、インバータ２２９からの出力は端子Ｑ３に接続されている。
The second terminals of the
以上の構成によって、メモリＭＥＭ１９２は、後述するように、補正データ入力端子Ｄに入力する補正データを、メモリセル選択端子Ｗ３，Ｗ２，Ｗ１，Ｗ０に入力する書き込み制御信号ｂ３−ＷＲ、ｂ２−ＷＲ、ｂ１−ＷＲ、ｂ０−ＷＲが“Ｈｉｇｈ”となるタイミングでメモリし、メモリしたデータをＱ端子から出力する。
With the above configuration, the
図６は、図３に示すドライバＤＶ１〜ＤＶ１９２の回路構成図である。尚、ドライバＤＶ１〜ＤＶ１９２は同一の構成を持つものであるため、ここではドライバＤＶ１９２を例にして説明する。 FIG. 6 is a circuit configuration diagram of drivers DV1 to DV192 shown in FIG. Since the drivers DV1 to DV192 have the same configuration, the driver DV192 will be described here as an example.
ドライバＤＶ１９２は、同図に示すように、ＰＭＯＳトランジスタ２５１〜２５６、ＮＭＯＳトランジスタ２５７、ＮＡＮＤ回路２５８〜２６１、及びＮＯＲ回路２６２を備えている。また、ドライバＤＶ１９２は、印刷データ入力端子Ｅ、ＬＥＤ駆動のオン，オフを指令する駆動オンオフ指令信号Ｓを入力する入力端子Ｓ、後述する制御電圧Ｖｃｏｎｔを入力する入力端子Ｖ、補正データ入力端子Ｑ０〜Ｑ３、及び駆動電流端子ＤＯを備えている。
As shown in the figure, the
ドライバＤＶ１９２の印刷データ入力端子Ｅには、図３に示すように、ラッチＬＴＤ１のＱＮ出力が入力される。このように、ドライバＤＶ１〜ＤＶ１９２の各印刷データ入力端子Ｅには、図３に示すように対応するラッチＬＴＡ１〜ＬＴＤ１，ＬＴＡ４８〜ＬＴＤ４８の反転データ出力端子ＱＮの出力が入力される。補正データ入力端入力端子Ｑ３〜Ｑ０は、図５に示した補正メモリＭＥＭ１９２の補正データ出力端子Ｑ３〜Ｑ０に接続されている。また端子Ｓには、前記したように図３に示すＮＡＮＤ回路２０５から出力されるＬＥＤ駆動のオン，オフを指令する駆動オンオフ指令信号Ｓが入力される。端子Ｖには、図３に示す制御電圧発生回路（ＡＤＪ）３４からの制御電圧Ｖｃｏｎｔが入力される。駆動電流端子ＤＯは、ＬＥＤ素子、ここではＬＥＤアレイＣＨＰ１（図２）のＬＥＤ素子ＬＥＤ１９２のアノードと接続される。尚、図２においてＬＥＤヘッドの全体構成を示しているように、前記ＬＥＤ素子ＬＥＤ１９２のカソード端子はグランドに接続されている。
As shown in FIG. 3, the QN output of the latch LTD1 is input to the print data input terminal E of the driver DV192. As described above, the outputs of the inverted data output terminals QN of the corresponding latches LTA1 to LTD1 and LTA48 to LTD48 are input to the print data input terminals E of the drivers DV1 to DV192, as shown in FIG. The correction data input terminal input terminals Q3 to Q0 are connected to the correction data output terminals Q3 to Q0 of the correction memory MEM192 shown in FIG. Further, as described above, the drive on / off command signal S for commanding on / off of the LED drive output from the
図６において、ＬＥＤ素子を駆動する駆動素子としてのＰＭＯＳトランジスタ２５２〜２５５の各ゲート端子は、それぞれＮＡＮＤ回路２５８〜２６１の出力端子に接続され、ＰＭＯＳトランジスタ２５１のゲート端子は、ドレーン端子同士が接続されたＰＭＯＳトランジスタ２５６とＮＭＯＳトランジスタ２５７のドレーンに接続されている。
In FIG. 6, the gate terminals of
また、ＰＭＯＳトランジスタ２５１〜２５５の各ソース端子は、共に電源ＶＤＤに接続され、ＰＭＯＳトランジスタ２５１〜２５５の各ドレーン端子は、共に駆動電流端子ＤＯに接続されている。更にＰＭＯＳトランジスタ２５１〜２５５はゲート長があい等しく構成され、その内ＰＭＯＳトランジスタ２５２〜２５５のゲート幅は、入力端子Ｑ０〜Ｑ３に入力する補正メモリＭＥＭからの補正データｑ０〜ｑ３のビット重みに対応してそれぞれ１：２：４：８のサイズ比に設定されている。
The source terminals of the
図７は、図６に示すＮＡＮＤ回路２５８〜２６１の構成を示す回路図であり、同図（ａ）はその論理シンボルを示し、また同図（ｂ）はその論理シンボルに対応する回路構成を示す。
FIG. 7 is a circuit diagram showing the configuration of the
図７において、２７１，２７２はＰＭＯＳトランジスタであり、２７３，２７４はＮＭＯＳトランジスタであって、ＰＭＯＳトランジスタ２７１とＮＭＯＳトランジスタ２７４の各ゲートは、図６におけるＮＡＮＤ回路２５８〜２６１の一方の入力端子に相当する端子Ｂに接続され、図５に示した補正メモリＭＥＭ１９２の補正データ出力端子Ｑ０〜Ｑ３と接続される。尚、このように接続する理由は、ＬＥＤ駆動のオン、オフに先立ち、前記補正データＱ０〜Ｑ３の値により、ＮＭＯＳトランジスタ２７４のオン、オフ状態を決定しておき、続いて発生するＮＭＯＳトランジスタ２７４の駆動時において、ＮＭＯＳトランジスタ２７４のソース電位を確立させておくことで、基板バイアス効果の影響を防止するためである。ＰＭＯＳトランジスタ２７１，２７２の各ソース端子は共に電源ＶＤＤに接続され、各ドレーンは、図６におけるＮＡＮＤ回路２５８〜２６１の出力端子に相当する端子Ｙに接続される。
7, 271 and 272 are PMOS transistors, 273 and 274 are NMOS transistors, and the gates of the
ＰＭＯＳトランジスタ２７２とＮＭＯＳトランジスタ２７３の各ゲートは、図６におけるＮＡＮＤ回路２５８〜２６１の他方の入力端子に相当する端子Ａに接続され、ＮＯＲ回路２６２の出力端子と接続される。ＮＭＯＳトランジスタ２７３のドレーンは端子Ｙに接続され、そのソース端子はＮＭＯＳトランジスタ２７４のドレーン端子に接続され、ＮＭＯＳトランジスタ２７４のソース端子は制御電圧Ｖｃｏｎｔが印加される端子Ｖに接続される。
Each gate of the
尚、図７（ｂ）の回路は公知のＣＭＯＳ構造からなるＮＡＮＤ回路と同様の構成のものであるが、通常のＮＡＮＤ回路の場合にはＮＭＯＳトランジスタ２７４のソース端子がグランドに接続されるのに対して、図７の構成においては端子Ｖに接続され、図６に示すように外部回路としての制御電圧発生回路３４（図３）からの制御電圧Ｖｃｏｎｔが印加されてその影響を受けて動作する点が異なる。
The circuit of FIG. 7B has the same configuration as a known NAND circuit having a CMOS structure. However, in the case of a normal NAND circuit, the source terminal of the
また図６において、ＰＭＯＳトランジスタ２５６とＮＭＯＳトランジスタ２５７のゲート電極は共にＮＯＲ回路２６２の出力端子に接続され、ＰＭＯＳトランジスタ２５６のソース電極は電源ＶＤＤに接続され、そしてＮＭＯＳトランジスタ２５７のソース電極は制御電圧Ｖｃｏｎｔが印加される端子Ｖに接続されている。
In FIG. 6, the gate electrodes of
図８は、図６に示すＮＯＲ回路２６２の構成を示す回路図であり、同図（ａ）はその論理シンボルを示し、また同図（ｂ）はその論理シンボルに対応する回路構成を示す。
FIG. 8 is a circuit diagram showing the configuration of the NOR
図８において、２８１，２８２はＰＭＯＳトランジスタであり、２８３，２８４はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２８１のソース端子は電源ＶＤＤに接続され、そのドレーン端子はＰＭＯＳトランジスタ２８２のソース端子に接続されている。ＰＭＯＳトランジスタ２８２とＮＭＯＳトランジスタ２８３，２８４の各ドレーン端子は、図６におけるＮＯＲ回路２６２の出力端子に相当する出力端子Ｙに接続される。ＰＭＯＳトランジスタ２８２とＮＭＯＳトランジスタ２８４の各ゲート端子は、図６におけるＮＯＲ回路２６２の一方の入力端子であってドライバＤＶ１９２の入力端子Ｓに相当する入力端子Ｓに接続され、図３に示すように駆動オンオフ指令信号を入力する。
In FIG. 8, 281 and 282 are PMOS transistors, and 283 and 284 are NMOS transistors. The source terminal of the
ＰＭＯＳトランジスタ２８１とＮＭＯＳトランジスタ２８３の各ゲート端子は、図６におけるＮＯＲ回路２６２の他方の入力端子であってドライバＤＶ１９２の印刷データ入力端子Ｅに相当する入力端子Ｂに接続され、図３に示すように、ラッチＬＴＤ１の反転データ出力端子ＱＮ出力が入力される。このように接続することで、ＬＥＤ駆動のオン、オフに先立ちＰＭＯＳトランジスタ２８１のオン、オフ状態を決定しておき、ＰＭＯＳトランジスタ２８２における基板バイアス効果の影響を防止することができる。ＮＭＯＳトランジスタ２８３，２８４の各ソース端子は、制御電圧Ｖｃｏｎｔが印加される端子Ｖに接続される。
Each gate terminal of the
尚、図８（ｂ）の回路は公知のＣＭＯＳ構造からなるＮＯＲ回路と同様の構成のものであるが、通常のＮＯＲ回路の場合にはＮＭＯＳトランジスタ２８３，２８４のソース端子がグランドに接続されるのに対して、図８の構成においては端子Ｖに接続され、図６に示すように外部回路としての制御電圧発生回路３４（図３）からの制御電圧Ｖｃｏｎｔが印加されてその影響を受けて動作する点が異なる。
The circuit shown in FIG. 8B has the same configuration as a known NOR circuit having a CMOS structure, but in the case of a normal NOR circuit, the source terminals of the
図３及び図６を参照しながらＮＡＮＤ回路２５８〜２６１等の動作を以下に説明する。
The operation of the
印刷データを“オン”とするため、シフトレジスタ回路３３のＦＦ回路ＦＦＡ１〜ＦＦＤ４８等へデータのシフト入力がなされ、次いでラッチ信号ＬＯＡＤ−Ｐが発生してラッチ回路３２の各ラッチＬＴＡ１〜ＬＴＤ４８等に前記印刷データがラッチされる。このとき印刷ドットが“オン”であると、ＬＥＤ駆動回路３０のドライバＤＶ１〜ＤＶ１９２の該当するドライバの端子Ｅ（図６）の入力レベルは“Ｌｏｗ”となる。例えばドライバＤＶ１９２の端子Ｅが“Ｌｏｗ”である場合、ＬＥＤ駆動のオン，オフを指令する駆動オンオフ指令信号Ｓが“Ｌｏｗ”となって駆動“オン”を指令しているとき、ＮＯＲ回路２６２の出力は“Ｈｉｇｈ”となる。
In order to turn on the print data, the data is shifted to the FF circuits FFA1 to FFD48 etc. of the
このとき入力端子Ｑ０〜Ｑ３に入力する補正データｑ０〜ｑ３に従い、ＮＡＮＤ回路２５８〜２６１の出力信号レベル、及びＰＭＯＳトランジスタ２５６とＮＭＯＳトランジスタ２５７とで構成されるインバータの出力は、電源ＶＤＤの電位或いは制御電圧Ｖｃｏｎｔの電位となる。ＰＭＯＳトランジスタ２５１は、ＬＥＤ素子に主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ２５２〜２５５は、ＬＥＤ素子の駆動電流を調整して光量補正するための補助駆動トランジスタである。
At this time, according to the correction data q0 to q3 input to the input terminals Q0 to Q3, the output signal level of the
主駆動トランジスタ２５１は、ラッチＬＴＤ１の反転データ出力端子ＱＮの出力であって、印刷データ入力端子Ｅに入力される印刷データに従って、ＮＯＲ回路２６２の出力が“Ｈｉｇｈ”レベルであるときに駆動される。補助駆動トランジスタ２５２〜２５５は、ＮＯＲ回路２６２の出力が“Ｈｉｇｈ”レベルであるときに、補正メモリＭＥＭ１９２の端子Ｑ３〜Ｑ０から出力される補正データｑ３〜ｑ０に従って駆動される。後述するように、補正メモリＭＥＭ１〜ＭＥＭ１９２は、ＬＥＤ素子の発光バラツキの補正するための補正データが格納されるものであり、各出力端子Ｑ３〜Ｑ０の出力は各ＬＥＤ素子毎の補正データである。
The
各補正メモリＭＥＭ１〜ＭＥＭ１９２から出力される補正データｑ０〜ｑ３は４ビットであり、前記したようにＰＭＯＳトランジスタ２５２〜２５５のゲート幅は、この補正データｑ０〜ｑ３のビット重みに対応してそれぞれ１：２：４：８のサイズ比に設定されて同比率のドレーン電流を流す。このため、ＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２（図２）は、ドット毎に１６段階に駆動電流が調整可能に構成されている。即ち、主駆動トランジスタ２５１と共に、補正データに従って、補助駆動トランジスタ２５２〜２５５が選択的に駆動され、主駆動トランジスタ２５１のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算されて補正された駆動電流が、端子ＤＯからＬＥＤ素子に供給される。
The correction data q0 to q3 output from each of the correction memories MEM1 to MEM192 is 4 bits. As described above, the gate width of the
尚、これらのＰＭＯＳトランジスタ２５１〜２５５が駆動されているとき、ＮＡＮＤ回路２５８〜２６１、及びＰＭＯＳトランジスタ２５６とＮＭＯＳトランジスタ２５７とで構成されるインバータ回路の出力は、“Ｌｏｗ”レベル（端子Ｖの制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＰＭＯＳトランジスタ２５１〜２５５の各ゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、後述するように、ＰＭＯＳトランジスタ２５１〜２５５のドレーン電流値を、ドライバＩＣ１０１〜１２６（図２）毎に制御電圧Ｖｃｏｎｔにより一括して調整することも可能となる。
When these
図９は、図２又は図３に示すように、ドライバＩＣ１０１〜１２６毎に１回路ずつ設けられている制御電圧発生回路（ＡＤＪ）３４の内部構成を示すブロック図である。これらの制御電圧発生回路（ＡＤＪ）３４は、全て同一の構成を持つものであるため、ドライバＩＣ１０１、即ち図３に示す制御電圧発生回路（ＡＤＪ）３４を例にして説明する。
FIG. 9 is a block diagram showing an internal configuration of a control voltage generation circuit (ADJ) 34 provided for each of the
同図に示すように、制御電圧発生回路３４は、マルチプレクサ回路２９１，２９２、演算増幅器２９３、ＰＭＯＳトランジスタ２９４、及び抵抗Ｒ０〜Ｒ１５を有する。ＰＭＯＳトランジスタ２９４のソースは電源ＶＤＤに接続され、ゲート端子は演算増幅器２９３の出力端子に接続されると共に端子Ｖに接続される。ＰＭＯＳトランジスタ２９４は、各ドライバのＰＭＯＳトランジスタ２５１〜２５５（図６にドライバＤＶ１９２の例を示す）と、ゲート長があい等しく構成されている。
As shown in the figure, the control
また、ＰＭＯＳトランジスタ２５１〜２５５の動作時における各ゲートには、ＰＭＯＳトランジスタ２９４のゲート電圧と同一の制御電圧Ｖｃｏｎｔが印加されるためゲート・ソース間電圧が相等しくされて、ＰＭＯＳトランジスタ２５１〜２５５とＰＭＯＳトランジスタ２９４とは、カレントミラーの関係が構成される。即ち、ＰＭＯＳトランジスタ２９４のドレーン電流を制御することによって、ＰＭＯＳトランジスタ２５１〜２５５の駆動電流を一括して調整することができる。
Further, since the same control voltage Vcont as the gate voltage of the
一方、演算増幅器２９３の反転入力端子はＶＲＥＦ端子に接続されて、基準電圧発生回路４０（図２）から出力される基準電圧Ｖｒｅｆが印加され、演算増幅器２９３の非反転入力端子は後述するマルチプレクサ２９１の出力端子Ｙに接続され、演算増幅器２９３の出力端子はＰＭＯＳトランジスタ２９４のゲート端子に接続されると共に、各ドライバＤＶ１〜ＤＶ１９２のＶ端子に接続された出力端子Ｖに接続されている。
On the other hand, the inverting input terminal of the
抵抗Ｒ０〜Ｒ１５は直列に接続され、抵抗Ｒ１５の最端部がＰＭＯＳトランジスタ２９４のドレーンに接続され、抵抗Ｒ０の最端部がグランドに接続されている。マルチプレクサ２９１と２９２は同構成であり、対応する１６個の入力端子Ｐ０〜Ｐ１５間は、互いに接続されている。またマルチプレクサ２９１，２９２の端子Ｐ１５が抵抗Ｒ０とＲ１との接続部に、端子Ｐ１４が抵抗Ｒ１とＲ２との接続部に接続されている。同様にして、各抵抗の接続部が端子Ｐ１３〜端子Ｐ１に接続され、端子Ｐ０がＰＭＯＳトランジスタ２９４のドレーンに接続されている。
The resistors R0 to R15 are connected in series, the end of the resistor R15 is connected to the drain of the
マルチプレクサ２９１の、アナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙとは、４個のデータ入力端子Ｓ３〜Ｓ０に入力される４ビットの論理信号であるチップ補正データｓ３〜ｓ０により設定される１６通りの信号論理の組み合わせによって、前記端子Ｐ０〜Ｐ１５のうちの何れかの端子が選択され、当該端子に印加される電位が出力端子Ｙから出力される。換言すれば、前記Ｐ０〜Ｐ１５端子のうち、チップ補正データｓ３〜ｓ０の論理信号レベルにより何れかの端子が選択され、出力端子Ｙとの間に電流経路が形成される。マルチプレクサ２９２も全く同様に動作するものである。
The 16 input terminals P0 to P15 to which the analog voltage is input and the output terminal Y to output the analog voltage of the
演算増幅器２９３、抵抗列Ｒ０〜Ｒ１５、及びＰＭＯＳトランジスタ２９４でフィードバック制御回路を構成しており、演算増幅器２９３の非反転入力端子の電位が基準電圧Ｖｒｅｆと略等しくなるように動作する。このため、ＰＭＯＳトランジスタ２９４のドレーン電流Ｉｒｅｆは、抵抗Ｒ０〜Ｒ１５のうち、マルチプレクサ２９１により選択される端子とグランド間に直列接続されている合成抵抗値と、演算増幅器２９３に入力される基準電圧Ｖｒｅｆとによって決定される。
The
図１０は、図９に示すマルチプレクサ２９１，２９２の一構成例を示す回路図であるが、本構成に限定されるものではなく、種々の公知の構成が適用できることは勿論である。
FIG. 10 is a circuit diagram showing a configuration example of the
図１０において、３０１〜３０４はバッファ回路、３０５〜３０８はインバータ回路、３０９〜３７２はトランスミッションゲート回路であって、回路シンボルから明らかなように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース端子とドレーン端子同士を接続して成るものである。バッファ回路３０１の入力は端子Ｓ０に接続され、その出力はインバータ回路３０５の入力、及びトランスミッションゲート回路３０９〜３２４の一方のゲート端子に各々接続され、インバータ回路３０５の出力はトランスミッションゲート回路３０９〜３２４の他方のゲート端子に各々接続されている。
In FIG. 10, 301 to 304 are buffer circuits, 305 to 308 are inverter circuits, and 309 to 372 are transmission gate circuits. As is clear from the circuit symbols, the source terminals and drain terminals of the NMOS and PMOS transistors are connected to each other. It is connected. The input of the
また、バッファ回路３０２の入力は端子Ｓ１に接続され、その出力はインバータ回路３０６の入力、及びトランスミッションゲート回路３２５〜３４０の一方のゲート端子に各々接続され、インバータ回路３０６の出力はトランスミッションゲート回路３２５〜３４０の他方のゲート端子に各々接続されている。同様に、バッファ回路３０３の入力は端子Ｓ２に接続され、その出力はインバータ回路３０７の入力、及びトランスミッションゲート回路３４１〜３５６の一方のゲート端子に各々接続され、インバータ回路３０７の出力はトランスミッションゲート回路３４１〜３５６の他方のゲート端子に各々接続されている。更に、バッファ回路３０４の入力は端子Ｓ３に接続され、その出力はインバータ回路３０８の入力、及びトランスミッションゲート回路３５７〜３７２の一方のゲート端子に各々接続され、インバータ回路３０８の出力はトランスミッションゲート回路３５７〜３７２の他方のゲート端子に各々接続されている。
The input of the
図１１は、図９に示す演算増幅器２９３の一構成例を示す回路図であるが、本構成に限定されるものではなく、種々の公知の構成が適用できることは勿論である。
FIG. 11 is a circuit diagram showing an example of the configuration of the
図１１において、３８１〜３８６，３９０はＰＭＯＳトランジスタ、３８７〜３８９はＮＭＯＳトランジスタ、３９１は抵抗、３９２はＮＭＯＳトランジスタと同様に構成され、ゲート酸化膜によりＭＯＳ容量を形成するコンデンサである。ＰＭＯＳトランジスタ３８１〜３８４の各ソースは電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３８１のゲートは、そのドレーンと接続されると共に、ＰＭＯＳトランジスタ３８２〜３８４の各ゲートとも接続され、更に抵抗３９１の一端とも接続されている。抵抗３９１の他端はグランドに接続されている。
In FIG. 11, 381 to 386 and 390 are PMOS transistors, 387 to 389 are NMOS transistors, 391 is a resistor, and 392 is a capacitor which is configured in the same manner as the NMOS transistor and forms a MOS capacitor by a gate oxide film. The sources of the
ＰＭＯＳトランジスタ３８２のドレーンは、ＰＭＯＳトランジスタ３８５，３８６の各ソースと接続され、ＰＭＯＳトランジスタ３８５のドレーンはＮＭＯＳトランジスタ３８７のドレーンと接続され、ＰＭＯＳトランジスタ３８６のドレーンは、ＮＭＯＳトランジスタ３８８のドレーン、ＮＭＯＳトランジスタ３８９のゲート、及びコンデンサ３９２の一方の端子にそれぞれ接続されている。また、ＮＭＯＳトランジスタ３８７，３８８の各ゲートは、互いに接続されると共にＮＭＯＳトランジスタ３８７のドレーンとも接続され、ＮＭＯＳトランジスタ３８７，３８８の各ソースはグランドに接続されている。ＰＭＯＳトランジスタ３８５のゲートは反転入力端子に接続され、ＰＭＯＳトランジスタ３８６のゲートは非反転入力端子に接続されている。
The drain of the
ＰＭＯＳトランジスタ３８３のドレーンは、ＮＭＯＳトランジスタ３８９のドレーン、演算増幅器２９３の出力端子、及びＰＭＯＳトランジスタ３９０のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ３８４のドレーンはＰＭＯＳトランジスタ３９０のソース及びコンデンサ３９２の他方の端子とそれぞれ接続され、ＮＭＯＳトランジスタ３８９のソース及びＰＭＯＳトランジスタ３９０のドレーンは、グランドに接続されている。
The drain of the
以上の構成において、ＬＥＤヘッド１９による補正用データの抽出動作について以下に説明する。
The operation of extracting correction data by the
図１２及び図１３は実施の形態１のＬＥＤヘッド１９の動作を説明するタイムチャートである。図１２は、例えばドライバＩＣ１０１における補正用データ（補正データとチップ補正データの総称）の転送とメモリ回路３１（図３）への格納の状況を、理解を容易にするため便宜的に示している。一方図１３は、ＬＥＤヘッド１９全体での補正用データの転送とメモリ回路３１への格納の状況を実際に則して示したもので、図１２でその動作を示した１つのドライバＩＣを２６チップカスケードに接続した場合の動作を示す。
12 and 13 are time charts for explaining the operation of the
図１２において、図３に示すドライバＩＣ１０１が入力する印刷データＨＤ−ＤＡＴＡ３〜０のデータ転送の先頭には、ドライバＩＣ（チップ）毎のチップ補正データが配置され、引き続きドット毎のＬＥＤ素子の補正データが転送される。
In FIG. 12, chip correction data for each driver IC (chip) is arranged at the head of data transfer of print data HD-
第１クロック（図中に番号１を付して示す。以下同様）では、ＤＡＴＡＩ３端子へ入力されたチップ補正データｓ０〜ｓ３のビット３（図１２中にＣＨＩＰ−ｂ３として記載している）がシフト入力され、続く第２クロックでは、ＤＡＴＡＩ０端子へ入力されたドット１の補正データｑ０〜ｑ３のビット３（図１２中にＤＯＴ１−ｂ３として記載している）、ＤＡＴＡＩ１端子へ入力されたドット２の補正データのビット３（図１２中にＤＯＴ２−ｂ３として記載している）、ＤＡＴＡＩ２端子へ入力されたドット３の補正データのビット３（図１２中にＤＯＴ３−ｂ３として記載している）及びＤＡＴＡＩ３端子へ入力されたドット４の補正データのビット３（図１２においてはＤＯＴ４−ｂ３として記載している）が、それぞれシフト入力される。
In the first clock (indicated by
以下同様に第２クロック、第３クロック・・・によって順次ドット補正用データがシフト入力され、やがて第４９クロックによって、ＤＡＴＡＩ０端子へ入力されたドット１８９の補正データのビット３（図１２中にＤＯＴ１８９−ｂ３として記載している）、ＤＡＴＡＩ１端子へ入力されたドット１９０の補正データのビット３（図１２中にＤＯＴ１９０−ｂ３として記載している）、ＤＡＴＡＩ２端子へ入力されたドット１９１の補正データのビット３（図１２中にＤＯＴ１９１−ｂ３として記載している）、及びＤＡＴＡＩ３端子へ入力されたドット１９２の補正データのビット３（図１７中にＤＯＴ１９２−ｂ３として記載している）が、それぞれシフト入力される。
Similarly, the dot correction data is sequentially shifted by the second clock, the third clock,..., And eventually bit 3 of the correction data of the dot 189 input to the DATAI0 terminal by the 49th clock (DOT189 in FIG. 12).
この段階で、メモリ回路３１の各メモリＭＥＭ１〜ＭＥＭ１９２の補正データ入力端子Ｄには、対応するドットのＬＥＤ素子の補正データｑ０〜ｑ３のビット３の論理値が印加され、メモリＭＥＭ１９３には、制御電圧発生回路（ＡＤＪ）３４が出力する制御電圧Ｖｃｏｎｔを設定するためのチップ補正データｓ０〜ｓ３のビット３の論理値が印加される。
At this stage, the correction data input terminal D of each of the memories MEM1 to MEM192 of the
次いで、図１２のＡ部で発生するストローブ信号ＨＤ−ＳＴＢ−Ｎの繰り返し反転によって、制御回路２０１のＷ３端子から補正用データのビットｂ３に対する書き込み制御信号ｂ３−ＷＲが生成され、メモリＭＥＭ１〜ＭＥＭ１９３は、補正データ入力端子Ｄに入力される論理値を補正用データのビット３のデータとしてメモリすると共に出力端子Ｑ３から出力する。
Next, the write control signal b3-WR for the bit b3 of the correction data is generated from the W3 terminal of the
同様にして、順次シフト入力される、補正用データのビット２の論理値は、図１２のＢ部で制御回路２０１のＷ２端子から発生する書き込み制御信号ｂ２−ＷＲによってメモリＭＥＭ１〜ＭＥＭ１９３にメモリされると共にその出力端子Ｑ２から出力され、補正用のビット１のデータは、図１２のＣ部で制御回路２０１のＷ１端子から発生する書き込み制御信号ｂ１−ＷＲによってメモリＭＥＭ１〜ＭＥＭ１９３にメモリされると共にその出力端子Ｑ１から出力され、補正用のビット０のデータは、図１２のＤ部で制御回路２０１のＷ０端子から発生する書き込み制御信号ｂ０−ＷＲによってメモリＭＥＭ１〜ＭＥＭ１９３にメモリされると共にその出力端子Ｑ０から出力される。
Similarly, the logical value of
動作説明を容易にするため、ドライバＩＣ単位での補正用データの転送とメモリ回路への格納の動作例を先ず説明したが、ＬＥＤヘッド１９は、図２に示すように２６個のドライバＩＣ１０１〜１２６がカスケードに接続されている。次に、このように構成されたＬＥＤヘッド１９における補正用データの転送とメモリ回路への格納の動作例について、図１３のタイムチャートを参照しながら説明する。
In order to facilitate the explanation of the operation, an example of the operation of transferring correction data in units of driver ICs and storing them in the memory circuit has been described first, but the
先ず補正用データのビット３の論理値が、ドライバＩＣ１０１に対応するデータから順にドライバＩＣ１２６対応するデータまで、４９＊２６個のクロックパルスによって順次取り込まれる。この補正用データのビット３の論理値は、Ａ部で発生する書き込み制御信号ｂ３−ＷＲによって、対応する２６個のドライバＩＣ１０１〜１２６の各メモリＭＥＭ１〜ＭＥＭ１９３によってメモリされ、各メモリの出力端子Ｑ３から出力される。以下同様にして補正用データのビット２〜０のデータが順次メモリされ、各メモリの出力端子Ｑ２〜Ｑ０から出力される。
First, the logical value of
以上のようにして、入力するデータからＬＥＤヘッド１９の１９２＊２６個の全てのドットのＬＥＤ素子に対する電流補正用の補正データｑ０〜ｐ３が抽出され、対応するドライバＩＣ１０１〜１２６のメモリＭＥＭ１〜１９２の出力端子Ｑ０〜Ｑ３から出力され、且つドライバＩＣ毎に設定される電流補正用のチップ補正データｓ０〜ｓ３が各ドライバＩＣ１０１〜１２６のメモリＭＥＭ１９３の出力端子Ｑ０〜Ｑ３から出力される。
As described above, the correction data q0 to p3 for current correction for the LED elements of all 192 * 26 dots of the
図１４は、上記した動作によって得られる、ドライバＩＣのドット単位でのＬＥＤ駆動電流、即ちドライバＤＶ１〜ＤＶ１９２が、補正データｑ０〜ｐ３を受けて行うＬＥＤ駆動電流を補正する際の変化例を表にまとめたものである。 FIG. 14 shows an example of change when the LED driving current in the dot unit of the driver IC obtained by the above operation, that is, the LED driving current performed by the drivers DV1 to DV192 by receiving the correction data q0 to p3 is corrected. Are summarized in
図１４に示す表は、ドット単位での補正データｑ０〜ｐ３を４ビットからなるデジタル値として与え、例えば図６に示すドライバＤＶ１９２へ入力する補正データｑ０〜ｐ３が‘００００’から‘１１１１’の１６通りに変化される場合の動作を示している。このとき、補正データｑ０〜ｐ３が‘０１１１’の場合を中心として、前記補正データのデータ変化ごとに２％を単位としてＬＥＤ駆動電流が変化するように調整すると、補正データｑ０〜ｐ３が‘００００’の場合には駆動電流が−１４％まで減少し、補正データｑ０〜ｐ３が‘１１１１’の場合には電流値が＋１６％まで増加することになる。 The table shown in FIG. 14 gives correction data q0 to p3 in dot units as digital values consisting of 4 bits. For example, the correction data q0 to p3 input to the driver DV192 shown in FIG. 6 is from “0000” to “1111”. The operation in the case of changing in 16 ways is shown. At this time, when the correction data q0 to p3 is “0111”, the correction data q0 to p3 is changed to “0000” by adjusting the LED driving current to change by 2% for each data change of the correction data. In the case of ', the drive current decreases to -14%, and when the correction data q0 to p3 is' 1111', the current value increases to + 16%.
図１５は、図３或いは図９に示す制御電圧発生回路３４の動作を説明するため、その構成を簡略化すると共に、周辺回路のＬＥＤ駆動回路３０のドライバ、例えばドライバＤＶ１９２（図６）の一部を含めて示す動作説明図である。同図中、対応する回路要素には同一の番号を付している。
FIG. 15 illustrates the operation of the control
図１５中、ドライバＤＶ１９２のＮＡＮＤ４０２は、図６に示すＮＡＮＤ２５８〜２６１の全てに対応するもので、共通する部分を便宜的に１つのシンボルで示している。またＰＭＯＳトランジスタ４０３は、図６に示すＰＭＯＳトランジスタ２５２〜２５５の全てに対応するもので、これらを便宜的に１つのシンボルで示している。更に図１５では、図６に示すＰＭＯＳトランジスタ２５６，２５１、及びＮＭＯＳトランジスタ２５７の記載を省略している。また、同図中、ＬＥＤ１９２は、図２に示すＬＥＤアレイＣＨＰ１のＬＥＤ１９２に相当する。
In FIG. 15, the
図１５中、Ｒｘ，Ｒｙ，Ｒｚ，Ｒｗは抵抗であって、抵抗Ｒｚはマルチプレクサ２９１における入力端子Ｐ０〜Ｐ１５の任意の入力端子と出力端子Ｙとの間のオン抵抗をモデル化したものであり、抵抗Ｒｗはマルチプレクサ２９２における入力端子Ｐ０〜Ｐ１５の任意の入力端子と出力端子Ｙとの間のオン抵抗をモデル化したものである。また、抵抗Ｒｘは前記マルチプレクサ２９１，２９２の選択された入力端子とグランド間とに配置されている抵抗列の合成抵抗であり、抵抗Ｒｙは前記マルチプレクサ２９１，２９２の選択された入力端子とＰＭＯＳトランジスタ２９４のドレーン端子とに配置されている抵抗列の合成抵抗である。
In FIG. 15, Rx, Ry, Rz, and Rw are resistors, and the resistor Rz models the on-resistance between any input terminal P0 to P15 of the
また、抵抗Ｒｘと抵抗Ｒｙを加算したものは抵抗Ｒ０〜Ｒ１５の直列接続回路の両端抵抗に等しく、
Ｒｘ＋Ｒｙ＝
Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０＋
Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５
の関係にある。
The sum of the resistance Rx and the resistance Ry is equal to the resistance at both ends of the series connection circuit of the resistances R0 to R15.
Rx + Ry =
R0 + R1 + R2 + R3 + R4 + R5 + R6 + R7 + R8 + R9 + R10 +
R11 + R12 + R13 + R14 + R15
Are in a relationship.
図１５において、演算増幅器２９３と抵抗列Ｒｘ、ＰＭＯＳトランジスタ２９４とでフィードバック制御回路が構成され、演算増幅器２９３の働きにより、非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。このため、ＰＭＯＳトランジスタ２９４のドレーン電流を基準電流Ｉｒｅｆとするとき、抵抗Ｒｘの両端電位は抵抗ＲｘとＩｒｅｆとの積となり、この値が演算増幅器２９３の反転入力端子への印加電圧Ｖｒｅｆと等しくなる。
このことから、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｘ （１）
の関係が得られる。
In FIG. 15, the
From this,
Iref = Vref / Rx (1)
The relationship is obtained.
尚、図１５において抵抗Ｒｚは、演算増幅器２９３の非反転入力端子に接続され、該端子の入力インピーダンスがほぼ無限大と見なせることから、抵抗Ｒｚの抵抗値が同回路の動作に影響を与えることはない。このことは、図９において示したマルチプレクサ２９１のオン抵抗の特性が、図１５の回路に対して影響を与えないことを意味しており、回路設計上の大きな利点となっている。
In FIG. 15, the resistor Rz is connected to the non-inverting input terminal of the
ここで、図９に示す電圧制御発生回路３４が、入力するチップ補正データｓ０〜ｓ３と、このチップ補正データｓ０〜ｓ３によって補正するＬＥＤ素子の駆動電流の補正量の関係について説明する。前記したように、ＬＥＤ素子の駆動電流は、例えば図６に示すドライバＤＶ１９２においては、ＰＭＯＳトランジスタ２５１〜２５５の各ドレーン電流の加算電流であり、図９に示す電圧制御発生回路３４のＰＭＯＳトランジスタ２９４のドレーン電流である基準電流Ｉｒｅｆと比例する。
Here, the relationship between the chip correction data s0 to s3 input by the voltage
一方、マルチプレクサ回路２９１は、補正データｓ３〜ｓ０が‘００００’のとき入力端子Ｐ０を選択し、以下補正データの数値が増加するにつれてＰ１，Ｐ２・・・の入力端子を選択し、補正データｓ３〜ｓ０が‘１１１１’のときには入力端子Ｐ１５を選択し、選択した入力端子と出力端子Ｙとの間に電流経路を形成する。今、抵抗Ｒ０〜Ｒ１５の抵抗値を適当に設定し、補正データｓ３〜ｓ０を‘００００’から‘１１１１’まで１６通りに可変した場合に上式（１）によって求めた基準電流Ｉｒｅｆの変化の一例を、‘０１１１’のときの基準電流Ｉｒｅｆに対する比（％）として表し、求めた結果を図１８の表に示す。
On the other hand, the
前記したように、ＬＥＤ素子の駆動電流は基準電流Ｉｒｅｆに比例するため、この時の数値がＬＥＤ素子の光量の補正値（％）に相当する。同表に示した例では、補正データ‘０１１１’のときの中心駆動電流は、補正データの増減に伴って３％単位で変化し、補正データ‘１１１１’のときに２４％増加し、‘００００’のとき２１％減少するように設定されている。 As described above, since the drive current of the LED element is proportional to the reference current Iref, the value at this time corresponds to the correction value (%) of the light amount of the LED element. In the example shown in the table, the center drive current when the correction data is “0111” changes in units of 3% as the correction data increases and decreases, and increases by 24% when the correction data is “1111”. It is set to decrease by 21% at '.
図１５において、抵抗Ｒｙと抵抗Ｒｗとの並列合成抵抗を抵抗Ｒｙ’とするとき、
Ｒｙ’＝Ｒｙ＊Ｒｗ／（Ｒｙ＋Ｒｗ）
となる。このとき、ＰＭＯＳトランジスタ２９４のドレーン電位Ｖｄは、
Ｖｄ＝（Ｒｘ＋Ｒｙ’）＊Ｉｒｅｆ
＝Ｖｒｅｆ＊（１＋Ｒｙ’／Ｒｘ）
となる。
In FIG. 15, when the parallel combined resistance of the resistor Ry and the resistor Rw is a resistor Ry ′,
Ry ′ = Ry * Rw / (Ry + Rw)
It becomes. At this time, the drain potential Vd of the
Vd = (Rx + Ry ′) * Iref
= Vref * (1 + Ry ′ / Rx)
It becomes.
上記した回路においては抵抗Ｒｘに比べて並列合成抵抗Ｒｙ’、即ちＲｗの値を十分に小さく設定することで、
Ｖｄ＝Ｖｒｅｆ＊（１＋Ｒｙ’／Ｒｘ）
≒Ｖｒｅｆ
とすることができる。
このとき、基準電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｘ
の関係を維持しており、マルチプレクサ２９２のオン抵抗Ｒｗが多少変化したとしても前記基準電流Ｉｒｅｆの値には影響を与えることがない。
In the above-described circuit, by setting the value of the parallel combined resistance Ry ′, that is, Rw, sufficiently smaller than the resistance Rx,
Vd = Vref * (1 + Ry ′ / Rx)
≒ Vref
It can be.
At this time, the reference current Iref is Iref = Vref / Rx
Thus, even if the on-resistance Rw of the
チップ補正率を最大とした場合におけるＰＭＯＳトランジスタ２９４のドレーン電位Ｖｄｍは
Ｖｄｍ≒Ｖｒｅｆ
であり、このときのＰＭＯＳトランジスタ２９４のドレーン・ソース間電圧Ｖｄｓは
Ｖｄｓ＝ＶＤＤ − Ｖｄｍ
≒ＶＤＤ − Ｖｒｅｆ
である。
ＰＭＯＳトランジスタ２９４が飽和領域で動作するためには、
Ｖｄｓ＞Ｖｇｓ −Ｖｔ
の関係を満足する必要がある。尚、前式においてＶｇｓはＰＭＯＳトランジスタのゲート・ソース間電圧であり、ＶｔはＰＭＯＳトランジスタの閾値電圧である。
When the chip correction rate is maximized, the drain potential Vdm of the
At this time, the drain-source voltage Vds of the
≒ VDD-Vref
It is.
In order for the
Vds> Vgs−Vt
It is necessary to satisfy the relationship. In the above equation, Vgs is the gate-source voltage of the PMOS transistor, and Vt is the threshold voltage of the PMOS transistor.
典型的な場合について、実際に数値を当てはめて検討するため、
Ｖｇｓ＝２Ｖ、Ｖｔ＝０．７Ｖ、Ｖｒｅｆ＝１．５Ｖ、ＶＤＤ＝５Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−Ｖｒｅｆ
＝５−１．５
＝３．５［Ｖ］
である。
一方、Ｖｇｓ−Ｖｔ＝２−０．７＝１．３［Ｖ］
であって、先に計算したＶｄｓ値はこの値よりも大きく、ＰＭＯＳトランジスタ２９４は飽和領域での動作が出来ていることが判る。
In order to consider the typical case by actually applying numerical values,
Considering the case of Vgs = 2V, Vt = 0.7V, Vref = 1.5V, VDD = 5V,
Vds = VDD−Vref
= 5-1.5
= 3.5 [V]
It is.
On the other hand, Vgs−Vt = 2−0.7 = 1.3 [V]
Since the previously calculated Vds value is larger than this value, it can be seen that the
同様にして、ＶＤＤ＝３．３Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−Ｖｒｅｆ
＝３．３−１．５
＝１．８［Ｖ］
である。この場合にもＶｄｓ＞Ｖｇｓ −Ｖｔ
となって、ＰＭＯＳトランジスタ２９４を飽和領域で動作可能とすることができ、図１５におけるＰＭＯＳトランジスタ２９４とＰＭＯＳトランジスタ４０３、即ち図６に示すＰＭＯＳトランジスタ２５２〜２５５及び２５１とはカレントミラーの関係が保たれ、正常動作できることが判る。
Similarly, considering the case of VDD = 3.3V,
Vds = VDD−Vref
= 3.3-1.5
= 1.8 [V]
It is. Also in this case, Vds> Vgs−Vt
Thus, the
ここで、比較例として、図９の制御電圧発生回路３４において、マルチプレクサ回路２９２を設けなかった場合について考察する。
Here, as a comparative example, the case where the
図１８に示す表の結果をもたらすように抵抗Ｒ０〜Ｒ１５の抵抗値を設定した場合、チップ補正率を最大とした場合のドレーン電位Ｖｄ１５は、
Ｖｄ１５＝Ｖｒｅｆ＊（１＋０．２４）／（１−０．２１）
≒１．５７＊Ｖｒｅｆ
となる。
このときのＰＭＯＳトランジスタ２９４のドレーン・ソース間電圧Ｖｄｓは
Ｖｄｓ＝ＶＤＤ − Ｖｄ１５
である。
ＰＭＯＳトランジスタ５６が飽和領域で動作するためには、上記したように
Ｖｄｓ＞Ｖｇｓ −Ｖｔ
の関係を満足する必要がある。尚、前式においてＶｇｓはＰＭＯＳトランジスタのゲート・ソース間電圧であり、ＶｔはＰＭＯＳトランジスタの閾値電圧である。
When the resistance values of the resistors R0 to R15 are set so as to bring about the results shown in the table of FIG. 18, the drain potential Vd15 when the chip correction rate is maximized is
Vd15 = Vref * (1 + 0.24) / (1-0.21)
≒ 1.57 * Vref
It becomes.
At this time, the drain-source voltage Vds of the
It is.
In order for the PMOS transistor 56 to operate in the saturation region, as described above, Vds> Vgs−Vt
It is necessary to satisfy the relationship. In the above equation, Vgs is the gate-source voltage of the PMOS transistor, and Vt is the threshold voltage of the PMOS transistor.
典型的な場合について、実際に数値を当てはめて検討するため、上記したように、
Ｖｇｓ＝２Ｖ、Ｖｔ＝０．７Ｖ、Ｖｒｅｆ＝１．５Ｖ、ＶＤＤ＝５Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−１．５７＊Ｖｒｅｆ
＝５−１．５７＊１．５
≒２．６５［Ｖ］
である。
一方、Ｖｇｓ−Ｖｔ＝２−０．７＝１．３［Ｖ］
であって、先に計算したＶｄｓ値はこの値よりも大きく、ＰＭＯＳトランジスタ２９４は飽和領域での動作が出来ていることが判る。
In order to consider the typical case by actually applying numerical values, as described above,
Considering the case of Vgs = 2V, Vt = 0.7V, Vref = 1.5V, VDD = 5V,
Vds = VDD−1.57 * Vref
= 5-1.57 * 1.5
≒ 2.65 [V]
It is.
On the other hand, Vgs−Vt = 2−0.7 = 1.3 [V]
Since the previously calculated Vds value is larger than this value, it can be seen that the
同様にＶＤＤ＝３．３Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−１．５７＊Ｖｒｅｆ
＝３．３−１．５７＊１．５
≒０．９５［Ｖ］
このとき、
Ｖｄｓ＜Ｖｇｓ −Ｖｔ
となって、ＰＭＯＳトランジスタ２９４は線形領域で動作することになり、図１５におけるＰＭＯＳトランジスタ２９４とＰＭＯＳトランジスタ４０３、即ち図６に示すＰＭＯＳトランジスタ２５２〜２５５及び２５１とはカレントミラーの関係を保つことができなくなり、図１５の回路が正常動作できないことが判る。
Similarly, consider the case of VDD = 3.3V.
Vds = VDD−1.57 * Vref
= 3.3-1.57 * 1.5
≒ 0.95 [V]
At this time,
Vds <Vgs−Vt
Thus, the
以上の様に、実施の形態１のＬＥＤヘッドによれば、電源電圧３．３Ｖの場合においても支障なく動作させることができる。これにより、微細化されたＣＭＯＳ製造プロセスを適用してドライバＩＣを製造することが可能となり、チップサイズの削減が成し遂げられる。また、前記電源電圧の低電圧化によりドライバＩＣの消費電力も削減されることにもなり、ＬＥＤヘッドの発熱とそれによる温度上昇の結果、例えば熱膨張してＬＥＤヘッド各部のドット位置が変化してしまうといった課題をも解決することができる。
As described above, the LED head according to
実施の形態２．
図１６は、本発明による実施の形態２の制御電圧発生回路５０の内部構成を示すブロック図である。この制御電圧発生回路５０が、前記した図９に示す実施の形態１の制御電圧発生回路３４と主に異なる点は、マルチプレクサ回路２９２（図９）に換えてトランスミッションゲート回路４１１とインバータ４１２か備えられている点である。従って、この制御電圧発生回路５０が、前記した実施の形態１の制御電圧発生回路３４（図９）と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。尚、この制御電圧発生回路５０は、図２又は図３に示すドライバＩＣ１０１〜１２６において、実施の形態１の制御電圧発生回路３４に換えて装備されることができ、本実施の形態では、実施の形態１の制御電圧発生回路３４に換えてこの制御電圧発生回路５０を採用したものとして説明する。従って、画像形成装置における、その他の共通する構成についてのここでの説明は省略する。
FIG. 16 is a block diagram showing an internal configuration of the control
同図に示すように、制御電圧発生回路５０は、マルチプレクサ回路２９１、演算増幅器２９３、ＰＭＯＳトランジスタ２９４、抵抗Ｒ０〜Ｒ１５、トランスミッションゲート回路４１１、及びインバータ４１２を有する。ＰＭＯＳトランジスタ２９４のソースは電源ＶＤＤに接続され、ゲート端子は演算増幅器２９３の出力端子に接続されると共に端子Ｖに接続される。ＰＭＯＳトランジスタ２９４は、各ドライバのＰＭＯＳトランジスタ２５１〜２５５（図６にドライバＤＶ１９２の例を示す）と、ゲート長があい等しく構成されている。
As shown in the figure, the control
また、ＰＭＯＳトランジスタ２５１〜２５５の動作時における各ゲートには、ＰＭＯＳトランジスタ２９４のゲート電圧と同一の制御電圧Ｖｃｏｎｔが印加されるためゲート・ソース間電圧が相等しくされて、ＰＭＯＳトランジスタ２５１〜２５５とＰＭＯＳトランジスタ２９４とは、カレントミラーの関係が構成される。従って、ＰＭＯＳトランジスタ２９４のドレーン電流とＰＭＯＳトランジスタ２５１〜２５５の駆動電流は比例関係が保たれ、ＰＭＯＳトランジスタ２９４のドレーン電流を制御することによって、ＰＭＯＳトランジスタ２５１〜２５５の駆動電流を一括して調整することができる。
Further, since the same control voltage Vcont as the gate voltage of the
一方、演算増幅器２９３の反転入力端子はＶＲＥＦ端子に接続されて、基準電圧発生回路４０（図２）から出力される基準電圧Ｖｒｅｆが印加され、演算増幅器２９３の非反転入力端子は後述するマルチプレクサ２９１の出力端子Ｙに接続され、演算増幅器２９３の出力端子はＰＭＯＳトランジスタ２９４のゲート端子に接続されると共に、各ドライバＤＶ１〜ＤＶ１９２のＶ端子に接続された出力端子Ｖに接続されている。
On the other hand, the inverting input terminal of the
抵抗Ｒ０〜Ｒ１５は直列に接続され、抵抗Ｒ１５の最端部がＰＭＯＳトランジスタ２９４のドレーンに接続され、抵抗Ｒ０の最端部がグランドに接続されている。またマルチプレクサ２９１の端子Ｐ１５が抵抗Ｒ０とＲ１との接続部に、端子Ｐ１４が抵抗Ｒ１とＲ２との接続部に接続されている。同様にして、各抵抗の接続部が端子Ｐ１３〜端子Ｐ１に接続され、端子Ｐ０がＰＭＯＳトランジスタ２９４のドレーンに接続されている。
The resistors R0 to R15 are connected in series, the end of the resistor R15 is connected to the drain of the
マルチプレクサ２９１の、アナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙとは、４個の入力端子Ｓ３〜Ｓ０に入力される４本の論理信号であるチップ補正データｓ３〜ｓ０により設定される１６通りの信号論理の組み合わせによって、前記端子Ｐ０〜Ｐ１５のうちの何れかの端子が選択され、当該端子に印加される電位が出力端子Ｙから出力される。換言すれば、前記Ｐ０〜Ｐ１５端子のうち、入力端子Ｓ３〜Ｓ０の論理信号レベルにより何れかの端子が選択され、出力端子Ｙとの間に電流経路が形成される。
The 16 input terminals P0 to P15 to which the analog voltage is input and the output terminal Y to output the analog voltage of the
トランスミッションゲート回路４１１は、回路シンボルが示すようにＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース端子とドレーン端子同士を接続したものである。また、４１２はインバータ回路である。インバータ回路４１２の入力端子には前記したチップ補正データの最上位ビットのＳ３信号が入力され、インバータ回路４１２の出力はトランスミッションゲート回路４１１を構成するＰＭＯＳトランジスタのゲートと接続されている。また、トランスミッションゲート回路４１１を構成するＮＭＯＳトランジスタのゲートには前記Ｓ３信号が入力される。トランスミッションゲート回路４１１の一方の接続端子はＰＭＯＳトランジスタ２９４のドレーン端子に接続され、他方の接続端子は、抵抗Ｒ８と抵抗Ｒ７の接続部に接続されている。
The
演算増幅器２９３、抵抗列Ｒ０〜Ｒ１５、及びＰＭＯＳトランジスタ２９４でフィードバック制御回路を構成しており、演算増幅器２９３の非反転入力端子の電位が基準電圧Ｖｒｅｆと略等しくなるように動作する。このため、ＰＭＯＳトランジスタ２９４のドレーン電流Ｉｒｅｆは、抵抗Ｒ０〜Ｒ１５のうち、マルチプレクサ２９１により選択される端子とグランド間に直列接続されている合成抵抗値と、演算増幅器２９３に入力される基準電圧Ｖｒｅｆとによって決定される。
The
尚、マルチプレクサ回路２９１は、補正データｓ３〜ｓ０が‘００００’のとき入力端子Ｐ０を選択し、以下補正データの数値が増加するにつれてＰ１，Ｐ２・・・の入力端子を選択し、補正データｓ３〜ｓ０が‘１１１１’のときには入力端子Ｐ１５を選択し、選択した入力端子と出力端子Ｙとの間に電流経路を形成する。
The
以上の構成において、図１６に示す制御電圧発生回路５０の動作について以下に説明する。
With the above configuration, the operation of the control
同図において、チップ補正データの最上位ビットのＳ３信号が“Ｌｏｗ”であるとき、インバータ回路４１２の出力は“Ｈｉｇｈ”レベルとなってトランスミッションゲート回路４１１のＮＭＯＳトランジスタ部のゲートは“Ｌｏｗ”レベル、ＰＭＯＳトランジスタ部のゲートは“Ｈｉｇｈ”レベルとなってともにオフ状態となる。また、Ｓ３信号が“Ｈｉｇｈ”であるとき、インバータ回路４１２の出力は“Ｌｏｗ”レベルとなってトランスミッションゲート回路４１１のＮＭＯＳトランジスタ部のゲートは“Ｈｉｇｈ”レベル、ＰＭＯＳトランジスタ部のゲートは“Ｌｏｗ”レベルとなってともにオン状態となり、トランスミッションゲート回路４１１の２つの接続端子間には電流経路が形成される。
In the figure, when the S3 signal of the most significant bit of the chip correction data is “Low”, the output of the
一方、アナログマルチプレクサ２９１の前記した４個の入力端子Ｓ３〜Ｓ０は、図３のメモリ回路３１のメモリＭＥＭ１９３のＱ３〜Ｑ０端子と接続され、メモリＭＥＭ１９３に格納されている４ビットの補正データｓ３〜ｓ０が入力される。そのため、ドライバＩＣ毎に格納された４ビットからなるチップ補正データに応じて、前記したようにマルチプレクサ回路２９１のＰ０〜Ｐ１５のうち何れかが選択され、当該端子の電位が演算増幅器２９３へ印加されることになる。
On the other hand, the four input terminals S3 to S0 of the
図１７は、図１６に示す制御電圧発生回路５０の動作を説明するため、その構成を簡略化すると共に、周辺回路のＬＥＤ駆動回路３０（図３）のドライバ、例えばドライバＤＶ１９２（図６）の一部を含めて示す動作説明図である。同図中、対応する回路要素には同一の番号を付している。
FIG. 17 illustrates the operation of the control
図１７中、ドライバＤＶ１９２のＮＡＮＤ４０２は、図６に示すＮＡＮＤ２５８〜２６１の全てに対応するもので、共通する部分を便宜的に１つのシンボルで示している。またＰＭＯＳトランジスタ４０３は、図６に示すＰＭＯＳトランジスタ２５２〜２５５の全てに対応するもので、これらを便宜的に１つのシンボルで示している。更に図１７では、図６に示すＰＭＯＳトランジスタ２５６，２５１、及びＮＭＯＳトランジスタ２５７の記載を省略している。同図中、ＬＥＤ１９２は、図２に示すＬＥＤアレイＣＨＰ１のＬＥＤ１９２に相当する。
In FIG. 17, the
図１７中、Ｒｘ，Ｒｙ，Ｒｚ，Ｒｓは抵抗であって、抵抗Ｒｚはマルチプレクサ２９１における入力端子Ｐ０〜Ｐ１５の任意の入力端子と出力端子Ｙとの間のオン抵抗をモデル化したものである。また、４１３はスイッチであって、トランスミッションゲート回路４１１のオン、オフ状態をモデル化したものであり、チップ補正データの最上位ビットであるＳ３信号が“Ｈｉｇｈ”のときにオン（スイッチ閉じる）となり、Ｓ３信号が“Ｌｏｗ”のときにオフ（スイッチ開）となる。抵抗Ｒｓはトランスミッションゲート回路４１１がオンとなるとき、即ちＳ３信号が“Ｈｉｇｈ”のときのオン抵抗をモデル化したものである。
In FIG. 17, Rx, Ry, Rz, and Rs are resistors, and the resistor Rz is a model of the on-resistance between any input terminal P0 to P15 of the
また、抵抗Ｒｘは前記マルチプレクサ２９１の選択された入力端子とグランド間とに配置されている抵抗列の合成抵抗であり、抵抗Ｒｙは前記マルチプレクサの選択された入力端子とＰＭＯＳトランジスタ２９４のドレーン端子とに配置されている抵抗列の合成抵抗である。
The resistor Rx is a combined resistor of a resistor array arranged between the selected input terminal of the
また、抵抗Ｒｘと抵抗Ｒｙを加算したものは抵抗Ｒ０〜Ｒ１５の直列接続回路の両端抵抗に等しく、
Ｒｘ＋Ｒｙ＝
Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０＋
Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５
の関係にある。
The sum of the resistance Rx and the resistance Ry is equal to the resistance at both ends of the series connection circuit of the resistances R0 to R15.
Rx + Ry =
R0 + R1 + R2 + R3 + R4 + R5 + R6 + R7 + R8 + R9 + R10 +
R11 + R12 + R13 + R14 + R15
Are in a relationship.
図１７において、演算増幅器２９３と抵抗列Ｒｘ、ＰＭＯＳトランジスタ２９４とでフィードバック制御回路が構成され、演算増幅器２９３の働きにより、非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。このため、ＰＭＯＳトランジスタ２９４のドレーン電流を基準電流Ｉｒｅｆとするとき、抵抗Ｒｘの両端電位はＲｘとＩｒｅｆとの積となり、この値が演算増幅器２９３の反転入力端子への印加電圧Ｖｒｅｆと等しくなる。
このことから、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｘ
の関係が得られる。
In FIG. 17, the
From this,
Iref = Vref / Rx
The relationship is obtained.
尚、図１７において抵抗Ｒｚは、演算増幅器２９３の非反転入力端子に接続され、該端子の入力インピーダンスがほぼ無限大と見なせることから、抵抗Ｒｚの抵抗値が同回路の動作に影響を与えることはない。このことは、図１６において示したマルチプレクサ２９１のオン抵抗の特性が、図１７の回路に対して影響を与えないことを意味しており、回路設計上の大きな利点となっている。
In FIG. 17, the resistor Rz is connected to the non-inverting input terminal of the
図１７において、抵抗Ｒｙと抵抗Ｒｓとの並列合成抵抗を抵抗Ｒｙ’とするとき、
Ｒｙ’＝Ｒｙ＊Ｒｓ／（Ｒｙ＋Ｒｓ）
となる。このとき、ＰＭＯＳトランジスタ２９４のドレーン電位Ｖｄは、
Ｖｄ＝（Ｒｘ＋Ｒｙ’）＊Ｉｒｅｆ
＝Ｖｒｅｆ＊（１＋Ｒｙ’／Ｒｘ）
となる。
In FIG. 17, when a parallel combined resistance of the resistor Ry and the resistor Rs is a resistor Ry ′,
Ry ′ = Ry * Rs / (Ry + Rs)
It becomes. At this time, the drain potential Vd of the
Vd = (Rx + Ry ′) * Iref
= Vref * (1 + Ry ′ / Rx)
It becomes.
上記した回路においては抵抗Ｒｘに比べて並列合成抵抗Ｒｙ’、即ちスイッチ４１３がオン状態時のＲｓの値を十分に小さく設定することで、
Ｖｄ＝Ｖｒｅｆ＊（１＋Ｒｙ’／Ｒｘ）
≒Ｖｒｅｆ
とすることができる。
このとき、基準電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｘ
の関係を維持しており、トランスミッションゲート回路４１１のオン抵抗Ｒｓが多少変化したとしても前記基準電流Ｉｒｅｆの値には影響を与えることがない。
In the circuit described above, by setting the parallel combined resistance Ry ′, that is, the value of Rs when the
Vd = Vref * (1 + Ry ′ / Rx)
≒ Vref
It can be.
At this time, the reference current Iref is Iref = Vref / Rx
Thus, even if the ON resistance Rs of the
図１７の構成においては、論理信号であるチップ補正データｓ３〜ｓ０が‘１０００’〜‘１１１１’の範囲においてはＳ３信号が“Ｈｉｇｈ”レベルとなることから、この時スイッチ４１３はオン状態となって、ＰＭＯＳトランジスタ２９４のドレーン電位はＶｒｅｆと略等しい。即ちこのときのＰＭＯＳトランジスタ２９４のドレーン電位をＶｄｍとすると、
Ｖｄｍ≒Ｖｒｅｆ
であり、このときのＰＭＯＳトランジスタ２９４のドレーン・ソース間電圧Ｖｄｓは
Ｖｄｓ＝ＶＤＤ − Ｖｄｍ
≒ＶＤＤ − Ｖｒｅｆ
である。
ＰＭＯＳトランジスタ２９４が飽和領域で動作するためには、
Ｖｄｓ＞Ｖｇｓ −Ｖｔ
の関係を満足する必要がある。尚、前式においてＶｇｓはＰＭＯＳトランジスタのゲート・ソース間電圧であり、ＶｔはＰＭＯＳトランジスタの閾値電圧である。
In the configuration of FIG. 17, since the S3 signal is at “High” level when the chip correction data s3 to s0 which are logic signals are in the range of “1000” to “1111”, the
Vdm≈Vref
At this time, the drain-source voltage Vds of the
≒ VDD-Vref
It is.
In order for the
Vds> Vgs−Vt
It is necessary to satisfy the relationship. In the above equation, Vgs is the gate-source voltage of the PMOS transistor, and Vt is the threshold voltage of the PMOS transistor.
典型的な場合について、実際に数値を当てはめて検討するため、
Ｖｇｓ＝２Ｖ、Ｖｔ＝０．７Ｖ、Ｖｒｅｆ＝１．５Ｖ、ＶＤＤ＝５Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−Ｖｒｅｆ
＝５−１．５
＝３．５［Ｖ］
である。
一方、Ｖｇｓ−Ｖｔ＝２−０．７＝１．３［Ｖ］
であって、先に計算したＶｄｓ値はこの値よりも大きく、ＰＭＯＳトランジスタ２９４は飽和領域での動作が出来ていることが判る。
In order to consider the typical case by actually applying numerical values,
Considering the case of Vgs = 2V, Vt = 0.7V, Vref = 1.5V, VDD = 5V,
Vds = VDD−Vref
= 5-1.5
= 3.5 [V]
It is.
On the other hand, Vgs−Vt = 2−0.7 = 1.3 [V]
Since the previously calculated Vds value is larger than this value, it can be seen that the
同様にして、ＶＤＤ＝３．３Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−Ｖｒｅｆ
＝３．３−１．５
＝１．８［Ｖ］
である。この場合にもＶｄｓ＞Ｖｇｓ −Ｖｔ
となって、ＰＭＯＳトランジスタ２９４は飽和領域での動作ができて、図１７におけるＰＭＯＳトランジスタ２９４とＰＭＯＳトランジスタ４０３とはカレントミラーの関係が保たれ、正常動作できることが判る。
Similarly, considering the case of VDD = 3.3V,
Vds = VDD−Vref
= 3.3-1.5
= 1.8 [V]
It is. Also in this case, Vds> Vgs−Vt
Thus, it can be seen that the
図１７の構成においては、チップ補正データｓ３〜ｓ０が、‘００００’〜‘０１１１’の範囲においてはＳ３信号が“Ｌｏｗ”レベルとなることから、この時スイッチ４１３はオフ状態となる。この状態においてマルチプレクサ回路２９１は、前記したように、補正データｓ３〜ｓ０が‘００００’のときに入力端子Ｐ０を選択して出力端子Ｙとの間に電流経路を形成するため、このときＰＭＯＳトランジスタ２９４のドレーン電位が最小となるが、このときの動作について次に説明する。
チップ補正率を最小（図１６におけるチップ補正データｓ３〜ｓ０が‘００００’）とした場合の基準電流Ｉｒｅｆ値をＩｒｅｆ０とすると、図１８の表から、
Ｉｒｅｆ０＝Ｉｒｅｆ７＊（１−０．２１）
となる。但し、Ｉｒｅｆ７は、チップ補正を中心（チップ補正データｓ３〜ｓ０が‘０１１１’としたときの基準電流Ｉｒｅｆ値である。
In the configuration of FIG. 17, since the chip correction data s3 to s0 is in the range of “0000” to “0111”, the S3 signal is at the “Low” level, so that the
Assuming that the reference current Iref value is Iref0 when the chip correction rate is the minimum (chip correction data s3 to s0 in FIG. 16 is “0000”), the table of FIG.
Iref0 = Iref7 * (1-0.21)
It becomes. However, Iref7 is a reference current Iref value when the chip correction is the center (chip correction data s3 to s0 is “0111”).
このときのＰＭＯＳトランジスタ２９４のドレーン電位Ｖｄ０は
Ｖｄ０＝（Ｒｘ＋Ｒｙ）＊Ｉｒｅｆ０
＝（Ｒｘ＋Ｒｙ）＊Ｉｒｅｆ７＊（１−０．２１）
となる。
これより、
Ｒｘ＋Ｒｙ＝Ｖｄ０／（Ｉｒｅｆ７＊（１−０．２１））
であり、このときのＶｄ０電位はＶｒｅｆ電位と等しい。
At this time, the drain potential Vd0 of the
= (Rx + Ry) * Iref7 * (1-0.21)
It becomes.
Than this,
Rx + Ry = Vd0 / (Iref7 * (1-0.21))
The Vd0 potential at this time is equal to the Vref potential.
同様にチップ補正を中心（図１６におけるチップ補正データｓ３〜ｓ０が‘０１１１’）とした場合のＰＭＯＳトランジスタ２９４のドレーン電位Ｖｄ７は
Ｖｄ７＝（Ｒｘ＋Ｒｙ）＊Ｉｒｅｆ７
となる。先の結果から、
Ｖｄ７＝Ｖｄ０／（１−０．２１）
＝Ｖｒｅｆ／（１−０．２１）
＝１．２６６＊Ｖｒｅｆ
を得る。
このときにおける、ＰＭＯＳトランジスタ２９４のドレーン・ソース間電圧Ｖｄｓは
Ｖｄｓ＝ＶＤＤ − Ｖｄ７
である。
ＰＭＯＳトランジスタ２９４が飽和領域で動作するためには、
Ｖｄｓ＞Ｖｇｓ −Ｖｔ
の関係を満足する必要がある。尚、前式においてＶｇｓはＰＭＯＳトランジスタのゲート・ソース間電圧であり、ＶｔはＰＭＯＳトランジスタの閾値電圧である。
Similarly, the drain potential Vd7 of the
It becomes. From the previous result,
Vd7 = Vd0 / (1-0.21)
= Vref / (1-0.21)
= 1.266 * Vref
Get.
At this time, the drain-source voltage Vds of the
It is.
In order for the
Vds> Vgs−Vt
It is necessary to satisfy the relationship. In the above equation, Vgs is the gate-source voltage of the PMOS transistor, and Vt is the threshold voltage of the PMOS transistor.
典型的な場合について，実際に数値を当てはめて検討するため，
Ｖｇｓ＝２Ｖ、Ｖｔ＝０．７Ｖ、Ｖｒｅｆ＝１．５Ｖ、ＶＤＤ＝５Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−Ｖｄ７
＝ＶＤＤ−１．２６６＊Ｖｒｅｆ
＝５−１．２６６＊１．５
≒３．１［Ｖ］
である。
一方、Ｖｇｓ−Ｖｔ＝２−０．７＝１．３［Ｖ］
であって、先に計算したＶｄｓ値はこの値よりも大きく、ＰＭＯＳトランジスタ２９４は飽和領域での動作が出来ていることが判る。
In order to consider typical cases by actually applying numerical values,
Considering the case of Vgs = 2V, Vt = 0.7V, Vref = 1.5V, VDD = 5V,
Vds = VDD−Vd7
= VDD-1.266 * Vref
= 5-1.266 * 1.5
≒ 3.1 [V]
It is.
On the other hand, Vgs−Vt = 2−0.7 = 1.3 [V]
Since the previously calculated Vds value is larger than this value, it can be seen that the
同様にＶＤＤ＝３．３Ｖの場合を考えると、
Ｖｄｓ＝ＶＤＤ−１．２６６＊Ｖｒｅｆ
＝３．３−１．２６６＊１．５
≒１．４［Ｖ］
である。このときもＶｄｓ＜Ｖｇｓ −Ｖｔ
となって、ＰＭＯＳトランジスタ２９４を飽和領域で動作可能とすることができ、図１７におけるＰＭＯＳトランジスタ２９４とＰＭＯＳトランジスタ４０３、即ち図６に示すＰＭＯＳトランジスタ２５２〜２５５及び２５１とはカレントミラーの関係が保たれ、正常動作できることが判る。
Similarly, consider the case of VDD = 3.3V.
Vds = VDD-1.266 * Vref
= 3.3-1.266 * 1.5
≒ 1.4 [V]
It is. At this time, Vds <Vgs−Vt
Thus, the
以上のように、実施の形態２の制御電圧発生回路５０を採用するＬＥＤヘッドによれば、電源電圧３．３Ｖの場合においても支障なく動作させることができる。これにより、微細化されたＣＭＯＳ製造プロセスを適用してドライバＩＣを製造することが可能となり、チップサイズの削減が成し遂げられる。また、前記電源電圧の削減によりドライバＩＣの消費電力も削減されることにもなり、ＬＥＤヘッドの発熱とそれによる温度上昇の結果、熱膨張してＬＥＤヘッド各部のドット位置が変化してしまうといった課題をも解決することができる。
As described above, the LED head employing the control
実施の形態３．
図１９は、本発明による実施の形態３のＬＥＤヘッド５９の要部構成を示すブロック図である。このＬＥＤヘッド５９が、前記した図２に示す実施の形態１のＬＥＤヘッド１９と主に異なる点は、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の各ＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２の各アノードが共に電源ＶＤＤに接続され、各カソードが対応するドライバＩＣ５０１〜５２６（図２のドライバＩＣ１０１〜１２６に対応する）の駆動電流端子ＤＯに接続された構成としている点である。このために関係する各部の構成が異なっている。
FIG. 19 is a block diagram showing a main configuration of the
従って、実施の形態３のＬＥＤヘッド５９が、前記した実施の形態１のＬＥＤヘッド１９（図２）と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。尚、このＬＥＤヘッド５９は、図１に示す画像形成装置の制御系１において、実施の形態１のＬＥＤヘッド１９に換えて装備されることができ、本実施の形態では、実施の形態１のＬＥＤヘッド１９に換えてこのＬＥＤヘッド５９を採用したものとして説明する。従って、画像形成装置における、その他の共通する構成についてのここでの説明は省略する。
Therefore, the
図１９に示すように、各ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６内のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２は、そのアノード端子が一括して電源ＶＤＤに接続され、各カソード端子が、図示しないボンディングワイヤーにより、対向して配置されているドライバＩＣ５０１〜５２６の駆動電流端子ＤＯとそれぞれ接続されている。
As shown in FIG. 19, the LED elements LED1 to LED192 in the LED arrays CHP1 to CHP26 have their anode terminals collectively connected to the power supply VDD, and the cathode terminals are opposed to each other by bonding wires (not shown). Are connected to the drive current terminals DO of the
各ドライバＩＣ５０１〜５２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。後述するように、ドライバＩＣ５０１〜５２６のシフトレジスタ回路３３は、４８段の合計１９２（４８＊４）個のＦＦ回路を有し、４ビットの印刷データＨＤ−ＤＡＴＡ３〜０を、クロック信号ＨＤ−ＣＬＫに同期させてシフト入力させ、４８パルスのクロック入力により１９２（４８＊４）ドット分の印刷データを転送することができる。
Each of the
ドライバＩＣ内部は、クロック信号ＨＤ−ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路３３と、シフトレジスタ回路３３の出力信号をラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路５３２と、シフトレジスタ回路３３の出力信号をメモリするメモリ回路５３１と、メモリ回路５３１及びラッチ回路５３２の出力データに基づいて所定の駆動電流を対応するＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の個々のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２毎に流すＬＥＤ駆動回路５３０と、メモリ回路からのデータに基づいて、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６毎の駆動電流を調整するための制御電圧ＶｃｏｎｔをＬＥＤ駆動回路５３０に出力する制御電圧発生回路５３４とを備えている。
The driver IC includes a
ストローブ信号ＨＤ−ＳＴＢ−Ｎは、後述するようにメモリ回路５３１の入力に印加される。また基準電圧発生回路４０は、電源端子が電源ＶＤＤに、グランド端子がＬＥＤヘッド１９のグランドに接続され、出力端子からはグランド電位を基準とする所定の電圧出力が発生される。
The strobe signal HD-STB-N is applied to the input of the
基準電圧発生回路４０の出力は、各ドライバＩＣ５０１〜５２６の制御電圧発生回路５３４に接続され、所定の基準電圧Ｖｒｅｆを供給する。前記印刷データＨＤ−ＤＡＴＡ３〜０、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、及びストローブ信号ＨＤ−ＳＴＢ−Ｎの各信号は印刷時に印刷制御部１０（図１）から送られてくる。
The output of the reference
図２０は、ドライバＩＣの内部構成を示すブロック図である。図１９に示すドライバＩＣ５０１〜５２６は、同一回路により構成されているため、ここでは、ドライバＩＣ５０１を例にして説明する。
FIG. 20 is a block diagram showing the internal configuration of the driver IC. Since the
ＦＦ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、図１９に示すシフトレジスタ３３を構成し、ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ４８〜ＬＴＤ４８は、図１９に示すラッチ回路５３２に相当する。更にメモリＭＥＭ５０１〜ＭＥＭ６９３、制御回路２０１、インバータ２０３，２０４、ＡＮＤ５５５、及び抵抗２０２は、図１９に示すメモリ回路５３１を構成し、ドライバＤＶ５０１〜ＤＶ６９２は、図１９に示すＬＥＤ駆動回路５３０を構成する。
The FF circuits FFA1 to FFA49, FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 constitute the
セレクタ回路２０７は、各々４個の入力端子Ａ３〜Ａ０，Ｂ３〜Ｂ０と、４個の出力端子Ｙ３〜Ｙ０と、データ端子の選択入力端子Ｓを備え、選択入力端子Ｓが“Ｌｏｗ”のとき入力端子Ａ３〜Ａ０への入力データが出力端子Ｙ３〜Ｙ０から出力され、選択入力端子Ｓが“Ｈｉｇｈ“のとき入力端子Ｂ３〜Ｂ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。また、制御電圧発生回路（ＡＤＪ）５３４は図１９に示す制御電圧発生回路５３４である。
The
制御電圧発生回路（ＡＤＪ）５３４は、４本の負論理のデータ入力端子ＳＮ３〜ＳＮ０と、基準電圧入力端子ＶＲＥＦを備えている。この基準電圧入力端子ＶＲＥＦは、図１９に示すように基準電圧発生回路４０の出力と接続されて、グランド電位を基準とする基準電圧Ｖｒｅｆなる所定電圧が印加される。制御電圧発生回路（ＡＤＪ）５３４のＶ端子は出力端子であって、１９２個配列されているドライバＤＶ５０１〜ＤＶ６９２に対して、制御電圧値Ｖｃｏｎｔを出力している。また、前記のデータ入力端子ＳＮ３〜ＳＮ０はメモリ回路５３１のメモリＭＥＭ６９３のＱＮ３〜ＱＮ０端子と接続され、ＭＥＭブロック６９３のＱＮ３〜ＱＮ０端子からは格納されているチップ補正データが負論理化されて出力される。
The control voltage generation circuit (ADJ) 534 includes four negative logic data input terminals SN3 to SN0 and a reference voltage input terminal VREF. As shown in FIG. 19, the reference voltage input terminal VREF is connected to the output of the reference
ＦＦ回路ＦＦＡ１〜ＦＦＡ４９はカスケード接続されており、ＦＦ回路ＦＦＡ１のデータ入力端子ＤはドライバＩＣ５０１のデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦ回路ＦＦＡ４８とＦＦＡ４９のデータ出力はセレクタ回路２０７へ入力され、その出力端子Ｙ０はドライバＩＣ５０１のデータ出力端子ＤＡＴＡＯ０に接続されている。
The FF circuits FFA1 to FFA49 are cascade-connected, the data input terminal D of the FF circuit FFA1 is connected to the data input terminal DATAI0 of the
同様に、ＦＦ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１の各データ入力端子Ｄは、ドライバＩＣ５０１のデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ４８とＦＦＢ４９、ＦＦＣ４８とＦＦＣ４９、ＦＦＤ４８とＦＦＤ４９からの出力もセレクタ回路２０７に接続され、各々の出力はドライバＩＣ５０１のデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
Similarly, the FF circuits FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 are also cascade-connected, and the data input terminals D of the FFB1, FFC1, and FFD1 are connected to the data input terminals DATAI1, DATAI2, and DATAI3 of the
従って、ＦＦ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９は、それぞれ４９段のシフトレジスタを構成しており、セレクタ回路２０７によってシフト段数を４８段と４９段とに切り替えることができる。また、ＦＦ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９の各クロック端子は、クロック信号ＨＤ―ＣＬＫを入力するＬＥＤヘッド５９（図１９）の端子と接続され、該信号に同期してシフト動作が行われる。ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続される。
Therefore, each of the FF circuits FFA1 to FFA49, FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 constitutes a 49-stage shift register, and the
従って、ドライバＩＣ５０１〜５２６の各ＦＦ回路ＦＦＡ１〜ＦＦＡ４９は、印刷制御部１０（図１）から初段のドライバＩＣ５２６に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる４８×２６段、あるいは４９×２６段のシフトレジスタを構成する。同様に、ドライバＩＣ５０１〜５２６のフＦＦ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９は、それぞれ印刷制御部１０から初段のドライバＩＣ５２６に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる４８×２６段、あるいは４９×２６段のシフトレジスタを構成することになる。
Therefore, the FF circuits FFA1 to FFA49 of the
ラッチＬＴＡ５０１〜ＬＴＡ５４８、ＬＴＢ５０１〜ＬＴＢ５４８、ＬＴＣ５０１〜ＬＴＣ５４８、及びＬＴＤ５０１〜ＬＴＤ５４８は、ＬＥＤヘッド５９に入力するラッチ信号ＨＤ−ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ５０１〜ＬＴＡ５４８は、それぞれＦＦ回路ＦＦＡ１〜ＦＦＡ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ５０１〜ＬＴＢ５４８、ＬＴＣ５０１〜ＬＴＣ５４８、及びＬＴＤ５０１〜ＬＴＤ５４８は、それぞれＦＦ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、及びＦＦＤ１〜ＦＦＤ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をラッチする。
The latches LTA501 to LTA548, LTB501 to LTB548, LTC501 to LTC548, and LTD501 to LTD548 operate with a latch signal HD-LOAD-P input to the
メモリ回路５３１のＡＮＤ回路５５５の一方の入力端子は、インバータ２０３を介してドライバＩＣ５０１のＳＴＢ入力端子に接続され、このＳＴＢ入力端子は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを入力するＬＥＤヘッド５９（図１９）の入力端子に接続されている。また、ＡＮＤ回路５５５の他方の入力端子はインバータ２０４を介してドライバＩＣ５０１のＬＯＡＤ端子に接続され、このＬＯＡＤ端子は、ラッチ信号ＨＤ−ＬＯＡＤ−Ｐを入力するＬＥＤヘッド５９（図１９）の入力端子に接続されている。
One input terminal of the AND
ＡＮＤ回路５５５は、その出力がドライバＤＶ５０１〜ＤＶ６９２の各駆動オンオフ端子Ｓに接続され、ＬＥＤヘッド５９に入力されるラッチ信号ＨＤ−ＬＯＡＤ−Ｐが“Ｌｏｗ”、且つＬＥＤヘッド１９に入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎが“Ｌｏｗ”レベルの場合に“Ｈｉｇｈ”となって、ドライバＤＶ１〜ＤＶ１９２に対する駆動のオン，オフを制御する駆動オンオフ指令信号Ｓを出力する。
The output of the AND
制御回路（ＣＴＲＬ）２０１の内部構成は、図４で説明した、実施の形態１のメモリ回路３１（図３）における制御回路（ＣＴＲＬ）２０１と全く同じなのでここでの説明は省略する。 The internal configuration of the control circuit (CTRL) 201 is exactly the same as that of the control circuit (CTRL) 201 in the memory circuit 31 (FIG. 3) of the first embodiment described with reference to FIG.
図２１は、図２０に示すメモリＭＥＭ５０１〜ＭＥＭ６９３の回路構成図である。尚、メモリＭＥＭ５０１〜ＭＥＭ６９３は同一の構成を持つものであるため、ここではメモリＭＥＭ６９２を例にして説明する。 FIG. 21 is a circuit configuration diagram of memories MEM501 to MEM693 shown in FIG. Since the memories MEM501 to MEM693 have the same configuration, the memory MEM692 will be described as an example here.
同図に示すように、メモリＭＥＭ６９２は、前記した実施の形態１のメモリ回路３１（図３）のメモリＭＥＭ１９２（図５にその構成を示す）と殆ど同じ構成を持つものである。異なる点は、出力端子ＱＮ３〜ＱＮ０の接続部のみである。即ち前記した図５に示す実施の形態１のメモリＭＥＭ１９２では、出力端子Ｑ０はインバータ２２３の出力部に接続され、出力端子Ｑ１はインバータ２２５の出力部に接続され、出力端子Ｑ２はインバータ２２７の出力部に接続され、出力端子Ｑ３はインバータ２２９の出力部に接続されているが、メモリＭＥＭ６９２では、図２１に示すように、出力端子ＱＮ０はインバータ２２４の出力部に接続され、出力端子ＱＮ１はインバータ２２６の出力部に接続され、出力端子ＱＮ２はインバータ２２８の出力部に接続され、出力端子ＱＮ３はインバータ２３０の出力部に接続されている。
As shown in the figure, the
メモリＭＥＭ６９２において、上記した出力端子ＱＮ０〜ＱＮ３の接続部以外の構成は、前記した実施の形態１のメモリＭＥＭ１９２の構成と全く同じなので、メモリＭＥＭ６９２のその他の構成については、ここでの説明は省略する。 In the memory MEM692, the configuration other than the connection portion of the output terminals QN0 to QN3 described above is exactly the same as the configuration of the memory MEM192 of the first embodiment, so the description of the other configuration of the memory MEM692 is omitted here. To do.
以上の構成から明らかなように、メモリＭＥＭ６９２の出力端子ＱＮ０〜ＱＮ３からは、補正データ入力端子Ｄに入力されるデータに対して負論理化された補正データが出力される。 As is clear from the above configuration, correction data that is negatively logic with respect to the data input to the correction data input terminal D is output from the output terminals QN0 to QN3 of the memory MEM692.
図２２は、図２０に示すドライバＤＶ５０１〜ＤＶ６９２の回路構成図である。尚、ドライバＤＶ５０１〜ＤＶ６９２は同一の構成を持つものであるため、ここではドライバＤＶ６９２を例にして説明する。 FIG. 22 is a circuit configuration diagram of drivers DV501 to DV692 shown in FIG. Since the drivers DV501 to DV692 have the same configuration, the driver DV692 will be described as an example here.
ドライバＤＶ６９２は、同図に示すように、ＮＭＯＳトランジスタ６１１〜６１５，６１７、ＰＭＯＳトランジスタ６１６、ＮＯＲ回路６１８〜６２１、及びＮＡＮＤ回路６２２と備えている。また、ドライバＤＶ６９２は、印刷データ入力端子Ｅ、ＬＥＤ駆動のオン，オフを指令する駆動オンオフ指令信号Ｓを入力する入力端子Ｓ、後述する制御電圧Ｖｃｏｎｔを入力する入力端子Ｖ、負論理の補正データｑｎ０〜ｑｎ３を入力する補正データ入力端子ＱＮ０〜ＱＮ３、及び駆動電流端子ＤＯを備えている。
The driver DV692 includes
ドライバＤＶ６９２の印刷データ入力端子Ｅには、図２０に示すように、ラッチＬＴＤ５０１のＱ出力が入力される。このように、ドライバＤＶ５０１〜ＤＶ６９２の各印刷データ入力端子Ｅには、図２０に示すように対応するラッチＬＴＡ５０１〜ＬＴＤ５０１，ＬＴＡ５４８〜ＬＴＤ５４８のデータ出力端子Ｑの出力が入力される。補正データ入力端子ＱＮ３〜ＱＮ０は、図２１に示した補正メモリＭＥＭ６９２の補正データ出力端子ＱＮ３〜ＱＮ０に接続されている。また端子Ｓには、前記したように図２０に示すＡＮＤ回路５５５から出力されるＬＥＤ駆動のオン，オフを指令する駆動オンオフ指令信号Ｓが入力される。端子Ｖには、図２０に示す制御電圧発生回路（ＡＤＪ）５３４からの制御電圧Ｖｃｏｎｔが入力される。駆動電流端子ＤＯは、ＬＥＤ素子、ここでは例えばＬＥＤアレイＣＨＰ１（図１９）のＬＥＤ素子ＬＥＤ１９２のカソードと接続される。
As shown in FIG. 20, the Q output of the
尚、図１９においてＬＥＤヘッドの全体構成を示しているように、前記ＬＥＤ素子ＬＥＤ１９２のアノード端子は電源ＶＤＤに接続されている。また後述するように本実施の形態における構成ではＶＤＤ電圧は５Ｖであり、それに対してドライバＩＣ５０１〜５２６の電源電圧ＶＤＤ３はそれより低い３．３Ｖとされる。
Note that, as shown in FIG. 19, the overall configuration of the LED head, the anode terminal of the LED element LED192 is connected to the power supply VDD. As will be described later, in the configuration of the present embodiment, the VDD voltage is 5V, while the power supply voltage VDD3 of the
図２２において、ＮＭＯＳトランジスタ６１２〜６１５の各ゲート端子は、それぞれＮＯＲ回路６１８〜６２１の出力端子に接続され、ＮＭＯＳトランジスタ６１１のゲート端子は、ドレーン端子同士が接続されたＰＭＯＳトランジスタ６１６とＮＭＯＳトランジスタ６１７のドレーンに接続されている。
In FIG. 22, the gate terminals of
また、ＮＭＯＳトランジスタ６１１〜６１５の各ソース端子は、共にグランドに接続され、ＮＭＯＳトランジスタ６１１〜６１５の各ドレーン端子は、共に駆動電流端子ＤＯに接続されている。更にＮＭＯＳトランジスタ６１１〜６１５はゲート長があい等しく構成され、その内ＮＭＯＳトランジスタ６１２〜６１５のゲート幅は、入力端子ＱＮ０〜ＱＮ３に入力する補正メモリＭＥＭからの補正データｑｎ０〜ｑｎ３のビット重みに対応してそれぞれ１：２：４：８のサイズ比に設定されている。
The source terminals of the
図２３は、図２２に示すＮＡＮＤ回路６２２の構成を示す回路図であり、同図（ａ）はその論理シンボルを示し、また同図（ｂ）はその論理シンボルに対応する回路構成を示す。
FIG. 23 is a circuit diagram showing a configuration of the
図２３において、６３１，６３２はＰＭＯＳトランジスタであり、６３３，６３４はＮＭＯＳトランジスタであって、ＰＭＯＳトランジスタ６３１とＮＭＯＳトランジスタ６３４の各ゲートは、図２２におけるＮＡＮＤ回路６２２の一方の入力端子であってドライバＤＶ６９２の印刷データ入力端子Ｅに相当する端子Ｂに接続され、図２０に示すように、ラッチＬＴＤ５０１のＱ出力が入力される。ＰＭＯＳトランジスタ６３１，６３２の各ソース端子は共に制御電圧Ｖｃｏｎｔが印加される端子Ｖに接続され、各ドレーンは、図２２におけるＮＡＮＤ回路６２２の出力端子に相当する端子Ｙに接続される。
In FIG. 23, 631 and 632 are PMOS transistors, 633 and 634 are NMOS transistors, and each gate of the
ＰＭＯＳトランジスタ６３２とＮＭＯＳトランジスタ６３３の各ゲートは、図２２におけるＮＡＮＤ回路６２２の他方の入力端子であってドライバＤＶ６９２の入力端子Ｓに相当する端子Ａに接続され、図２０に示すように駆動オンオフ指令信号を入力する。ＮＭＯＳトランジスタ６３３のドレーンは端子Ｙに接続されると共にそのソース端子はＮＭＯＳトランジスタ６３４のドレーン端子に接続され、ＮＭＯＳトランジスタ６３４のソース端子はグランドに接続される。
Each gate of the
尚、図２３（ｂ）の回路は公知のＣＭＯＳ構造からなるＮＡＮＤ回路と同様の構成のものであるが、通常のＮＡＮＤ回路の場合にＰＭＯＳトランジスタ６３１，６３２のソース端子が電源ＶＤＤに接続されるのに対して、図２３の構成においては端子Ｖに接続され、図２２に示すように外部回路としての制御電圧発生回路３４（図２０）からの制御電圧Ｖｃｏｎｔが印加されてその影響を受けて動作する点が異なる。
Note that the circuit of FIG. 23B has the same configuration as a known NAND circuit having a CMOS structure, but in the case of a normal NAND circuit, the source terminals of the
また図２２において、ＰＭＯＳトランジスタ６１６とＮＭＯＳトランジスタ６１７のゲート電極は共にＮＡＮＤ回路６２２の出力端子に接続され、ＰＭＯＳトランジスタ６１６のソース電極は端子Ｖに接続され、そしてＮＭＯＳトランジスタ６１７のソース電極はグランドに接続されている。
In FIG. 22, the gate electrodes of the
図２４は、図２２に示すＮＯＲ回路６１８〜６２１の構成を示す回路図であり、同図（ａ）はその論理シンボルを示し、また同図（ｂ）は論理シンボルに対応する回路構成を示す。
24 is a circuit diagram showing the configuration of the NOR
図２４において、６５１，６５２はＰＭＯＳトランジスタであり、６５３，６５４はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ６５１のソース端子は端子Ｖに接続され、そのドレーン端子はＰＭＯＳトランジスタ６５２のソース端子に接続されている。ＰＭＯＳトランジスタ６５２とＮＭＯＳトランジスタ６５３，６５４のドレーン端子は、図２２におけるＮＯＲ回路６１８〜６２１の出力端子に相当する端子Ｙに接続される。ＰＭＯＳトランジスタ６５２とＮＭＯＳトランジスタ６５４の各ゲート端子は、図２２におけるＮＯＲ回路６１８〜６２１の一方の入力端子に相当する端子Ｂに接続され、ＮＡＮＤ回路６２２の出力端子と接続される。
In FIG. 24, 651 and 652 are PMOS transistors, and 653 and 654 are NMOS transistors. The source terminal of the
ＰＭＯＳトランジスタ６５１とＮＭＯＳトランジスタ６５３の各ゲート端子は、図２２におけるＮＯＲ回路６１８〜６２１の他方の入力端子に相当する端子Ａに接続され、図２１に示した補正メモリＭＥＭ６９２の補正データ出力端子ＱＮ０〜ＱＮ３と接続される。ＮＭＯＳトランジスタ６５３，６５４の各ソース端子は、共にグランドに接続される。
Each gate terminal of the
尚、図２４（ｂ）の回路は公知のＣＭＯＳ構造からなるＮＯＲ回路と同様の構成のものであるが、通常のＮＯＲ回路の場合にＮＭＯＳトランジスタ６５１のソース端子が電源ＶＤＤに接続されるのに対して、図２４の構成においては端子Ｖに接続され、図２２に示すように外部回路としての制御電圧発生回路３４（図２０）からの制御電圧Ｖｃｏｎｔが印加されてその影響を受けて動作する点が異なる。
Note that the circuit of FIG. 24B has the same configuration as a NOR circuit having a known CMOS structure, but the source terminal of the
図２０及び図２２を参照しながらＮＡＮＤ回路６１８〜６２１等の動作を以下に説明する。尚、ＬＥＤヘッド５９の、クロックに基づく補正用データの抽出動作は、前記した実施の形態１において、図１２及び１３のタイムチャートを用いて説明した動作と全く同様に行われるものであるため、ここでの説明を省略する。
The operation of the
印刷データを“オン”とするため、シフトレジスタ回路３３のＦＦ回路ＦＦＡ１〜ＦＦＤ４８等へデータのシフト入力がなされ、次いでラッチ信号ＬＯＡＤ−Ｐが発生してラッチ回路５３２の各ラッチＬＴＡ５０１〜ＬＴＤ５４８等に前記印刷データがラッチされる。このとき印刷ドットが“オン”であると、ＬＥＤ駆動回路５３０のドライバＤＶ５０１〜ＤＶ６９２の該当するドライバの端子Ｅ（図２２）の入力レベルは“Ｈｉｇｈ”となる。例えばドライバＤＶ６９２の端子Ｅが“Ｈｉｇｈ”である場合、ＬＥＤ駆動のオン，オフを指令する駆動オンオフ指令信号Ｓが“Ｈｉｇｈ”となって駆動“オン”を指令しているとき、ＮＡＮＤ回路６２２の出力は“Ｌｏｗ”となる。
In order to turn on the print data, the data is shifted to the FF circuits FFA1 to FFD48 of the
このとき入力端子ＱＮ０〜ＱＮ３に入力する負論理の補正データｑｎ０〜ｑｎ３に従い、ＮＯＲ回路６１８〜６２１の出力信号レベル、及びＰＭＯＳトランジスタ６１６とＮＭＯＳトランジスタ６１７とで構成されるインバータの出力は、制御電圧Ｖｃｏｎｔの電位或いはグランドの電位となる。ＮＭＯＳトランジスタ６１１は、ＬＥＤ素子に主たる駆動電流を供給する主駆動トランジスタであり、ＮＭＯＳトランジスタ６１２〜６１５は、ＬＥＤ素子の駆動電流を調整して光量補正するための補助駆動トランジスタである。
At this time, according to the negative logic correction data qn0 to qn3 input to the input terminals QN0 to QN3, the output signal level of the NOR
主駆動トランジスタ６１１は、ラッチＬＴＤ５０１のＱ出力、即ち印刷データ入力端子Ｅに入力される印刷データに従って、ＮＡＮＤ回路６２２の出力が“Ｌｏｗ”レベルであるときに駆動される。補助駆動トランジスタ６１２〜６１５は、ＮＡＮＤ回路６２２の出力が“Ｌｏｗ”レベルであるときに、補正メモリＭＥＭ６９２の端子ＱＮ３〜ＱＮ０から出力される負論理の補正データｑｎ３〜ｑｎ０に従って駆動される。後述するように、補正メモリＭＥＭ５０１〜ＭＥＭ６９２は、ＬＥＤ素子の発光バラツキの補正するための補正データが格納されるものであり、各出力端子ＱＮ３〜ＱＮ０の出力は各ＬＥＤ素子に対する補正データである。
The
各補正メモリＭＥＭ５０１〜ＭＥＭ６９２から出力される負論理の補正データｑｎ０〜ｑｎ３は４ビットであり、前記したようにＰＭＯＳトランジスタ６１２〜６１５のゲート幅は、この補正データｑ０〜ｑ３のビット重みに対応してそれぞれ１：２：４：８のサイズ比に設定されて同比率のドレーン電流を流す。このためＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２（図１９）は、ドット毎に１６段階に駆動電流が調整可能に構成されている。即ち、主駆動トランジスタ６１１と共に、補正データに従って、補助駆動トランジスタ６１２〜６１５が選択的に駆動され、主駆動トランジスタ６１１のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算された駆動電流が、電源ＶＤＤからＬＥＤ素子を通りＤＯ端子から流入する。
The negative logic correction data qn0 to qn3 output from each of the correction memories MEM501 to MEM692 is 4 bits. As described above, the gate width of the
尚、これらのＮＭＯＳトランジスタ６１１〜６１５が駆動されているとき、ＮＡＮＤ回路６１８〜６２１、及びＰＭＯＳトランジスタ６１６とＮＭＯＳトランジスタ６１７とで構成されるインバータ回路の出力は“Ｈｉｇｈ”レベル（端子Ｖの制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＮＭＯＳトランジスタ６１１〜６１５の各ゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、後述するように、ＮＭＯＳトランジスタ６１１〜６１５のドレーン電流値を、ドライバＩＣ５０１〜５２６（図１９）毎に制御電圧Ｖｃｏｎｔにより一括して調整することも可能となる。
When these
図２５は、図１９又は図２０に示すように、ドライバＩＣ５０１〜５２６毎に１回路ずつ設けられている制御電圧発生回路（ＡＤＪ）５３４の内部構成を示すブロック図である。これらの制御電圧発生回路（ＡＤＪ）５３４は、全て同一の構成を持つものであるため、ドライバＩＣ５０１、即ち図２０に示す制御電圧発生回路（ＡＤＪ）５３４を例にして説明する。
FIG. 25 is a block diagram showing an internal configuration of a control voltage generation circuit (ADJ) 534 provided for each
同図において、ＶＤＤ３は電源であって、＋５Ｖや＋３．３Ｖなどの電圧とすることができるが、より好ましくは＋３．３Ｖの電位が与えられる。６６１，６６２は演算増幅器、６６３〜６６８はＰＭＯＳトランジスタ、６６９〜６７９はＮＭＯＳトランジスタ、そしてＲｒｅｆ１〜Ｒｒｅｆ３は抵抗である。 In the figure, VDD3 is a power source and can be a voltage such as + 5V or + 3.3V, but more preferably a potential of + 3.3V is applied. 661 and 662 are operational amplifiers, 663 to 668 are PMOS transistors, 669 to 679 are NMOS transistors, and Rref1 to Rref3 are resistors.
ＰＭＯＳトランジスタ６６５とＮＭＯＳトランジスタ６７６、ＰＭＯＳトランジスタ６６６とＮＭＯＳトランジスタ６７７、ＰＭＯＳトランジスタ６６７とＮＭＯＳトランジスタ６７８、ＰＭＯＳトランジスタ６６８とＮＭＯＳトランジスタ６７９とで、それぞれインバータ回路を構成しており、前記インバータ回路の各入力はそれぞれ端子ＳＮ３〜ＳＮ０に接続され、前記インバータ回路の各出力はそれぞれＮＭＯＳトランジスタ６７１〜６７４のゲートに接続されている。
The
また、ＮＭＯＳトランジスタ６６９〜６７９の各ソースがグランドと接続され、ＰＭＯＳトランジスタ６６５〜６６８のソースがＮＭＯＳトランジスタ６７０のゲートと接続されている。ＰＭＯＳトランジスタ６６３，６６４は、そのソースが共に電源ＶＤＤ３に接続され、各ゲート端子が共に演算増幅器６６１の出力端子に接続されている。ＰＭＯＳトランジスタ６６３，６６４はそれぞれゲート長があい等しく構成され、それぞれのソース、ゲート間電圧が共通になるよう接続されてカレントミラーの関係に設定されている。
The sources of the
ＮＭＯＳトランジスタ６６９〜６７４は、それぞれゲート長があい等しく構成され、それぞれのソース、ゲート間電圧が共通になるよう接続されてカレントミラーの関係に設定されている。更に、ＮＭＯＳトランジスタ６７１〜６７４のゲート幅は、前記したメモリ回路ＭＥＭ６９３から出力され、ドライバＩＣ毎に設定される電流補正用の負論理のチップ補正データｓｎ３〜ｓｎ０のビット重みに対応して、それぞれ８：４：２：１のサイズ比に設定されている。従って、各ＮＭＯＳトランジスタ６７１〜６７４がオン状態にあるときのドレーン電流は前記した８：４：２：１のサイズ比に応じた値とされる。
The
一方、演算増幅器６６１の反転入力端子はＶＲＥＦ端子に接続され、基準電圧発生回路４０（図２）から出力される基準電圧Ｖｒｅｆが印加され、非反転入力端子は抵抗Ｒｒｅｆ１の一端と接続され、抵抗Ｒｒｅｆ１の他端はグランドと接続されている。ＰＭＯＳトランジスタ６６３のドレーン端子は抵抗Ｒｒｅｆ１の一端に接続され、ＰＭＯＳトランジスタ６６４のドレーン端子は、ＮＭＯＳトランジスタ６６９のドレーン及びゲート端子に接続されている。
On the other hand, the inverting input terminal of the
演算増幅器６６１の出力端子は、ＰＭＯＳトランジスタ６６３，６６４のゲート端子と接続され、演算増幅器６６２の反転入力端子はＮＭＯＳトランジスタ６７０〜６７４のドレーン端子及び抵抗Ｒｒｅｆ２の一端と接続され、抵抗Ｒｒｅｆ２の他端は電源ＶＤＤ３と接続されている。算増幅器６６２の非反転入力端子は、抵抗Ｒｒｅｆ３の一端及びＮＭＯＳトランジスタ６７５のドレーンに接続され、抵抗Ｒｒｅｆ３の他端は電源ＶＤＤ３に接続されている。演算増幅器６６２の出力端子はＮＭＯＳトランジスタ６７５のゲート端子に接続されると共に、各ドライバＤＶ５０１〜ＤＶ６９２（図２０）のＶ端子に接続された出力端子Ｖに接続されている。
The output terminal of the
また、ＮＭＯＳトランジスタ６７５と前記した図２２に示したＮＭＯＳトランジスタ６１１〜６１５はそれぞれゲート長があい等しく構成されている。また、ＮＭＯＳトランジスタ６１１〜６１５の動作時における各ゲートには、ＮＭＯＳトランジスタ６７５のゲート電圧と同一の制御電圧Ｖｃｏｎｔが印加されるためゲート・ソース間電圧が相等しくされて、ＮＭＯＳトランジスタ６１１〜６１５とＮＭＯＳトランジスタ６７５とは、カレントミラーの関係が構成される。即ち、ＮＭＯＳトランジスタ６７５のドレーン電流を制御することによって、ＮＭＯＳトランジスタ６１１〜６１５の駆動電流を一括して調整することができる。
Further, the
演算増幅器６６１、抵抗Ｒｒｅｆ１、及びＰＭＯＳトランジスタ６６３とで構成される回路でフィードバック制御回路を構成しており、演算増幅器６６１の非反転入力端子の電位が基準電圧Ｖｒｅｆと略等しくなるように動作する。このため、図２５のＰＭＯＳトランジスタ６６３のドレーン電流は、抵抗Ｒｒｅｆ１と演算増幅器６６１に入力される基準電圧Ｖｒｅｆとによって決定される。
A feedback control circuit is configured by a circuit including the
一方、ＰＭＯＳトランジスタ６６３，６６４は、カレントミラーの関係があるので、ＰＭＯＳトランジスタ６６４のドレーン電流はＰＭＯＳトランジスタ４６３のドレーン電流の値に応じて決まり、ＰＭＯＳトランジスタ６６４のドレーン電流はＮＭＯＳトランジスタ６６９のドレーン電流となる。また、ＮＭＯＳトランジスタ６６９，６７０はカレントミラーの関係があるのでＮＭＯＳトランジスタ６７０のドレーン電流はＮＭＯＳトランジスタ６６９のドレーン電流の値に応じて決まることになる。従って、ＮＭＯＳトランジスタ６７０のドレーン電流もそれらと比例する関係となる。ＮＭＯＳトランジスタ６７０のドレーン電流は抵抗Ｒｒｅｆ２を流れ、ＮＭＯＳトランジスタ６７０のドレーン電位と電源ＶＤＤ３との間で所定の電位差を生じさせることができる。この電位差は演算増幅器６６２の反転入力端子の電位として印加される。
On the other hand, since the
演算増幅器６６２と抵抗Ｒｒｅｆ３、及びＮＭＯＳトランジスタ６７５とでフィードバック制御回路が構成され、演算増幅器６６２の働きにより非反転入力端子の電位が反転入力端子の電位と略等しくなるように制御される。このため、ＮＭＯＳトランジスタ６７５のドレーン電流は、抵抗Ｒｒｅｆ３と演算増幅器６６２の反転入力端子の電位とから決定される。以上のように動作することで、ＮＭＯＳトランジスタ６７５のドレーン電流は演算増幅器６６１の反転入力端子に印加される基準電圧Ｖｒｅｆに比例するものとなる。
The
一方、ＰＭＯＳトランジスタ６６５とＮＭＯＳトランジスタ６７６、ＰＭＯＳトランジスタ６６６とＮＭＯＳトランジスタ６７７、ＰＭＯＳトランジスタ６６７とＮＭＯＳトランジスタ６７８、ＰＭＯＳトランジスタ６６８とＮＭＯＳトランジスタ６７９とでそれぞれインバータ回路を構成しているので、負論理のチップ補正データｓｎ３〜ｓｎ０の論理レベルに応じて、前記インバータの出力はグランド電位とＮＭＯＳトランジスタ６７０のゲート電位と略等しい電位との間で遷移する。
On the other hand, since the
一例をあげると、チップ補正データの最上位ビット（ビット３）が‘１’であるとき、図２５に示す入力端子ＳＮ３は“Ｌｏｗ”状態となるので、ＰＭＯＳトランジスタ６６５はオン状態、ＮＭＯＳトランジスタ６７６はオフ状態となって、ＮＭＯＳトランジスタ６７１のゲートにはＮＭＯＳトランジスタ６７０のゲート電位と略等しい電位が印加され、ＮＭＯＳトランジスタ６７１のドレーンにはＮＭＯＳトランジスタ６７０のドレーン電流に比例した電流が流れる。
For example, when the most significant bit (bit 3) of the chip correction data is “1”, the input terminal SN3 shown in FIG. 25 is in the “Low” state, so that the
別の場合として、チップ補正データの最上位ビット（ビット３）が‘０’であるときには、入力端子ＳＮ３は“Ｈｉｇｈ”状態となるので、ＰＭＯＳトランジスタ６６５はオフ状態、ＮＭＯＳトランジスタ６７６はオン状態となって、ＮＭＯＳトランジスタ６７１のゲートにはＮＭＯＳトランジスタ６７０のグランド電位と略等しい電位が印加され、ＮＭＯＳトランジスタ６７１はオフ状態となる。
As another case, when the most significant bit (bit 3) of the chip correction data is “0”, the input terminal SN3 is in the “High” state, so that the
このように、負論理のチップ補正データｓｎ３〜ｓｎ０の論理値に応じて、ＮＭＯＳトランジスタ６７１〜６７４は選択的にオン、オフされ、各トランジスタはオン時に電流比８：４：２：１に設定された電流を流す。この結果、ＮＭＯＳトランジスタ６７１〜６７４の並列接続回路に流れる電流値は、前記チップ補正データＳＮ３〜ＳＮ０の論理値に応じて１６段階に調整可能となる。
As described above, the
更に図２５の回路について説明する。
ＮＭＯＳトランジスタ６７１〜６７４のゲート幅は、前記しようにメモリＭＥＭ６９３（図２０）からのチップ補正データｓｎ３〜ｓｎ０のビット重みに対応して、それぞれ８：４：２：１のサイズ比に設定されており、各ＮＭＯＳトランジスタがオン状態にあるときのドレーン電流は前記した８：４：２：１のサイズ比に応じた値とされる。より具体的に言えば、ＮＭＯＳトランジスタ６７１〜６７４のゲート幅をそれぞれＷｇ３，Ｗｇ２，Ｗｇ１，Ｗｇ０と記すとき、
Ｗｇ３：Ｗｇ２：Ｗｇ１：Ｗｇ０＝８：４：２：１
が成り立つということである。
Further, the circuit of FIG. 25 will be described.
As described above, the gate widths of the
Wg3: Wg2: Wg1: Wg0 = 8: 4: 2: 1
Is true.
また、本実施の形態では、ドライバＩＣ毎に調整するＬＥＤ素子の駆動電流を、例えば図１８の表の説明で記したように、負論理のチップ補正データｓｎ３〜ｓｎ０により３％刻みで調整することを目的とする。 In the present embodiment, the drive current of the LED element to be adjusted for each driver IC is adjusted in units of 3% by negative logic chip correction data sn3 to sn0 as described in the description of the table of FIG. 18, for example. For the purpose.
この場合、同表に対応させると、チップ補正データｓ３〜ｓ０が‘０１１１’のとき、即ち入力端子ＳＮ３〜ＳＮ０のレベルがそれぞれ“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”となって、ＮＭＯＳトランジスタ６７１をオフ、ＮＭＯＳトランジスタ６７２〜６７４をオンとした場合の電流値を基準の１００％としている。また、ＮＭＯＳトランジスタ６７０は常にオン状態である。
このことから、ＮＭＯＳトランジスタ６７０のゲート幅をＷｍとすると、
Ｗｇ０／（Ｗｍ＋Ｗｇ２＋Ｗｇ１＋Ｗｇ０）＝０．０３
であることが判り、
Ｗｇ０／（Ｗｍ＋４＊Ｗｇ０＋２＊Ｗｇ０＋Ｗｇ０）＝０．０３
であるので、ＮＭＯＳトランジスタ６７４とＮＭＯＳトランジスタ６７０のゲート幅の比を決定することができる。
In this case, according to the table, when the chip correction data s3 to s0 is “0111”, that is, the levels of the input terminals SN3 to SN0 are “H”, “L”, “L”, and “L”, respectively. The current value when the
From this, if the gate width of the
Wg0 / (Wm + Wg2 + Wg1 + Wg0) = 0.03
It turns out that
Wg0 / (Wm + 4 * Wg0 + 2 * Wg0 + Wg0) = 0.03
Therefore, the ratio of the gate widths of the
実際に計算してみると、
Ｗｍ＝（１−０．０３＊７）＊Ｗｇ０／０．０３
≒２６．３３＊Ｗｇ０
となって、ＮＭＯＳトランジスタ６７０のゲート幅はＮＭＯＳトランジスタ６７４の２６．３３倍と設定すれば良いことが判る。
Actually calculating,
Wm = (1-0.03 * 7) * Wg0 / 0.03
≒ 26.33 * Wg0
Thus, it can be seen that the gate width of the
図２６は、本実施の形態における制御電圧回路（ＡＤＪ）５３４の動作を説明するためのもので、図２５の回路において、チップ補正データが‘０１１１’の場合を想定して簡略化したものである。この場合、図２６に示すスイッチ回路６８０の入力端子ＳＮ３〜ＳＮ０のレベルは“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”となる。
FIG. 26 is a diagram for explaining the operation of the control voltage circuit (ADJ) 534 according to the present embodiment. In the circuit of FIG. 25, it is simplified assuming that the chip correction data is “0111”. is there. In this case, the levels of the input terminals SN3 to SN0 of the
入力端子ＳＮ０が“Ｌｏｗ”レベルのとき、ＰＭＯＳトランジスタ６６８がオン、ＮＭＯＳトランジスタ６７９がオフとなることから、ＮＭＯＳトランジスタ６７４のゲートをＮＭＯＳトランジスタ６７０のゲートと接続したのと等価となる。ＮＭＯＳトランジスタ６７２，６７３についても同様である。一方、入力端子ＳＮ３について考えると、このときの状態が“Ｈｉｇｈ”レベルであるので、ＰＭＯＳトランジスタ６６５がオフ、ＮＭＯＳトランジスタ６７６がオンとなり、ＮＭＯＳトランジスタ６７１がオフとなるので、ＮＭＯＳトランジスタ６７１を取り除いて考えることができる。図２６は、以上の理由によって図２５のスイッチ回路６８０を簡略化したものである。尚、図２６において、ＰＭＯＳトランジスタ６６３、抵抗Ｒｒｅｆ２、及びＮＭＯＳトランジスタ６７５に流れる電流値をそれぞれＩｒｅｆ１、Ｉｒｅｆ２、及びＩｒｅｆ３として図中に記載した。
When the
図２６の破線部のスイッチ回路６８０では、上記したように、チップ補正データが‘０１１１’の場合を考えることとし、その場合の入力端子ＳＮ３〜ＳＮ０のレベルは“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”であるので、回路動作に影響するＮＭＯＳトランジスタ６７２〜６７４のみが記載されている。ＮＭＯＳトランジスタ６７１〜６７３は、ゲート幅に前記した所定のサイズ比が与えられている他は同等であるので、以下の議論はＮＭＯＳトランジスタ６７１〜６７４が任意にオン状態にある場合においても同様に成り立つものである。
In the
図２６において、演算増幅器６６１、抵抗Ｒｒｅｆ１、及びＰＭＯＳトランジスタ６６３はフィードバック制御回路を構成しており、演算増幅器６６１の非反転入力端子の電位は略Ｖｒｅｆと等しい。このため、図２６のＰＭＯＳトランジスタ６６３のドレーン電流Ｉｒｅｆ１は、抵抗Ｒｒｅｆ１と、演算増幅器６６１に入力される基準電圧Ｖｒｅｆとから決定されることになり、
Ｉｒｅｆ１＝Ｖｒｅｆ／Ｒｒｅｆ１
として求まる。
In FIG. 26, the
Iref1 = Vref / Rref1
It is obtained as
一方、ＰＭＯＳトランジスタ６６３，６６４はカレントミラーの関係があるので、ＰＭＯＳトランジスタ６６４のドレーン電流はＰＭＯＳトランジスタ６６３のドレーン電流の値に応じて決まるものである。いま、ＰＭＯＳトランジスタ６６３，６６４のゲート幅を相等しく設定したとすると、ＰＭＯＳトランジスタ６６４のドレーン電流はＩｒｅｆ１と等しい。また、ＮＭＯＳトランジスタ６６９，６７０〜６７４とはカレントミラーの関係があるので、ＮＭＯＳトランジスタ６７０，６７２〜６７４の各ドレーン電流はＮＭＯＳトランジスタ６６９のドレーン電流の値に応じて決まることになる。
On the other hand, since the
いま仮にＮＭＯＳトランジスタ６７０，６７２，６７３，６７４のゲート幅の合算値がＮＭＯＳトランジスタ６６９のゲート幅と等しく設定されていたとすると、図２６においてＩｒｅｆ２として示した電流は前記Ｉｒｅｆ１と等しくなることが判る。同様の考察により。図２５に示すチップ補正データにより、Ｒｒｅｆ２に流れる電流値は３％刻みで設定できることが判る。
If the sum of the gate widths of the
一方、ＮＭＯＳトランジスタ６７０，６７２〜６７４の各ドレーン電流は、抵抗Ｒｒｅｆ２を流れ、ＮＭＯＳトランジスタ６７０のドレーン電位と電源ＶＤＤ３との間で所定の電位差を生じさせることができ、この電位差はＲｒｅｆ２＊Ｉｒｅｆ２であり，今の場合Ｒｒｅｆ２＊Ｉｒｅｆ１と等しい。この電位差は演算増幅器６６２の反転入力端子の電位として印加されることになる。演算増幅器６６２と抵抗Ｒｒｅｆ３、ＮＭＯＳトランジスタ６７５とで構成される回路でフィードバック制御回路を構成しており、演算増幅器６６２の非反転入力端子の電位は抵抗Ｒｒｅｆ３の一端の電位と等しい。
On the other hand, the drain currents of the
このため、図２５のＮＭＯＳトランジスタ６７５のドレーン電流は、抵抗Ｒｒｅｆ３と、演算増幅器６６２の反転入力端子の電位とから決定される。
この結果、
Ｉｒｅｆ３＊Ｒｒｅｆ３＝Ｉｒｅｆ２＊Ｒｒｅｆ２
が成り立ち、
Ｉｒｅｆ２＝Ｉｒｅｆ１と設定される場合には、
Ｉｒｅｆ３＝Ｉｒｅｆ２＊Ｒｒｅｆ２／Ｒｒｅｆ３
＝Ｉｒｅｆ１＊Ｒｒｅｆ２／Ｒｒｅｆ３
＝Ｖｒｅｆ＊Ｒｒｅｆ２／（Ｒｒｅｆ３＊Ｒｒｅｆ１）
となる。
Therefore, the drain current of the
As a result,
Iref3 * Rref3 = Iref2 * Rref2
And
When Iref2 = Iref1 is set,
Iref3 = Iref2 * Rref2 / Rref3
= Iref1 * Rref2 / Rref3
= Vref * Rref2 / (Rref3 * Rref1)
It becomes.
以上のように動作することで、ＮＭＯＳトランジスタ６７５のドレーン電流は演算増幅器６６１の反転入力端子に印加される基準電圧Ｖｒｅｆに比例するものとなり、比例係数はＲｒｅｆ１〜Ｒｒｅｆ３の抵抗値の比によって決定されることになる。
一例として、
Ｒｒｅｆ１＝Ｒｒｅｆ２＝Ｒｒｅｆ３＝Ｒｒｅｆ
とすると、
Ｉｒｅｆ３＝Ｖｒｅｆ／Ｒｒｅｆ
である。
同様の考察より明らかなように、図２５に示すチップ補正データ信号により、Ｒｒｅｆ２に流れる電流値（Ｉｒｅｆ２）は３％刻みで設定でき、Ｉｒｅｆ３もまた同率で変化することになる。
By operating as described above, the drain current of the
As an example,
Rref1 = Rref2 = Rref3 = Rref
Then,
Iref3 = Vref / Rref
It is.
As is clear from the same consideration, the current value (Iref2) flowing through Rref2 can be set in units of 3% by the chip correction data signal shown in FIG. 25, and Iref3 also changes at the same rate.
図２７は、図２０或いは図２５に示す制御電圧発生回路５３４の動作を説明するため、その構成を簡略化すると共に、周辺回路のＬＥＤ駆動回路５３０（図２０）のドライバ、例えばドライバＤＶ６９２（図２２）の一部を含めて示す動作説明図である。同図中、対応する回路要素には同一の番号を付している。
FIG. 27 illustrates the operation of the control
図２７中、ドライバＤＶ６９２のＮＯＲ６９１は、図２２に示すＮＯＲ６１８〜６２１の全てに対応するもので、共通する部分を便宜的に１つのシンボルで示している。またＮＭＯＳトランジスタ６９２は、図２２に示すＮＭＯＳトランジスタ６１２〜６１５の全てに対応するもので、これらを便宜的に１つのシンボルで示している。更に図２７では、図２２に示すＰＭＯＳトランジスタ６１６、及びＮＭＯＳトランジスタ６１７，６１１の記載を省略している。また図２７中、５３４は図２５に示した制御電圧発生回路であり、ＬＴＤ５０１は図２０に示すラッチ回路であり、５５５は図２０に示すＡＮＤ回路であり、ＬＥＤ１９２は、図１９に示すＬＥＤアレイＣＨＰ１のＬＥＤ１９２に相当するもので、そのアノード端子は電源ＶＤＤと接続されている。
In FIG. 27, the NOR 691 of the
前記した図２２の説明から明らかなように、ＮＭＯＳトランジスタ６９２（図２７）のドレーン電流が発生して、これによりＬＥＤ１９２が駆動される場合、ＮＭＯＳトランジスタ６９２のゲート端子の電位はＮＯＲ回路６９１の電源電位と略等しく、制御電圧発生回路５３４から出力される制御電圧Ｖｃｏｎｔが印加される。この電位はドライバＩＣ５０１〜５２６（図１９）毎に調整され、この電位を変化させることで、ＬＥＤ素子の駆動電流をドライバＩＣ毎に一括して調整することができる。
As apparent from the description of FIG. 22, when the drain current of the NMOS transistor 692 (FIG. 27) is generated and the
図２５或いは図２６を用いて詳細に説明したように、制御電圧発生回路５３４の内部にあるＮＭＯＳトランジスタ６７５の電流値Ｉｒｅｆ３は、図２７に記載された負論理のチップ補正データｓｎ３〜ｓｎ０により３％刻みで変化する。そのため、ＮＭＯＳトランジスタ６７５とカレントミラーの関係になるＮＭＯＳトランジスタ６９２もまたチップ補正データ信号ｓｎ３〜ｓｎ０により３％刻みで変化することになる。
As described in detail with reference to FIG. 25 or 26, the current value Iref3 of the
以上のように、図１９に示す実施の形態３のＬＥＤヘッドを採用することにより、外部制御回路（図１における印刷制御部１０等）の指令により与えられたチップ補正信号によって、所定の変化率で、ドライバＩＣ毎にＬＥＤの駆動電流を一括して調整でき、しかも所定の駆動電流を与えるための基準電圧源（図１９における基準電圧発生回路４０が相当する）の発生電圧はグランドを基準として与えることが可能となる。
As described above, by adopting the LED head of the third embodiment shown in FIG. 19, a predetermined rate of change is determined by the chip correction signal given by the command of the external control circuit (
（ヘッド構成上の効果）
ＰＭＯＳトランジスタによるＬＥＤ素子駆動する場合、ＬＥＤ駆動のための基準電流を発生指令のために備える基準電圧は、ＬＥＤヘッド基板上に搭載した基準電圧発生回路により作成されるものであり、いわゆる三端子レギュレータ回路ＩＣとして容易に入手することができた。一方、ＣＭＯＳプロセスを適用する半導体集積回路を用い、ＮＭＯＳトランジスタによるＬＥＤ素子駆動回路を実現するためには、対電源（ＶＤＤ）電位との間で所定の電位差（Ｖｒｅｆ）を作成し、基準電圧として前記半導体集積回路へ印加する必要があった。しかしながら、この基準電圧の発生回路をコスト増となることなく実現する方法はこれまで知られていなかった。
(Effects on head configuration)
When the LED element is driven by a PMOS transistor, the reference voltage provided for generating a reference current for driving the LED is created by a reference voltage generation circuit mounted on the LED head substrate, and is a so-called three-terminal regulator. It was easily available as a circuit IC. On the other hand, in order to realize an LED element driving circuit using NMOS transistors using a semiconductor integrated circuit to which a CMOS process is applied, a predetermined potential difference (Vref) is created with respect to the power supply (VDD) potential, and the reference voltage is used. It was necessary to apply to the semiconductor integrated circuit. However, a method for realizing the reference voltage generating circuit without increasing the cost has not been known so far.
上記した実施の形態３のＬＥＤへッド５９におけるドライバＩＣ５０１〜５２６によれば、基準電圧発生回路４０の出力のように、グランド電位を基準とした基準電圧によって駆動することが可能となり、特殊仕様の三端子レギュレータ回路を用いることなく、基準電圧発生回路４０を構成できるため、高価部品を使用することによるコストアップを防ぐことができる。
According to the
（ＩＣ構成上の効果）
更に、本実施の形態の構成によるドライバＩＣ５０１〜５２６では、ＣＭＯＳプロセスを適用する半導体集積回路を用い、ＮＭＯＳトランジスタによるＬＥＤ素子駆動を実現することができる。電子物性の理論から良く知られているように、ＭＯＳトランジスタの素子面積は、その中を流れる電子やホールなどのキャリアの移動度に反比例して決まるものである。シリコン素材の半導体において室温付近で考えると、電子の移動度はホールの移動度の約３倍であり、ＰＭＯＳトランジスタに替えてＮＭＯＳトランジスタを用いることで、その素子面積を約１／３とすることができる。このことは、ＰＭＯＳトランジスタによりＬＥＤ素子を駆動する場合に比べ、本実施の形態の構成によるドライバＩＣ５０１〜５２６のように、ＮＭＯＳトランジスタによりＬＥＤ素子を駆動する構成の方が、ＩＣチップ面積を削減でき、ＩＣチップの小型化、及びコスト低減に大きく寄与できる。
(Effects on IC configuration)
Furthermore, the
１ 制御系、 ２ モータドライバ、 ３ 現像・転写プロセスモータ、 ４ モータドライバ、 ５ 用紙送りモータ、 ６ 用紙給入口センサ、 ７ 用紙排出口センサ、 ８ 用紙残量センサ、 ９ 用紙サイズセンサ、 １０ 印刷制御部、 １９ ＬＥＤヘッド、 ２１ ＬＥＤドライバ、 ２２ 定着器、 ２２ａ ヒータ、 ２３ 定着器温度センサ、 ２５ 帯電用高圧電源、 ２６ 転写用高圧電源、 ２７ 現像部、 ２８ 転写部、 ３０ ＬＥＤ駆動回路、 ３１ メモリ回路、 ３２ ラッチ回路、 ３３ シフトレジスタ回路、 ３４ 制御電圧発生回路、 ４０ 基準電圧発生回路、 ５０ 制御電圧発生回路、 ５９ ＬＥＤヘッド、 １０１〜１２６ ドライバＩＣ、 ２０１ 制御回路、 ２０２ 抵抗、 ２０３ インバータ、 ２０４ インバータ、 ２０５ ＮＡＮＤ、 ２０７ セレクタ回路、 ２１１〜２１４，２１５ ＮＯＲ回路、 ２１６〜２１９ ３入力のＡＮＤ回路、 ２２１ バッファ回路、 ２２２〜２３０ インバータ、 ２３１〜２３８ ＮＭＯＳトランジスタ、 ２４１ メモリセル回路、 ２５１〜２５６ ＰＭＯＳトランジスタ、 ２５７ ＮＭＯＳトランジスタ、 ２５８〜２６１ ＮＡＮＤ回路、 ２６２ ＮＯＲ回路、 ２７１，２７２ ＰＭＯＳトランジスタ、 ２７３，２７４ ＮＭＯＳトランジスタ、 ２８１，２８２ ＰＭＯＳトランジスタ、 ２８３，２８４ ＮＭＯＳトランジスタ、 ２９１，１９２ マルチプレクサ回路、 ２９３ 演算増幅器、 ２９４ ＰＭＯＳトランジスタ、 ３０１〜３０４ バッファ回路、 ３０５〜３０８ インバータ回路、 ３０９〜３７２ トランスミッションゲート回路、 ３８１〜３８６，３９０ ＰＭＯＳトランジスタ、 ３８７〜３８９ ＮＭＯＳトランジスタ、 ３９１ 抵抗、 ３９２ コンデンサ、 ４１１ トランスミッションゲート回路、 ４１２ インバータ回路、 ４１３ スイッチ、 ５０１〜５２６ ドライバＩＣ、 ５３０ ＬＥＤ駆動回路、 ５３１ メモリ回路、 ５３２ ラッチ回路、 ５３４ 制御電圧発生回路、 ５５５ ＡＮＤ回路、 ６１１〜６１５，６１７ ＮＭＯＳトランジスタ、 ６１６ ＰＭＯＳトランジスタ、 ６１８〜６２１ ＮＯＲ回路、 ６２２ ＮＡＮＤ回路、 ６３１，６３２ ＰＭＯＳトランジスタ、 ６３３，６３４ ＮＭＯＳトランジスタ、 ６５１，６５２ ＰＭＯＳトランジスタ、 ６５３，６５４ ＮＭＯＳトランジスタ、 ６６１，６６２ 演算増幅器、 ６６３〜６６８ ＰＭＯＳトランジスタ、 ６６９〜６７９ ＮＭＯＳトランジスタ、 ６８０ スイッチ回路、 ＣＨＰ１〜ＣＨＰ２６ ＬＥＤアレイ、 ＬＥＤ１〜ＬＥＤ１９２ ＬＥＤ素子、 ＦＦＡ１〜ＦＦＡ４９ フリップフロップ回路、 ＦＦＢ１〜ＦＦＢ４９ フリップフロップ回路、 ＦＦＣ１〜ＦＦＣ４９ フリップフロップ回路、 ＦＦＤ１〜ＦＦＤ４９ フリップフロップ回路、 ＬＴＡ１〜ＬＴＤ１・・・ＬＴＡ４８〜ＬＴＤ４８ ラッチ、 ＬＴＡ５０１〜ＬＴＤ５０１・・・ＬＴＡ５４８〜ＬＴＤ５４８ ラッチ、 ＭＥＭ１〜ＭＥＭ１９３ 補正メモリ、 ＭＥＭ５０１〜ＭＥＭ６９３ 補正メモリ、 ＤＶ１〜ＤＶ１９２ ドライバ、 ＤＶ５０１〜ＤＶ６９２ ドライバ、 Ｒ０〜Ｒ１５ 抵抗、 Ｒｒｅｆ１〜Ｒｒｅｆ３ 抵抗。 DESCRIPTION OF SYMBOLS 1 Control system, 2 Motor driver, 3 Development / transfer process motor, 4 Motor driver, 5 Paper feed motor, 6 Paper feed sensor, 7 Paper discharge sensor, 8 Paper remaining sensor, 9 Paper size sensor, 10 Print control part , 19 LED head, 21 LED driver, 22 fixing device, 22a heater, 23 fixing device temperature sensor, 25 high voltage power supply for charging, 26 high voltage power supply for transfer, 27 developing unit, 28 transfer unit, 30 LED drive circuit, 31 memory circuit 32 latch circuit, 33 shift register circuit, 34 control voltage generation circuit, 40 reference voltage generation circuit, 50 control voltage generation circuit, 59 LED head, 101-126 driver IC, 201 control circuit, 202 resistor, 203 inverter, 204 inverter 205 NAND, 207 selector circuit, 211-214, 215 NOR circuit, 216-219 3-input AND circuit, 221 buffer circuit, 222-230 inverter, 231-238 NMOS transistor, 241 memory cell circuit, 251-256 PMOS Transistor, 257 NMOS transistor, 258-261 NAND circuit, 262 NOR circuit, 271,272 PMOS transistor, 273,274 NMOS transistor, 281,282 PMOS transistor, 283,284 NMOS transistor, 291,192 multiplexer circuit, 293 operational amplifier, 294 PMOS transistor, 301 to 304 buffer circuit, 305 to 308 inverter circuit, 30 9 to 372 Transmission gate circuit, 381 to 386, 390 PMOS transistor, 387 to 389 NMOS transistor, 391 resistor, 392 capacitor, 411 transmission gate circuit, 412 inverter circuit, 413 switch, 501 to 526 driver IC, 530 LED drive circuit, 531 Memory circuit, 532 Latch circuit, 534 Control voltage generation circuit, 555 AND circuit, 611-615, 617 NMOS transistor, 616 PMOS transistor, 618-621 NOR circuit, 622 NAND circuit, 631, 632 PMOS transistor, 633, 634 NMOS Transistor, 651, 652 PMOS transistor, 653, 654 NMOS transistor 661, 662 operational amplifier, 663-668 PMOS transistor, 669-679 NMOS transistor, 680 switch circuit, CHP1-CHP26 LED array, LED1-LED192 LED element, FFA1-FFA49 flip-flop circuit, FFB1-FFB49 flip-flop circuit, FFC1-FFC49 flip-flop circuit, FFD1-FFD49 flip-flop circuit, LTA1-LTD1 ... LTA48-LTD48 latch, LTA501-LTD501 ... LTA548-LTD548 latch, MEM1-MEM193 correction memory, MEM501-MEM693 correction memory, DV1 DV192 driver, DV501 to DV692 driver, R0 to R15 Resistance, Rref1-Rref3 resistance.
Claims (9)
前記被駆動素子の各々に対応して設けられ、入力する制御電圧に応じて対応する被駆動素子の駆動電流を駆動する駆動素子の群と、
外部回路からデータを入力して前記駆動電流を調整するための補正データを抽出する補正データ抽出手段と、
前記補正データに基づいて前記被駆動素子の群の個々の前記駆動電流を一括して調整するための前記制御電圧を生成する制御電圧発生手段と
を有し、
前記制御電圧発生手段は、
基準電圧を入力する第１の入力端子を有する演算増幅器と、
第１の電源電圧が印加される第１の電源端子にその第１端子が接続され、前記演算増幅器の出力端子にその第３端子が接続されたトランジスタと、
前記トランジスタの第２端子と第２の電源電圧が印加される第２の電源端子間で直列に接続された複数の分割抵抗と、
前記直列に接続された複数の分割抵抗の各一端に接続された複数の入力端子を有し、前記補正データに応じて、前記複数の入力端子の内から１つを選択して前記演算増幅器の第２の入力端子に接続する第１の選択回路と、
前記補正データに応じて、前記第１の選択回路が選択した入力端子と前記トランジスタの第２端子間において直列に接続されている前記分割抵抗の一部又は全部を短絡する短絡手段と
を有し、
前記基準電圧及び前記補正データに応じた基準電流を前記トランジスタに流し、前記トランジスタの第３端子に印加されている前記演算増幅器の出力電圧を前記制御電圧とし、
前記駆動素子と前記トランジスタとがＰＭＯＳトランジスタであり、互いにカレントミラーの関係に構成されていることを特徴とする駆動装置。 In a driving device for current-driving a group of driven elements driven for dot printing or display,
A group of driving elements provided corresponding to each of the driven elements and driving a driving current of the corresponding driven element according to an input control voltage;
Correction data extracting means for inputting data from an external circuit and extracting correction data for adjusting the driving current;
Control voltage generating means for generating the control voltage for collectively adjusting the individual drive currents of the group of driven elements based on the correction data,
The control voltage generating means is
An operational amplifier having a first input terminal for inputting a reference voltage;
A transistor having a first terminal connected to a first power supply terminal to which a first power supply voltage is applied, and a third terminal connected to an output terminal of the operational amplifier;
A plurality of divided resistors connected in series between the second terminal of the transistor and a second power supply terminal to which a second power supply voltage is applied;
A plurality of input terminals connected to respective one ends of the plurality of divided resistors connected in series, and selecting one of the plurality of input terminals according to the correction data; A first selection circuit connected to the second input terminal;
Short-circuit means for short-circuiting part or all of the divided resistors connected in series between the input terminal selected by the first selection circuit and the second terminal of the transistor according to the correction data. ,
A reference current corresponding to the reference voltage and the correction data is passed through the transistor, and the output voltage of the operational amplifier applied to the third terminal of the transistor is used as the control voltage .
The drive element and said transistor is a PMOS transistor, a driving device which is characterized that you have configured current mirror relationship to each other.
前記直列に接続された複数の分割抵抗の各一端に接続された複数の入力端子を有し、前記補正データに応じて、前記複数の入力端子の内から１つを選択して前記トランジスタの第２端子に接続する第２の選択回路であることを特徴とする請求項１記載の駆動装置。 The short-circuit means includes
A plurality of input terminals connected to one end of each of the plurality of divided resistors connected in series, and one of the plurality of input terminals is selected according to the correction data; 2. The driving device according to claim 1, wherein the driving device is a second selection circuit connected to two terminals.
前記直列に接続された複数の分割抵抗の内、予め選択された一つの分割抵抗の一端に接続された第１の端子と、前記トランジスタの第２端子に接続された第２の端子と、前記補正データの最上位ビットに接続された第３の端子を有するスイッチ手段で構成され、前記補正データの最上位ビットに応じて前記第１の端子と前記第２の端子をショートすることを特徴とする請求項１記載の駆動装置。 The short-circuit means includes
A first terminal connected to one end of one pre-selected divided resistor among the plurality of divided resistors connected in series; a second terminal connected to the second terminal of the transistor; It is composed of switch means having a third terminal connected to the most significant bit of correction data, and the first terminal and the second terminal are short-circuited according to the most significant bit of the correction data. The drive device according to claim 1.
前記被駆動素子の各々に対応して設けられ、入力する制御電圧に応じて対応する被駆動素子の駆動電流を駆動する駆動素子の群と、
外部回路からデータを入力して前記駆動電流を調整するための補正データを抽出する補正データ抽出手段と、
前記補正データに基づいて前記被駆動素子の群の個々の前記駆動電流を一括して調整するための前記制御電圧を生成する制御電圧発生手段と
を有し、前記被駆動素子の第１端子は第１の電源と接続され、且つ第２端子は対応する前記駆動素子とそれぞれ接続され、
前記制御電圧発生手段は、
基準電圧を入力する第１の入力端子を有する第１の演算増幅器と、
第３の電源電圧が印加される第３の電源端子にその第１端子が接続され、前記演算増幅器の出力にその第３端子が接続された第１導電形からなる第１トランジスタと、
前記第１トランジスタの第２端子と第２の電源電圧が印加される第２の電源端子との間に接続された第１の抵抗と、
前記第３の電源端子にその第１端子が接続され、前記演算増幅器の出力にその第３端子が接続された第１導電形からなる第２トランジスタと、
前記第２トランジスタの第２端子にその第２端子と第３端子が接続され、その第１端子が前記第２の電源端子に接続された第２導電形からなる第３トランジスタと、
前記第３トランジスタの第３端子にその第３端子が接続され、その第１端子が前記第２電源端子に接続された第２導電形からなる第４トランジスタと、
前記第４トランジスタの第２端子と前記第３の電源端子間に接続された第２の抵抗と、
前記第４トランジスタの第２端子に接続された第１の入力端子を有する第２の演算増幅器と、
その第３端子が前記第２の演算増幅器の出力に接続され、その第２端子が前記演算増幅器の第２の入力端子に接続され、その第１端子が前記第２の電源端子に接続された第２導電形からなる第５トランジスタと、
前記第５トランジスタの第２端子と前記第３の電源端子間に接続された第３の抵抗と
を有し、
前記第５トランジスタの第３端子に印加されている前記第２演算増幅器の出力を前記制御電圧とし、
前記駆動素子と前記第５トランジスタとがＮＭＯＳトランジスタであり、互いにカレントミラーの関係に構成されていることを特徴とする駆動装置。 In a driving device for current-driving a group of driven elements driven for dot printing or display,
A group of driving elements provided corresponding to each of the driven elements and driving a driving current of the corresponding driven element according to an input control voltage;
Correction data extracting means for inputting data from an external circuit and extracting correction data for adjusting the driving current;
Control voltage generating means for generating the control voltage for collectively adjusting the individual drive currents of the group of driven elements based on the correction data, and the first terminal of the driven element is Connected to the first power source, and the second terminal is connected to the corresponding driving element,
The control voltage generating means is
A first operational amplifier having a first input terminal for inputting a reference voltage;
A first transistor of the first conductivity type having a first terminal connected to a third power supply terminal to which a third power supply voltage is applied, and a third terminal connected to the output of the operational amplifier;
A first resistor connected between a second terminal of the first transistor and a second power supply terminal to which a second power supply voltage is applied;
A second transistor of the first conductivity type having a first terminal connected to the third power supply terminal and a third terminal connected to the output of the operational amplifier;
A third transistor having a second conductivity type, the second terminal of which is connected to the second terminal of the second transistor, the first terminal of which is connected to the second power supply terminal;
A fourth transistor of the second conductivity type having a third terminal connected to a third terminal of the third transistor and a first terminal connected to the second power supply terminal;
A second resistor connected between the second terminal of the fourth transistor and the third power supply terminal;
A second operational amplifier having a first input terminal connected to a second terminal of the fourth transistor;
The third terminal is connected to the output of the second operational amplifier, the second terminal is connected to the second input terminal of the operational amplifier, and the first terminal is connected to the second power supply terminal. A fifth transistor of the second conductivity type;
A third resistor connected between the second terminal of the fifth transistor and the third power supply terminal;
The output of the second operational amplifier applied to the third terminal of the fifth transistor is the control voltage ,
The drive element and said fifth transistor is an NMOS transistor, a driving device which is characterized that you have configured current mirror relationship to each other.
前記複数のスイッチングトランジスタの第３端子に各々接続され、前記補正データの対応するビットに応じて、前記第４トランジスタの第３端子電圧、又は前記第２の電源電圧を、対応するスイッチングトランジスタの前記第３端子に印加する複数のインバータ回路と
を有することを特徴とする請求項４記載の駆動装置。 A second conductivity type having a second terminal connected to the second terminal of the fourth transistor, a first terminal connected to the second power supply terminal, and a plurality of second conductivity types corresponding to each bit of the correction data. A switching transistor comprising:
The third terminal voltage of the fourth transistor or the second power supply voltage is connected to the third terminal of each of the plurality of switching transistors, and according to the corresponding bit of the correction data. The drive device according to claim 4, further comprising: a plurality of inverter circuits applied to the third terminal.
前記駆動装置に対応して複数備えられ、前記被駆動素子としてのＬＥＤ素子の群を有するＬＥＤアレイと、
前記基準電圧を生成する基準電圧発生回路と
を有し、
前記複数の駆動装置の各補正データ抽出手段がカスケード接続されていることを特徴とするＬＥＤヘッド。 A plurality of the drive devices according to any one of claims 1 to 7 ,
A plurality of LED arrays corresponding to the driving device, and an LED array having a group of LED elements as the driven elements;
A reference voltage generating circuit for generating the reference voltage,
An LED head, wherein correction data extraction means of the plurality of driving devices are cascade-connected.
前記ＬＥＤヘッドに、前記補正データを含むデータを送信する印刷制御部と、
前記ＬＥＤヘッドによって露光される感光体ドラムと
を有することを特徴とする画像形成装置。 LED head according to claim 8 ,
A print control unit for transmitting data including the correction data to the LED head;
An image forming apparatus comprising: a photosensitive drum exposed by the LED head.
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