JP5647532B2 - Operational amplifier, driving circuit, driving device, and image forming apparatus - Google Patents
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本発明は、ＭＯＳ容量を位相補償のコンデンサとしてもつ演算増幅器（回路）、駆動装置、および画像形成装置に関し、特に前記演算増幅器を有し、電子写真プリンタにおける発光ダイオードの列、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示装置の列などを、選択的に且つサイクリックに動作させる駆動装置と、前記駆動装置を有する画像形成装置（電子写真プリンタ）に関する。 The present invention relates to an operational amplifier (circuit) having a MOS capacitor as a phase compensation capacitor, a driving apparatus, and an image forming apparatus, and in particular, includes the operational amplifier, a row of light emitting diodes in an electrophotographic printer, and a heating resistor in a thermal printer. The present invention relates to a drive device that selectively and cyclically operates a row of bodies, a row of display devices in a display device, and the like, and an image forming apparatus (electrophotographic printer) having the drive device.
電子写真プリンタなどの画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）のほか、有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、発光サイリスタなどが用いられている。
発光ダイオードを用いたものでは、駆動装置と発光素子とが１対１、もしくは１対Ｎ（Ｎ＞１）に対応するように設けられ、このＬＥＤのアノード・カソード間に電流を流すか否かにより、発光／非発光の状態を切り替えている。発光状態におけるＬＥＤの光出力は駆動電流値により決まるものであり、この駆動電流を調整することで露光部への露光エネルギー量を調整するようにしている。
前記駆動装置として、ＭＯＳトランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）を飽和領域で動作させることで定電流特性をもたせ、ＬＥＤの定電流駆動を行なう。この機能のために前記駆動装置には演算増幅器を含む制御回路を備えている。
前記演算増幅器（回路）は、その位相補償のために、その内部にコンデンサを備える必要があり、集積回路装置の製造工程を用いて作成するためには、ポリシリコン膜を絶縁膜を介して多層に形成して前記多層膜の上下層間に生じる容量を用いる方法、ポリシリコン膜とメタル配線膜を絶縁膜を介して形成し前記膜の上下層間に生じる容量を用いる方法、ウェル状に形成した半導体層中のコンデンサ形成予定領域に高濃度の不純物注入を行っておき、ついで該領域の上層に絶縁膜を介して形成したポリシリコン膜を形成しポリシリコン層と前記高濃度不純物注入領域との間に生じる容量を用いる方法などがある。
上記構成を用いたコンデンサにおいては、コンデンサの両端子間に印加される電圧が変化してもその容量値の変動が僅少である利点を有するものの、それを構成するための製造工程が複雑化したり、コンデンサの単位面積当たりの容量値が小さいため所望の容量値を得るためのコンデンサ占有面積が増加するなどして、製造コストが上昇する原因となっていた。
また、コンデンサの別の構成として、ＭＯＳトランジスタと同様の構成を用い、前記トランジスタのゲート電極と、前記ゲート電極直下の半導体層との間に生じる静電容量を用いる構成がある。
この構成においては、コンデンサ両端に印加される電圧により容量値が減少する特性を呈し、前記した位相補償の目的を果たせなくなる不具合を生じる。特許文献１には、前記コンデンサの両端に電圧印加することで容量値の変動を防止する構成が開示されている。
Some image forming apparatuses such as electrophotographic printers have an exposure portion formed by arranging a large number of light emitting elements. As a light emitting element, an organic EL (Organic Electro Luminescence), a light emitting thyristor, and the like are used in addition to a light emitting diode (LED: Light Emitting Diode).
In the case of using a light emitting diode, the driving device and the light emitting element are provided so as to correspond to one-to-one or one-to-N (N> 1), and whether or not current flows between the anode and cathode of the LED. Thus, the light emission / non-light emission state is switched. The light output of the LED in the light emission state is determined by the drive current value, and the exposure energy amount to the exposure unit is adjusted by adjusting the drive current.
As the driving device, a MOS transistor (Metal Oxide Semiconductor Transistor) is operated in a saturation region so as to have a constant current characteristic, and the LED is driven at a constant current. For this function, the driving device is provided with a control circuit including an operational amplifier.
The operational amplifier (circuit) needs to be provided with a capacitor for its phase compensation, and in order to produce it using the manufacturing process of the integrated circuit device, a polysilicon film is formed in a multilayer via an insulating film. A method of using a capacitance generated between the upper and lower layers of the multilayer film, a method of using a capacitance generated between the upper and lower layers of the film by forming a polysilicon film and a metal wiring film through an insulating film, and a semiconductor formed in a well shape A high-concentration impurity implantation is performed in a capacitor formation scheduled region in the layer, and then a polysilicon film formed over the region via an insulating film is formed, and between the polysilicon layer and the high-concentration impurity implantation region. There is a method of using the capacity generated in the above.
Capacitors using the above configuration have the advantage that even if the voltage applied between both terminals of the capacitor changes, the capacitance value fluctuates little, but the manufacturing process for configuring it is complicated. In addition, since the capacitance value per unit area of the capacitor is small, the capacitor occupation area for obtaining a desired capacitance value is increased, resulting in an increase in manufacturing cost.
As another configuration of the capacitor, there is a configuration in which a configuration similar to that of a MOS transistor is used and a capacitance generated between the gate electrode of the transistor and a semiconductor layer immediately below the gate electrode is used.
In this configuration, the capacitance value decreases due to the voltage applied to both ends of the capacitor, which causes a problem that the purpose of the phase compensation cannot be achieved.
なお、以下に演算増幅器や、それを用いた駆動装置や画像形成装置について説明するにあたって、そこで使用する用語の定義を以下のようにする。
モノリシック集積回路をＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とする。
また、正論理、負論理の別に依らず、信号レベルのＨｉｇｈを論理値１に、Ｌｏｗレベルを論理値０に対応させて記載することがある。
さらに、信号の論理を明確にする必要のある場合には、信号名末尾に−Ｐを付して正論理信号であることを示し、信号名末尾に−Ｎを付して負論理信号であることを示す。
またさらに、信号端子名とそれに入出力される信号名とに同一名称を付して説明する場合がある。
個々の発光素子の発光により感光ドラム上に形成される静電潜像、もしくは現像後、あるいは印刷媒体上に転写されたトナー像の各々をドットと称することがある。
それと同様に、前記ドットと対応する個々の発光素子それぞれもドットと呼ぶことがある。
また、ＬＥＤヘッドとは、発光素子およびその駆動素子等を配置してなるユニットの一般名称である。
また、被駆動素子の群が電子写真プリンタに用いられたＬＥＤの列であるとして説明する。
In the following description, the terminology used in the operational amplifier, the drive device and the image forming apparatus using the operational amplifier will be defined as follows.
The monolithic integrated circuit is assumed to be an IC (Integrated Circuit).
In addition, the signal level High may be described in correspondence with the
Further, when it is necessary to clarify the logic of a signal, -P is added to the end of the signal name to indicate a positive logic signal, and -N is added to the end of the signal name to indicate a negative logic signal. It shows that.
Furthermore, there are cases where the same name is given to the signal terminal name and the signal name input / output thereto.
Each of the electrostatic latent image formed on the photosensitive drum by the light emission of each light emitting element or the toner image after development or transferred onto the print medium may be referred to as a dot.
Similarly, each individual light emitting element corresponding to the dot may be referred to as a dot.
The LED head is a general name for a unit in which a light emitting element and its driving element are arranged.
Further, a description will be given assuming that the group of driven elements is an LED array used in an electrophotographic printer.
特許文献１においては、ＭＯＳ構造からなるコンデンサにバイアス電圧を印加する工夫がなされている。しかしながら、そのためのレベルシフト手段として飽和領域で動作するＭＯＳトランジスタのゲート・ソース間電圧を用いているため、電源電圧が変動し製造条件がばらついた場合においては、飽和領域動作からはずれ、不飽和領域で動作することもあり、安定した回路機能を喪失して正常動作ができなくなり、前記演算増幅器の発振や制御機能の喪失といった不具合現象を起こす可能性があった。
In
そこで本発明は、このような問題を解決するためになされたものであり、集積回路装置の製造工程として、集積回路装置の製造工程として、標準的でかつ少ない工程数で形成できるＭＯＳ容量を位相補償用コンデンサとして用い、前記コンデンサの安定した動作と、単位面積当たりの静電容量値を充分に確保することで集積回路装置の面積効率に優れた演算増幅器を提供する。また、前記演算増幅器を備えたＬＥＤの駆動回路、駆動装置、さらには該駆動装置を備えた画像形成装置を提供することを目的とする。 Accordingly, the present invention has been made to solve such problems, and as a manufacturing process of an integrated circuit device, a MOS capacitor that can be formed in a standard and a small number of steps as a manufacturing process of an integrated circuit device is phased. Provided is an operational amplifier that is used as a compensation capacitor and has excellent area efficiency of an integrated circuit device by ensuring a stable operation of the capacitor and a sufficient capacitance value per unit area. It is another object of the present invention to provide an LED driving circuit, a driving apparatus, and an image forming apparatus including the operational amplifier.
前記の課題を解決して、本発明の目的を達成するために以下のように構成した。
本発明の演算増幅器（回路）は、第１入力端子と第２入力端子を持つ差動回路と、直列に接続された導電型が異なる２つのトランジスタで構成され、前記差動回路の出力信号を増幅する出力増幅回路と、該出力増幅回路の出力信号を当該出力増幅回路の入力側に帰還して位相補償を行うコンデンサとを備えた演算増幅器であって、前記出力増幅回路の出力信号の電位を変化させるレベルシフト回路をさらに備え、前記レベルシフト回路は、一端が前記出力増幅回路の出力端子に接続されたダイオード素子と、前記ダイオード素子に電流を流すトランジスタとを有し、前記コンデンサは、第１端子が前記出力増幅回路の入力端子に接続され、第２端子が前記ダイオード素子の他端に接続され、前記レベルシフト回路は、前記ダイオード素子の順電圧を前記コンデンサに印加する。
また、本発明の駆動回路として、前記演算増幅器を備えるものとした。
また、本発明の駆動装置として、前記駆動回路を備えるものとした。
また、本発明の画像形成装置として、前記駆動装置を備えるものとした。
In order to solve the above-described problems and achieve the object of the present invention, the present invention is configured as follows.
An operational amplifier (circuit) according to the present invention includes a differential circuit having a first input terminal and a second input terminal, and two transistors of different conductivity types connected in series, and outputs an output signal of the differential circuit. An operational amplifier comprising an output amplifier circuit for amplifying and a capacitor for performing phase compensation by feeding back an output signal of the output amplifier circuit to the input side of the output amplifier circuit, the potential of the output signal of the output amplifier circuit The level shift circuit further includes a diode element having one end connected to the output terminal of the output amplifier circuit, and a transistor for passing a current through the diode element. the first terminal is connected to an input terminal of the output amplifier circuit, the second terminal is connected to the other end of the diode element, said level shift circuit, the order of the diode element Applying a pressure to the condenser.
The drive circuit of the present invention includes the operational amplifier.
Further, the driving device of the present invention includes the driving circuit.
The image forming apparatus according to the present invention includes the driving device.
本発明によれば、集積回路装置の製造工程として、標準的でかつ少ない工程数で形成できるＭＯＳ容量を位相補償用コンデンサとして用い、前記コンデンサの安定した動作と、単位面積当たりの静電容量値を充分に確保することで集積回路装置の面積効率に優れた演算増幅器を提供することができる。
また、前記演算増幅器を備えたＬＥＤの駆動回路、駆動装置、さらには該駆動装置を備えた画像形成装置を提供することができる。
According to the present invention, as a manufacturing process of an integrated circuit device, a MOS capacitor that can be formed in a standard and a small number of steps is used as a phase compensation capacitor. By sufficiently ensuring the above, it is possible to provide an operational amplifier with excellent area efficiency of the integrated circuit device.
Further, it is possible to provide an LED driving circuit and driving device including the operational amplifier, and an image forming apparatus including the driving device.
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
（第１実施形態の演算増幅器）
図１は本発明の第１実施形態の演算増幅器の構成を示す回路図である。
図１の演算増幅器２５１は、以下の回路要素を備えて構成されている。
１．カレントミラー回路のバイアス電圧発生回路（２５１ａ）
２．差動回路（２５１ｂ）
３．出力増幅回路（２５１ｃ）
４．レベルシフト回路（２５１ｄ）
５．コンデンサ（３１１）
以下に順に説明する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(Operational Amplifier of First Embodiment)
FIG. 1 is a circuit diagram showing a configuration of an operational amplifier according to a first embodiment of the present invention.
The
1. Bias voltage generation circuit for current mirror circuit (251a)
2. Differential circuit (251b)
3. Output amplifier circuit (251c)
4). Level shift circuit (251d)
5. Capacitor (311)
This will be described in order below.
（１．カレントミラー回路のバイアス電圧発生回路）
カレントミラー回路のバイアス電圧発生回路２５１ａは、Ｐ型絶縁ゲート電界効果型トランジスタ（以下、ＰＭＯＳトランジスタと略す場合もある）３０１と抵抗素子（抵抗手段）３１０とを備えて構成されている。
ＰＭＯＳトランジスタ３０１のソース電極は正極の電源端子であるＶＤＤ端子３２７に接続され、ゲート電極とドレーン電極とは互いに接続されている。抵抗素子３１０の一端は負極の電源端子であるグランド３２８に接続され、他端はＰＭＯＳトランジスタ３０１のドレーン電極に接続されている。前記したようにＰＭＯＳトランジスタ３０１のゲート電極とドレーン電極は互いに接続されているので、ＰＭＯＳトランジスタ３０１が飽和領域で動作する電位がＰＭＯＳトランジスタ３０１のドレーン電極、つまりカレントミラー回路のバイアス電圧発生回路の出力端子３２６に発生する。
また、図１において、グランド３２８と同一の記号（アース記号、グランド記号）で表記した箇所はすべてグランド電位で接続されている。
なお、チップ内の他の回路からバイアス電圧が供給される場合には、この「カレントミラー回路のバイアス電圧発生回路」は必須要素の回路ではない。
(1. Current mirror circuit bias voltage generation circuit)
The bias
The source electrode of the
In FIG. 1, all parts indicated by the same symbol (ground symbol, ground symbol) as the
When a bias voltage is supplied from another circuit in the chip, the “bias voltage generation circuit for the current mirror circuit” is not an essential circuit.
（２．差動回路）
差動回路２５１ｂは、ＰＭＯＳトランジスタ３０２、３０５、３０６と、Ｎ型絶縁ゲート電界効果型トランジスタ（以下、ＮＭＯＳトランジスタと略す場合もある）３０７、３０８を備えて構成され、差動回路として機能する。
ＰＭＯＳトランジスタ３０２のソース電極はＶＤＤ端子３２７に接続され、ゲート電極はＰＭＯＳトランジスタ３０１のドレーン電極に接続されている。ＰＭＯＳトランジスタ３０２も飽和領域で動作しており、ＰＭＯＳトランジスタ３０２のドレーン電流はソース・ドレーン間の電圧変動に対する変化量は小さく、ほぼ定電流と見なせる動作をする。
ＰＭＯＳトランジスタ３０５のゲート電極は反転入力端子（−入力）３２１であって、演算増幅器としての第２入力端子３２１となっている。また、ソース電極はＰＭＯＳトランジスタ３０２のドレーン電極に接続されている。
ＰＭＯＳトランジスタ３０６のゲート電極は非反転入力端子（＋入力）３２２であって、演算増幅器２５１としての第１入力端子３２２となっている。また、ソース電極はＰＭＯＳトランジスタ３０２のドレーン電極に接続されている。
(2. Differential circuit)
The
The source electrode of the
The gate electrode of the
The gate electrode of the
ＮＭＯＳトランジスタ３０７のソース電極はグランド３２８に接続され、ゲート電極とドレーン電極とは互いに接続され、かつドレーン電極はＰＭＯＳトランジスタ３０５のドレーン電極に接続されている。
ＮＭＯＳトランジスタ３０８のソース電極はグランド３２８に接続され、ゲート電極はＮＭＯＳトランジスタ３０７のゲート電極に接続され、かつドレーン電極はＰＭＯＳトランジスタ３０６のドレーン電極に接続されている。
ここで、２つのＰＭＯＳトランジスタ３０５、３０６のトランジスタの形状（チャネル幅、チャネル長）は同一に作製されている。
また、２つのＮＭＯＳトランジスタ３０７、３０８のトランジスタの形状（チャネル幅、チャネル長）は同一に作製されている。また、２つのＮＭＯＳトランジスタ３０７、３０８のゲート電極は互いに接続されているので、ゲート電極は同電位となっている。
The source electrode of the
The source electrode of the
Here, the two
The two
さて、第１入力端子（非反転入力端子）３２２と第２入力端子（反転入力端子）３２１との間に電位差を生じると、その電圧に応じてＰＭＯＳトランジスタ３０６、３０５のゲート・ソース間電圧が変化する結果、その動作状態が変動して差動回路２５１ｂの出力（３２３）の電位は前記入力端子間の電位差に略比例する電位変化を生じる。
When a potential difference is generated between the first input terminal (non-inverting input terminal) 322 and the second input terminal (inverting input terminal) 321, the gate-source voltages of the
（３．出力増幅回路）
出力増幅回路２５１ｃは、ＰＭＯＳトランジスタ３０３と、ＮＭＯＳトランジスタ３０９とにより構成されている。
ＰＭＯＳトランジスタ３０３のソース電極はＶＤＤ端子３２７に接続され、ゲート電極は前記第１バイアス電圧発生回路２５１ａの出力端子３２６であるＰＭＯＳトランジスタ３０１のドレーン電極に接続されている。
ＮＭＯＳトランジスタ３０９のソース電極はグランド３２８に接続され、ドレーン電極はＰＭＯＳトランジスタ３０３のドレーン電極に接続され、ゲート電極には前記差動回路２５１ｂの出力３２３が接続されている。
(3. Output amplifier circuit)
The
The source electrode of the
The source electrode of the
この出力増幅回路２５１ｃは、差動回路（２５１ｂ）の出力駆動能力を増強する回路であって、差動回路（２５１ｂ）の出力端子（３２３）の電位が僅かに上昇すると、ＮＭＯＳトランジスタ３０９のドレーン電位が大きく低下し、出力端子（３２３）の電位が僅かに低下すると、ＮＭＯＳトランジスタ３０９のドレーン電位が大きく上昇する増幅回路として動作する。
The
（４．レベルシフト回路）
レベルシフト回路２５１ｄは、ＰＭＯＳトランジスタ３０４と、ダイオード３１２とで構成されている。
ＰＭＯＳトランジスタ３０４のソース電極は、ＶＤＤ端子３２７に接続され、ゲート電極は前記第１バイアス電圧発生回路２５１ｂの出力端子３２６であるＰＭＯＳトランジスタ３０１のドレーン電極に接続されている。
ダイオード３１２は、アノード端子はＰＭＯＳトランジスタ３０４のドレーン電極に接続され、カソード端子は演算増幅器２５１の出力端子３２４に接続されている。
(4. Level shift circuit)
The
The source electrode of the
The
なお、ダイオード３１２のアノード端子の電位は演算増幅器２５１の出力端子（３２４）の電位よりもダイオード３１２の順電圧分だけ高い電位にある。
また、図１７を用いて後述するように、演算増幅器２５１の出力端子電位と電源ＶＤＤ電位との電位差は駆動素子であるＰＭＯＳトランジスタのゲート・ソース間電圧としている。一方、差動回路２５１ｄの出力端子（３２３）の電位は、ＮＭＯＳトランジスタ３０９のゲート・ソース間電圧に等しいことから、端子３２３の電位に比べ、端子３２５の電位を高い状態とすることができる。
なお、ダイオード３１２の順電圧（Ｖｆ）はダイオード自身の特性と、順方向電流により決まるものであるが、ＰＭＯＳトランジスタ３０４には定電流性の特性が付与され、そのドレーン電流は電源電圧ＶＤＤやドレーン端子電位の依存性を軽減することができる。このためダイオードの順電圧を所定値に保ち、典型的な例においては０．６Ｖ程度に設定することができる。
Note that the potential of the anode terminal of the
Further, as will be described later with reference to FIG. 17, the potential difference between the output terminal potential of the
The forward voltage (Vf) of the
（５．コンデンサ）
コンデンサ３１１は、ＭＯＳ容量から構成され、演算増幅器の発振防止などの特性を改善する位相補償に用いられる。
コンデンサ３１１の一端（Ｐ−ＷＥＬＬ３３２、図２）は、第２バイアス電圧発生回路２５１ｄの出力であるダイオード３１２のＰ側の端子３２５に接続され、他端（ゲート電極、ＰＯＬＹ−Ｓｉ ＴＯＰ ＰＬＡＴＥ３３６、図２）は差動回路２５１ｂの出力端子３２３に接続されている。
ところで、ＭＯＳ容量は、図３を用いて後記するように静電容量値Ｃcが両端の端子に印加される電圧Ｖbiasによって変化する。したがって、この印加電圧が所定値（詳細は後記する）以上でなければ、必要な静電容量値を確保できず位相補償用のコンデンサの役割を果たせない場合がある。
しかし、コンデンサ３１１はその第１端子が差動回路２５１ｂの出力端子３２３と、第２端子がダイオード３１２のアノード端子との間に接続されており、コンデンサ３１１の第１端子の電位は第２端子の電位よりも低い状態とすることができる。
(5. Capacitor)
The
One end (P-
By the way, as will be described later with reference to FIG. 3, the MOS capacitance changes the capacitance value Cc according to the voltage Vbias applied to the terminals at both ends. Therefore, if the applied voltage is not equal to or higher than a predetermined value (details will be described later), a necessary capacitance value cannot be secured and the role of a phase compensation capacitor may not be achieved.
However, the
なお、コンデンサ３１１はＭＯＳ容量で構成されており、後述するように、その構成は図２により示されるものであり、その静電容量値はコンデンサの両端に印加される電圧値によって変化する。
このため、前記印加電圧が所定範囲にないと必要とする静電容量値を確保できず、演算増幅器の位相補償のコンデンサの役割を果たせない場合がある。
The
For this reason, if the applied voltage is not within a predetermined range, the required capacitance value cannot be ensured, and the function of the phase compensation capacitor of the operational amplifier may not be achieved.
（ＭＯＳ容量によるコンデンサ）
次にＭＯＳ容量によるコンデンサの構造と特性について説明する。
(Capacitor with MOS capacity)
Next, the structure and characteristics of a capacitor with MOS capacitance will be described.
（ＭＯＳ容量によるコンデンサの構造）
図２は本実施形態で用いているコンデンサ３１１の構成を示す図であり、図１において示した演算増幅器２５１において用いられるコンデンサ３１１に相当する。
従来技術において用いられるものと同様に、本コンデンサはモノリシックＩＣ内に集積されるものであって、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造として形成されており、ＮＭＯＳトランジスタと同様な構造を備え、ＮＭＯＳトランジスタ作製時に同時に一括して作製することができる。なお、本コンデンサにより得られる静電容量をＭＯＳ容量（ＭＯＳキャパシタ）と呼ぶことがある。
図２（ａ）は、コンデンサ３１１をＩＣ上面より見た図であり、図２（ｂ）はその一断面図を示している。
図２（ｂ）において、ＰＯＬＹ−Ｓｉ ＴＯＰ ＰＬＡＴＥ３３６はポリシリコンからなる電極であって、コンデンサの第１電極に相当するものである。ＧＡＴＥ ＯＸＩＤＥ３３５はゲート酸化膜である。Ｎ＋３３３はＮ型不純物の拡散領域であってＮＭＯＳトランジスタのソース、ドレーン領域に相当する。
ＳＵＢＳＴＲＡＴＥ３３１はＮ型の半導体基板であり、Ｐ−ＷＥＬＬ３３２は半導体基板３３１の中に島状に形成されたＰウェル領域である。Ｓｉｌｉｃｏｎ Ｓｕｒｆａｃｅ
Ｒｅｇｉｏｎ３３４は、シリコン表面領域であって前記Ｐウェル３３２領域内にあり、図２のコンデンサの端子間に電圧が印加されると、その電圧値により不純物濃度が変化したり、空乏層が生じたりする。
(Capacitor structure with MOS capacitance)
FIG. 2 is a diagram showing the configuration of the
Similar to the capacitor used in the prior art, this capacitor is integrated in a monolithic IC and is formed as a MOS (Metal Oxide Semiconductor) structure, and has the same structure as an NMOS transistor. Sometimes they can be made simultaneously. Note that the capacitance obtained by this capacitor may be referred to as a MOS capacitor (MOS capacitor).
FIG. 2A is a view of the
In FIG. 2B, POLY-
なお、図２においては、図示を省略しているが、Ｐウェル３３２領域内にはＰ型不純物を高濃度に注入したＰ＋領域を備えており、Ｎ＋領域３３３と図示しないメタル配線により接続されている。
このＮ＋領域３３３、あるいはＰウェル３３２がコンデンサ３１１としての第２端子となる。
Ｆｉｅｌｄ Ｏｘｉｄｅ３３９はフィールド酸化膜、ＴＨＩＣＫ ＯＸＩＤＥ３３７は層間絶縁のための酸化膜、ＭＥＴＡＬ３３８はアルミニウムを主材料とするメタル配線である。
なお、図２において、パッシベーション膜等は図示を省略している。
また、図２のＭＯＳ構造によるＭＯＳ容量はＮＭＯＳトランジスタを形成するときの構造を流用しているが、ＰＭＯＳトランジスタを形成するときの構造を流用してもＭＯＳ容量は構成できる。このときＰウェル３３２はＮ型極性のＮウェルに置き換えられる。ＰウェルやＮウェルは極性を考慮せず、一般的に表現する場合は単にウェルと表現する。
Although not shown in FIG. 2, the P well 332 region includes a P + region in which a P-type impurity is implanted at a high concentration, and is connected to the N + region 333 by a metal wiring (not shown). Has been.
The N + region 333 or the P well 332 serves as a second terminal as the
In FIG. 2, the passivation film and the like are not shown.
In addition, the MOS capacitor having the MOS structure shown in FIG. 2 uses the structure used when the NMOS transistor is formed. However, the MOS capacitor can be formed even if the structure used when forming the PMOS transistor is used. At this time, the P-well 332 is replaced with an N-type N-well. The P well and the N well do not consider polarity, and are simply expressed as wells when generally expressed.
コンデンサ３１１のキャパシタンス（静電容量値）は、第１端子であるポリシリコンからなる電極３３６と、第２端子となるＰウェル３３２のＰ−領域（３３２）との間で発生する。両者の間には良質な絶縁体であるゲート酸化膜３３５と、空乏層の生じるシリコン表面領域３３４とが介在している。
なお、後述する従来技術における構成との相違は、本実施形態においてはポリシリコン膜３３６の直下に高濃度（ＨＥＡＶＹ）の不純物注入を行っていない点である。
このようにコンデンサ３１１形成のための格別な工程の濃い（ＨＥＡＶＹ）不純物注入を行わない構成としたことで、ＩＣ製造時においてコンデンサ３１１を形成するポリシリコン膜直下に選択的に高濃度な不純物注入するためのフォトマスクを用意する必要が無く、また、このようなフォトマスクを使用するウェハ製造プロセスの工程も省略することができるという利点を生じる。
The capacitance (capacitance value) of the
Note that the difference from the configuration in the prior art described later is that in this embodiment, high-concentration (HEAVY) impurity implantation is not performed directly below the
As described above, the high-concentration (HEAVY) impurity implantation in the special process for forming the
しかしながら、本構成のコンデンサ３１１においては、不純物濃度が変化したり、空乏層の生じるシリコン表面領域３３４があるため、コンデンサとしての特性が理想条件からはずれて、Ｐウェル（Ｐ−ＷＥＬＬ）３３２電極と、ポリシリコン３３６電極との間の電位差が変化した場合に、両電極間で発生するキャパシタンス値が変動するＣ−Ｖ特性を呈することになって本来好ましくない。
なお、図２においては、Ｎ＋拡散領域３３３を設けずにＰウェル３３２およびＰウェル３３２領域内に設けたＰ＋拡散領域（不図示）をコンデンサの第２端子とすることも可能である。
However, in the
In FIG. 2, the P + diffusion region (not shown) provided in the P well 332 and the P well 332 region without providing the N + diffusion region 333 may be used as the second terminal of the capacitor.
（高濃度の不純物注入を行ったコンデンサの構造）
図２０は、ＭＯＳ容量に高濃度の不純物注入を行ったコンデンサの構造を示す図であり、従来の演算増幅器（回路）でよく用いられていた構造である。
図２０は、ＢＯＴＴＯＭ ＰＬＡＴＥ ＨＥＡＶＹ Ｎ＋ ＩＭＰＬＡＮＴ３４０を除けば図２で示したコンデンサ３１１と同じ構成、構造である。したがって同一箇所の説明は省略する。
図２０では図２におけるシリコン表面領域３３４に高濃度の不純物注入を行い、Ｎ＋領域３４０を形成している。
コンデンサ３１１のキャパシタンスは、その第１電極であるポリシリコンからなる電極３３６と、第２電極であるＰウェル内にＮ型不純物を高濃度に注入されたＮ＋領域３４０との間で発生する。両者の間には良質な絶縁体であるゲート酸化膜３３５が介在している。この構造においては、Ｎ型不純物を高濃度に注入されたＮ＋領域３４０があるため空乏層が生じることはない。
(Capacitor structure with high-concentration impurity implantation)
FIG. 20 is a diagram showing the structure of a capacitor in which a high-concentration impurity is implanted into a MOS capacitor, which is a structure often used in a conventional operational amplifier (circuit).
FIG. 20 shows the same configuration and structure as the
In FIG. 20, high-concentration impurity implantation is performed on the
The capacitance of the
また、図２０のコンデンサ３１１においてはポリシリコン膜直下の高濃度の不純物注入を行っているため、ＩＣ製造時においてコンデンサ３１１を形成するためのポリシリコン膜直下に選択的に高濃度な不純物注入するためのフォトマスクを必要とし、また、このようなフォトマスクを使用するウェハ製造プロセスの工程も追加する必要があって、製造コストが増加してしまう問題がある。しかし、ウェル側に配置されたＮ＋領域３３３とＮ型不純物の高濃度注入により得られた反転層３４０とはチャネルを形成しつつ導通状態を保ち、コンデンサの第１端子（ポリシリコン電極３３６）と第２端子（Ｎ＋注入層３４０）との間の電位差が変化した場合でも、両電極間のキャパシタンスの変動は殆ど無く、理想的なコンデンサ特性が得られる。
Further, in the
（ＭＯＳ容量のＣ−Ｖ特性）
次に、ＭＯＳ容量におけるＣ−Ｖ特性について述べる。
図３は図２の構成のコンデンサ３１１において、その両端に印加されるバイアス電圧と静電容量の特性（Ｃ−Ｖ特性）を示したグラフである。
図３の横軸は図２のＰウェル３３２側電極を基準としてポリシリコンからなるゲート電極３３６に印加されるバイアス電圧Ｖbiasを示し、縦軸はコンデンサ３１１の静電容量Ｃcの関係をプロットしており、曲線ａ（破線部）は低周波数で測定した場合、曲線ｂ（実線部）は高周波にて測定した場合を示している。
いずれの場合においても、図３より明らかなように、バイアス電圧によりコンデンサ容量は大きく変動しており、図２０に示した高濃度の不純物注入を行ったコンデンサ構造の場合におけるバイアス電圧によるコンデンサ容量の変動が殆どないのと比べ、際だった相違がある。
(CV characteristics of MOS capacitor)
Next, CV characteristics in the MOS capacitor will be described.
FIG. 3 is a graph showing the characteristics (CV characteristics) of the bias voltage and capacitance applied to both ends of the
The horizontal axis of FIG. 3 shows the bias voltage Vbias applied to the
In any case, as apparent from FIG. 3, the capacitance of the capacitor greatly fluctuates depending on the bias voltage, and the capacitance of the capacitor due to the bias voltage in the case of the capacitor structure in which the high concentration impurity implantation shown in FIG. 20 is performed. There is a striking difference compared to little variation.
図３の横軸に示す領域ＡはコンデンサをＭＯＳトランジスタとして考えたときの蓄積領域に相当し、領域Ｂは空乏領域に相当し、領域Ｃは反転領域に相当している。蓄積領域Ａにおいてはバイアス電圧が変化しても容量変化が殆どないが、空乏領域Ｂにおいては大きな容量変動が発生しており、さらに、反転領域Ｃにおいては特に高周波信号において大きく容量低下する特性であることを示している。
本発明の実施形態においてはコンデンサが容量の値が相対的に大きく、かつ変化の少ない蓄積領域Ａで動作するようにコンデンサの両端の端子にバイアス電圧を印加して用いている。
Region A shown on the horizontal axis in FIG. 3 corresponds to an accumulation region when the capacitor is considered as a MOS transistor, region B corresponds to a depletion region, and region C corresponds to an inversion region. In the accumulation region A, there is almost no change in capacitance even when the bias voltage changes, but a large capacitance fluctuation occurs in the depletion region B. Further, in the inversion region C, the capacitance is greatly reduced particularly in a high frequency signal. It shows that there is.
In the embodiment of the present invention, the capacitor is used by applying a bias voltage to both terminals of the capacitor so that the capacitor operates in the accumulation region A having a relatively large capacitance value and little change.
なお、図１におけるダイオード３１２とＭＯＳ容量で構成されたコンデンサ３１１との関係において、コンデンサ３１１のＭＯＳ構造におけるゲート電極の仕事関数とゲート直下のウェルの仕事関数との差を電圧に換算した値よりも、前記ダイオード素子３１２のアノードのＰ＋拡散の仕事関数とカソードのＮ＋拡散の仕事関数との差を電圧換算したダイオード素子３１２の順方向電圧（順電圧）が大きいことが望ましい。
このとき、ＭＯＳ容量で構成されたコンデンサ３１１のゲート電極には、ダイオード素子３１２によって負のバイアスが印加され、ダイオード素子３１２の順方向電圧が充分に大きければ、ＭＯＳ容量で構成されたコンデンサ３１１は、図３における蓄積領域Ａでの動作となり、大きい静電容量値が確保されるので、図１の演算増幅器２５１は安定した動作をする。
In the relationship between the
At this time, a negative bias is applied by the
（第２実施形態の演算増幅器）
図４は本発明の第２実施形態の演算増幅器の構成を示す回路図である。
図４に示す演算増幅器２５１Ｂは、図１で示した第１の実施形態の演算増幅器において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ換えた構成の回路である。つまり、図１におけるＰＭＯＳトランジスタ３０１、３０２、３０３、３０４、３０５、３０６とＮＭＯＳトランジスタ３０７、３０８、３０９は、図４においてはそれぞれＮＭＯＳトランジスタ４０１、４０２、４０３、４０４、４０５、４０６とＰＭＯＳトランジスタ４０７、４０８、４０９に置き換えられている。また、それにともない電源のＶＤＤとグランドとの接続が逆の構成となっている。
また、ダイオード４１２は、アノード端子が出力端子４２４に接続され、カソード端子がＮＭＯＳトランジスタのドレーン側である端子４２５に接続されている。
なお、コンデンサ４１１をＭＯＳ容量で構成する場合には図２のゲート電極の端子３３６が図４のダイオード４１２のカソード側の端子４２５に接続される。また、ＭＯＳ容量を構成した図２のＰ−ＷＥＬＬ３３２側の端子が図４の差動回路の出力端子４２３側に接続される。
以上のＰＭＯＳトランジスタとＮＭＯＳトランジスタを逆の構成とし、電源も正極と負極を入れ換え、かつダイオードとコンデンサのそれぞれの端子の接続を入れ換えた回路でも演算増幅器としての機能をもつ。
(Operational Amplifier of Second Embodiment)
FIG. 4 is a circuit diagram showing a configuration of an operational amplifier according to the second embodiment of the present invention.
An operational amplifier 251B illustrated in FIG. 4 is a circuit having a configuration in which the PMOS transistor and the NMOS transistor are interchanged in the operational amplifier according to the first embodiment illustrated in FIG. That is, the
The
When the
A circuit in which the above-described PMOS transistor and NMOS transistor are reversed, the power source is switched between the positive electrode and the negative electrode, and the connection between the respective terminals of the diode and the capacitor is also replaced with an operational amplifier function.
（第３実施形態の演算増幅器）
図５は本発明の第３実施形態の演算増幅器の構成を示す回路図である。
図１に示した第１実施形態においては、コンデンサ３１１の両端に印加される電圧をダイオード３１２の順電圧相当分を増加させていた。これにより電源電圧が降下する場合においても、コンデンサ３１１は図３に示す領域Ａの範囲内で動作し、静電容量値の低下を防止することができた。ここで示す第３実施形態においては、飽和領域で動作する複数のＭＯＳトランジスタのゲート・ソース間電圧の差によりバイアス電圧を発生する構成としたものである。
図５の演算増幅器２５１Ｃにおいて、図１と同様に
１．カレントミラーのバイアス電圧発生回路
２．差動回路
３．出力増幅回路
４．レベルシフト回路（２５１ｅ）
５．コンデンサ
の構成からなっている。
ここで、「１．カレントミラーのバイアス電圧発生回路」、「２．差動回路」、「３．出力増幅回路」については図１の回路構成と全く同一であるので、説明は省略する。
また、「５．コンデンサ」については接続箇所が１箇所ことなるだけである。
ここで、第３の実施形態の特徴は「４．レベルシフト回路（２５１ｅ）」にあるので以下に説明する。
(Operational Amplifier of Third Embodiment)
FIG. 5 is a circuit diagram showing a configuration of an operational amplifier according to the third embodiment of the present invention.
In the first embodiment shown in FIG. 1, the voltage applied across the
In the operational amplifier 251C of FIG. 1. Current mirror bias
5. It consists of a capacitor.
Here, “1. Current mirror bias voltage generation circuit”, “2. Differential circuit”, and “3. Output amplifier circuit” are exactly the same as the circuit configuration of FIG.
In addition, “5. Capacitor” has only one connection point.
Here, the feature of the third embodiment resides in “4. level shift circuit (251e)” and will be described below.
（第３実施形態におけるレベルシフト回路）
レベルシフト回路２５１ｅは、ＰＭＯＳトランジスタ４３１、４３２と、ＮＭＯＳトランジスタ４３３、４３４とを備えて構成されている。
ＰＭＯＳトランジスタ４３１のソース電極はＶＤＤ端子３２７に接続され、ゲート電極は出力増幅回路２５１ｃの出力３２４であるＮＭＯＳトランジスタ３０９のドレーン電極に接続されている。
ＮＭＯＳトランジスタ４３３のソース電極はグランド３２８に接続され、ゲート電極とドレーン電極は互いに接続されており、かつドレーン電極はＰＭＯＳトランジスタ４３１のドレーン電極に接続されている。
また、ＰＭＯＳトランジスタ４３２のソース電極はＶＤＤ端子３２７に接続され、ゲート電極とドレーン電極は互いに接続されている。
ＮＭＯＳトランジスタ４３４のソース電極はグランド３２８に接続され、ゲート電極はＮＭＯＳトランジスタ４３３のゲート電極に接続されており、かつドレーン電極はＰＭＯＳトランジスタ４３２のドレーン電極に接続されている。
(Level shift circuit in the third embodiment)
The
The source electrode of the
The source electrode of the
The source electrode of the
The source electrode of the
以上のＰＭＯＳトランジスタ４３１、４３２とＮＭＯＳトランジスタ４３３、４３４からなるレベルシフト回路のバイアス電圧がどの程度、発生するかの定量的な解析は後記する。ここでは、まずレベルシフト回路のバイアス電圧を所望の電位として発生させる定性的な考え方を簡単に説明する。
ここではＭＯＳ容量からなるコンデンサ３１１の第１端子と第２端子の間に十分（特性が安定する領域となる）な直流レベルの電位差を設けることを考える。コンデンサ３１１の第１端子はＮＭＯＳトランジスタ３０９のゲート端子に接続されているが、この端子は差動回路２５１ｂを構成するＮＭＯＳトランジスタ３０８のドレーン電極に接続されている。したがって、ＮＭＯＳトランジスタ３０９のゲート端子電位は、電源ＶＤＤとグランド電位間の電位中点よりもグランド電位側にあり、ＰＭＯＳトランジスタ４３２のゲート電位は、前記電位中点よりもＶＤＤ電位に近い側とすることができる。
A quantitative analysis of how much the bias voltage of the level shift circuit composed of the
Here, it is considered that a sufficient DC level potential difference (becomes a region where characteristics are stable) is provided between the first terminal and the second terminal of the
このＰＭＯＳトランジスタ４３２のゲート端子電位を上限値に近い値になるべく設定するためにひとつの手法として、ＰＭＯＳトランジスタ４３１、４３２の関係において、チャネル幅やチャネル長の形状を変えて、ＰＭＯＳトランジスタ４３２の駆動能力を相対的に高める方法がある。このとき、ＰＭＯＳトランジスタ４３２は、飽和領域動作を保ちつつ、ＰＭＯＳトランジスタ４３２のドレーン電極の電位を高く安定して確保できる。ＰＭＯＳトランジスタ４３２のドレーン電極は端子４３５でもあるので、このような手法をとればＭＯＳ容量からなるコンデンサ３１１の第１端子と第２端子との間に十分な電位差が確保できて、ＭＯＳ容量が大きな値で安定した領域で動作する。
なお、図５においては、コンデンサ３１１の第２端子はＰＭＯＳトランジスタ４３２のドレーン電極に接続されているが、前記したようにＰＭＯＳトランジスタ４３２は、ゲート電極とドレーン電極とが接続されているので、必ず飽和領域で動作する。したがって、飽和領域では定電流動作をするので、特性が安定している。これに対し、従来回路例の図１９の演算増幅器のレベルシフト回路においては第１電源端子の電圧ＶＤＤからはＰＭＯＳトランジスタ１３０４を介して電位を得るが、ＰＭＯＳトランジスタ１３０４のドレーン電極とゲート電極とには直接的な接続関係がないために、電源電圧が変動するとＰＭＯＳトランジスタ１３０４は線形領域に近い動作領域になることがある。したがって、電源電圧が変動した場合には飽和領域と線形領域との間を移動しながら動作をする不安定な領域に入り、特性も変化する可能性があった。
これに対し、図５の第３実施形態のレベルシフト回路は電源電圧が変動した場合においても飽和領域で動作するので、より広範の電源電圧に対し、安定な動作をするという特徴がある。
As one method for setting the gate terminal potential of the
In FIG. 5, the second terminal of the
On the other hand, the level shift circuit of the third embodiment shown in FIG. 5 operates in the saturation region even when the power supply voltage fluctuates. Therefore, the level shift circuit has a feature that it operates stably over a wider range of power supply voltages.
（第３実施形態におけるレベルシフト回路の定量的な説明）
以上において、第３実施形態におけるレベルシフト回路の構成と動作の定性的な説明を行ったが、次に動作を定量的に説明する。
図６は図５において説明した演算増幅器２５１ｃ、殊に第２バイアス電圧発生回路２５１ｅの動作を説明するための図である。
図６においては、ＰＭＯＳトランジスタ４３１、４３２のゲート・ソース間電圧をＶｇｓ１、Ｖｇｓ２として図中に記載しており、前記トランジスタのチャネルを形成するゲート幅Ｗ、ゲート長Ｌの比をＰＭＯＳトランジスタ４３２においてはＷ／Ｌ、ＰＭＯＳトランジスタ４３１においてはその１／４に設定して、（１／４）・（Ｗ／Ｌ）として記載している。
また、前記ＰＭＯＳトランジスタ４３１、４３２のドレーン電流をＩｄ１、Ｉｄ２と、コンデンサ３１１の第１端子の電位をＶ１、第２端子の電位をＶ２と記号して図中に記載している。
(Quantitative description of the level shift circuit in the third embodiment)
In the above, the configuration and operation of the level shift circuit in the third embodiment have been qualitatively described. Next, the operation will be quantitatively described.
FIG. 6 is a diagram for explaining the operation of the
In FIG. 6, the gate-source voltages of the
Also, the drain currents of the
なお、ＮＭＯＳトランジスタ４３３、４３４のゲート幅（チャネル幅）、ゲート長（チャネル長）をそれぞれ等しく設定することとすると、両者のゲート端子（電極）、ソース端子（電極）はそれぞれ接続されており、そのゲート・ソース間電圧は等しく、両者はカレントミラーの関係にある。
その結果、ＮＭＯＳトランジスタ４３３、４３４のドレーン電流は略等しいので、これを改めてＩｄと記号すると、
Ｉｄ１＝Ｉｄ２＝Ｉｄ
となる。
前記したＰＭＯＳトランジスタ４３２において閾値電圧をＶｔとし、ゲート・ソース間電圧Ｖｇｓ２、とドレーン電流Ｉｄ２の関係を考察すると、一般的によく知られた電子物性の理論から次式が成り立つ。
Ｉｄ２＝（β／２）・（Ｗ／Ｌ）・（Ｖｇｓ２−Ｖｔ）２
上式を変形することで下記が得られる。
Ｖｇｓ２−Ｖｔ＝｛（２／β）・（Ｌ／Ｗ）・Ｉｄ２｝｝（１／２）
同様にＰＭＯＳトランジスタ４３１においても閾値電圧をＶｔとし、ゲート幅とゲート長の比がＰＭＯＳトランジスタ４３２のそれの１／４に設定されていることに注意すると、次式が成り立つ。
Ｉｄ１＝（β／２）・（１／４）・（Ｗ／Ｌ）・（Ｖｇｓ１−Ｖｔ）２
上式を変形することで下記が得られる。
Ｖｇｓ１−Ｖｔ＝２｛（２／β）・（Ｌ／Ｗ）・Ｉｄ１｝｝（１／２）
If the gate width (channel width) and gate length (channel length) of the
As a result, the drain currents of the
Id1 = Id2 = Id
It becomes.
In the above-described
Id2 = (β / 2) · (W / L) · (Vgs2-Vt) 2
The following is obtained by modifying the above equation.
Vgs2-Vt = {(2 / β) · (L / W) · Id2}} (1/2)
Similarly, in the
Id1 = (β / 2) · (1/4) · (W / L) · (Vgs1-Vt) 2
The following is obtained by modifying the above equation.
Vgs1-Vt = 2 {(2 / β) · (L / W) · Id1}} (1/2)
ここで、
ΔＶ１＝Ｖｇｓ１−Ｖｔ
ΔＶ２＝Ｖｇｓ２−Ｖｔ
と定義し、さらにＮＭＯＳトランジスタ４３３、４３４のドレーン電流は略等しいことに注意して
Ｉｄ１＝Ｉｄ２＝Ｉｄ
の関係を用いると、
ΔＶ１＝２ΔＶ２
すなわち
ΔＶ２＝（１／２）ΔＶ１
を得る。
here,
ΔV1 = Vgs1-Vt
ΔV2 = Vgs2-Vt
Note that the drain currents of the
Using the relationship
ΔV1 = 2ΔV2
That is, ΔV2 = (1/2) ΔV1
Get.
後述するように、本実施例の演算増幅器は図１４で示される構成の回路に用いられる。
そのため、電源電圧ＶＤＤと演算増幅器の出力端子電位との間の電位差を所定値として動作させることができ、典型的な例では前記電位差は約２Ｖである。
このとき、前記ＰＭＯＳトランジスタ４３１のゲート・ソース間電圧Ｖｇｓ１は２Ｖであり、ＰＭＯＳトランジスタ４３１と４３２の閾値電圧Ｖｔを１Ｖとすると、
ΔＶ２＝（１／２）（２−１）＝０．５Ｖ
である。
一方、
ΔＶ２＝Ｖｇｓ２−Ｖｔ
であるので、
Ｖｇｓ２＝ΔＶ２＋Ｖｔ
＝０．５＋１＝１．５Ｖ
となる。また、
Ｖ２＝ＶＤＤ−Ｖｇｓ２
＝４−１．５＝２．５Ｖ
となり、
電位Ｖ２は演算増幅器の出力端子電位Ｖｃｏｎｔｒｏｌ（２Ｖ）よりも０．５Ｖ高い電位に設定されることが解る。したがって、差動回路の出力端子３２３よりはさらに高い電位に設定されている。したがって、コンデンサ３１１の両端の電位差は０．５Ｖ以上、確保されていることが解る。
As will be described later, the operational amplifier of this embodiment is used in a circuit having the configuration shown in FIG.
Therefore, the potential difference between the power supply voltage VDD and the output terminal potential of the operational amplifier can be operated as a predetermined value. In a typical example, the potential difference is about 2V.
At this time, the gate-source voltage Vgs1 of the
ΔV2 = (1/2) (2-1) = 0.5V
It is.
on the other hand,
ΔV2 = Vgs2-Vt
So
Vgs2 = ΔV2 + Vt
= 0.5 + 1 = 1.5V
It becomes. Also,
V2 = VDD−Vgs2
= 4-1.5 = 2.5V
And
It can be seen that the potential V2 is set to a potential 0.5V higher than the output terminal potential Vcontrol (2V) of the operational amplifier. Therefore, the potential is set higher than that of the
なお、標準の動作条件である電源電圧ＶＤＤ＝５Ｖの場合について同様に計算すると、
Ｖｇｓ１、Ｖｇｓ２はほぼ同様の値であり、
Ｖ２＝ＶＤＤ−Ｖｇｓ２
＝５−１．５＝３．５Ｖ
となり、演算増幅器の出力端子電位Ｖｃｏｎｔｒｏｌは、
Ｖｃｏｎｔｒｏｌ＝ＶＤＤ−Ｖｇｓ１＝５−２＝３Ｖ
コンデンサの第２端子の電位Ｖ２は演算増幅器の出力端子電位Ｖｃｏｎｔｒｏｌ（３Ｖ）よりも０．５Ｖ高い電位となっている。
また、コンデンサ３１１の第１端子の電位は図６のＶｇｓ３として示した電位であり、電源電圧ＶＤＤの電位が５ＶとなっていてもＶｇｓ３の電圧は大きくは変動しないので、コンデンサ３１１の両端電圧は先の計算例よりも１Ｖ増加することになる。
このように、電源電圧として標準の動作条件であるＶＤＤ＝５Ｖにおいては、コンデンサ３１１の第１端子電位は第２端子電位よりも十分に低くすることができて、その容量値を十分に大きくすることができる。また、電源電圧が低下する場合においても、コンデンサ３１１の第１端子電位を第２端子電位よりも低くすることができ、所定の容量値を確保することができる。
It is to be noted that the same calculation is performed for the case of the power supply voltage VDD = 5 V, which is a standard operating condition,
Vgs1 and Vgs2 are substantially the same values,
V2 = VDD−Vgs2
= 5-1.5 = 3.5V
The output terminal potential Vcontrol of the operational amplifier is
Vcontrol = VDD−Vgs1 = 5-2 = 3V
The potential V2 at the second terminal of the capacitor is 0.5 V higher than the output terminal potential Vcontrol (3 V) of the operational amplifier.
Further, the potential of the first terminal of the
Thus, when VDD = 5V, which is a standard operating condition as the power supply voltage, the first terminal potential of the
前記したように電源電圧ＶＤＤが標準の動作条件である５Ｖにおいては、コンデンサ３１１の両端の電位差を十分に大きくすることができ、図３に示す領域Ａで動作させることができて、ＭＯＳ容量値としても図３に示すＣｏｘに近い容量値が得られる。
そして、電源電圧ＶＤＤが一時的に４Ｖまで低下したケースにおいても、図３の−Ｖｂ（＝−０．５Ｖ）点での特性変動にとどまり、コンデンサの容量値はＣ１であって、その容量変動は少なく、十分、実用に耐えるものであることが解る。なお、図３においては前記ＭＯＳトランジスタのゲート・ソース間電圧の差による電圧（略０．５Ｖ）をΔＶとして記載している。
第１、第２の実施形態の構成においては、前記電圧はダイオード３１２の順電圧（略０．６Ｖ）により得られたものであったが、第３実施形態の構成においては、形状比の異なる複数のＭＯＳトランジスタのゲート・ソース間電圧の差により、前記電圧（略０．５Ｖ）を作成しており、構成方法は異なるものの電圧値は同程度であって同様な効果が得られる。
As described above, when the power supply voltage VDD is 5 V, which is a standard operating condition, the potential difference between both ends of the
Even in the case where the power supply voltage VDD temporarily decreases to 4V, the characteristic variation at the point −Vb (= −0.5V) in FIG. 3 is limited, and the capacitance value of the capacitor is C1, and the capacitance variation There are few, and it turns out that it can endure practically enough. In FIG. 3, a voltage (approximately 0.5 V) due to the difference between the gate-source voltage of the MOS transistor is shown as ΔV.
In the configurations of the first and second embodiments, the voltage is obtained by the forward voltage (approximately 0.6 V) of the
（第４実施形態の演算増幅器）
図７は本発明の第４の実施形態の演算増幅器の構成を示す回路図である。
図５に示した第３実施形態を変形している。
図７の演算増幅器２５１Ｄにおいて、図５と同様に
１．カレントミラーのバイアス電圧発生回路
２．差動回路
３．出力増幅回路
４．レベルシフト回路
５．コンデンサ
の構成からなっている。
ここで、「１．カレントミラーのバイアス電圧発生回路」、「２．差動回路」、「３．出力増幅回路」については図５の回路構成において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構成を入れ替えたものが図７となっている。
また、「４．レベルシフト回路」については図７と図５は同じ回路構成である。
(Operational Amplifier of Fourth Embodiment)
FIG. 7 is a circuit diagram showing a configuration of an operational amplifier according to the fourth embodiment of the present invention.
The third embodiment shown in FIG. 5 is modified.
In the operational amplifier 251D of FIG. 1. Current mirror bias
Here, “1. Current mirror bias voltage generation circuit”, “2. Differential circuit”, and “3. Output amplifier circuit” are the circuit configurations of FIG. 5 in which the configurations of the PMOS transistor and the NMOS transistor are interchanged. Is shown in FIG.
As for “4. level shift circuit”, FIG. 7 and FIG. 5 have the same circuit configuration.
つまり、図５におけるＰＭＯＳトランジスタ３０１、３０２、３０３、３０５、３０６とＮＭＯＳトランジスタ３０７、３０８、３０９は、図７においてはそれぞれＮＭＯＳトランジスタ５０１、５０２、５０３、５０５、５０６とＰＭＯＳトランジスタ５０７、５０８、５０９に置き換えられている。また、それにともない電源のＶＤＤとグランドとの接続関係が逆の構成となっている。したがって、図７において、ＮＭＯＳトランジスタ５０１と抵抗素子５１０でカレントミラーのバイアス電圧発生回路が構成され、ＮＭＯＳトランジスタ５０２、５０５、５０６とＰＭＯＳトランジスタ５０７、５０８によって差動回路が構成され、ＮＭＯＳトランジスタ５０３とＰＭＯＳトランジスタ５０９によって出力増幅回路が構成されている。
また、図５におけるＰＭＯＳトランジスタ４３１、４３２とＮＭＯＳトランジスタ４３３、４３４からなるレベルシフト回路は、図７において、それぞれＰＭＯＳトランジスタ５２１、５２２とＮＭＯＳトランジスタ５２３、５２４に対応しており、各トランジスタ間の接続関係はそのまま引き継がれている。また電源のＶＤＤとグランドとの接続関係もそのまま引き継がれている。
That is, the
Further, the level shift circuit composed of the
なお、図７において、ＰＭＯＳトランジスタ５２１と５２２のトランジスタのチャネルを形成するゲート幅Ｗ、ゲート長Ｌの比をＰＭＯＳトランジスタ５２１においてはＷ／Ｌ、ＰＭＯＳトランジスタ５２２においてはその１／４に設定して、（１／４）・（Ｗ／Ｌ）としている。つまりＰＭＯＳトランジスタ５２２の電流駆動能力はＰＭＯＳトランジスタ５２１の電流駆動能力より低く設定しているので、ＰＭＯＳトランジスタ５２２のドレーン電極とＮＭＯＳトランジスタ５２４のドレーン電極との接続点の電位は、電源ＶＤＤとグランド電位間の電位中点よりもグランド電位側となる。それに対し、差動回路の出力であるＰＭＯＳトランジスタ５０８のドレーン電極の電位は、電源ＶＤＤとグランド電位間の電位中点よりもＶＤＤ側となる。したがって、レベルシフト回路としての出力端子であるＮＭＯＳトランジスタ５２４のドレーン電極と差動回路としての出力端子であるＰＭＯＳトランジスタ５０８のドレーン電極との間にコンデンサ５１１を接続すれば、コンデンサ５１１の両端には十分なバイアス電圧が印加される。
なお、図７において、「５．コンデンサ」のＭＯＳ容量であるコンデンサ５１１の第２端子は差動回路の出力であるＰＭＯＳトランジスタ５０８のドレーン電極（端子）に接続され、第１端子はＮＭＯＳトランジスタ５２４のドレーン電極に接続する。
In FIG. 7, the ratio of the gate width W and the gate length L forming the channel of the
In FIG. 7, the second terminal of the
次に、以上の演算増幅器を用いた駆動装置や画像形成装置、およびそれに係る各部について、以下の順で説明する。
（１）プリンタ制御部の機能構成
（２）ＬＥＤヘッドの構成と回路
（３）ＬＥＤヘッドの内部構成
（４）ドライバＩＣの回路構成（駆動装置）
（５）ＭＥＭブロックの回路構成
（６）ＤＲＶブロックの回路構成
（７）ＣＴＲＬブロックの回路構成
（８）ＡＤＪブロックの回路構成
（９）ＬＥＤヘッドの断面構造
（１０）ＬＥＤヘッドの動作のタイムチャート
（１１）ＡＤＪブロック、ＤＲＶブロック、および周辺回路の接続関係
（１２）ＡＤＪブロック、ＤＲＶブロック、および周辺回路の概略動作
（１３）ＬＥＤヘッドを用いた画像形成装置
（１４）画像形成装置の動作
Next, a driving device and an image forming apparatus using the above operational amplifiers, and respective units related thereto will be described in the following order.
(1) Functional configuration of printer control unit (2) Configuration and circuit of LED head (3) Internal configuration of LED head (4) Circuit configuration of driver IC (drive device)
(5) Circuit configuration of MEM block (6) Circuit configuration of DRV block (7) Circuit configuration of CTRL block (8) Circuit configuration of ADJ block (9) Cross sectional structure of LED head (10) Time chart of operation of LED head (11) Connection relationship between ADJ block, DRV block, and peripheral circuit (12) Schematic operation of ADJ block, DRV block, and peripheral circuit (13) Image forming apparatus using LED head (14) Operation of image forming apparatus
［（１）プリンタ制御部の機能構成］
電子写真プリンタにおけるプリンタ制御部の機能構成について以下に説明する。
電子写真プリンタは、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、この静電潜像にトナーを付着させる現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させる。
図８は、本発明を電子写真プリンタに適用した場合におけるプリンタ制御回路のブロック図である。
なお、本発明の画像形成装置の実施形態として、以下の構成と装置を備える。
図８において、印刷制御部１は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される。印刷制御部１は、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行なう。印刷制御部１は、制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。印刷制御部１は、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチヤージ信号ＳＧＣによって帯電用高圧電源２５をオンにし、現像器２７の帯電を行なう。
[(1) Functional configuration of printer control unit]
The functional configuration of the printer control unit in the electrophotographic printer will be described below.
An electrophotographic printer forms an electrostatic latent image by selectively irradiating light on a charged photosensitive drum according to print information, and forms a toner image by developing the toner to adhere to the electrostatic latent image. Then, the toner image is transferred to a sheet and fixed.
FIG. 8 is a block diagram of a printer control circuit when the present invention is applied to an electrophotographic printer.
The image forming apparatus according to an embodiment of the present invention includes the following configuration and apparatus.
In FIG. 8, the
用紙残量センサ８及び用紙サイズセンサ９は、該用紙に合った用紙送りをすることができるように、セットされている図示しない用紙の有無および種類を検出する。ここで、用紙送りモータ（ＰＭ）５には、遊星ギア機構が接続されている。印刷制御部１は、ドライバ４を介して双方向に回転させることができるため、モータの回転方向を変えることにより、プリンタ内部の異なる紙送りローラを選択的に駆動することができる。
１ページの印刷開始毎に、用紙送りモータ（ＰＭ）５を最初に逆転させて、セットされた用紙を用紙吸入ロセンサ６が検知するまで、予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
印刷制御部１は、用紙が印刷可能な位置まで到達すると、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号，副走査同期信号を含む）を送信する。
画像処理部は、ページ毎に編集したビデオ信号ＳＧ２を印刷制御部１に送信する。印刷制御部１は、受信されたビデオ信号ＳＧ２を印刷データ信号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド１９に転送する。ＬＥＤヘッド１９は、それぞれ１ドット（ピクセル）の印刷のために設けられたＬＥＤを複数個線上に配列したものである。
The remaining
Each time printing of one page is started, the paper feed motor (PM) 5 is first reversely rotated, and the set paper is fed by a preset amount until the paper suction sensor 6 detects it. Subsequently, the sheet is rotated forward to convey the sheet into a printing mechanism inside the printer.
When the
The image processing unit transmits the video signal SG2 edited for each page to the
そして、印刷制御部１は、１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。また、印刷制御部１は、画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡについて印刷することができる。なお、クロック信号ＨＤ−ＣＬＫは、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９に送信するためのクロック信号である。
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９は、マイナス電位に帯電させられた図示しない感光体ドラム上を照射する。これにより、印刷される情報は、感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像器２７は、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引させられ、トナー像が現像形成される。
When the
Transmission / reception of the video signal SG2 is performed for each print line. The
その後、該トナー像は、転写器２８に送られる。一方、転写用高圧電源２６は、転写信号ＳＧ４によってプラス電位を転写器２８に印加する。転写器２８は、感光体ドラムと転写器２８との間隔を通過する用紙上に、トナー像を転写する。
転写されたトナー像を有する用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙に定着される。この定着された画像を有する用紙は、さらに搬送されてプリンタの印刷機構から用紙排出ロセンサ７を通過して印刷された用紙が外部に排出される。
印刷制御部１は、用紙サイズセンサ９、用紙吸入ロセンサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。
そして、印刷が終了し、用紙が用紙排出ロセンサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。
以後、上記の動作を繰り返す。
Thereafter, the toner image is sent to the transfer device 28. On the other hand, the transfer high-voltage power supply 26 applies a positive potential to the transfer device 28 by the transfer signal SG4. The transfer unit 28 transfers the toner image onto a sheet that passes through the interval between the photosensitive drum and the transfer unit 28.
The sheet having the transferred toner image is conveyed in contact with a fixing device 22 having a built-in
In response to detection by the paper size sensor 9 and the paper suction sensor 6, the
When printing is finished and the paper passes the
Thereafter, the above operation is repeated.
［（２）ＬＥＤヘッドの構成と回路］
次に、ＬＥＤヘッド１９の構成について説明する。図９は、本発明を適用する図８のＬＥＤヘッド１９の構成を示す回路ブロック図である。
本実施形態の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドット（６００ＤＰＩ）の解像度で印刷可能なＬＥＤヘッドについて、その具体的な構成を説明する。
本実施形態では、ＬＥＤ素子の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイチップを配列する。各ＬＥＤアレイチップは、各々１９２個のＬＥＤ素子を含む。各ＬＥＤ素子のカソードは、グランドに接続され、各ＬＥＤ素子のアノードは、ＬＥＤアレイチップと隣接して配置されたドライバＩＣの駆動出力端子とワイヤーボンディング配線等の手法で接続される。
[(2) Configuration and circuit of LED head]
Next, the configuration of the
In the description of this embodiment, as an example, a specific configuration of an LED head that can be printed on an A4 size paper at a resolution of 600 dots per inch (600 DPI) will be described.
In the present embodiment, the total number of LED elements is 4992 dots, and 26 LED array chips are arranged to constitute this. Each LED array chip includes 192 LED elements. The cathode of each LED element is connected to the ground, and the anode of each LED element is connected to a drive output terminal of a driver IC arranged adjacent to the LED array chip by a method such as wire bonding wiring.
図８に示したように、印刷データ信号ＨＤ−ＤＡＴＡは、クロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力される。例えばＡ４サイズの用紙に印刷可能であり１インチ当たり６００ドットの解像度を持つプリンタは、４９９２ドット分のビットデータが後述するフリップフロップ回路から成るシフトレジスタ中を順次転送される。次に、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力される。上記ビットデータは、後述するラッチ回路にラッチされる。続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子（ＬＥＤ素子）のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。
As shown in FIG. 8, the print data signal HD-DATA is input to the
［（３）ＬＥＤヘッドの内部構成］
次に、ＬＥＤヘッド内部の構成について説明する。
図９に示すように、ＬＥＤアレイチップＣＨＰ１、ＣＨＰ２は、一点鎖線で囲まれる部分であり、ＬＥＤアレイチップＣＨＰ３〜ＣＨＰ２６は、図示を省略している。ドライバＩＣ（ＩＣ１、ＩＣ２）は、ＬＥＤアレイチップＣＨＰ１、ＣＨＰ２を駆動する。ドライバＩＣは、同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。なお、ドライバＩＣ（ＩＣ３〜ＩＣ２６）は、図示を省略している。
ＬＥＤ素子３１〜３８は、ＬＥＤアレイチップ毎に１９２個ずつ配置されている。図９に示すように、印刷データ信号ＨＤ−ＤＡＴＡ３〜０は、４本の信号線で伝送され、隣接する４つのＬＥＤ素子（４画素）分のデータを、クロック信号ＨＤ−ＣＬＫ毎に同時に送出する。
このため、図８の印刷制御部１から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０は、クロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、前記した４９９２ドット分のビットデータが後述するフリップフロップ回路からなるシフトレジスタ中を順次転送される。
[(3) Internal structure of LED head]
Next, the configuration inside the LED head will be described.
As shown in FIG. 9, the LED array chips CHP1 and CHP2 are portions surrounded by a one-dot chain line, and the LED array chips CHP3 to CHP26 are not shown. The driver ICs (IC1, IC2) drive the LED array chips CHP1, CHP2. The driver IC is composed of the same circuit and is connected in cascade with the adjacent driver IC. The driver ICs (IC3 to IC26) are not shown.
192
Therefore, the print data signals HD-
次に、ラッチ信号ＨＤ−ＬＯＡＤは、ＬＥＤヘッド１９に入力される。上記ビットデータは、前記フリップフロップ回路に対応して設けられたラッチ回路にラッチされる。
続いて、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが入力されると、ＬＥＤ素子は、印刷データがＨｉｇｈレベルであるドットデータに対応するものが点灯される。なお、電源電圧ＶＤＤは、印加される電源用電圧であり、グランドＧＮＤは、接地電位を示す。基準電圧Ｖｒｅｆは、ＬＥＤ駆動のための駆動電流値を指令する基準電圧であって、ＬＥＤヘッド１９内に設けられた図示しない基準電圧発生回路により発生される。
また、後述するように、ドライバＩＣ（ＩＣ１〜ＩＣ２６）は、後述するＬＥＤ駆動装置を備え、ＬＥＤ駆動装置に駆動電流が一定となるように指令電圧を発する、制御電圧発生回路とを備える。制御電圧発生回路には、入力端子ＶＲＥＦからの基準電圧が入力される。
Next, the latch signal HD-LOAD is input to the
Subsequently, when the print drive signal HD-STB-N is input, LED elements corresponding to dot data whose print data is at a high level are turned on. The power supply voltage VDD is a power supply voltage to be applied, and the ground GND indicates a ground potential. The reference voltage Vref is a reference voltage for instructing a drive current value for LED driving, and is generated by a reference voltage generation circuit (not shown) provided in the
As will be described later, the driver ICs (IC1 to IC26) include an LED drive device described later, and a control voltage generation circuit that issues a command voltage to the LED drive device so that the drive current is constant. A reference voltage from the input terminal VREF is input to the control voltage generation circuit.
図９に示すように、ＬＥＤヘッド１９（図８）は、多数のＬＥＤアレイチップが搭載される。ＬＥＤ素子に製造ばらつきによる特性変動があると、各ＬＥＤアレイチップ間および同一ＬＥＤアレイチップ内の各ドット間において、各ＬＥＤ素子は、その発光パワーに変動を生じ、感光ドラムへの露光エネルギー量が異なることになる。
この感光ドラムへの露光エネルギー量が異なる現象は、感光ドラムを現像するときのドット面積の変動となって現れ、印刷濃度にムラを生じる原因となるため望ましくない。
そのため、ＬＥＤ素子の各ドットの駆動電流は、発光パワーが一定になるように調整される。図９のドライバＩＣ（ＩＣ１〜ＩＣ２６）は、後述するようにそのための回路手段を備えている。
As shown in FIG. 9, the LED head 19 (FIG. 8) has a large number of LED array chips mounted thereon. When there is a characteristic variation due to manufacturing variations in LED elements, the LED elements vary in light emission power between LED array chips and between dots in the same LED array chip, and the amount of exposure energy to the photosensitive drum is reduced. Will be different.
This phenomenon in which the amount of exposure energy to the photosensitive drum is different is undesirable because it appears as a variation in dot area when developing the photosensitive drum and causes unevenness in print density.
Therefore, the drive current of each dot of the LED element is adjusted so that the light emission power is constant. The driver ICs (IC1 to IC26) in FIG. 9 are provided with circuit means therefor as will be described later.
［（４）ドライバＩＣの回路構成］
次に本願発明の駆動装置であるドライバＩＣの回路構成について説明する。
したがって、本実施形態の駆動装置は、以下の構成と装置を備える。
図１０は、図９のドライバＩＣ（ＩＣ１、ＩＣ２）の詳細な構成を示す回路ブロック図である。
フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、シフトレジスタを構成している。ラッチ素子ＬＴＡ１〜ＬＴＤ１、、、ＬＴＡ４８〜ＬＴＤ４８は、全体でラッチ回路を構成している。
なお、フリップフロップ回路ＦＦＡ１、ＦＦＢ１、ＦＦＣ４８、ＦＦＤ４８、ラッチ素子ＬＴＡ１、ＬＴＢ１は、図示を省略する。
図１０のＭＥＭブロック１１６は、メモリ回路であり、ＬＥＤの光量ばらつき補正の補正データ（ドット補正データ）やＬＥＤアレイチップ毎の光量補正データ（チップ補正データ）もしくはドライバＩＣ毎の固有データが格納される。
ＤＲＶブロック１１７は、ＬＥＤの駆動装置であり、ＳＥＬブロック１１８は、セレクタ回路である。ＣＴＲＬブロック１１５は、制御回路であって、前記補正データをメモリ（ＭＥＭブロック１１６）に対してデータ書き込み時の書き込み指令信号を発生する。
ＡＤＪブロック１１９は、制御電圧発生回路であって、入力端子ＶＲＥＦより入力された基準電圧Ｖｒｅｆに基づいて、ＬＥＤ駆動のための制御電圧を発生させる。
基準電圧Ｖｒｅｆは、図示しないレギュレータ回路等により発生させられ、ＬＥＤの全点灯駆動時のような電源電圧が一瞬降下するような状況でも、ＬＥＤ駆動電流が低下しないように所定値を維持する。
[(4) Circuit configuration of driver IC]
Next, the circuit configuration of the driver IC which is the driving device of the present invention will be described.
Therefore, the drive device of this embodiment includes the following configuration and device.
FIG. 10 is a circuit block diagram showing a detailed configuration of the driver IC (IC1, IC2) of FIG.
The flip-flop circuits FFA1 to FFA49, FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 constitute a shift register. The latch elements LTA1 to LTD1,..., LTA48 to LTD48 constitute a latch circuit as a whole.
Note that illustration of the flip-flop circuits FFA1, FFB1, FFC48, FFD48, and latch elements LTA1, LTB1 is omitted.
The
The
The
The reference voltage Vref is generated by a regulator circuit (not shown) or the like, and maintains a predetermined value so that the LED drive current does not decrease even in a situation where the power supply voltage drops momentarily as in the case of driving all the LEDs on.
抵抗器１１１は、ストローブ端子ＳＴＢと電源電圧ＶＤＤの電源ラインとの間に接続されるプルアップ素子である。
インバータ回路１１２、１１３、ＮＡＮＤ回路１１４は、論理素子である。
フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９は、カスケード接続される。ドライバＩＣのデータ入力端子ＤＡＴＡＩ０は、フリップフロップ回路ＦＦＡ１のデータ入力端子Ｄに接続される。
フリップフロップ回路ＦＦＡ４８、ＦＦＡ４９のデータ出力端子Ｑは、ＳＥＬブロック１１８（セレクタ回路）の入力端子Ａ０、Ｂ０に接続される。ＳＥＬブロック１１８の出力端子Ｙ０は、ドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続される。
同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９もそれぞれカスケード接続される。ドライバＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３は、フリップフロップ回路ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子Ｄにそれぞれ接続される。
フリップフロップ回路ＦＦＢ４８とＦＦＢ４９、ＦＦＣ４８とＦＦＣ４９、ＦＦＤ４８とＦＦＤ４９の出力端子Ｑは、ＳＥＬブロック１１８のセレクタ回路ＳＥＬの入力端子Ａ１とＢ１、Ａ２とＢ２、Ａ３とＢ３に接続される。ＳＥＬブロック１１８の出力端子Ｙ１、Ｙ２、Ｙ３は、ドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３に接続される。
The
The
The flip-flop circuits FFA1 to FFA49 are cascade-connected. The data input terminal DATAI0 of the driver IC is connected to the data input terminal D of the flip-flop circuit FFA1.
The data output terminals Q of the flip-flop circuits FFA48 and FFA49 are connected to the input terminals A0 and B0 of the SEL block 118 (selector circuit). The output terminal Y0 of the
Similarly, flip-flop circuits FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 are also cascade-connected. The data input terminals DATAI1, DATAI2, and DATAI3 of the driver IC are connected to data input terminals D of the flip-flop circuits FFB1, FFC1, and FFD1, respectively.
The output terminals Q of the flip-flop circuits FFB48 and FFB49, FFC48 and FFC49, FFD48 and FFD49 are connected to the input terminals A1 and B1, A2 and B2, and A3 and B3 of the selector circuit SEL of the
したがって、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、それぞれ４９段のシフトレジスタ回路を構成しており、ＳＥＬブロック１１８によりシフトレジスタのシフト段数を４８段と４９段とに切り替えることができる。
これによりドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続されることになる。従って、ドライバＩＣ（ＩＣ１〜ＩＣ２６）の全てで構成されるシフトレジスタは、印刷制御部１から初段のドライバＩＣのＤＲＶブロック１１７に入力される印刷データ信号ＨＤ−ＤＡＴＡをクロック信号ＨＤ−ＣＬＫに同期してシフトさせる４８×２６段あるいは４９×２６段のシフトレジスタ回路を構成している。
ドライバＩＣの入力端子ＳＴＢに入力される印刷駆動信号ＨＤ−ＳＴＢ−Ｎは、負論理のストローブ信号であり、インバータ回路１１２を介して正論理化されてＳＴＢ−Ｐ信号が生成され、ＮＡＮＤ回路１１４に入力される。
また、ドライバＩＣの端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐは、ＮＡＮＤ回路１１４に入力され、ＤＲＶブロック１１７に対する駆動のオン、オフを制御する信号（ＤＲＶ−ＯＮ−Ｎ）が生成される。
Therefore, each of the flip-flop circuits FFA1 to FFA49, FFB1 to FFB49, FFC1 to FFC49, and FFD1 to FFD49 constitutes a 49-stage shift register circuit. And can be switched.
As a result, the data output terminals DATAO0 to DATAO3 of the driver IC are connected to the data input terminals DATAI0 to DATAI3 of the driver IC of the next stage. Therefore, the shift register including all of the driver ICs (IC1 to IC26) synchronizes the print data signal HD-DATA input from the
The print drive signal HD-STB-N input to the input terminal STB of the driver IC is a negative logic strobe signal, which is converted to positive logic via the
Further, the latch signal LOAD-P input from the terminal LOAD of the driver IC is input to the
［（５）ＭＥＭブロックの回路構成］
次に、メモリ回路であるＭＥＭブロックの回路構成について説明する。
図１１は、図１０に示したＭＥＭブロック１１６（メモリ回路）の回路構成図である。
なお、本実施形態の構成では、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行なう。
図１１は、隣接する２個（２ドット）のＭＥＭブロック１１６（メモリセル回路）を示し、それぞれを破線にて囲まれる左側回路１５１、右側回路１５２として区分けして示している。
左側回路１５１は、奇数番目のドット（例えばドットＮｏ．１）の補正データを格納する。右側回路１５２は、偶数番目のドット（例えばドットＮｏ．２）の補正データを格納する。
ＭＥＭブロック１１６は、バッファ回路１６９を備え、補正メモリセルを構成するインバータ回路１５３〜１６０と、ＮＭＯＳトランジスタ１６１〜１６８とを備えている。
インバータ回路１７０は、入力端子がバッファ回路１６９の出力端子と接続されている。
[(5) Circuit configuration of MEM block]
Next, a circuit configuration of the MEM block that is a memory circuit will be described.
FIG. 11 is a circuit configuration diagram of the MEM block 116 (memory circuit) shown in FIG.
In the configuration of this embodiment, the dot correction data for LED light amount correction is 4 bits, and light amount correction is performed by adjusting the LED drive current in 16 steps for each dot.
FIG. 11 shows two (2 dots) adjacent MEM blocks 116 (memory cell circuits), which are divided into a
The
The
The
また、ＭＥＭブロック１１６は、補正データ入力端子Ｄと、メモリセル選択端子Ｗ０〜Ｗ３と、補正データ出力端子Ｑ３〜Ｑ０を備えている。
図１１に示すＭＥＭブロック１１６の補正データ入力端子Ｄは、図１０に示すフリップフロップ回路ＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、ＦＦＡ２、、、ＦＦＡ４８、ＦＦＢ４８、ＦＦＣ４８、ＦＦＤ４８等のデータ出力端子Ｑにそれぞれ接続されている。
また、ＭＥＭブロック１１６のメモリセル選択端子Ｗ０〜Ｗ３は、ＣＴＲＬブロック１１５の制御端子Ｗ０〜Ｗ３にそれぞれ接続される。
バッファ回路１６９の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路１６９の出力端子は、ＮＭＯＳトランジスタ１６１、１６３、１６５、１６７の第１端子に接続されている。
インバータ回路１５３と１５４、１５５と１５６、１５７と１５８、１５９と１６０は、それぞれ入力端子と出力端子、出力端子と入力端子が互いに接続され、それぞれがメモリセルを形成している。
The
The correction data input terminal D of the MEM block 116 shown in FIG. 11 is connected to the data output terminals Q of the flip-flop circuits FFA1, FFB1, FFC1, FFD1, FFA2,. Has been.
Further, the memory cell selection terminals W0 to W3 of the MEM block 116 are connected to the control terminals W0 to W3 of the
The input terminal of the
ＮＭＯＳトランジスタ１６１と１６２、１６３と１６４、１６５と１６６、１６７と１６８の第２端子間には、それぞれメモリセルが接続される。
インバータ回路１７０の出力端子は、ＮＭＯＳトランジスタ１６２、１６４、１６６、１６８の第１端子に接続されている。
ＮＭＯＳトランジスタ１６１、１６２のゲート端子は、メモリセル選択端子Ｗ０に接続される。ＮＭＯＳトランジスタ１６３、１６４のゲート端子は、メモリセル選択端子Ｗ１に接続される。ＮＭＯＳトランジスタ１６５、１６６のゲート端子は、メモリセル選択端子Ｗ２に接続される。ＮＭＯＳトランジスタ１６７、１６８のゲート端子は、メモリセル選択端子Ｗ３に接続される。
インバータ１５３の出力端子は、補正データ出力端子Ｑ０に接続される。インバータ１５５の出力端子は、補正データ出力端子Ｑ１に接続される。インバータ１５７の出力端子は、補正データ出力端子Ｑ２に接続される。インバータ１５９の出力端子は、補正データ出力端子Ｑ３に接続される。
上記説明は、左側回路１５１についてのものであるが、右側回路１５２についても全く同様の構成となっている。
Memory cells are connected between the second terminals of the
The output terminal of the
The gate terminals of the
The output terminal of the
The above description is for the
［（６）ＤＲＶブロックの回路構成］
次に、ＬＥＤの駆動装置であるＤＲＶブロックについて説明する。
図１２は、図１０のＤＲＶブロック１１７を示す回路図である。
ＤＲＶブロック１１７は、ＬＥＤ駆動装置であり、ＰＭＯＳトランジスタ２００〜２０５と、ＮＭＯＳトランジスタ２０６と、ＮＡＮＤ回路２１０〜２１３とＮＯＲ回路２０７とを備えている。
また、ＤＲＶブロック１１７は、印刷データ入力端子Ｅ（負論理）と、ＬＥＤ駆動のオン、オフの指令が入力される入力端子Ｓ（負論理）と、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備えている。
ＤＲＶブロック１１７の印刷データ入力端子Ｅは、図１０のラッチ素子ＬＴＡ１〜ＬＴＤ１、ＬＴＡ４８〜ＬＴＤ４８のＱＮ出力端子と接続される。
また、ＤＲＶブロック１１７の補正データ入力端子Ｑ３〜Ｑ０は、図１０のＭＥＭブロック１１６の補正データ出力端子Ｑ３〜Ｑ０に接続されている。
入力端子Ｓは、図１０のＮＡＮＤ回路１１４から出力されるＬＥＤ素子をオン又はオフさせるための指令信号（ＤＲＶ−ＯＮ−Ｎ）が入力される。入力端子Ｖは、図１０のＡＤＪブロック１１９からの制御電圧Ｖｃｏｎｔｒｏｌが入力される。駆動電流出力端子ＤＯは、図示しないボンディングワイヤにより、図９のＬＥＤアレイチップＣＨＰ１、ＣＨＰ２のＬＥＤ素子のアノードに接続される。
[(6) DRV block circuit configuration]
Next, a DRV block that is an LED driving device will be described.
FIG. 12 is a circuit diagram showing the DRV block 117 of FIG.
The
The
The print data input terminal E of the
Further, the correction data input terminals Q3 to Q0 of the DRV block 117 are connected to the correction data output terminals Q3 to Q0 of the MEM block 116 of FIG.
A command signal (DRV-ON-N) for turning on or off the LED element output from the
ＮＯＲ回路２０７の２個の入力端子は、それぞれ入力端子Ｓおよび入力端子Ｅに接続されている。ＮＡＮＤ回路２１０〜２１３の第１入力端子は、ＮＯＲ回路２０７の出力端子に接続されている。また、ＮＡＮＤ回路２１３〜２１０の第２入力端子は、それぞれＤＲＶブロック１１７の補正データ入力端子Ｑ３〜Ｑ０に接続されている。
ＰＭＯＳトランジスタ２００〜２０３のゲート電極は、それぞれＮＡＮＤ回路２１０〜２１３の出力端子に接続されている。
また、ＰＭＯＳトランジスタ２００〜２０４のソース電極は、電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタ２００〜２０４のドレーン電極は、駆動電流出力端子ＤＯに接続されている。
一方、ＮＡＮＤ回路２１０〜２１３およびＮＯＲ回路２０７は、電源電圧ＶＤＤが印加され、グランド端子がＤＲＶブロック１１７の入力端子Ｖと接続され、制御電圧Ｖｃｏｎｔｒｏｌの電位に保たれる。
後述するように電源電圧ＶＤＤと制御電圧Ｖｃｏｎｔｒｏｌとの電位差は、ＰＭＯＳトランジスタ２００〜２０４がオンするときのゲート・ソース間電圧に略等しい。この電位差を変化させることで、ＰＭＯＳトランジスタ２００〜２０４のドレーン電流を調整することが可能となる。
The two input terminals of the NOR
The gate electrodes of the
The source voltage VDD is applied to the source electrodes of the
On the other hand, the
As will be described later, the potential difference between the power supply voltage VDD and the control voltage Vcontrol is substantially equal to the gate-source voltage when the
図１４のＡＤＪブロック１１９（制御電圧発生回路）は、基準電圧Ｖｒｅｆに基づいて、図１２のＤＲＶブロック１１７のＰＭＯＳトランジスタ２００〜２０４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔｒｏｌを制御する。
さて図１２の説明に戻ると、印刷データがオンであり（このとき入力端子ＥはＬｏｗレベル）、入力端子Ｓについて指令信号ＤＲＶ−ＯＮ−ＮがＬｏｗレベルとなって駆動オンを指令している場合、ＮＯＲ回路２０７の出力端子は、Ｈｉｇｈレベルとなる。このとき補正データ出力端子Ｑ３〜Ｑ０のデータに従い、ＮＡＮＤ回路２１０〜２１３の出力端子、およびＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０６とで構成されるインバータの出力端子は、電源電圧ＶＤＤの電位あるいは制御電圧Ｖｃｏｎｔｒｌの電位となる。
The ADJ block 119 (control voltage generation circuit) in FIG. 14 controls the control voltage Vcontrol based on the reference voltage Vref so that the drain current of the
Returning to the description of FIG. 12, the print data is on (at this time, the input terminal E is at the low level), and the command signal DRV-ON-N for the input terminal S is at the low level to command the drive on. In this case, the output terminal of the NOR
ＰＭＯＳトランジスタ２０４は、ＬＥＤ素子に主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ２００〜２０３は、ＬＥＤ素子の駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
主駆動トランジスタ２０４は、印刷データに従って駆動される。
補助駆動トランジスタ２００〜２０３は、ＮＯＲ回路２０７の出力端子がＨｉｇｈレベルである場合、ＭＥＭブロック１１６の出力端子Ｑ３〜Ｑ０の信号レベルに従って選択的に駆動される。
つまり、主駆動トランジスタ２０４と共に、前記補正データに従って補助駆動トランジスタ２００〜２０３が選択的に駆動され、主駆動トランジスタ２０４のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算されて駆動電流として駆動電流出力端子ＤＯからＬＥＤ素子に供給される。
ＰＭＯＳトランジスタ２００〜２０３が駆動されている場合、ＮＡＮＤ回路２１０〜２１３の出力端子は、Ｌｏｗレベル（すなわち、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しいレベル）にあるので、ＰＭＯＳトランジスタ２００〜２０３のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。
このとき、ＰＭＯＳトランジスタ２０５はオフ状態にあり、ＮＭＯＳトランジスタ２０６はオン状態にあって、ＰＭＯＳトランジスタ２０４のゲート電位もまたほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。従って、ＰＭＯＳトランジスタ２００〜２０４のドレーン電流値を、制御電圧Ｖｃｏｎｔｒｏ１により一括して調整することができる。
このとき、ＮＡＮＤ回路２１０〜２１３は、電源電圧ＶＤＤとグランド電位又は制御電圧Ｖｃｏｎｔｒｏｌの電位とを、それぞれ電源、グランド電位として動作していることになる。
The
The
The
That is, together with the
When the
At this time, the
At this time, the
［（７）ＣＴＲＬブロックの回路構成］
次に、制御回路であるＣＴＲＬブロックの回路構成について説明する。
図１３は、図１０のＣＴＲＬブロック１１５の構成を示す回路図である。
ＣＴＲＬブロック１１５は、フリップフロップ回路２２１、２２２、２２４、２２５、ＮＯＲ回路２２３、ＡＮＤ回路２３０〜２３３を備える。
フリップフロップ回路２２１、２２２、２２４、２２５のリセット端子Ｒ（負論理）は、ＣＴＲＬブロック１１５のＬＯＡＤ端子と接続されてラッチ信号ＬＯＡＤ−Ｐが入力される。フリップフロップ回路２２１、２２２のクロック端子は、ＣＴＲＬブロック１１５のＳＴＢ端子と接続されて、ＳＴＢ−Ｐ信号が入力される。フリップフロップ回路２２１、２２２のＱ出力端子は、ＮＯＲ回路２２３の第１入力端子、第２入力端子に接続される。ＮＯＲ回路２２３の出力端子は、フリップフロップ回路２２１のＤ入力端子と接続されている。
[(7) CTRL block circuit configuration]
Next, the circuit configuration of the CTRL block which is a control circuit will be described.
FIG. 13 is a circuit diagram showing a configuration of the CTRL block 115 of FIG.
The
The reset terminal R (negative logic) of the flip-
フリップフロップ回路２２４、２２５のクロック端子は、フリップフロップ回路２２１のＱ出力端子に接続される。フリップフロップ回路２２４のＤ入力端子は、フリップフロップ回路２２５のＱ出力端子と接続される。フリップフロップ回路２２５のＤ入力端子は、フリップフロップ回路２２４のＱＮ出力端子に接続される。
ＡＮＤ回路２３３は、第１入力端子がフリップフロップ回路２２５のＱ出力端子に接続され、第２入力端子がフリップフロップ回路２２４のＱＮ出力端子に接続される。
ＡＮＤ回路２３２は、第１入力端子がフリップフロップ回路２２５のＱ出力端子に接続され、第２入力端子がフリップフロップ回路２２４のＱ出力端子に接続される。
ＡＮＤ回路２３１は、第１入力端子がフリップフロップ回路２２５のＱＮ出力端子に接続され、第２入力端子がフリップフロップ回路２２４のＱ出力端子に接続される。
ＡＮＤ回路２３０は、第１入力端子がフリップフロップ回路２２５のＱＮ出力端子に接続され、第２入力端子がフリップフロップ回路２２４のＱＮ出力端子に接続される。ＡＮＤ回路２３０〜２３３の第３入力端子は、フリップフロップ回路２２２のＱ出力端子に接続される。
ＡＮＤ回路２３０〜２３３の出力端子は、ＣＴＲＬブロック１１５の制御端子Ｗ０〜Ｗ３とそれぞれ接続される。
ＣＴＲＬブロック１１５は、図１０のＭＥＭブロック１１６への書き込み指令信号を送信する。
The clock terminals of the flip-
The AND
The AND
The AND
The AND
Output terminals of AND
The
［（８）ＡＤＪブロックの回路構成］
次に、制御電圧発生回路であるＡＤＪブロックの回路構成について説明する。
図１４は、図１０のＡＤＪブロック１１９を示す回路図である。ＡＤＪブロック１１９は、制御電圧発生回路であって、ドライバＩＣチップ毎に１回路ずつ設けられている。
図１４に示すように、ＡＤＪブロック１１９は、演算増幅器２５１、ＰＭＯＳトランジスタ２５２、抵抗切り替え回路（ＲＤＥＣ）２５３を備える。
ＰＭＯＳトランジスタ２５２のソースは、電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタ２５２のゲートは、演算増幅器２５１の出力端子に接続されると共にＡＤＪブロック１１９の出力端子Ｖに接続される。
ＰＭＯＳトランジスタ２５２は、図１２で示したＰＭＯＳトランジスタ２００〜２０４とはゲート長が相等しく構成されている。
[(8) Circuit configuration of ADJ block]
Next, the circuit configuration of the ADJ block which is a control voltage generation circuit will be described.
FIG. 14 is a circuit diagram showing the ADJ block 119 of FIG. The
As illustrated in FIG. 14, the
A power supply voltage VDD is applied to the source of the
The
一方、演算増幅器２５１の反転入力端子は、ＡＤＪブロック１１９のＶＲＥＦ端子に接続され、基準電圧Ｖｒｅｆが印加される。演算増幅器２５１の非反転入力端子は、ＰＭＯＳトランジスタ２５２のドレーンに接続されるとともに後述する抵抗切り替え回路２５３の入力端子Ｒに接続されている。
演算増幅２５１の出力端子は、ＰＭＯＳトランジスタ２５２のゲートに接続されるとともに、ＡＤＪブロック１１９の出力端子Ｖに接続される。ＡＤＪブロック１１９は、図１０のＤＲＶブロック１１７の入力端子Ｖに制御電圧Ｖｃｏｎｔｒｏｌを印加する。
また、抵抗切り替え回路２５３の入力端子Ｓ３〜Ｓ０は、ＡＤＪブロック１１９の入力端子Ｓ３〜Ｓ０として、図１０のＭＥＭブロック１１６（最右端）の出力端子Ｑ３〜Ｑ０とそれぞれ接続される。ＡＤＪブロック１１９の抵抗切り替え回路２５３は、４本の入力端子Ｓ３〜Ｓ０の信号レベルの１６通りの組み合わせに応じて、その内部の抵抗を１６段階に切り替えて、入力端子Ｒとグランド端子間の抵抗値を１６段階に調整することができる。
On the other hand, the inverting input terminal of the
The output terminal of the
Further, the input terminals S3 to S0 of the
図１４に示すように、演算増幅２５１と抵抗切り替え回路２５３とＰＭＯＳトランジスタ２５２は、フィードバック制御回路を構成し、演算増幅器２５１の非反転入力端子の電位を略基準電圧Ｖｒｅｆと等しくなるように制御する。
このため、図１４のＰＭＯＳトランジスタ２５２のドレーン電流（Ｉｒｅｆ）は、前記抵抗切り替え回路２５３の抵抗値（例えばＲ０〜Ｒ１５と記号する）と、演算増幅器２５１に入力される基準電圧Ｖｒｅｆとから決定される。
さらに具体的に説明すれば、ＡＤＪブロック１１９の入力端子Ｓ３〜Ｓ０の論理値が”１１１１”となって、補正状態が最大と指令されている場合、抵抗切り替え回路２５３の入力端子Ｒとグランド端子間の抵抗を示す等価抵抗器の抵抗値Ｒ１５から、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ１５
と計算される。
一方、入力端子Ｓ３〜Ｓ０の論理値が”０１１１”となっていて、補正状態の中心が指令されている場合、抵抗切り替え回路２５３の等価抵抗器の抵抗値Ｒ７から、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ７
と計算される。
As shown in FIG. 14, the
For this reason, the drain current (Iref) of the
More specifically, when the logical value of the input terminals S3 to S0 of the
Iref = Vref / R15
Is calculated.
On the other hand, when the logical values of the input terminals S3 to S0 are “0111” and the center of the correction state is commanded, the drain current of the
Iref = Vref / R7
Is calculated.
さらに、入力端子Ｓ３〜Ｓ０の論理値が”００００”となっていて、補正状態の最小が指令されている場合、抵抗切り替え回路２５３の等価抵抗器の抵抗値Ｒ０から、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ０
と計算される。
前述したように、図１２のＰＭＯＳトランジスタ２００〜２０４とＰＭＯＳトランジスタ２５２とは、ゲート長が相等しく構成される。これらのトランジスタは飽和領域で動作するように制御されているので、各トランジスタはカレントミラーの関係となり、ＰＭＯＳトランジスタ２００〜２０４がオンとなるとき、上記の計算に従うドレーン電流Ｉｒｅｆを生じる。
この結果、入力端子Ｓ３〜Ｓ０に与える論理値状態により、ドレーン電流Ｉｒｅｆを１６段階に調整することができ、図１２のＰＭＯＳトランジスタ２００〜２０４のドレーン電流もまた１６段階に調整することができる。
Further, when the logical values of the input terminals S3 to S0 are “0000” and the minimum correction state is instructed, the drain current of the
Iref = Vref / R0
Is calculated.
As described above, the
As a result, the drain current Iref can be adjusted to 16 levels according to the logical value states applied to the input terminals S3 to S0, and the drain currents of the
［（９）ＬＥＤヘッドの断面構造］
次にＬＥＤヘッドの断面構造について説明する。
図１５は、ＬＥＤヘッド１９の構成、構造を概略的に示す断面図である。
図１５に示すように、ＬＥＤヘッド１９は、ベース部材２９１と、べース部材２９１にて固定されたプリント配線板２８０と、柱状の光学素子を多数配列してなるロッドレーンズアレイ２９２と、ロッドレーンズアレイ２９２を保持するホルダ２９３と、プリント基板２８０、ベース部材２９１、及び、ホルダ２９３を固定するクランプ部材２９４、２９５とで構成される。
なお、ＩＣチップ２８１は、前述した駆動装置等が集積されたものであり、ＬＥＤアレイ２８２は、ＩＣチップ２８１と対向して配置される。両者間を接続するボンディングワイヤ等は、図示を省略している。
[(9) Cross-sectional structure of LED head]
Next, the cross-sectional structure of the LED head will be described.
FIG. 15 is a cross-sectional view schematically showing the configuration and structure of the
As shown in FIG. 15, the
The
［（１０）ＬＥＤヘッドの動作のタイムチャート］
次に、ＬＥＤヘッドの動作のタイムチャートについて説明する。
図１６は、プリンタの電源投入後に、実施形態の構成のＬＥＤヘッド１９に対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを示すタイムチャートである。補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すため、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルにする（Ａ部）。
次に、１ドットあたりｂｉｔ３〜ｂｉｔ０の４ビットからなる補正データのうち、ｂｉｔ３の印刷データ信号ＨＤ−ＤＡＴＡ３〜０をクロック信号ＨＤ−ＣＬＫに同期して入力して、図１０のフリップフロップ回路（ＦＦＡ１〜ＦＦＤ４８）で構成されるシフトレジスタ中ヘシフト入力する。シフト入力が完了すると、Ｂ部に示すように印刷駆動信号ＨＤ−ＳＴＢ−Ｎが３パルス入力され、図１３に示した回路の動作が行われる。
図１６の信号Ｑ１、Ｑ２は、図１３のフリップフロップ回路２２１、２２２のＱ出力端子からの信号を示す。以下同様に、信号Ｑ３は、フリップフロップ回路２２５のＱ出力端子からの信号を示し、信号Ｑ４は、フリップフロップ回路２２４のＱ出力信号を示す。
[(10) Time chart of LED head operation]
Next, a time chart of the operation of the LED head will be described.
FIG. 16 is a time chart showing a correction data transfer process performed on the
Next, among the correction data consisting of 4 bits of
Signals Q1 and Q2 in FIG. 16 indicate signals from the Q output terminals of the flip-
信号Ｗ３〜Ｗ０は、図１３のＡＮＤ回路２３３〜２３０の出力端子からの信号を示す。
図１６のＢ部において、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されるとＦ部に示すようにＱ１信号が発生し、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｇ部に示すようにＱ２信号が発生する。
また、Ｑ１信号が立ち上がると、Ｑ３信号は状態反転し、例えばＯ部のようにＱ３信号はＨｉｇｈレベルに遷移している。
また、Ａ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤがＬｏｗレベルの場合、図１０のフリップフロップ回路２２１〜２２５は、リセット状態となり、Ｑ出力端子がＬｏｗレベルになる。
図１６に示すように、信号Ｗ３〜Ｗ０は、信号Ｑ２に引き続いて発生する。Ｓ部のように、信号Ｗ３が発生し、ついで信号Ｗ２、Ｗ１、Ｗ０がそれぞれ順に発生する。
信号Ｗ３〜Ｗ０の各パルス信号が発生すると、図１０のＭＥＭブロック１１６にデータの書き込みが行われ、信号Ｗ３〜Ｗ０のパルス信号によりメモリ素子へのデータ書き込みが行われる。
Signals W3 to W0 indicate signals from the output terminals of the AND
In the B part of FIG. 16, when the first pulse of the print drive signal HD-STB-N is input, a Q1 signal is generated as shown in the F part, and at the second pulse of the print drive signal HD-STB-N, The Q2 signal is generated as shown in part G.
Further, when the Q1 signal rises, the state of the Q3 signal is inverted, and for example, the Q3 signal transitions to a high level as in the O section.
Further, as shown in part A, when the latch signal HD-LOAD is at the low level, the flip-
As shown in FIG. 16, signals W3 to W0 are generated subsequent to signal Q2. As in the S section, the signal W3 is generated, and then the signals W2, W1, and W0 are sequentially generated.
When each pulse signal of the signals W3 to W0 is generated, data is written to the
上述した過程をへて、補正データのｂｉｔ３〜ｂｉｔ０のすべてのデータ書き込みが完了すると、Ｗ部のようにラッチ信号ＨＤ−ＬＯＡＤをＬｏｗレベルにして、印刷データの転送が可能な状態に遷移する。
前述したラッチ信号ＨＤ−ＬＯＡＤがＬｏｗレベルになると、図１３のフリップフロップ回路２２１、２２２、２２４、２２５は、リセットされてＱ出力端子が再びＬｏｗレベルになる。
ついで、Ｘ部で印刷データが転送され、Ｙ部のラッチ信号ＨＤ−ＬＯＡＤの信号パルスにより、シフトレジスタ（ＦＦＡ１〜ＦＦＤ１、、、ＦＦＡ４８〜ＦＦＤ４８）にシフト入力されたデータをラッチ素子（ＬＴＡ１〜ＬＴＤＬ、、、ＬＴＡ４８〜ＬＴＤ４８）ヘラッチする。
さらに、Ｚ部のように印刷駆動信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルに遷移して、ＬＥＤ素子の発光駆動が行われる。印刷駆動信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルの場合、ＬＥＤ素子は点灯し、印刷駆動信号ＨＤ−ＳＴＢ−ＮがＨｉｇｈレベルの場合、ＬＥＤ素子は消灯する。
When all the data writing of the correction data bit3 to bit0 is completed through the above-described process, the latch signal HD-LOAD is set to the low level as in the W section, and the print data can be transferred.
When the above-described latch signal HD-LOAD becomes low level, the flip-
Next, the print data is transferred in the X section, and the data shifted in the shift registers (FFA1 to FFD1,. ,,, LTA48 to LTD48).
Further, as in the Z section, the print drive signal HD-STB-N transitions to the Low level, and the LED element is driven to emit light. When the print drive signal HD-STB-N is at the low level, the LED element is turned on, and when the print drive signal HD-STB-N is at the high level, the LED element is turned off.
［（１１）ＡＤＪブロック、ＤＲＶブロック、および周辺回路との接続関係］
次に、ＡＤＪブロック、ＤＲＶブロック、および周辺回路との接続関係について説明する。
図１７は、図１０のＡＤＪブロック１１９、ＤＲＶブロック１１７、およびその周辺回路との接続関係を示す図である。
図１７に示すように、ＡＤＪブロック１１９は、破線にて囲まれた部分であり、その他の箇所は図１０に示したドライバＩＣ回路のうちから、図１７では代表して１ドット分について記載されている。
[(11) Connection relationship with ADJ block, DRV block, and peripheral circuit]
Next, the connection relationship with the ADJ block, DRV block, and peripheral circuits will be described.
FIG. 17 is a diagram illustrating a connection relationship between the
As shown in FIG. 17, the
また、図１４の抵抗切り替え回路２５３（ＲＤＥＣ）について、その内部を簡略化した等価抵抗器Ｒｒｅｆとして示す。等価抵抗器Ｒｒｅｆの一端は、ＰＭＯＳトランジスタ２５２のドレーン及び演算増輻器２５１の非反転入力に接続され、等価抵抗器Ｒｒｅｆの他端は、グランド電位のラインに接続されている。
また、演算増幅器２５１は、制御電圧Ｖｃｏｎｔｒｏｌを出力する。
図１７におけるその他の回路において、ＮＡＮＤ回路２１０は、図１２に示したＤＲＶブロック１１７のＮＡＮＤ回路２１０のみを代表して示している。ＰＭＯＳトランジスタについても図１２のＤＲＶブロック１１７のＰＭＯＳトランジスタ２００のみを代表として記載している。
なお、ＬＥＤ素子４４１は、図９のＬＥＤヘッド１９のＬＥＤ素子３１〜３８のひとつを示している。
入力端子ＶＲＥＦは、図示しない基準電圧回路より発生される基準電圧Ｖｒｅｆが印加される。基準電圧Ｖｒｅｆは、演算増幅器２５１の反転入力端子に印加される。
前述したように、演算増幅器２５１とＰＭＯＳトランジスタ２５２と等価抵抗器Ｒｒｅｆとによる回路は、フィードバック制御回路を構成している。等価抵抗器Ｒｒｅｆに流れる電流ＩｒｅｆすなわちＰＭＯＳトランジスタ２５２に流れる電流は、電源電圧ＶＤＤによらず基準電圧Ｖｒｅｆと等価抵抗器Ｒｒｅｆの抵抗値のみにより決定される。
Further, the resistance switching circuit 253 (RDEC) of FIG. 14 is shown as a simplified equivalent resistor Rref. One end of the equivalent resistor Rref is connected to the drain of the
The
In the other circuits in FIG. 17, the
The
A reference voltage Vref generated from a reference voltage circuit (not shown) is applied to the input terminal VREF. The reference voltage Vref is applied to the inverting input terminal of the
As described above, the circuit including the
［（１２）ＡＤＪブロック、ＤＲＶブロック、および周辺回路の概略動作］
次に、ＡＤＪブロック、ＤＲＶブロック、および周辺回路の概略の動作について説明する。
図１７において、前述したようにＮＡＮＤ回路２１０の電源はＶＤＤであり、ＮＡＮＤ回路２１０のグランドは演算増幅器２５１の出力に接続されており、Ｖｃｏｎｔｒｏ１なる電位となっている。その結果、ＬＥＤ４０１の消灯時にはＮＡＮＤ回路２１０の出力電位は電源ＶＤＤ電位に略等しい値であり、ＬＥＤ４０１の点灯時にはＮＡＮＤ回路２１０の出力電位は前記したＶｃｏｎｔｒｏｌ電位と略等しい値となる。
なお、ＰＭＯＳトランジスタ２００の動作を簡単に説明する。該トランジスタのゲート幅（チャネル幅）をＷ、ゲート長（チャネル長）をＬ、ゲート・ソース間電圧をＶｇｓ、閾値電圧をＶｔ、ドレーン電流をＩｄと表記すると、該トランジスタが飽和領域で動作しているときには、ドレーン電流Ｉｄは次式で示される、
Ｉｄ＝（β／２）・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）２
ここでβは定数である。
上式で示されるように、ドレーン電流すなわちＬＥＤ４４１の駆動電流は前記ゲート・ソース間電圧Ｖｇｓを調整することで変化させることができる。
[(12) Schematic operation of ADJ block, DRV block, and peripheral circuit]
Next, schematic operations of the ADJ block, the DRV block, and the peripheral circuit will be described.
In FIG. 17, as described above, the power supply of the
The operation of the
Id = (β / 2) · (W / L) · (Vgs−Vt) 2
Here, β is a constant.
As shown in the above equation, the drain current, that is, the drive current of the
図１７に示したように、演算増幅器２５１の出力端子電圧ＶｃｏｎｔｒｏｌはＬＥＤ駆動時におけるＰＭＯＳ２００のゲート端子電位に略等しく、ＰＭＯＳ２００のゲート・ソース間電圧Ｖｇｓは
Ｖｇｓ＝ＶＤＤ−Ｖｃｏｎｔｒｏｌ
となっている。
ところが、特許文献１に示した従来構成の演算増幅器（図１９）においては、ＰＭＯＳトランジスタ１３２０のゲート・ソース間電圧をレベルシフト電圧として用いており、該電圧値が比較的大きく、基板バイアス効果の影響を受ける構成においては、とりわけ大きな電圧値となってしまう。
そのためコンデンサ１３１１の第２端子の電位は、演算増幅器の出力端子電位よりも相当高い電位となって、ＰＭＯＳトランジスタ１３０４のドレーン・ソース間電圧を減少させ、該素子の動作を飽和領域から線形領域に移行させてしまい、特に電源電圧の低下時においてその回路動作を困難にしていた。一方、図１、図４、図５、図７の構成においては、前述したレベルシフト電圧が過剰となることはなく、従来構成の場合に比べて低い電源電圧においても動作させることができるようになった。
As shown in FIG. 17, the output terminal voltage Vcontrol of the
It has become.
However, in the conventional operational amplifier shown in Patent Document 1 (FIG. 19), the gate-source voltage of the
Therefore, the potential of the second terminal of the
［（１３）ＬＥＤヘッドを用いた画像形成装置］
次に、ＬＥＤヘッドを用いた画像形成装置について説明する。前記した発光素子アレイは、電子写真プリンタの露光工程で光源として利用することができる。以下に、その一例としてタンデムカラープリンタを取り上げ、図１８を用いて説明する。
図１８は，本発明の駆動装置を搭載したＬＥＤヘッドを用いた画像形成装置を説明する概略の構成を示した断面図である。
図１８において、画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばマゼンタのプロセスユニット６０３を例に取り、これらの内部構成を説明する。
[(13) Image forming apparatus using LED head]
Next, an image forming apparatus using an LED head will be described. The light emitting element array described above can be used as a light source in an exposure process of an electrophotographic printer. Hereinafter, a tandem color printer will be taken up as an example and will be described with reference to FIG.
FIG. 18 is a cross-sectional view showing a schematic configuration for explaining an image forming apparatus using an LED head equipped with the driving device of the present invention.
In FIG. 18, an
プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲には、その回転方向の上流側から順に、感光体ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂ、及び帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃが配設される。露光装置６０３ｃとしては、前述のＬＥＤヘッド（１９）が用いられる。
さらに、静電潜像が形成された感光体ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光体ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅが配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。
In the
Further, a developing
また、画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。さらに、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側にはピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体を搬送する搬送ローラ６１０、及び、記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０、及び、レジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。
プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２が配設されている。これら転写ローラ６１２には、感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラム６０１ａ〜６０４ａの表面電位と、これら各転写ローラ６１２の表面電位に電位差を持たせるための電圧が印加されている。
In addition, the
定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。この下流の排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。
The fixing
［（１４）画像形成装置の動作］
次に前記構成の画像形成装置６００の動作を説明する。
まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、搬送ローラ６１０、レジストローラ６１１及びピンチローラ６０８、６０９に挟持されて、プロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後、記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によって搬送される。
同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を、現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４、６１５及びピンチローラ６１６、６１７に挟持されて、画像形成装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。
[(14) Operation of image forming apparatus]
Next, the operation of the
First, the
Similarly, the
以上の様に、本実施の形態の画像形成装置によれば、前述したＬＥＤヘッドを採用するためスペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、コピー機など）を提供することができる。即ち、実施形態例のＬＥＤヘッドを用いることにより、上記説明したフルカラーの画像形成装置に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。 As described above, according to the image forming apparatus of the present embodiment, since the above-described LED head is employed, a high-quality image forming apparatus (printer, copier, etc.) excellent in space efficiency and light extraction efficiency is provided. be able to. That is, by using the LED head of the embodiment, the effect can be obtained not only in the above-described full-color image forming apparatus but also in a monochrome or multi-color image forming apparatus. In the image forming apparatus, a greater effect can be obtained.
（その他の応用分野）
本発明は前記の実施形態に限定されるものではない。以下に例をあげる。
以上において、ＭＯＳ容量はＮＭＯＳトランジスタを構成する構造で、ＭＯＳ容量を説明したが、ＰＭＯＳトランジスタを構成する構造でＭＯＳ容量を構成してもよい。また、同じ集積回路のなかでの複数個の演算増幅器において、ＮＭＯＳトランジスタを構成する構造でのＭＯＳ容量も備えるものと、ＰＭＯＳトランジスタを構成する構造でのＭＯＳ容量も備えるものとを混在させてもよい。このとき、設計の自由度があがるとともに、より安定した、目的にそった演算増幅器を多種、備えられる。
(Other application fields)
The present invention is not limited to the embodiment described above. Here are some examples:
In the above description, the MOS capacitor has been described as a structure that constitutes an NMOS transistor, and the MOS capacitor has been described. However, the MOS capacitor may be constituted as a structure that constitutes a PMOS transistor. In addition, in a plurality of operational amplifiers in the same integrated circuit, it is possible to mix the one having a MOS capacitor with a structure constituting an NMOS transistor and the one having a MOS capacitor having a structure constituting a PMOS transistor. Good. At this time, the degree of freedom in design is improved, and various operational amplifiers that are more stable and suitable for the purpose can be provided.
また、図７の第４の実施形態は図５の第３の実施形態において、カレントミラー用のバイアス電圧発生回路、差動回路、出力増幅回路のみをＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて構成したものであるが、レベルシフト回路、ＭＯＳ容量の関係においてもすべてＰ、Ｎの関係を逆に構成してもよい。 The fourth embodiment in FIG. 7 is the same as the third embodiment in FIG. 5 except that only the bias voltage generating circuit for the current mirror, the differential circuit, and the output amplifier circuit are replaced with the PMOS transistor and the NMOS transistor. However, the relationship between P and N may be reversed in the relationship between the level shift circuit and the MOS capacitance.
また、図１、図４、図５、図６、図７において、カレントミラー用のバイアス電圧発生回路としてＰＭＯＳトランジスタと抵抗の直列接続回路を用いているが、これは説明を簡略化するためのものであって、電源電圧変化や温度変化による影響を軽減できる構成を備えたものとすることもできる。 1, 4, 5, 6, and 7, a series connection circuit of a PMOS transistor and a resistor is used as a bias voltage generation circuit for a current mirror, but this is for simplifying the description. It is also possible to provide a configuration that can reduce the influence of changes in power supply voltage and temperature.
また、図１、図４、図５、図６、図７においてコンデンサはＭＯＳ容量であることで説明したが、ＭＯＳ容量の構造をとらないコンデンサであっても、図１、図４、図５、図６、図７で示した演算増幅器はそのまま使用できる。 1, 4, 5, 6, and 7, it has been described that the capacitor is a MOS capacitor. However, even if the capacitor does not have the structure of the MOS capacitor, FIG. 1, FIG. 4, FIG. The operational amplifiers shown in FIGS. 6 and 7 can be used as they are.
また、図１、図４において、ダイオードは１個の場合を示したが、２個以上の複数個のダイオードを直列に使用してもよい。 1 and 4 show the case where there is one diode, two or more diodes may be used in series.
また、以上においてはＬＥＤを光源として用いられる発光素子に適用した場合について説明したが、本発明はこれに限らず他の被駆動素子、例えば有機ＥＬ素子や発熱抵抗体への電圧印加制御を行なう場合にも適用可能である。例えば有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタや発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。 Further, the case where the LED is applied to a light emitting element used as a light source has been described above. However, the present invention is not limited to this, and voltage application control to other driven elements such as an organic EL element and a heating resistor is performed. It is also applicable to cases. For example, it can be used in a printer provided with an organic EL head composed of an array of organic EL elements or a thermal printer composed of a row of heating resistors.
さらに表示素子、例えば列状或いはマトリクス状に配列された表示素子の駆動にも適用可能である。 Furthermore, the present invention can also be applied to driving display elements, for example, display elements arranged in rows or matrices.
また、本発明は、２端子構造を備えたＬＥＤ等の被駆動素子に限らず、３端子構造を備えた発光サイリスタのほか、第１と第２の２つのゲート端子を備えた４端子サイリスタＳＣＳ：（Ｓｉｌｉｃｏｎ）Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｗｉｔｃｈを駆動する場合にも適用可能である。 The present invention is not limited to a driven element such as an LED having a two-terminal structure, but is a light emitting thyristor having a three-terminal structure, and a four-terminal thyristor SCS having first and second gate terminals. : (Silicon) It is also applicable when driving a Semiconductor Controlled Switch.
またさらに、本発明は同一構成要素の連続的配置からなる被駆動素子列の駆動装置に限定されるものではなく、複数もしくは単数の駆動端子出力を備えた任意形状のＩＣチップ（集積回路装置）に広く応用することが可能なことは勿論である。 Still further, the present invention is not limited to a driving device for driven element arrays having a continuous arrangement of the same components, but an IC chip (integrated circuit device) having an arbitrary shape having a plurality or a single driving terminal output. Of course, it can be widely applied to.
１９ ＬＥＤヘッド
１１５ 制御回路（ＣＴＲＬ）
１１６ メモリ回路（ＭＥＭ）
１１７ ＬＥＤ駆動装置（ＤＲＶ）
１１９ 制御電圧発生回路（ＡＤＪ）
２００、２５２、３０１〜３０９、４０７〜４０９、４１１、４１２、４１４、４３１、４３２、５０７〜５０９、５２１、５２２ ＰＭＯＳトランジスタ
４０１〜４０６、４１３、４３３、４３４、５０１〜５０３、５０５、５０６、５２３、５２４ ＮＭＯＳトランジスタ
３１０、４１０、４４２、５１０ 抵抗素子（抵抗手段）
３１１、４１１、５１１ コンデンサ
３１２、４１２、４４１ ダイオード
２５１ 演算増幅器
２５１ａ カレントミラー用のバイアス電圧発生回路
２５１ｂ 差動回路
３２７ 第１電源端子
３２８ 第２電源端子
６００ 画像形成装置
ＩＣ１〜ＩＣ２６ ドライバＩＣ（駆動装置）
19
116 Memory circuit (MEM)
117 LED drive unit (DRV)
119 Control voltage generation circuit (ADJ)
200, 252, 301-309, 407-409, 411, 412, 414, 431, 432, 507-509, 521, 522 PMOS transistors 401-406, 413, 433, 434, 501-503, 505, 506, 523 524
311, 411, 511
Claims (10)
前記出力増幅回路の出力信号の電位を変化させるレベルシフト回路をさらに備え、
前記レベルシフト回路は、一端が前記出力増幅回路の出力端子に接続されたダイオード素子と、前記ダイオード素子に電流を流すトランジスタとを有し、
前記コンデンサは、第１端子が前記出力増幅回路の入力端子に接続され、第２端子が前記ダイオード素子の他端に接続され、
前記レベルシフト回路は、前記ダイオード素子の順電圧を前記コンデンサに印加することを特徴とする演算増幅器。 A differential circuit having a first input terminal and a second input terminal; an output amplifier circuit configured to amplify an output signal of the differential circuit, the output amplifier circuit including two transistors of different conductivity types connected in series ; An operational amplifier including a capacitor for performing phase compensation by feeding back an output signal of the circuit to the input side of the output amplifier circuit;
A level shift circuit for changing the potential of the output signal of the output amplifier circuit;
The level shift circuit includes a diode element having one end connected to the output terminal of the output amplifier circuit, and a transistor that allows current to flow through the diode element.
The capacitor has a first terminal connected to the input terminal of the output amplifier circuit, a second terminal connected to the other end of the diode element,
Said level shift circuit, an operational amplifier, characterized by applying a forward voltage of the diode element to the capacitor.
前記出力増幅回路の出力信号の電位を変化させるレベルシフト回路をさらに備え、
前記レベルシフト回路は、第１電源端子にソース電極を接続した第１導電型の第１トランジスタと、第２トランジスタと、グランドにソース電極を接続した第２導電型の第３トランジスタと、第４トランジスタとを備え、
前記第１トランジスタと前記第３トランジスタとのそれぞれのドレーン電極が互いに接続され、前記第２トランジスタと前記第４トランジスタとのそれぞれのドレーン電極が互いに接続され、
前記第３トランジスタのゲート電極は、当該第３トランジスタのドレーン電極と前記第４トランジスタのゲート電極に接続され、前記第２トランジスタのゲート電極とドレーン電極とは互いに接続され、前記第１トランジスタのゲート電極は前記出力増幅回路の出力端子に接続され、
前記コンデンサは、第１端子が前記出力増幅回路の入力端子に接続され、第２端子が前記レベルシフト回路の出力である前記第２トランジスタのドレーン電極に接続され、
前記レベルシフト回路は、カレントミラー回路の異なる電流密度で動作する前記第３トランジスタと前記第４トランジスタとのゲート・ソース間電圧の電位差を前記コンデンサに印加することを特徴とする演算増幅器。 A differential circuit having a first input terminal and a second input terminal; an output amplifier circuit for amplifying an output signal of the differential circuit; and an output signal of the output amplifier circuit is fed back to the input side of the output amplifier circuit. An operational amplifier comprising a capacitor for phase compensation,
A level shift circuit for changing the potential of the output signal of the output amplifier circuit;
The level shift circuit includes: a first conductivity type first transistor having a source electrode connected to a first power supply terminal; a second transistor; a second conductivity type third transistor having a source electrode connected to ground; With a transistor,
The drain electrodes of the first transistor and the third transistor are connected to each other, the drain electrodes of the second transistor and the fourth transistor are connected to each other,
The gate electrode of the third transistor is connected to the drain electrode of the third transistor and the gate electrode of the fourth transistor, the gate electrode and the drain electrode of the second transistor are connected to each other, and the gate of the first transistor The electrode is connected to the output terminal of the output amplifier circuit,
The capacitor has a first terminal connected to an input terminal of the output amplifier circuit, a second terminal connected to a drain electrode of the second transistor that is an output of the level shift circuit,
Said level shift circuit, an operational amplifier, characterized by applying a potential difference between the gate-source voltage of the third transistors operating at different current densities of mosquitoes rent mirror circuit and the fourth transistor to the capacitor.
前記出力増幅回路の出力信号の電位を変化させるレベルシフト回路をさらに備え、
前記コンデンサは、ゲート電極の仕事関数とゲート直下のウェルの仕事関数との差を電圧換算した値よりも、ダイオード素子のアノードのＰ ＋ 拡散の仕事関数とカソードのＮ ＋ 拡散との差を電圧換算したダイオード素子の順方向電圧が大きいＭＯＳ構造を有し、
前記レベルシフト回路は、前記ダイオード素子の順電圧を前記コンデンサに印加することを特徴とする演算増幅器。 A differential circuit having a first input terminal and a second input terminal; an output amplifier circuit for amplifying an output signal of the differential circuit; and an output signal of the output amplifier circuit is fed back to the input side of the output amplifier circuit. An operational amplifier comprising a capacitor for phase compensation,
A level shift circuit for changing the potential of the output signal of the output amplifier circuit;
The capacitor has a voltage difference between the work function of the P + diffusion of the anode of the diode element and the N + diffusion of the cathode, rather than a value obtained by converting the difference between the work function of the gate electrode and the work function of the well immediately below the gate. It has a MOS structure with a large forward voltage of the converted diode element,
Said level shift circuit, an operational amplifier, characterized by applying a forward voltage of the diode element to the capacitor.
請求項１乃至請求項７の何れか一項に記載の演算増幅器を備えたことを特徴とする駆動回路。 A drive circuit for driving a light emitting diode,
Driving circuit, characterized in that it comprises an operational amplifier according to any one of claims 1 to 7.
請求項８に記載の駆動回路を備えたことを特徴とする駆動装置。 A driving device for driving a light emitting diode,
A drive apparatus comprising the drive circuit according to claim 8 .
請求項９に記載の駆動装置を備えたことを特徴とする画像形成装置。 An apparatus for printing electrophotography,
An image forming apparatus comprising the driving device according to claim 9 .
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