JP5007925B2 - Electron beam scanning method in TFT array inspection - Google Patents

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Description

本発明は、液晶基板等の製造過程等で行われるTFTアレイ検査に関し、特に、TFTアレイ検査する際に行う電子線の照射に関する。   The present invention relates to a TFT array inspection performed in a manufacturing process of a liquid crystal substrate or the like, and more particularly to irradiation of an electron beam performed when performing a TFT array inspection.

液晶基板や有機EL基板等のTFTアレイが形成された半導体基板の製造過程では、製造過程中にTFTアレイ検査工程を含み、このTFTアレイ検査工程において、TFTアレイの欠陥検査が行われている。   In the manufacturing process of a semiconductor substrate on which a TFT array such as a liquid crystal substrate or an organic EL substrate is formed, a TFT array inspection process is included in the manufacturing process, and a defect inspection of the TFT array is performed in this TFT array inspection process.

TFTアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。TFTアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にTFT(Thin film transistor)が配設され、このTFTに画素電極が接続される。   The TFT array is used as a switching element for selecting a pixel electrode of a liquid crystal display device, for example. In a substrate including a TFT array, for example, a plurality of gate lines functioning as scanning lines are arranged in parallel, and a plurality of source lines described as signal lines are arranged orthogonal to the gate lines. A TFT (Thin Film Transistor) is disposed in the vicinity of a portion where the lines intersect, and a pixel electrode is connected to the TFT.

液晶表示装置は、上記したTFTアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量(Cs)が接続される。この付加容量(Cs)の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のTFTアレイはCs on Com型TFTアレイと呼ばれ、ゲートラインに接続される構成のTFTアレイはCs on Gate型TFTアレイと呼ばれる。   The liquid crystal display device is configured by sandwiching a liquid crystal layer between a substrate provided with the TFT array described above and a counter substrate, and a pixel capacitor is formed between the counter electrode and the pixel electrode provided in the counter substrate. In addition to the pixel capacitor, an additional capacitor (Cs) is connected to the pixel electrode. One of the additional capacitors (Cs) is connected to the pixel electrode, and the other is connected to the common line or the gate line. A TFT array configured to be connected to the common line is referred to as a Cs on Com type TFT array, and a TFT array configured to be connected to the gate line is referred to as a Cs on Gate type TFT array.

このTFTアレイにおいて、走査線(ゲートライン)や信号線(ソースライン)の断線、走査線(ゲートライン)と信号線(ソースライン)の短絡、画素を駆動するTFTの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−15V〜+15Vの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。(例えば、特許文献1の従来技術。)   In this TFT array, a scanning line (gate line) or a signal line (source line) is disconnected, a scanning line (gate line) and a signal line (source line) are short-circuited, or a pixel defect due to a characteristic defect of a TFT driving a pixel. In the defect inspection, for example, the counter electrode is grounded, a DC voltage of, for example, −15 V to +15 V is applied to all or part of the gate line at a predetermined interval, and an inspection signal is applied to all or part of the source line. By doing that. (For example, the prior art of patent document 1.)

TFTアレイ検査装置は、TFTアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。また、液晶の表示状態を観察することによって、TFTアレイの欠陥検出を行っても良い。液晶の表示状態を観察することによってTFTアレイを検査する場合には、TFTアレイ基板と対向電極との間に液晶層を挟んだ液晶表示装置の状態で検査する他に、液晶層と対向電極を備えた検査治具をTFTアレイ基板に取り付けることによって、液晶表示装置に至らない半製品の状態で検査することもできる。   The TFT array inspection apparatus can detect a defect by inputting a driving signal for inspection to the TFT array and detecting the voltage state at that time. Further, the defect detection of the TFT array may be performed by observing the display state of the liquid crystal. When inspecting the TFT array by observing the display state of the liquid crystal, in addition to the inspection in the state of the liquid crystal display device in which the liquid crystal layer is sandwiched between the TFT array substrate and the counter electrode, the liquid crystal layer and the counter electrode are By attaching the provided inspection jig to the TFT array substrate, it is possible to inspect in the state of a semi-finished product that does not reach the liquid crystal display device.

TFTアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。図12〜図14は欠陥例を説明するためのTFTアレイの等価回路である。   Various defects can occur in a TFT array during its manufacturing process. FIGS. 12 to 14 are equivalent circuits of TFT arrays for explaining defect examples.

図12はTFTアレイを構成する各要素部分で生じる欠陥を説明するための図である。図12中の破線で示す各箇所において、ピクセル12oeとソースライン15eとの間に短絡欠陥(S−DSshort)を示し、ピクセル12eoとゲートライン14eとの間に短絡欠陥(G−DSshort)を示し、ソースライン15oとゲートライン14eとの間に短絡欠陥(S−Gshort)を示し、また、ピクセル12eeとTFT11eeとの間の断線(D−open)を示している。   FIG. 12 is a diagram for explaining a defect generated in each element portion constituting the TFT array. In each part indicated by a broken line in FIG. 12, a short-circuit defect (S-DSshort) is shown between the pixel 12oe and the source line 15e, and a short-circuit defect (G-DSshort) is shown between the pixel 12eo and the gate line 14e. A short-circuit defect (S-Gshort) is shown between the source line 15o and the gate line 14e, and a disconnection (D-open) is shown between the pixel 12ee and the TFT 11ee.

また、上記した各ピクセルにおける欠陥の他に、隣接するピクセル間で生じる隣接欠陥と呼ばれるものがある。この隣接欠陥として、横方向で隣接するピクセル間の欠陥(横PPと呼ばれる)、縦方向で隣接するピクセル間の欠陥(縦PPと呼ばれる)、隣接するソースライン間の短絡(SSshortと呼ばれる)、隣接するゲートライン間の短絡(GGshortと呼ばれる)が知られている。   In addition to the above-described defects in each pixel, there is a so-called adjacent defect that occurs between adjacent pixels. As this adjacent defect, a defect between adjacent pixels in the horizontal direction (referred to as horizontal PP), a defect between adjacent pixels in the vertical direction (referred to as vertical PP), a short circuit between adjacent source lines (referred to as SSshort), A short circuit (called GGshort) between adjacent gate lines is known.

図13は横方向の隣接欠陥を説明するための図である。図13中の破線は、横方向で隣接するピクセル12eoと12eeと間の短絡欠陥(横PP)と、横方向で隣接するソースラインSoとSeとの間の短絡欠陥(SSshort)をそれぞれ示している。   FIG. 13 is a diagram for explaining adjacent defects in the horizontal direction. The broken lines in FIG. 13 indicate a short-circuit defect (lateral PP) between the pixels 12eo and 12ee adjacent in the horizontal direction and a short-circuit defect (SSshort) between the source lines So and Se adjacent in the horizontal direction, respectively. Yes.

図14は縦方向の隣接欠陥を説明するための図である。図14中の破線は、縦方向で隣接するピクセル12ooと12eoと間の短絡欠陥(縦PP1)、および、縦方向で隣接するピクセル12oeと12eeと間の短絡欠陥(縦PP2)と、縦方向で隣接するゲートラインGoとGeとの間の短絡欠陥(GGshort)をそれぞれ示している。   FIG. 14 is a view for explaining adjacent defects in the vertical direction. The broken lines in FIG. 14 indicate short-circuit defects (vertical PP1) between pixels 12oo and 12eo adjacent in the vertical direction, short-circuit defects (vertical PP2) between pixels 12oe and 12ee adjacent in the vertical direction, and vertical direction. In FIG. 1, short-circuit defects (GGshort) between adjacent gate lines Go and Ge are shown.

電子線を用いたTFTアレイ検査装置では、ピクセル(ITO電極)に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル(ITO電極)に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってTFTアレイの電気的検査を行っている。   In a TFT array inspection apparatus using an electron beam, the pixel (ITO electrode) is irradiated with an electron beam, and secondary electrons emitted by this electron beam irradiation are detected and applied to the pixel (ITO electrode). The voltage waveform is changed to a secondary electron waveform and imaged by a signal, whereby the TFT array is electrically inspected.

このTFTアレイの電気的検査では、上記した各種の欠陥を検査するために、TFTアレイを駆動する検査信号として種々の駆動パターンが用いられている。   In this electrical inspection of the TFT array, various drive patterns are used as inspection signals for driving the TFT array in order to inspect the various defects described above.

また、この電子線を用いたTFTアレイ検査では、複数配列されたピクセルのそれぞれに電子線を照射させながら走査することで、各TFTアレイを個別に検査するとともに、基板に設けられた複数のTFTアレイの検査を可能としている。   In the TFT array inspection using this electron beam, each TFT array is individually inspected by scanning while irradiating an electron beam to each of a plurality of arranged pixels, and a plurality of TFTs provided on the substrate. The array can be inspected.

したがって、基板が備える複数のTFTアレイを検査するには、電子線を走査する間に各ピクセルに漏れなく電子線を照射させる必要がある。   Therefore, in order to inspect a plurality of TFT arrays provided on the substrate, it is necessary to irradiate each pixel with an electron beam while scanning the electron beam.

各ピクセルに照射する電子線の照射点数はピクセルサイズに依存するが、従来の電子線照射では、1ピクセル当たり電子線を最低でも4点としている。   Although the number of irradiation points of the electron beam irradiated to each pixel depends on the pixel size, the conventional electron beam irradiation uses at least four electron beams per pixel.

図15は、1ピクセル当たりの電子線の照射点数を4点とした場合を示している。ここでは、1ピクセル当たりの電子線を4点照射させるために、各ピクセルのソース方向のピクセルピッチをPs、ゲート方向のピクセルピッチをPgとしたとき、ソース方向の照射間隔(以下、サンプリングピッチという)SsをSs=Ps/2とし、ゲート方向の照射間隔(以下、サンプリングピッチという)SgをSg=Pg/2としている。   FIG. 15 shows a case where the number of electron beam irradiation points per pixel is four. Here, in order to irradiate four electron beams per pixel, when the pixel pitch in the source direction of each pixel is Ps and the pixel pitch in the gate direction is Pg, the irradiation interval in the source direction (hereinafter referred to as sampling pitch). ) Ss is Ss = Ps / 2, and the irradiation interval in the gate direction (hereinafter referred to as sampling pitch) Sg is Sg = Pg / 2.

この1ピクセル当たりの電子線の照射点数を4点とする場合には、ソース方向の走査ライン上の照射点の位置と、ゲート方向で隣接する走査ライン上の照射点の位置とをゲート方向で合わせ、また、ゲート方向の走査ライン上の照射点の位置と、ソース方向で隣接する走査ライン上の照射点の位置とをソース方向で合わせ、これによって、各ピクセル内において、照射点の位置をソース方向およびゲート方向において一致させ、横方向および縦方向に走査させている。
特開平5−307192号公報
When the number of electron beam irradiation points per pixel is four, the position of the irradiation point on the scanning line in the source direction and the position of the irradiation point on the adjacent scanning line in the gate direction are determined in the gate direction. In addition, the position of the irradiation point on the scanning line in the gate direction and the position of the irradiation point on the adjacent scanning line in the source direction are aligned in the source direction. They are matched in the source direction and the gate direction, and are scanned in the horizontal and vertical directions.
JP-A-5-307192

1ピクセル当たりの電子線の照射点数を4点として電子線を走査する走査方法では、TFTパネル上に配置する各ピクセルが小さく、かつ、ピクセル数が多くなるほど、TFTパネル当たりのサンプリング点数が増加するため、検査時間が長くなるという問題がある。   In a scanning method of scanning an electron beam with four electron beam irradiation points per pixel, the number of sampling points per TFT panel increases as each pixel arranged on the TFT panel is smaller and the number of pixels increases. Therefore, there is a problem that the inspection time becomes long.

このTFTパネル当たりのサンプリング点数の増加を抑制するために、ゲート方向又はソース方向において、隣接するピッチ間距離であるピクセルピッチと、電子線を照射する照射位置間の距離であるサンプリングピッチとを一致させことで、ピクセル当たりのサンプリング点数を減少させることが考えられる。図17は、ソース方向において、ピクセルピッチとサンプリングピッチとを一致させることでサンプリング点数を減少させた例を示している。 In order to suppress the increase in the number of sampling points per TFT panel, in the gate direction or the source direction, a pixel pitch that is a distance between adjacent pitches and a sampling pitch that is a distance between irradiation positions that irradiate electron beams are set. by Ru match, it is conceivable to reduce the number of sampling points per pixel. FIG. 17 shows an example in which the number of sampling points is reduced by matching the pixel pitch and the sampling pitch in the source direction.

しかしながら、上記したピクセルピッチとサンプリングピッチとを一致させることでサンプリング点数を減少させる手法では、サンプリング点数を減少させた方向の照射点の位置精度が低下するという問題がある。   However, in the method of reducing the number of sampling points by matching the pixel pitch and the sampling pitch, there is a problem that the position accuracy of the irradiation point in the direction in which the number of sampling points is reduced is lowered.

図16は、1ピクセル当たりの電子線の照射点数を4点とした場合の照射点の位置精度を説明するための図であり、図18は、ソース方向でピクセルピッチとサンプリングピッチとを一致させることによって、1ピクセル当たりの電子線の照射点数を2点とした場合の照射点の位置精度を説明するための図である。   FIG. 16 is a diagram for explaining the position accuracy of irradiation points when the number of irradiation points of electron beams per pixel is four, and FIG. 18 matches the pixel pitch and sampling pitch in the source direction. It is a figure for demonstrating the positional accuracy of the irradiation point when the number of the irradiation points of the electron beam per pixel is two by this.

図16(a)、図18(a)は、ともにピクセルに対して電子線の照射位置が正しく行われた場合を示し、図16(b),(c)および、図18(b),(c)は、ともにピクセルに対して電子線の照射位置が位置ずれした場合を示している。   FIGS. 16 (a) and 18 (a) both show the case where the irradiation position of the electron beam is correctly performed on the pixel. FIGS. 16 (b) and 16 (c) and FIGS. c) shows a case where the irradiation position of the electron beam is displaced with respect to the pixel.

電子線の照射位置が図16(c)あるいは図18(c)に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。この位置ずれのずれ量を比較すると、1ピクセル当たりの電子線の照射点数を4点とした場合(図16(c))には、ずれ量が3/4・Ps以内であればピクセル内に電子線照射が可能であるのに対して、ソース方向でピクセルピッチとサンプリングピッチとを一致させて1ピクセル当たりの電子線の照射点数を2点に減少させた場合(図18(c))には、ずれ量が1/2・Psを超えるとピクセル内への電子線照射ができなくなる。このずれ量は、電子線をピクセル内に照射させるための照射位置の許容量に相当する。したがって、ピクセルピッチとサンプリングピッチとを一致させることで電子線の照射点数を減少させる場合には、電子線の照射位置の許容量が小さくなる。   When the electron beam irradiation position is shifted to the position shown in FIG. 16C or FIG. 18C, the pixel intended for irradiation is not irradiated with the electron beam. Comparing the displacement amount of this positional displacement, when the number of electron beam irradiation points per pixel is 4 (FIG. 16C), if the displacement amount is within 3/4 · Ps, it is within the pixel. While electron beam irradiation is possible, the number of electron beam irradiation points per pixel is reduced to two by matching the pixel pitch and sampling pitch in the source direction (FIG. 18 (c)). If the deviation amount exceeds 1/2 · Ps, it becomes impossible to irradiate an electron beam into the pixel. This shift amount corresponds to the allowable amount of the irradiation position for irradiating the pixel with the electron beam. Therefore, when the number of electron beam irradiation points is reduced by matching the pixel pitch and the sampling pitch, the allowable amount of the electron beam irradiation position is reduced.

そこで、本発明は上記課題を解決して、1ピクセル当たりの電子線のサンプリング点数を減少させるとともに、ピクセルに照射する電子線の照射位置精度の低下を抑制することを目的とする。   In view of the above, an object of the present invention is to solve the above-described problems and to reduce the number of electron beam sampling points per pixel and to suppress a decrease in the irradiation position accuracy of the electron beam applied to the pixel.

本発明は、電子線照射によるTFTアレイの欠陥検査において、TFTアレイの各ピクセルに照射する電子線の走査方法であり、各ピクセル内における電子線の走査方向を実質的に対角方向とすることで、1ピクセル当たりの電子線のサンプリング点数を減少させるとともに、ピクセルに照射する電子線の照射位置精度の低下を抑制する。   The present invention is a scanning method of an electron beam that irradiates each pixel of a TFT array in defect inspection of the TFT array by electron beam irradiation, and the scanning direction of the electron beam in each pixel is substantially diagonal. Thus, the number of sampling points of the electron beam per pixel is reduced, and the deterioration of the irradiation position accuracy of the electron beam irradiating the pixel is suppressed.

本発明のTFTアレイ検査における電子線走査方法は、電子線をTFTアレイのソース方向およびゲート方向に走査して、各ピクセルに電子線を照射するとともに、TFTアレイのソース方向およびゲート方向の少なくとも何れか一方の方向の電子線走査において、ピクセルピッチで照射を行うとともに、隣接する走査ライン間において電子線の照射位置をオフセットさせる。   The electron beam scanning method in the TFT array inspection of the present invention scans the electron beam in the source direction and the gate direction of the TFT array, irradiates each pixel with the electron beam, and at least any of the source direction and the gate direction of the TFT array. In electron beam scanning in either direction, irradiation is performed at a pixel pitch, and the irradiation position of the electron beam is offset between adjacent scanning lines.

このように、サンプリングピッチをピクセルピッチ電子線の照射位置をオフセットさせることで、一ピクセル内でみたとき、このピクセル内における電子線照射による電子線の走査方向を実質的に対角方向とする。   Thus, by offsetting the irradiation position of the pixel pitch electron beam with the sampling pitch, when viewed within one pixel, the scanning direction of the electron beam by electron beam irradiation within this pixel is made substantially a diagonal direction.

電子線の照射位置をオフセットさせるオフセット量は、ピクセルピッチの1/n(nは2以上の整数)とする。例えば、ソース方向で照射点数を減少させる場合には、ソース方向の電子線の照射間隔(サンプリングピッチSs)をピクセルピッチPsとするとともに、ゲート方向で隣接するソース走査ライン間において、電子線の照射位置をソース方向でPs/2だけずらせる。つまり、ソース方向のオフセット量をPs/2とする。   The offset amount for offsetting the irradiation position of the electron beam is 1 / n of the pixel pitch (n is an integer of 2 or more). For example, when reducing the number of irradiation points in the source direction, the electron beam irradiation interval (sampling pitch Ss) in the source direction is set to the pixel pitch Ps, and electron beam irradiation is performed between adjacent source scan lines in the gate direction. The position is shifted by Ps / 2 in the source direction. That is, the offset amount in the source direction is Ps / 2.

また、ゲート方向についても同様に行うことができ、ゲート方向で照射点数を減少させる場合には、ゲート方向の電子線の照射間隔(サンプリングピッチSg)をピクセルピッチPgとするとともに、ゲート方向で隣接するソース走査ライン間において、電子線の照射位置をゲート方向でPg/2だけずらせる。つまり、ゲート方向のオフセット量をPg/2とする。   The same can be done for the gate direction. When the number of irradiation points is reduced in the gate direction, the electron beam irradiation interval (sampling pitch Sg) in the gate direction is set to the pixel pitch Pg and adjacent in the gate direction. The irradiation position of the electron beam is shifted by Pg / 2 in the gate direction between the source scan lines. That is, the offset amount in the gate direction is Pg / 2.

本発明の電子線走査方法において、ソース方向において照射点数を減少させる形態、ゲート方向において照射点数を減少させる形態によって、いずれか一方の方向について照射点数を減少させる他、ソース方向とゲート方向の両方向において照射点数を減少させる形態としてもよい。   In the electron beam scanning method of the present invention, the number of irradiation points is reduced in one direction by reducing the number of irradiation points in the source direction and the number of irradiation points in the gate direction. The number of irradiation points may be reduced.

また、ソース方向で隣接する走査ライン間の電子線の照射位置のオフセット量と、ゲート方向で隣接する走査ライン間の電子線の照射位置のオフセット量とを個別に設定することができる。ソース方向のオフセット量とゲート方向のオフセット量とを同じ設定値nで定める他、ソース方向のオフセット量とゲート方向のオフセット量とを異なる設定値n、mで定めてもよい。   Further, the offset amount of the electron beam irradiation position between the scanning lines adjacent in the source direction and the offset amount of the electron beam irradiation position between the scanning lines adjacent in the gate direction can be individually set. The offset amount in the source direction and the offset amount in the gate direction may be determined by the same set value n, and the offset amount in the source direction and the offset amount in the gate direction may be determined by different set values n and m.

本発明によれば、ピクセル当たりの電子線のサンプリング点数を減少させることができる。さらに、本発明によれば、電子線のサンプリング点数の減少による電子線の照射位置精度の低下を抑制することができる。   According to the present invention, the number of electron beam sampling points per pixel can be reduced. Furthermore, according to this invention, the fall of the irradiation position precision of the electron beam by the reduction | decrease of the sampling number of an electron beam can be suppressed.

以下、本発明の実施の形態について、図を参照しながら詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図1は、本発明のTFTアレイ検査装置の概略図である。   FIG. 1 is a schematic view of a TFT array inspection apparatus of the present invention.

TFTアレイ検査装置1は、TFT基板10にアレイ検査用の検査信号を生成する検査信号生成部4と、検査信号生成部4で生成した検査信号をTFT基板10に印加するプローバ8と、TFT基板の電圧印加状態を検出する機構(2,3,5)と、検出信号に基づいてTFTアレイの欠陥を検出する欠陥検出部6を備える。   The TFT array inspection apparatus 1 includes an inspection signal generation unit 4 that generates an inspection signal for array inspection on the TFT substrate 10, a prober 8 that applies the inspection signal generated by the inspection signal generation unit 4 to the TFT substrate 10, and a TFT substrate. A mechanism (2, 3, 5) for detecting the voltage application state of the TFT and a defect detector 6 for detecting a defect of the TFT array based on the detection signal.

プローバ8は、プローブピン(図示していない)が設けられたプローバフレームを備える。プローバ8は、TFT基板10上に載置する等によってプローブピンをTFT基板10上に形成した電極に接触させ、TFTアレイに検査信号を印加する。   The prober 8 includes a prober frame provided with probe pins (not shown). The prober 8 contacts the electrode formed on the TFT substrate 10 by placing the probe pin on the TFT substrate 10 and applies an inspection signal to the TFT array.

TFT基板の電圧印加状態を検出する機構は種々の構成とすることができる。図1に示す構成は、電子線による検出構成であり、TFT基板10上に電子線を照射する電子線源2、照射された電子線によってTFT基板10から放出される二次電子を検出する二次電子検出器3、二次電子検出器3の検出信号を信号処理してTFT基板10上の電位状態を検出する信号処理部5等を備える。   The mechanism for detecting the voltage application state of the TFT substrate can have various configurations. The configuration shown in FIG. 1 is a detection configuration using an electron beam. An electron beam source 2 that irradiates an electron beam on the TFT substrate 10 and a secondary electron that detects secondary electrons emitted from the TFT substrate 10 by the irradiated electron beam. The secondary electron detector 3 and the secondary electron detector 3 are provided with a signal processing unit 5 that performs signal processing on detection signals from the secondary electron detector 3 and detects a potential state on the TFT substrate 10.

電子線が照射されたTFTアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、TFTアレイの電位状態を検出することができる。   Since the TFT array irradiated with the electron beam emits secondary electrons corresponding to the voltage of the applied inspection signal, the potential state of the TFT array can be detected by detecting the secondary electrons.

欠陥検出部6は、信号処理部5で取得したTFTアレイの電位状態に基づいて、正常状態における電位状態と比較することによってTFTアレイの欠陥を検出する。   The defect detection unit 6 detects defects in the TFT array by comparing with the potential state in the normal state based on the potential state of the TFT array acquired by the signal processing unit 5.

検査信号生成部4は、TFT基板10上に形成されるTFTアレイを駆動する検査信号の検査パターンを生成する。   The inspection signal generation unit 4 generates an inspection signal inspection pattern for driving the TFT array formed on the TFT substrate 10.

走査制御部9は、TFT基板10上のTFTアレイの検査位置を走査するために、ステージ7や電子源2を制御する。ステージ7は、載置するTFT基板10をXY方向に移動し、また、電子源2はTFT基板10に照射する電子線をXY方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。   The scanning control unit 9 controls the stage 7 and the electron source 2 in order to scan the inspection position of the TFT array on the TFT substrate 10. The stage 7 moves the TFT substrate 10 to be placed in the XY direction, and the electron source 2 scans the irradiation position of the electron beam by shaking the electron beam irradiating the TFT substrate 10 in the XY direction. The scanning position becomes the detection position.

なお、上記したTFTアレイ検査装置の構成は一例であり、この構成に限られるものではない。   The above-described configuration of the TFT array inspection apparatus is an example, and is not limited to this configuration.

次に、本発明のTFT基板の検査に用いる検査信号について、Cs on Com型TFTアレイの場合について図2、図3を用いて説明し、Cs on Gate型TFTアレイの場合について図4,図5を用いて説明する。   Next, the inspection signals used for the inspection of the TFT substrate of the present invention will be described with reference to FIGS. 2 and 3 for the Cs on Com type TFT array, and FIGS. 4 and 5 for the case of the Cs on Gate type TFT array. Will be described.

ここで、Cs on Com型TFTアレイは、画素電極に接続される付加容量(Cs)の一方の接続端が共通ライン(Csライン)に接続される構成であり、Cs on Gate型TFTアレイは、画素電極に接続される付加容量(Cs)の一方の接続端がゲートライン(Gateライン)に接続される構成である。   Here, the Cs on Com type TFT array has a configuration in which one connection end of the additional capacitor (Cs) connected to the pixel electrode is connected to a common line (Cs line). One connection end of the additional capacitor (Cs) connected to the pixel electrode is connected to the gate line (Gate line).

はじめに、Cs on Com型TFTアレイの場合について説明する。   First, the case of a Cs on Com type TFT array will be described.

図2は、Cs on Com型TFTアレイの構成を模式的に示している。TFT基板上には、アレイゲートライン14とソースライン15とが交差する部分の近傍のTFTエリア11AにTFTが設けられる。また、隣接するゲートライン14の間には、付加容量(Cs)を接続するCsライン16が設けられる。   FIG. 2 schematically shows the configuration of a Cs on Com TFT array. On the TFT substrate, a TFT is provided in a TFT area 11A in the vicinity of a portion where the array gate line 14 and the source line 15 intersect. Further, a Cs line 16 for connecting an additional capacitor (Cs) is provided between adjacent gate lines 14.

図3は、図2に示すCs on Com型TFTアレイの等価回路を示している。図3の等価回路では、ゲートライン14およびソースライン15は、それぞれ偶数番目と奇数番目の2つのライン群に分けて駆動する場合を示している。   FIG. 3 shows an equivalent circuit of the Cs on Com type TFT array shown in FIG. In the equivalent circuit of FIG. 3, the gate line 14 and the source line 15 are illustrated as being driven by being divided into even-numbered and odd-numbered two line groups, respectively.

奇数番目のゲートライン14oと奇数番目のソースライン15oとが交差する部分の近傍には画素(Pixel)12ooが設けられる。画素(Pixel)12ooの一端はTFT11ooに接続され、他端は付加容量(Cs)13ooに接続される。付加容量(Cs)13ooの他端はCsライン16に接続される。TFT11ooのドレインDは画素(Pixel)12ooに接続され、ゲートGは奇数番目のゲートライン14oに接続され、ソースSは奇数番目のソースライン15oに接続される。   A pixel 12oo is provided in the vicinity of a portion where the odd-numbered gate line 14o and the odd-numbered source line 15o intersect. One end of the pixel (Pixel) 12oo is connected to the TFT 11oo, and the other end is connected to the additional capacitor (Cs) 13oo. The other end of the additional capacitor (Cs) 13oo is connected to the Cs line 16. The drain D of the TFT 11oo is connected to the pixel 12oo, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the odd-numbered source line 15o.

同様に、奇数番目のゲートライン14oと偶数番目のソースライン15eとが交差する部分の近傍には画素(Pixel)12oeが設けられる。画素(Pixel)12oeの一端はTFT11oeに接続され、他端は付加容量(Cs)13oeに接続される。付加容量(Cs)13oeの他端はCsライン16に接続される。TFT11oeのドレインDは画素(Pixel)12oeに接続され、ゲートGは奇数番目のゲートライン14oに接続され、ソースSは偶数番目のソースライン15eに接続される。   Similarly, a pixel 12oe is provided in the vicinity of a portion where the odd-numbered gate line 14o and the even-numbered source line 15e intersect. One end of the pixel (Pixel) 12oe is connected to the TFT 11oe, and the other end is connected to the additional capacitor (Cs) 13oe. The other end of the additional capacitor (Cs) 13oe is connected to the Cs line 16. The drain D of the TFT 11oe is connected to the pixel 12oe, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the even-numbered source line 15e.

また、偶数番目のゲートライン14eと奇数番目のソースライン15oとが交差する部分の近傍には画素(Pixel)12eoが設けられる。画素(Pixel)12eoの一端はTFT11eoに接続され、他端は付加容量(Cs)13eoが接続される。付加容量(Cs)13eoの他端はCsライン16に接続される。TFT11eoのドレインDは画素(Pixel)12eoに接続され、ゲートGは偶数番目のゲートライン14eに接続され、ソースSは奇数番目のソースライン15oに接続される。   Further, a pixel 12eo is provided in the vicinity of a portion where the even-numbered gate line 14e and the odd-numbered source line 15o intersect. One end of the pixel (Pixel) 12eo is connected to the TFT 11eo, and the other end is connected to an additional capacitor (Cs) 13eo. The other end of the additional capacitor (Cs) 13eo is connected to the Cs line 16. The drain D of the TFT 11eo is connected to the pixel 12eo, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the odd-numbered source line 15o.

また、偶数番目のゲートライン14eと偶数番目のソースライン15eとが交差する部分の近傍には画素(Pixel)12eeが設けられる。画素(Pixel)12eeの一端はTFT11eeに接続され、他端は付加容量(Cs)13eeに接続される。付加容量(Cs)13eeの他端はCsライン16に接続される。TFT11eeのドレインDは画素(Pixel)12eeに接続され、ゲートGは偶数番目のゲートライン14eに接続され、ソースSは偶数番目のソースライン15eに接続される。   Further, a pixel 12ee is provided in the vicinity of a portion where the even-numbered gate line 14e and the even-numbered source line 15e intersect. One end of the pixel 12ee is connected to the TFT 11ee, and the other end is connected to the additional capacitor (Cs) 13ee. The other end of the additional capacitor (Cs) 13ee is connected to the Cs line 16. The drain D of the TFT 11ee is connected to the pixel 12ee, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the even-numbered source line 15e.

したがって、画素(Pixel)12ooには、奇数番目のゲートライン14oのオンパルス信号に応じて奇数番目のソースライン15oの電圧が印可され、画素(Pixel)12oeには、奇数番目のゲートライン14oのオンパルス信号に応じて偶数番目のソースライン15eの電圧が印可され、画素(Pixel)12eoには、偶数番目のゲートライン14eのオンパルス信号に応じて奇数番目のソースライン15oの電圧が印可され、画素(Pixel)12eeには、偶数番目のゲートライン14eのオンパルス信号に応じて偶数番目のソースライン15eの電圧が印可される。   Accordingly, the voltage of the odd-numbered source line 15o is applied to the pixel (Pixel) 12oo according to the on-pulse signal of the odd-numbered gate line 14o, and the on-pulse of the odd-numbered gate line 14o is applied to the pixel (Pixel) 12oe. The voltage of the even-numbered source line 15e is applied according to the signal, and the voltage of the odd-numbered source line 15o is applied to the pixel (Pixel) 12eo according to the on-pulse signal of the even-numbered gate line 14e. Pixel) 12ee is applied with the voltage of the even-numbered source line 15e in accordance with the on-pulse signal of the even-numbered gate line 14e.

次に、Cs on Gate型TFTアレイの場合について説明する。   Next, the case of a Cs on Gate type TFT array will be described.

図4は、Cs on Gate型TFTアレイの構成を模式的に示している。TFT基板上には、アレイゲートライン14とソースライン15とが交差する部分の近傍のTFTエリア11AにTFTが設けられる。   FIG. 4 schematically shows the configuration of a Cs on Gate type TFT array. On the TFT substrate, a TFT is provided in a TFT area 11A in the vicinity of a portion where the array gate line 14 and the source line 15 intersect.

図5は、図4に示すCs on Gate型TFTアレイの等価回路を示している。図5の等価回路では、ゲートライン14およびソースライン15は、それぞれ偶数番目と奇数番目の2つのライン群に分けて駆動する場合を示している。   FIG. 5 shows an equivalent circuit of the Cs on Gate type TFT array shown in FIG. In the equivalent circuit of FIG. 5, the gate line 14 and the source line 15 are illustrated as being divided into two even-numbered and odd-numbered line groups.

奇数番目のゲートライン14oと奇数番目のソースライン15oとが交差する部分の近傍には画素(Pixel)12ooが設けられる。画素(Pixel)12ooの一端はTFT11ooに接続され、他端は付加容量(Cs)13ooに接続される。付加容量(Cs)13ooの他端は偶数番目のゲートライン14eに接続される。TFT11ooのドレインDは画素(Pixel)12ooに接続され、ゲートGは奇数番目のゲートライン14oに接続され、ソースSは奇数番目のソースライン15oに接続される。   A pixel 12oo is provided in the vicinity of a portion where the odd-numbered gate line 14o and the odd-numbered source line 15o intersect. One end of the pixel (Pixel) 12oo is connected to the TFT 11oo, and the other end is connected to the additional capacitor (Cs) 13oo. The other end of the additional capacitor (Cs) 13oo is connected to the even-numbered gate line 14e. The drain D of the TFT 11oo is connected to the pixel 12oo, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the odd-numbered source line 15o.

同様に、奇数番目のゲートライン14oと偶数番目のソースライン15eとが交差する部分の近傍には画素(Pixel)12oeが設けられる。画素(Pixel)12oeの一端はTFT11oeに接続され、他端は付加容量(Cs)13oeに接続される。付加容量(Cs)13oeの他端は偶数番目のゲートライン14eに接続される。TFT11oeのドレインDは画素(Pixel)12oeに接続され、ゲートGは奇数番目のゲートライン14oに接続され、ソースSは偶数番目のソースライン15eに接続される。   Similarly, a pixel 12oe is provided in the vicinity of a portion where the odd-numbered gate line 14o and the even-numbered source line 15e intersect. One end of the pixel (Pixel) 12oe is connected to the TFT 11oe, and the other end is connected to the additional capacitor (Cs) 13oe. The other end of the additional capacitor (Cs) 13oe is connected to the even-numbered gate line 14e. The drain D of the TFT 11oe is connected to the pixel 12oe, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the even-numbered source line 15e.

また、偶数番目のゲートライン14eと奇数番目のソースライン15oとが交差する部分の近傍には画素(Pixel)12eoが設けられる。画素(Pixel)12eoの一端はTFT11eoに接続され、他端は付加容量(Cs)13eoに接続される。付加容量(Cs)13eoの他端は奇数番目のゲートライン14oに接続される。TFT11eoのドレインDは画素(Pixel)12eoに接続され、ゲートGは偶数番目のゲートライン14eに接続され、ソースSは偶数番目のソースライン15eに接続される。   Further, a pixel 12eo is provided in the vicinity of a portion where the even-numbered gate line 14e and the odd-numbered source line 15o intersect. One end of the pixel (Pixel) 12eo is connected to the TFT 11eo, and the other end is connected to the additional capacitor (Cs) 13eo. The other end of the additional capacitor (Cs) 13eo is connected to the odd-numbered gate line 14o. The drain D of the TFT 11eo is connected to the pixel 12eo, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the even-numbered source line 15e.

また、偶数番目のゲートライン14eと偶数番目のソースライン15eとが交差する部分の近傍には画素(Pixel)12eeが設けられる。画素(Pixel)12eeの一端はTFT11eeに接続され、他端は付加容量(Cs)13eeに接続される。付加容量(Cs)13eeの他端は奇数番目のゲートライン14oに接続される。TFT11eeのドレインDは画素(Pixel)12eeに接続され、ゲートGは偶数番目のゲートライン14eに接続され、ソースSは偶数番目のソースライン15eに接続される。   Further, a pixel 12ee is provided in the vicinity of a portion where the even-numbered gate line 14e and the even-numbered source line 15e intersect. One end of the pixel 12ee is connected to the TFT 11ee, and the other end is connected to the additional capacitor (Cs) 13ee. The other end of the additional capacitor (Cs) 13ee is connected to the odd-numbered gate line 14o. The drain D of the TFT 11ee is connected to the pixel 12ee, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the even-numbered source line 15e.

したがって、画素(Pixel)12ooには、奇数番目のゲートライン14oのオンパルス信号に応じて奇数番目のソースライン15oの電圧が印可され、画素(Pixel)12oeには、奇数番目のゲートライン14oのオンパルス信号に応じて偶数番目のソースライン15eの電圧が印可され、画素(Pixel)12eoには、偶数番目のゲートライン14eのオンパルス信号に応じて奇数番目のソースライン15oの電圧が印可され、画素(Pixel)12eeには、偶数番目のゲートライン14eのオンパルス信号に応じて偶数番目のソースライン15eの電圧が印可される。   Accordingly, the voltage of the odd-numbered source line 15o is applied to the pixel (Pixel) 12oo according to the on-pulse signal of the odd-numbered gate line 14o, and the on-pulse of the odd-numbered gate line 14o is applied to the pixel (Pixel) 12oe. The voltage of the even-numbered source line 15e is applied according to the signal, and the voltage of the odd-numbered source line 15o is applied to the pixel (Pixel) 12eo according to the on-pulse signal of the even-numbered gate line 14e. Pixel) 12ee is applied with the voltage of the even-numbered source line 15e in accordance with the on-pulse signal of the even-numbered gate line 14e.

次に、本発明による電子線照射について図6〜図11を用いて説明する。なお、図6〜図9はソース方向およびゲート方向において、オフセット量を同じ設定定数nにより定め電子線の照射点数を減少させる場合を示し、図10,11はソース方向およびゲート方向のオフセット量を異なる設定定数n,mにより定め電子線の照射点数を減少させる場合を示している。また、図6,7はオフセット量を定める設定定数nを2とした場合であり、図8,9はオフセット量を定める設定定数nを3とした場合を示している。


Next, electron beam irradiation according to the present invention will be described with reference to FIGS. Note that, in FIGS. 6-9. The source direction and the gate direction, shows a case where defining the offset by the same setting constant n to reduce the irradiation points of the electron beam, 10 and 11 offset the source direction and the gate direction the different setting constant n, shows the case of reducing the irradiation points of the electron beam determined by m. 6 and 7 show the case where the set constant n for determining the offset amount is 2, and FIGS. 8 and 9 show the case where the set constant n for determining the offset amount is 3.


はじめに、設定定数nを2とした場合の例について、図6,7を用いて説明する。ここで、各ピクセルにおいて、ソース方向のピクセル間の距離をピクセルピッチPsとし、ゲート方向のピクセル間の距離をピクセルピッチPgとし、また、ソース方向に走査する際の照射位置間の距離をサンプリングピッチSsとし、ゲート方向に走査する際の照射位置間の距離をサンプリングピッチSgとする。   First, an example where the setting constant n is 2 will be described with reference to FIGS. Here, in each pixel, the distance between pixels in the source direction is the pixel pitch Ps, the distance between pixels in the gate direction is the pixel pitch Pg, and the distance between irradiation positions when scanning in the source direction is the sampling pitch. Let Ss be the sampling pitch Sg, the distance between the irradiation positions when scanning in the gate direction.

図6に示す例では、ソース方向のサンプリングピッチSsをピクセルピッチPsとし、また、ゲート方向のサンプリングSgをピクセルピッチPgとする。   In the example shown in FIG. 6, the sampling pitch Ss in the source direction is the pixel pitch Ps, and the sampling Sg in the gate direction is the pixel pitch Pg.

さらに、オフセット量を定める設定定数nを“2”として、ゲート方向に隣接するソース方向の走査ライン間では、電子線の照射位置をオフセット量ΔS=Ps/2だけずらし、ソース方向に隣接するゲート方向の走査ライン間では、電子線の照射位置をオフセット量ΔG=Pg/2だけずらす。   Further, the setting constant n for determining the offset amount is set to “2”, and the irradiation position of the electron beam is shifted by the offset amount ΔS = Ps / 2 between the scanning lines in the source direction adjacent to the gate direction, and the gate adjacent in the source direction Between the scanning lines in the direction, the irradiation position of the electron beam is shifted by an offset amount ΔG = Pg / 2.

図7は、設定定数nが2の場合のオフセット量で電子線を照射したときの状態を示している。また、図7は、1ピクセル当たりの電子線の照射点数を2点とし、ソース方向およびゲート方向で照射点をオフセットさせたときの照射点の位置精度を説明するための図である。   FIG. 7 shows a state when the electron beam is irradiated with an offset amount when the setting constant n is 2. FIG. 7 is a diagram for explaining the positional accuracy of the irradiation points when the number of irradiation points of the electron beam per pixel is two and the irradiation points are offset in the source direction and the gate direction.

図7(a)は、ピクセルに対して電子線の照射位置が正しく行われた場合を示し、図7(b),(c)は、ともにピクセルに対して電子線の照射位置が位置ずれした場合を示している。   FIG. 7A shows a case where the irradiation position of the electron beam is correctly performed on the pixel, and FIGS. 7B and 7C show that the irradiation position of the electron beam is shifted with respect to the pixel. Shows the case.

電子線の照射位置が図7(c)に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。この位置ずれのずれ量を、前記図18に示したときと同様に照射点数を2点とした場合と比較すると、1ピクセル当たりの電子線の照射点数が2点である点では同じであるが、図18の場合のずれ量は1/2・Psであるのに対して、図7の場合のずれ量は3/4・Psとなる。   When the irradiation position of the electron beam is shifted to the position shown in FIG. 7C, the pixel intended for irradiation is not irradiated with the electron beam. Compared with the case where the number of irradiation points is two as in the case shown in FIG. 18, the amount of positional deviation is the same in that the number of electron beam irradiation points per pixel is two. The deviation in the case of FIG. 18 is 1/2 · Ps, whereas the deviation in the case of FIG. 7 is 3/4 · Ps.

このときのずれ量は、電子線がピクセル内に照射されるための照射位置の許容量に相当する。そのため、図7に示すように、ソース方向およびゲート方向で照射点をオフセットさせることによって、そのときの照射位置のずれの許容量は1/2・Psから3/4・Psに拡大したと云うことができる。また、このことは、ソース方向およびゲート方向で照射点をオフセットさせることによって、照射点の位置精度が向上したとも云うことができる。   The amount of deviation at this time corresponds to the allowable amount of the irradiation position for irradiating the electron beam into the pixel. Therefore, as shown in FIG. 7, by offsetting the irradiation point in the source direction and the gate direction, the allowable amount of deviation of the irradiation position at that time is increased from 1/2 · Ps to 3/4 · Ps. be able to. This can also be said to be that the position accuracy of the irradiation point is improved by offsetting the irradiation point in the source direction and the gate direction.

次に、設定定数nを3とした場合の例について、図8,9を用いて説明する。なお、この例においても、各ピクセルにおいて、ソース方向のピクセル間の距離をピクセルピッチPsとし、ゲート方向のピクセル間の距離をピクセルピッチPgとし、また、ソース方向に走査する際の照射位置間の距離をサンプリングピッチSsとし、ゲート方向に走査する際の照射位置間の距離をサンプリングピッチSgとする。   Next, an example in which the setting constant n is 3 will be described with reference to FIGS. In this example as well, in each pixel, the distance between the pixels in the source direction is the pixel pitch Ps, the distance between the pixels in the gate direction is the pixel pitch Pg, and between the irradiation positions when scanning in the source direction Let the distance be the sampling pitch Ss, and let the distance between the irradiation positions when scanning in the gate direction be the sampling pitch Sg.

図8に示す例では、ソース方向のサンプリングピッチSsをピクセルピッチPsとし、また、ゲート方向のサンプリングSgをピクセルピッチPgとし、オフセット量を定める設定定数nを“3”として、ゲート方向に隣接するソース方向の走査ライン間では、電子線の照射位置をオフセット量ΔS=Ps/3だけずらし、ソース方向に隣接するゲート方向の走査ライン間では、電子線の照射位置をオフセット量ΔG=Pg/3だけずらす。   In the example shown in FIG. 8, the sampling pitch Ss in the source direction is the pixel pitch Ps, the sampling Sg in the gate direction is the pixel pitch Pg, and the setting constant n that defines the offset amount is “3”, and is adjacent in the gate direction. The electron beam irradiation position is shifted by an offset amount ΔS = Ps / 3 between the scanning lines in the source direction, and the electron beam irradiation position is offset by an offset amount ΔG = Pg / 3 between the scanning lines in the gate direction adjacent to the source direction. Just shift.

図9は、設定定数nが3の場合のオフセット量で電子線を照射したときの状態を示している。また、図9は、1ピクセル当たりの電子線の照射点数を3点とし、ソース方向およびゲート方向で照射点をオフセットさせたときの照射点の位置精度を説明するための図である。   FIG. 9 shows a state when the electron beam is irradiated with the offset amount when the setting constant n is 3. FIG. 9 is a diagram for explaining the positional accuracy of the irradiation points when the number of irradiation points of the electron beam per pixel is 3, and the irradiation points are offset in the source direction and the gate direction.

図9(a)は、ピクセルに対して電子線の照射位置が正しく行われた場合を示し、図9(b),(c)は、ともにピクセルに対して電子線の照射位置が位置ずれした場合を示している。   FIG. 9A shows a case where the electron beam irradiation position is correctly applied to the pixel, and FIGS. 9B and 9C show that the electron beam irradiation position is shifted with respect to the pixel. Shows the case.

電子線の照射位置が図9(c)に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。この位置ずれのずれ量を、前記図18に示したときと同様に照射点数を2点とした場合と比較すると、図18の場合のずれ量は1/2・Psであるのに対して、図9の場合のずれ量は2/3・Psとなる。   When the irradiation position of the electron beam is shifted to the position shown in FIG. 9C, the pixel intended for irradiation is not irradiated with the electron beam. Compared with the case where the number of irradiation points is two as in the case shown in FIG. 18, the deviation amount in the case of FIG. 18 is ½ · Ps. The shift amount in the case of FIG. 9 is 2/3 · Ps.

このときのずれ量は、電子線がピクセル内に照射されるための照射位置の許容量に相当するため、図9に示すように、ソース方向およびゲート方向で照射点をオフセットさせることによって、そのときの照射位置のずれの許容量は1/2・Psから2/3・Psに拡大したと云うことができる。また、このことは、ソース方向およびゲート方向で照射点をオフセットさせることによって、照射点の位置精度が向上したとも云うことができる。   The shift amount at this time corresponds to the allowable amount of the irradiation position for irradiating the electron beam into the pixel. Therefore, by offsetting the irradiation point in the source direction and the gate direction as shown in FIG. It can be said that the allowable amount of deviation of the irradiation position at that time has expanded from 1/2 · Ps to 2/3 · Ps. This can also be said to be that the position accuracy of the irradiation point is improved by offsetting the irradiation point in the source direction and the gate direction.

上記図6〜図9で示した例は、ソース方向のオフセット量とゲート方向のオフセット量を同じ設定定数nで設定した例であるが、ソース方向のオフセット量とゲート方向のオフセット量は異なる設定定数で設定してもよい。   The example shown in FIGS. 6 to 9 is an example in which the offset amount in the source direction and the offset amount in the gate direction are set with the same setting constant n, but the offset amount in the source direction and the offset amount in the gate direction are set differently. It may be set as a constant.

ソース方向のオフセット量とゲート方向のオフセット量は異なる設定定数で設定する例について、図10を用いて説明する。   An example in which the offset amount in the source direction and the offset amount in the gate direction are set with different setting constants will be described with reference to FIG.

なお、この例においても、各ピクセルにおいて、ソース方向のピクセル間の距離をピクセルピッチPsとし、ゲート方向のピクセル間の距離をピクセルピッチPgとし、また、ソース方向に走査する際の照射位置間の距離をサンプリングピッチSsとし、ゲート方向に走査する際の照射位置間の距離をサンプリングピッチSgとする。   In this example as well, in each pixel, the distance between the pixels in the source direction is the pixel pitch Ps, the distance between the pixels in the gate direction is the pixel pitch Pg, and between the irradiation positions when scanning in the source direction Let the distance be the sampling pitch Ss, and let the distance between the irradiation positions when scanning in the gate direction be the sampling pitch Sg.

図10に示す例では、ソース方向のサンプリングピッチSsをピクセルピッチPsとし、また、ゲート方向のサンプリングSgをピクセルピッチPgとする。   In the example shown in FIG. 10, the sampling pitch Ss in the source direction is the pixel pitch Ps, and the sampling Sg in the gate direction is the pixel pitch Pg.

そして、ソース方向のオフセット量を定める設定定数を“n”として、ゲート方向に隣接するソース方向の走査ライン間では、電子線の照射位置をオフセット量ΔS=Ps/nだけずらす。一方、ゲート方向のオフセット量を定める設定定数を“m”として、ソース方向に隣接するゲート方向の走査ライン間では、電子線の照射位置をオフセット量ΔS=Pg/mだけずらす。   Then, the setting constant for determining the offset amount in the source direction is set to “n”, and the irradiation position of the electron beam is shifted by the offset amount ΔS = Ps / n between the scanning lines in the source direction adjacent to the gate direction. On the other hand, the setting constant for determining the offset amount in the gate direction is set to “m”, and the irradiation position of the electron beam is shifted by the offset amount ΔS = Pg / m between the scanning lines in the gate direction adjacent to the source direction.

図10(a)は、ピクセルに対して電子線の照射位置が正しく行われた場合を示し、図10(b)はソース方向に電子線の照射位置が位置ずれした場合を示し、図10(c)はゲート方向に電子線の照射位置が位置ずれした場合を示している。電子線の照射位置が図10(b),10(c)に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。   FIG. 10A shows a case where the electron beam irradiation position is correctly performed on the pixel, FIG. 10B shows a case where the electron beam irradiation position is displaced in the source direction, and FIG. c) shows a case where the irradiation position of the electron beam is displaced in the gate direction. When the irradiation position of the electron beam is shifted to the positions shown in FIGS. 10B and 10C, the electron beam is not irradiated to the pixel intended for irradiation.

この位置ずれのずれ量は、ソース方向では{(n+1)/2n}・Psで表され、ゲート方向では{(m+1)/2m}・Pgで表される。   The amount of displacement is represented by {(n + 1) / 2n} · Ps in the source direction and {(m + 1) / 2m} · Pg in the gate direction.

このずれ量は、電子線がピクセル内に照射されるための照射位置の許容量に相当し、表1で表すことができ、設定定数n,mに対する許容量の概略傾向は図11で表すことができる。   This shift amount corresponds to the allowable amount of the irradiation position for irradiating the electron beam into the pixel, and can be expressed in Table 1. The approximate tendency of the allowable amount with respect to the setting constants n and m is expressed in FIG. Can do.

Figure 0005007925
Figure 0005007925

1ピクセル内の電子線の照射点数を2点としたとき、オフセットが無い場合の電子線の照射位置の位置ずれに許容される量は、ピクセルピッチP(ソース方向のピクセルピッチPsとゲート方向のピクセルピッチPgを代表してピクセルピッチPで示す)に対して0.5Pで表される。一方、表1および図11に示すように、電子線の照射位置の位置ずれが許容される範囲は、おおよそ0.75Pから0.5P(0.5Pを含まない)の範囲となり、オフセットが無い場合の電子線の照射位置の位置ずれに許容される量よりも大きくなり、ピクセルに照射する電子線の照射位置を隣接する走査ライン間でオフセットすることで、1ピクセルに照射する電子線に照射点数を減少させるとともに、照射位置の位置ずれに許容される量を大きくすることができる。なお、上述したように、この照射位置の位置ずれに許容される量を大きくすることは、電子線の照射位置の位置精度を向上させることに相当する。   When the number of electron beam irradiation points in one pixel is two, the allowable amount of displacement of the electron beam irradiation position when there is no offset is the pixel pitch P (the pixel pitch Ps in the source direction and the gate direction in the gate direction). (Represented by pixel pitch P as a representative of pixel pitch Pg). On the other hand, as shown in Table 1 and FIG. 11, the range in which the positional deviation of the irradiation position of the electron beam is allowed is approximately 0.75P to 0.5P (not including 0.5P), and there is no offset. In this case, the electron beam irradiated to one pixel is irradiated by offsetting the irradiation position of the electron beam irradiated to the pixel between the adjacent scanning lines. While reducing the number of points, the amount allowed for the displacement of the irradiation position can be increased. As described above, increasing the amount allowed for the displacement of the irradiation position corresponds to improving the position accuracy of the irradiation position of the electron beam.

なお、上記図7〜図11の説明で示したオフセット量は、電子線の照射点の中心とピクセルの境界位置とを比較することで示し、電子線の照射径等の条件を考慮に入れない場合を示すものであって、これらの条件を加味した場合には、オフセット量は上記と異なる数値で表される。   The offset amount shown in the description of FIGS. 7 to 11 is shown by comparing the center of the irradiation point of the electron beam and the boundary position of the pixel, and does not take into account the conditions such as the irradiation diameter of the electron beam. In this case, when these conditions are taken into account, the offset amount is expressed by a numerical value different from the above.

本発明は、液晶製造装置におけるTFTアレイ検査工程の他、有機ELや種々の半導体基板が備えるTFTアレイの欠陥検査に適用することができる。   The present invention can be applied not only to a TFT array inspection process in a liquid crystal manufacturing apparatus but also to a defect inspection of a TFT array provided in an organic EL or various semiconductor substrates.

本発明のTFTアレイ検査装置の概略図である。It is the schematic of the TFT array test | inspection apparatus of this invention. Cs on Com型TFTアレイの構成を模式的に示す図である。It is a figure which shows typically the structure of a Cs on Com type | mold TFT array. Cs on Com型TFTアレイの等価回路図である。It is an equivalent circuit diagram of a Cs on Com type TFT array. Cs on Gate型TFTアレイの構成を模式的に示す図である。It is a figure which shows typically the structure of a Cs on Gate type TFT array. Cs on Gate型TFTアレイの等価回路図である。It is an equivalent circuit diagram of a Cs on Gate type TFT array. 設定定数2でオフセット量を定めた場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam at the time of setting offset amount with the setting constant 2. FIG. 設定定数2でオフセット量を定めた場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam at the time of setting offset amount with the setting constant 2. FIG. 設定定数3でオフセット量を定めた場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam at the time of setting offset amount with the setting constant 3. FIG. 設定定数3でオフセット量を定めた場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam at the time of setting offset amount with the setting constant 3. FIG. 設定定数n,mでオフセット量を定めた場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of an electron beam at the time of setting offset amount with the setting constant n and m. 設定定数n,mに対する許容量の概略傾向を示す図である。It is a figure which shows the general | schematic tendency of the tolerance | permissible_quantity with respect to the setting constant n and m. TFTアレイの欠陥を説明するための図である。It is a figure for demonstrating the defect of a TFT array. 横方向隣接欠陥を説明するための図である。It is a figure for demonstrating a horizontal direction adjacent defect. 縦方向の隣接欠陥を説明するための図である。It is a figure for demonstrating the adjacent defect of a vertical direction. 1ピクセル当たりの電子線の照射点数を4点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam when the number of the irradiation points of the electron beam per pixel is four and it is not offset. 1ピクセル当たりの電子線の照射点数を2点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam when the number of irradiation points of the electron beam per pixel is set to 2 and it is not offset. 1ピクセル当たりの電子線の照射点数を4点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam when the number of the irradiation points of the electron beam per pixel is four and it is not offset. 1ピクセル当たりの電子線の照射点数を2点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。It is a figure for demonstrating the irradiation position of the electron beam when the number of irradiation points of the electron beam per pixel is set to 2 and it is not offset.

符号の説明Explanation of symbols

1…TFTアレイ検査装置、2…電子源、3…二次電子検出器、4…検査信号生成部、5…信号処理部、6…欠陥検出部、7…ステージ、8…プローブ、9…走査制御部、10…TFT基板、11…TFT、11A…TFTエリア、12…画素電極、13…付加容量、14…ゲートライン、15…ソースライン、16…Csライン、Ps…ソース方向ピクセルピッチ、Pg…ゲート方向ピクセルピッチ、Ss…ソース方向サンプリングピッチ、Sg…ゲート方向サンプリングピッチ、ΔS…ソース方向オフセット量、ΔG…ゲート方向オフセット量。   DESCRIPTION OF SYMBOLS 1 ... TFT array inspection apparatus, 2 ... Electron source, 3 ... Secondary electron detector, 4 ... Inspection signal production | generation part, 5 ... Signal processing part, 6 ... Defect detection part, 7 ... Stage, 8 ... Probe, 9 ... Scanning Control unit, 10 ... TFT substrate, 11 ... TFT, 11A ... TFT area, 12 ... pixel electrode, 13 ... additional capacitor, 14 ... gate line, 15 ... source line, 16 ... Cs line, Ps ... source direction pixel pitch, Pg ... gate direction pixel pitch, Ss ... source direction sampling pitch, Sg ... gate direction sampling pitch, ΔS ... source direction offset amount, ΔG ... gate direction offset amount.

Claims (3)

電子線照射によるTFTアレイの欠陥検査において、TFTアレイの各ピクセルに照射する電子線の走査方法であって、
電子線をTFTアレイのソース方向およびゲート方向に走査して、各ピクセルに電子線を照射するとともに、
TFTアレイのソース方向およびゲート方向の少なくとも何れか一方の方向の電子線走査において、ピクセルピッチで照射するとともに、隣接する走査ライン間において電子線の照射位置をオフセットさせ、
各ピクセル内における電子線の走査方向を実質的に一方の対角方向のみとすることを特徴とする、TFTアレイ検査における電子線走査方法。
In a defect inspection of a TFT array by electron beam irradiation, an electron beam scanning method for irradiating each pixel of the TFT array,
The electron beam is scanned in the source direction and the gate direction of the TFT array, and each pixel is irradiated with the electron beam.
In electron beam scanning in at least one of the source direction and gate direction of the TFT array, irradiation is performed at a pixel pitch, and the irradiation position of the electron beam is offset between adjacent scanning lines,
An electron beam scanning method in TFT array inspection, characterized in that an electron beam scanning direction in each pixel is substantially only one diagonal direction.
前記電子線の照射位置をオフセットさせるオフセット量は、ピクセルピッチの1/n(nは2以上の整数)であることを特徴とする、請求項1に記載のTFTアレイ検査における電子線走査方法。   2. The electron beam scanning method in TFT array inspection according to claim 1, wherein an offset amount for offsetting the irradiation position of the electron beam is 1 / n of a pixel pitch (n is an integer of 2 or more). ソース方向で隣接する走査ライン間の電子線の照射位置のオフセット量と、ゲート方向で隣接する走査ライン間の電子線の照射位置のオフセット量とを個別に設定することを特徴とする、請求項1又は2に記載のTFTアレイ検査における電子線走査方法。   The electron beam irradiation position offset amount between adjacent scanning lines in the source direction and the electron beam irradiation position offset amount between adjacent scanning lines in the gate direction are individually set. 3. An electron beam scanning method in the TFT array inspection according to 1 or 2.
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