JP4992211B2 - Manufacturing method of semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、トレンチ構造を備える半導体素子の製造方法に関し、特にトレンチ構造を備える絶縁ゲート型電界効果トランジスタの製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor element having a trench structure, more particularly, to a method of manufacturing an insulated gate field effect transistor capacitor having a trench structure.
従来、セルの高集積化、耐圧性向上、オン抵抗の低減等を図るため、トレンチ構造を備える半導体素子が利用されている。 2. Description of the Related Art Conventionally, a semiconductor element having a trench structure has been used in order to achieve high cell integration, improved breakdown voltage, reduced on-resistance, and the like.
例えばトレンチ構造を備える絶縁ゲート型トランジスタは、半導体基板の上面に形成されたトレンチ(溝)にゲート絶縁膜を介して、ゲート電極として機能する導体膜が埋設されたゲート構造を備える。そして、半導体基板の上面側に設けられた半導体領域をソース領域、下面側に設けられた半導体領域をドレイン領域とし、ソース領域とドレイン領域との間に形成されたベース領域とを備える。ベース領域のうち、ゲート絶縁膜と接する領域は、ゲート電極に電圧が印加された際、チャネルとして機能する。 For example, an insulated gate transistor having a trench structure has a gate structure in which a conductor film functioning as a gate electrode is buried in a trench (groove) formed on the upper surface of a semiconductor substrate via a gate insulating film. A semiconductor region provided on the upper surface side of the semiconductor substrate is a source region, a semiconductor region provided on the lower surface side is a drain region, and a base region formed between the source region and the drain region is provided. Of the base region, a region in contact with the gate insulating film functions as a channel when a voltage is applied to the gate electrode.
ところで、このような絶縁ゲート型トランジスタの動作電圧を下げるためには、ベース領域のチャネルが形成される領域の不純物濃度を低く形成することが好ましい。しかし、動作電圧を下げるためチャネルが形成される領域のみならずベース領域全体の不純物濃度を低下させると、アバランシェ耐量が低下し、好ましくない。 By the way, in order to lower the operating voltage of such an insulated gate transistor, it is preferable that the impurity concentration of the region where the channel of the base region is formed be low. However, if the impurity concentration not only in the region where the channel is formed but also in the entire base region is lowered in order to lower the operating voltage, the avalanche resistance is lowered, which is not preferable.
そこで、ゲート絶縁膜及びゲート電極を形成する前にトレンチ内に酸化膜を形成し、ベース領域内の不純物を酸化膜内に拡散させることにより、ベース領域のゲート絶縁膜近傍の領域の不純物濃度を低下させる技術が開発されている(例えば特許文献1)。
ところで、特許文献1に開示された半導体素子の製造方法では、酸化膜がトレンチの底面及び側面に形成される。従って、トレンチ底面に形成されたドレイン領域の不純物までもが酸化膜に吸収され、ドレイン領域の不純物濃度が低下し、耐圧性等が初期設計からずれる問題が生ずる。 Incidentally, in the method of manufacturing a semiconductor element disclosed in Patent Document 1, an oxide film is formed on the bottom and side surfaces of the trench. Therefore, even the impurities in the drain region formed on the bottom surface of the trench are absorbed by the oxide film, the impurity concentration in the drain region is lowered, and the withstand voltage and the like are deviated from the initial design.
また、特許文献1に開示された半導体素子の製造方法では、ベース領域のソース電極と接する領域が抵抗性接触となるよう別工程で不純物を拡散させ、高不純物濃度の領域を形成する必要があるため、製造工程が増加する問題がある。更に、不純物の酸化膜への吸収にばらつきがあると閾値電圧にばらつきが生ずる、ベース領域に拡散された不純物を酸化膜へ拡散させるため、トレンチ側面から深さ方向の不純物濃度の制御が困難である等の問題もある。 In addition, in the method for manufacturing a semiconductor element disclosed in Patent Document 1, it is necessary to form a high impurity concentration region by diffusing impurities in a separate process so that a region in contact with the source electrode in the base region is in a resistive contact. Therefore, there is a problem that the manufacturing process increases. Furthermore, if there is variation in the absorption of impurities into the oxide film, the threshold voltage will vary, and the impurity diffused in the base region is diffused into the oxide film, making it difficult to control the impurity concentration in the depth direction from the trench side. There are some problems.
本発明は上記実情に鑑みてなされたものであって、良好な動作電圧及びアバランシェ耐量を備える半導体素子の製造方法を提供することを目的とする。 The present invention was made in view of the above circumstances, and an object thereof is to provide a method for manufacturing a semiconductor element with good operating voltage and the avalanche withstand capability.
上記目的を達成するため、本発明の第1の観点にかかる半導体素子の製造方法は、
第1導電型の第1半導体領域と、前記第1半導体領域の上面に形成された第2導電型の第2半導体領域とを備える半導体基体の一方の主面に、前記第2半導体領域から前記第1半導体領域まで延びるようにトレンチを形成するトレンチ形成工程と、
前記半導体基体の一方の主面及び前記トレンチの少なくとも底面を覆うようにマスクを形成するマスク形成工程と、
前記トレンチの開口部を介して前記トレンチの側面の前記マスクが形成されていない領域に、第1導電型の不純物を拡散させることにより、前記トレンチの側面の前記第2半導体領域に、該不純物を拡散させる前の前記第2半導体領域の不純物濃度と比較して低い不純物濃度を有する第2導電型の半導体領域を形成する不純物拡散工程と、
前記マスクを除去するマスク除去工程と、
前記トレンチの底面及び側面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して前記トレンチを充填するようにゲート電極を形成するゲート電極形成工程と、から構成されることを特徴とする。
In order to achieve the above object, a method of manufacturing a semiconductor device according to the first aspect of the present invention includes:
One main surface of a semiconductor substrate including a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type formed on an upper surface of the first semiconductor region, the second semiconductor region to the main surface Forming a trench so as to extend to the first semiconductor region;
A mask forming step of forming a mask so as to cover one main surface of the semiconductor substrate and at least a bottom surface of the trench;
The region where the mask is not formed of the side surface of the trench through the opening of the trench, by Rukoto diffuse an impurity of a first conductivity type, said second semiconductor region of a side surface of the trench, the impurity an impurity diffusion step you forming a semiconductor region of a second conductivity type having a lower impurity concentration compared with the impurity concentration of the second semiconductor region before diffusing the,
A mask removal step of removing the mask;
An insulating film forming step of forming an insulating film on the bottom and side surfaces of the trench;
And a gate electrode forming step of forming a gate electrode so as to fill the trench through the insulating film.
前記マスク形成工程では、前記トレンチを介して露出する前記第1半導体領域を覆うように前記マスクを形成してもよい。 In the mask forming step, the mask may be formed so as to cover the first semiconductor region exposed through the trench.
前記不純物拡散工程では、イオン注入法により不純物を拡散させてもよい。 In the impurity diffusion step, impurities may be diffused by an ion implantation method.
本発明によれば、トレンチの少なくとも底面にマスクを形成した上で、トレンチの開口部を介してベース領域の導電型とは逆導電型の不純物をトレンチ表面に注入することにより、良好な動作電圧及びアバランシェ耐量を備える半導体素子の製造方法を提供することができる。 According to the present invention, a mask is formed on at least the bottom surface of the trench, and an impurity having a conductivity type opposite to the conductivity type of the base region is implanted into the trench surface through the opening of the trench. and it is possible to provide a manufacturing method of a semiconductor element with an avalanche withstand capability.
本発明の実施の形態に係る半導体素子及びその製造方法について図を用いて説明する。 A semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.
本発明の実施の形態に係る半導体素子10を図1に示す。本発明は半導体素子として絶縁ゲート型電界効果トランジスタを例に挙げて説明する。図1は、半導体素子10の部分断面図である。
A
半導体素子10は、図1に示すように半導体基体20と、ゲート電極31と、ゲート絶縁膜32と、ソース電極33と、層間絶縁膜34と、ドレイン電極35と、を備える。
As shown in FIG. 1, the
半導体基体20は、図1に示すようにドレイン領域21と、ベース領域22と、チャネル領域23と、ソース領域24と、トレンチ25と、を備える。
As shown in FIG. 1, the
ドレイン領域21は、例えばリン又はアンチモン(ヒ素)等のN型(第1導電型)の不純物が拡散されたN型半導体領域から構成される。ドレイン領域21の下面に、ドレイン電極35が形成される。またドレイン領域21の不純物濃度は、ゲート絶縁膜32近傍の領域と、それ以外の領域とでほぼ同じに形成される。
The
ベース領域22は、例えばボロン等のP型(第2導電型)の不純物が拡散されたP型半導体領域から構成され、ドレイン領域21上に形成される。ベース領域22の不純物濃度は、半導体素子10のアバランシェ耐量を良好に得るため、チャネル領域23の不純物濃度より高く形成される。またベース領域22上にはソース電極33が形成されており、ソース電極33とほぼ同じ電圧がベース領域22に印加される。
The
チャネル領域23は、例えばボロン等のP型(第2導電型)の不純物が拡散されたP型半導体領域から構成される。チャネル領域23は、ベース領域22と、ゲート絶縁膜32との間に形成され、チャネル領域23の上面にはソース領域24が形成され、チャネル領域の下面にはドレイン領域21が形成される。また、ゲート電極31に所定電圧が印加されると、チャネル領域23のゲート絶縁膜32近傍にチャネルが形成される。チャネル領域23の不純物濃度は、閾値電圧を低くし、半導体素子10の動作電圧を下げるため、ベース領域22と比較し所定程度低く形成される。
The
ソース領域24は、例えばリン等のN型(第1導電型)の不純物が拡散されたN型半導体領域から構成され、ベース領域22及びチャネル領域23の上面に形成される。また、ソース領域24と接するようにソース電極33が形成される。
The
トレンチ25は、図1に示すように半導体基体20の上主面に形成される。トレンチ25の断面形状は図1に示すように略方形であり、ソース領域24からドレイン領域21まで延びるように形成される。また、トレンチ25の表面にはゲート絶縁膜32が形成されており、さらにゲート絶縁膜32を介してトレンチ25を充填するようにゲート電極31が形成される。
The
ゲート電極31は、ボロン、リン等が拡散され導電性の付与されたポリシリコン等から形成され、ゲート絶縁膜32を介してトレンチ25を充填するように形成される。また、ゲート電極31の上面は半導体基体20の上主面とほぼ等しくなるように形成される。なお、ゲート電極31の上面は半導体基体20の上主面から多少下に位置するように形成することも可能である。
The
ゲート絶縁膜32は、絶縁体、例えばシリコン酸化膜から構成され、トレンチ25の表面に形成される。ゲート絶縁膜32は、所定の閾値電圧を維持できる厚みに形成される。また、ゲート絶縁膜32は、ドレイン領域21の不純物濃度に影響を与えない厚みに形成される。
The
ソース電極33は、導電体、例えばアルミニウム(Al)等から形成される。また、ソース電極33は、ソースコンタクト孔34aを介してソース領域24と接し、且つ層間絶縁膜34を覆うように形成される。なお、ソース電極33は、ソース領域24だけでなくベース領域22を覆うように形成される。このようにソース電極33をベース領域22を覆うように形成することで、ベース領域22にソース領域24とほぼ同じ電圧を印加することができる。
The
層間絶縁膜34は、絶縁体、例えばNSG(nondoped silicate glass )、BPSG(boron phosphor silicate glass)等から構成され、ゲート電極31とソース電極33との間に形成され、両者を電気的に絶縁する。また、層間絶縁膜34のソース電極33に対応する領域には、ソースコンタクト孔34aが形成される。
The interlayer
ドレイン電極35は、例えばアルミニウム(Al)等からなる金属多層膜等から構成され、半導体基体20の下主面に形成される。
The
以上の構成を採る半導体素子10は、ゲート絶縁膜32と接する領域に不純物濃度の低いチャネル領域23を備えることによって、閾値電圧を低くすることができ、半導体素子10の動作電圧を下げることが可能となる。また、ベース領域22の不純物濃度が高く保たれるため、半導体素子10は良好なアバランシェ耐量を備える。
In the
次に、本発明の実施の形態に係る半導体素子10の製造方法を図を用いて説明する。なお、以下に記述する方法は一例であり、同様の結果物が得られるのであればこれに限られない。
Next, a method for manufacturing the
まず、N型の半導体基板51を用意する。次に半導体基板上51の上主面に、熱拡散法、イオン注入法等によってP型の不純物を拡散させ、図2(a)に示すようにP型半導体領域52を形成する。
First, an N-
次にフォトリソグラフィ等により、P型半導体領域52上にレジストパターンを形成し、続いてリアクティブイオンエッチング(Reactive Ion Etching;RIE)法等によって、図2(b)に示すように、P型半導体領域52からN型半導体基板51まで延びるようにトレンチ25を形成する。また、これによりドレイン領域21が形成される。
Next, a resist pattern is formed on the P-
次に、トレンチ25の開口部25aを除くP型半導体領域52上全体にマスク71を形成する。また、トレンチ25の少なくとも底面を覆うように、好ましくはトレンチ25を介して露出するドレイン領域25を覆うようにマスク72を形成する。なお、マスク71及びマスク72は不純物の拡散を良好に防止できるものであればいずれを用いても良く、レジスト、絶縁物等を用いることができる。
Next, a
次に、図3(d)に示すように、トレンチ25の開口部25aを介して、トレンチ25の側面にP型半導体領域52とは逆導電型であるN型不純物、例えばリン、ヒ素等を所定の深さまでイオン注入する。これによりP−型半導体領域53が形成される。
Next, as shown in FIG. 3D, N-type impurities having a conductivity type opposite to that of the P-
次に、P型半導体領域52上に形成されたマスク71及びトレンチ内に形成されたマスク72を除去する。
Next, the
次に、P型半導体領域52上にフォトリソグラフィ等により、ソース領域24が形成される領域に対応した開口部を備えるレジストパターン(図示せず)を形成する。続いて、開口部を介しN型不純物をイオン注入法等で拡散させ、ソース領域24を形成する。また、これによりベース領域22が形成される。
Next, a resist pattern (not shown) having an opening corresponding to the region where the
次に、例えば熱酸化法等により、トレンチ25の表面に所定の厚さを備えるゲート絶縁膜32を形成する。
Next, the
次に、ゲート絶縁膜32が形成されたトレンチ25を充填するように、例えば減圧CVD(Chemical Vapor Deposition)法等によりポリシリコンを堆積させる。ポリシリコンは、トレンチ25を充填し、更にベース領域22の上面を覆うように形成した後、半導体基体20の上主面とほぼ同じ位置までエッチバックする。続いてポリシリコン中に例えばリン、ボロン等を拡散させ、導電性を付与する。これにより図4(e)に示すように、ゲート電極31が形成される。
Next, polysilicon is deposited by, for example, a low pressure CVD (Chemical Vapor Deposition) method so as to fill the
続いて、ゲート電極31上に例えば減圧CVD法等により層間絶縁膜34を形成し、フォトリソグラフィ等によってソースコンタクト孔34aに対応する領域に開口部を備えるレジストパターン(図示せず)を形成する。レジストパターンをマスクとし、エッチングを行うことによりソースコンタクト孔34aを形成する。
Subsequently, an
次に、ソースコンタクト孔34aを充填し、更に層間絶縁膜34を覆うように、スパッタ等によって例えばアルミニウム(Al)を堆積させ、ソース電極33を形成する。
また、半導体基体20の下主面にスパッタ等によって、例えばアルミニウム(Al)を堆積させ、ドレイン電極35を形成する。
以上の工程から、半導体素子10が製造される。
Next, for example, aluminum (Al) is deposited by sputtering or the like so as to fill the
Further, for example, aluminum (Al) is deposited on the lower main surface of the
From the above steps, the
本実施の形態の半導体素子の製造方法によれば、トレンチ25の少なくとも底面を覆うようにレジスト等からなるマスクを形成した上で、トレンチ25の側面に斜め方向からベース領域22とは逆導電型であるN型不純物を拡散させることによって、不純物濃度の低いチャネル領域23を容易に形成することができる。結果として、閾値電圧を低くすることができ、半導体素子10の動作電圧を低くすることができる。また、ベース領域22の不純物濃度は、チャネル領域23と比較して高く形成されるため、半導体素子10は良好なアバランシェ耐量を備える。
According to the method of manufacturing a semiconductor element of the present embodiment, a mask made of resist or the like is formed so as to cover at least the bottom surface of the
また、本実施の形態の製造方法によれば、ドレイン領域21はマスク72によって覆われるため、チャネル領域23を形成する際に不純物濃度が増加することはない。また、従来技術のようにトレンチと接するN型半導体領域の不純物濃度が低下することがなく、半導体素子10の特性が初期設計からのずれが生ずることがない。また、本実施の形態の製造方法では、チャネル領域23のみの不純物濃度を低下させるため、従来技術と異なり、ソース電極33と接するベース領域22を高濃度に形成する工程が不要となる。また、イオン注入法によってチャネル領域23を形成するため、酸化膜への拡散の程度のばらつきによる閾値電圧のばらつきが生ずることもなく、更にトレンチ側面から深さ方向の不純物濃度を制御することも容易に行うことができる。
Further, according to the manufacturing method of the present embodiment, since the
本発明は上述した実施の形態に限られず様々な修正及び応用が可能である。
例えば、上述した実施の形態では、半導体素子10として絶縁ゲート型電界効果トランジスタを例に挙げて説明したがこれに限られず、絶縁ゲート型バイポーラトランジスタであってもよい。
The present invention is not limited to the above-described embodiments, and various modifications and applications are possible.
For example, in the above-described embodiment, the insulated gate field effect transistor has been described as an example of the
また、上述した実施の形態では、溝及び第2の溝の開口部がテーパ状に形成されている場合を例に挙げて説明したが、テーパ状に形成されていなくともよい。しかし、ステップカバレージ(段差被覆性)を良好にするため開口部は面取りされていることが好ましい。 In the above-described embodiment, the case where the openings of the groove and the second groove are formed in a tapered shape has been described as an example. However, the opening may not be formed in a tapered shape. However, the opening is preferably chamfered in order to improve step coverage (step coverage).
また、上述した実施の形態ではN型を第1導電型、P型を第2導電型として説明したが、これを逆としても良い。 In the above-described embodiment, the N-type is described as the first conductivity type, and the P-type is described as the second conductivity type, but this may be reversed.
10 半導体素子
20 半導体基体
21 ドレイン領域
22 ベース領域
23 チャネル領域
24 ソース領域
25 トレンチ
31 ゲート電極
32 ゲート絶縁膜
33 ソース電極
34 層間絶縁膜
35 ドレイン電極
DESCRIPTION OF
Claims (3)
前記半導体基体の一方の主面及び前記トレンチの少なくとも底面を覆うようにマスクを形成するマスク形成工程と、
前記トレンチの開口部を介して前記トレンチの側面の前記マスクが形成されていない領域に、第1導電型の不純物を拡散させることにより、前記トレンチの側面の前記第2半導体領域に、該不純物を拡散させる前の前記第2半導体領域の不純物濃度と比較して低い不純物濃度を有する第2導電型の半導体領域を形成する不純物拡散工程と、
前記マスクを除去するマスク除去工程と、
前記トレンチの底面及び側面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して前記トレンチを充填するようにゲート電極を形成するゲート電極形成工程と、から構成されることを特徴とする半導体素子の製造方法。 One main surface of a semiconductor substrate including a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type formed on an upper surface of the first semiconductor region, the second semiconductor region to the main surface Forming a trench so as to extend to the first semiconductor region;
A mask forming step of forming a mask so as to cover one main surface of the semiconductor substrate and at least a bottom surface of the trench;
The region where the mask is not formed of the side surface of the trench through the opening of the trench, by Rukoto diffuse an impurity of a first conductivity type, said second semiconductor region of a side surface of the trench, the impurity an impurity diffusion step you forming a semiconductor region of a second conductivity type having a lower impurity concentration compared with the impurity concentration of the second semiconductor region before diffusing the,
A mask removal step of removing the mask;
An insulating film forming step of forming an insulating film on the bottom and side surfaces of the trench;
And a gate electrode forming step of forming a gate electrode so as to fill the trench through the insulating film.
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