JP4983601B2 - イオン注入のシミュレーション方法及び半導体装置の製造方法 - Google Patents

イオン注入のシミュレーション方法及び半導体装置の製造方法 Download PDF

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Description

本発明は、イオン注入のシミュレーション方法及び半導体装置の製造方法に関する。
LSI等の半導体装置は微細化の一途をたどっており、シリコン基板中に導入される不純物の分布を高精度にコントロールすることがますます重要となっている。例えば、MOSトランジスタのソース／ドレインエクステンションに関しては、シリコン基板に不純物をイオン注入した後、活性化アニールによって不純物を活性化させることが従来から行われているが、この方法では活性化アニールの際に不純物が拡散するので、不純物分布をシビアにコントロールするのが難しい。
このような不都合を回避する方法として、シリコン基板にゲルマニウムをイオン注入することにより、シリコン基板の表層部分にダメージを与えて非晶質層を形成し、その後に、この非晶質層に収まるようにソース／ドレインエクステンション用の不純物をイオン注入する方法がある。これによれば、非晶質層を形成しない場合よりも活性化アニールの温度を低くすることができるため、熱による不純物の拡散を防止でき、不純物濃度をコントロールし易くなる。なお、その非晶質層は、結晶化アニールの際に再び結晶化される。
このような方法を採用する場合には、非晶質層の厚さの範囲内にソース／ドレインエクステンション用の不純物の大部分が収まるように、その不純物のイオン注入条件を決定しなければいけないので、非晶質層の厚さを知る必要がある。
また、このようにゲルマニウムによって非晶質層を形成せずに、ソース／ドレインエクステンション用の不純物をイオン注入する場合でも、その不純物によってシリコン基板の表層に非晶質層が形成される。この非晶質層と、非晶質化されていないシリコン基板との界面（つまり非晶質層の底面）には欠陥が多く形成される。その欠陥の位置は、デバイスの特性に大きな影響を与えるので、この場合でも非晶質層の厚さを知ることは重要である。
非晶質層の厚さを知る方法としては、例えば、イオン注入の後のサンプルの断面をTEM(Tunnel Electron Microscope)により観察し、その画像から非晶質層の厚さを計る方法がある。
しかし、半導体装置で行われるイオン注入は、様々な注入条件で何度も行われるため、イオン注入のたびにTEMで観察するのは、コストがかさむと共に、大変な労力が要求される。
また、非特許文献１では、Monte Carlo法において実験データと合うようにfitting parameterを設けることで、非晶質層の厚さを定量的に計算している。しかし、イオン注入によるダメージの蓄積をモデリングするのは困難であり、更に、Monte Carlo法による計算自体が長時間を要するので、一般のデバイス開発者がこの方法を手軽に使うことはできない。
なお、本願に関連する技術が特許文献１、２と非特許文献２、３にも開示される。
そのうち、特許文献１には、分光エリプソメトリにより上記の非晶質層の厚さを測定することが開示されている。
また、特許文献２には、イオン注入された不純物の横方向の広がりを算出する方法が開示されている。
一方、非特許文献２では、Monte Carlo法による計算結果から欠陥濃度分布を発生させる経験的なモデルを提案している。
そして、非特許文献３には、イオン注入による濃度分布のデータベースが膨大に存在することが示されている。
特開２００１−２３０２９１号公報 特開２０００−１３８１７８号公報 M. Posselts, B. Schmidt, R. Groetzschel, C. S. Murthy, T. Feudel, and K. Suzuki, "Modeling of damage accumulation during ion implantation into single-crystalline silicon," J. Electrochem. Society, vol. 144, pp. 1495-1504, 1997. G. Hobler, S. Selberherr, "Two-dimensional modeling of ion implantation induced point defects, " IEEE Trans. Compute-Aided Design, vol. 7, pp. 174-180, 1988. Kunihiro Suzuki, Ritsuo Sudo, Yoko Tada, Miki Tomotani, Thomas Feudel, and W. Fichtner, "Comprehensive analytical expression for dose dependent ion-implanted impurity concentration profiles," Solid-State Electronic, vol. 42, pp. 1671-1678, 1998.
本発明の目的は、不純物のイオン注入によって結晶性基板の表層部分に形成される非晶質層の厚さを安価且つ簡便に求めることができるイオン注入のシミュレーション方法及び半導体装置の製造方法を提供することにある。
本発明の一観点によれば、試験用結晶性基板に試験用の条件でイオン注入された不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出するステップと、前記不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、製品用結晶性基板に製品用の条件で前記不純物をイオン注入して得られる該不純物の濃度分布の前記形状パラメータを取得するステップと、前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を生成するステップと、前記生成された分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記製品用の条件で前記不純物をイオン注入することによって前記製品用結晶性基板に形成される非晶質層の厚さが前記深さdaであると特定するステップと、を有するイオン注入のシミュレーション方法が提供される。
本発明によれば、不純物の濃度分布を近似する分布関数をdaから無限大まで積分したときに、その積分値がΦa/cになるようなdaが非晶質層の厚さであると特定する。この方法では、TEMによる断面測定をイオン注入毎に行う必要が無いので、TEMを使用する場合に要するコストと時間を省くことができ、安価且つ短時間に非晶質層の厚さを把握することが可能となる。しかも、取り扱いが難しいMonte Carlo法を使用しないので、普通の技量を有する開発者が簡便に非晶質層の厚さを算出することができる。
そして、上記の分布関数としてガウス型の分布関数を用いることで、Pearson IV型の分布関数を用いる場合よりも計算が簡単になる。
また、本発明の別の観点によれば、半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に第１の条件で第１の不純物をイオン注入することにより、前記半導体基板の表層に非晶質層を形成する工程と、前記ゲート電極の両側の前記半導体基板に、不純物のピーク深さが前記非晶質層の厚さに収まるような第２の条件で第２の不純物をイオン注入して不純物拡散領域を形成する工程と、前記半導体基板を加熱して前記第２の不純物を活性化させる工程とを有し、前記第１の不純物をイオン注入する工程において、試験用結晶性基板に試験用の条件でイオン注入された前記第１の不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出し、前記第１の不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、前記第１の条件で得られる前記第１の不純物の濃度分布の形状パラメータを取得して、前記取得した形状パラメータを用いて、前記第１の不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を生成し、前記生成された分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記半導体基板に形成された前記非晶質層の厚さが前記深さdaであると特定する半導体装置の製造方法が提供される。
本発明によれば、第１の不純物を半導体基板にイオン注入することで半導体基板に非晶質層を形成し、更に不純物のピーク深さがその非晶質層の厚さに収まるような第２の条件を用いて、半導体基板に第２の不純物をイオン注入して不純物拡散領域を形成する。このように非晶質層内に不純物拡散領域を収めることで、非晶質層を形成しない場合と比較して第２の不純物に対する活性化アニールの温度を低温化できる。更に、活性化アニールの後でも、不純物拡散領域の接合の深さをほぼ固定化することができるので、不純物拡散領域が熱拡散するのが防止され、MOSトランジスタの微細化を推し進めることが可能となる。
しかも、非晶質層の厚さは、本発明の第１の観点と同様の方法で算出され、TEMによる断面の画像から測定する必要が無いので、TEMの測定コストが半導体装置の製造コストに転嫁されず、半導体装置を安価に製造することが可能となる。
更に、本発明の他の観点によれば、半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に不純物をイオン注入して不純物拡散領域を形成する工程と、前記半導体基板を加熱して前記不純物を活性化させる工程とを有し、前記不純物をイオン注入する工程において、試験用結晶性基板に試験用の条件でイオン注入された前記不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出し、前記不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、前記不純物拡散領域を形成するときのイオン注入の条件で得られる前記不純物の濃度分布の形状パラメータを取得して、前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を生成し、前記生成された分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記不純物拡散領域を形成したときに前記半導体基板に形成された非晶質層の厚さが前記深さdaであると特定する半導体装置の製造方法が提供される。
本発明によれば、不純物拡散領域を形成したときに半導体基板に形成された非晶質層の厚さを特定するので、その非晶質層と結晶層との界面に発生し易い欠陥の位置を把握することができ、最終的に得られるMOSトランジスタの電気的な特性を推測することができる。更に、その非晶質層の厚さは、上記した本発明の第１の観点と同様の方法で算出されるので、TEMによる測定コストの分だけ半導体装置を安価に製造することが可能となる。
図１は、Geのイオン注入の効果を確認するために作成されたサンプルの製造途中の断面図である。 図２は、図１（ｃ）の活性化アニールのアニール時間と不純物拡散領域のシート抵抗との関係を調査して得られたグラフである。 図３は、図１（ｃ）の活性化アニールの基板温度と、不純物拡散領域のシート抵抗との関係を調査して得られたグラフである。 図４は、不純物拡散領域の接合深さxjとそのシート抵抗との関係を、活性化アニールの基板温度を様々に変えて得られたグラフである。 図５は、Geのイオン注入の後に、TEMによりシリコン基板の断面を観察し、それにより得られた画像を基にして描いた図（その１）である。 図６は、Geのイオン注入の後に、TEMによりシリコン基板の断面を観察し、それにより得られた画像を基にして描いた図（その２）である。 図７は、Geのイオン注入の後に、TEMによりシリコン基板の断面を観察し、それにより得られた画像を基にして描いた図（その３）である。 図８は、Geのイオン注入の後に、TEMによりシリコン基板の断面を観察し、それにより得られた画像を基にして描いた図（その４）である。 図９は、Geのイオン注入の後に、TEMによりシリコン基板の断面を観察し、それにより得られた画像を基にして描いた図（その５）である。 図１０は、図５〜図９で使用したサンプルを基にして、Geの注入エネルギと非晶質層の厚さdとの関係を調査して得られたグラフである。 図１１（ａ）、（ｂ）は、色々な条件でGeを試験用シリコン基板にイオン注入して得られたGeの濃度分布である。 図１２は、イオン注入データベースの模式図である。 図１３は、図１２のデータベースを基にし、飛程Rpと標準偏差ΔRpのそれぞれの注入エネルギEに対する依存性を示すグラフである。 図１４（ａ）、（ｂ）は、それぞれ図５、図６のサンプルのGeの濃度の近似分布N(x)を示す図である。 図１５（ａ）、（ｂ）は、それぞれ図７、図８のサンプルのGeの濃度の近似分布N(x)を示す図である。 図１６（ａ）は、図９のサンプルのGeの濃度の近似分布N(x)を示す図であり、図１６（ｂ）は、注入エネルギを１６０keVとして得られたGeの濃度の近似分布N(x)を示す図である。 図１７は、イオン注入の注入エネルギEと、非晶質層と結晶層との界面におけるGe濃度との関係を示すグラフである。 図１８は、スルードーズΦa/cを算出する方法を説明するための図である。 図１９は、図１４〜図１６のそれぞれの近似分布N(x)を用いて算出されたスルードーズΦa/cと注入エネルギEとの関係を示すグラフである。 図２０は、本発明の第１実施形態で使用されるシミュレータの構成図である。 図２１は、本発明の第１実施形態に係るシミュレーション方法について示すフローチャートである。 図２２は、本発明の第１実施形態で使用される試験用シリコン基板の断面図である。 図２３は、本発明の第１実施形態で使用されるシミュレータが生成するGeの濃度分布N0(x)の例を示す図である。 図２４は、本発明の第１実施形態で使用される製品用シリコン基板の断面図である。 図２５は、スルードーズΦa/cを５×１０13cm-2とした場合における、注入エネルギEと非晶質層の厚さdaとの関係を示すグラフである。 図２６は、本発明の第１実施形態において、Geの濃度分布を近似する分布関数として、Pearson IV型の分布関数を用いて得られたシミュレーション結果を示すグラフである。 図２７は、本発明の第１実施形態に係るシミュレーション方法を砒素のイオン注入に適用して得られたグラフである。 図２８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３１は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
（i）Geイオン注入の効果
最初に、シリコン基板にGe（ゲルマニウム）をイオン注入することで得られる効果について説明する。
図１（ａ）〜（ｃ）は、その効果を確認するために作成されたサンプルの製造途中の断面図である。
そのサンプルを作成するには、まず図１（ａ）に示すように、面方位が（１００）のシリコン基板１にGeをイオン注入することにより、シリコン基板１の表層部分にダメージを与え、該表層部分を非晶質化して非晶質層１ａにする。そのGeのイオン注入条件としては、注入エネルギ４０keV、ドーズ量２×１０14cm-2が採用された。また、このイオン注入におけるチルト角は７°、回転角は０°とした。
次いで、図１（ｂ）に示すように、非晶質層１ａにB（ボロン）が収まるような条件、例えば、注入エネルギ１keV、ドーズ量１×１０15cm-2を採用し、非晶質層１ａに不純物拡散領域２を形成する。
その後、図１（ｃ）に示すように、シリコン基板１に対して活性化アニールを施すことにより、不純物拡散領域２内のBを活性化すると共に、非晶質層１ａを結晶化する。
図２は、図１（ｃ）の活性化アニールのアニール時間と不純物拡散領域２のシート抵抗との関係を調査して得られたグラフである。なお、この調査では活性化アニールの基板温度を６００℃とした。また、比較のために、Geをイオン注入せずに、Bのイオン注入だけで不純物拡散領域２を形成した場合の結果も同図に併記してある。
図２に示されるように、Geをイオン注入することで、基板温度が６００℃と比較的低温の活性化アニールでも、不純物拡散領域２のシート抵抗を十分に低減できることが分かる。これに対し、Geをイオン注入しない場合では、１０5秒よりも短い処理時間において、Geをイオン注入する場合よりもシート抵抗が高くなり、基板温度が６００℃の活性化アニールでは不純物活性領域２内のBを十分に活性化できないことが理解される。
図３は、上記の活性化アニールの基板温度と、不純物拡散領域２のシート抵抗との関係を調査して得られたグラフである。なお、この調査では、活性化アニールの処理時間を１０秒に固定している。また、図２と同様に、Geをイオン注入しないでBのイオン注入だけで不純物拡散領域２を形成した場合の結果も同図に併記してある。
図３に示されるように、Geをイオン注入することで、基板温度によらず不純物拡散領域２を十分に低抵抗化することができる。これに対し、Geをイオン注入しない場合では、基板温度が低いとシート抵抗が高くなり、不純物拡散領域２内のBを活性化させるのに高い基板温度が必要となることが理解される。
図４は、不純物拡散領域２の接合深さxj（図１（ｃ）参照）とそのシート抵抗との関係を、活性化アニールの基板温度を様々に変えて得られたグラフである。図４においても、Geのイオン注入を行った場合と行わなかった場合の結果を併記している。
図４に示されるように、Geのイオン注入を行わない場合では、不純物拡散領域２の接合深さxjとシート抵抗が活性化アニールの基板温度に大きく影響する。
これに対し、Geのイオン注入を行うと、上記の接合深さxjとシート抵抗とを活性化アニールの基板温度に依らずにほぼ固定化することができる。これにより、不純物拡散領域２を形成するためのBのイオン注入の条件（注入エネルギ、ドーズ量）だけで接合深さxjとシート抵抗とを決定することが可能となる。
（ii）Geのイオン注入条件と非晶質層の厚さとの関係
図５〜図９は、図１（ａ）で説明したGeのイオン注入の後に、TEM(Tunnel Electron Microscope)によりシリコン基板１の断面を観察し、それにより得られた画像を基にして描いた図である。但し、図５〜図９では、Geのイオン注入の条件を様々に変えてTEM像を得ており、そのイオン注入の注入エネルギは各図の上側に、そしてドーズ量は各TEM像の下側に付されている。
図５〜図９に示されるように、どの注入エネルギでも、ドーズ量が１×１０13cm-2では非晶質層１ａが不連続となる。
ドーズ量が１×１０14cm-2になると、非晶質層１ａが連続的に形成されるが、シリコン基板１で非晶質化していない結晶層と非晶質層１ａとの界面１ｂは不明瞭である。また、非晶質層１ａの上面付近には、非晶質化せずに結晶化したままのシリコンよりなる結晶層１ｃが残る。
一方、ドーズ量が１×１０15cm-2になると、非晶質層１ａと結晶層との界面１ｂが明瞭になると共に、非晶質層１ａの上面に結晶層１ｃが残らない。
そして、ドーズ量が５×１０15cm-2になると、非晶質層１ａと結晶層との界面１ｂが徐々に基板深くに移動していく。
図１０は、図５〜図９で使用したサンプルを基にして、Geの注入エネルギと非晶質層１ａの厚さd（図１（ａ）参照）との関係を調査して得られたグラフである。なお、非晶質層１ａの厚さdは、TEM画像に表示される目盛を目視で読んで計測した。また、図１０では、ドーズ量に応じて複数のグラフを得た。
図１０に示されるように、Geの注入エネルギが増えるにつれ、非晶質層１ａの厚さdが増加する。その増加の程度は、線形より緩やかである。また、ドーズ量が１×１０14cm-2と１×１０15cm-2の場合では、非晶質層１ａの厚さのドーズ量依存性が大きい。これは、ドーズ量が１×１０14cm-2から１×１０15cm-2の範囲において、結晶層から非晶質層１ａに遷移途中の遷移層の厚さが厚いためであると考えられる。一方、ドーズ量がこれより大きくなると、上記の遷移層の厚さがほぼ一定となり、非晶質層１ａの厚さの増加の程度が緩やかとなる。
（iii）イオン注入データベースについての説明
LSI等の半導体装置の製造工程では様々なイオン注入工程が行われる。そのイオン注入工程では、設計通りの不純物の濃度分布が得られるように、イオン注入の注入エネルギを設定する必要がある。そのため、通常のイオン注入工程では、不純物の濃度分布が注入エネルギと対応づけられてなるデータベースを参照することにより、所望の濃度分布に対応する注入エネルギを抽出し、その注入エネルギで製品用半導体基板に対してイオン注入が行われる。
以下に、そのデータベースの作成方法について説明する。
図１１（ａ）、（ｂ）は、色々な条件でGeを試験用シリコン基板にイオン注入して得られたGeの濃度分布であり、横軸が基板表面からの深さを示し、縦軸が濃度を示す。これらの濃度分布は、試験用シリコン基板をSIMSで測定することで得られた。なお、それぞれのイオン注入では、チルト角を７°、回転角を０°とした。
図１１（ａ）の例では、ドーズ量が１×１０15cm-2の場合に注入エネルギを５keV、１０keV、２０keVと変化させた場合の濃度分布が示されている。そして、図１１（ｂ）の例では、ドーズ量が１×１０15cm-2の場合に注入エネルギを４０keV、８０keVと変化させた場合の濃度分布と、ドーズ量が５×１０15cm-2で注入エネルギが１６０keVの場合の濃度分布とが示されている。
図１１（ａ）、（ｂ）において実線で示される曲線は、上記の各濃度分布をPearson IV型の分布関数I(x)を用いてN(x)=Φ・I(x-Rp)と近似して得られた近似分布N(x)である。但し、RpはGeの濃度の飛程であり、Φはドーズ量である。また、Pearson IV型の分布関数I(y)は、次の式１の微分方程式で定義される。
Figure 0004983601
なお、式１における各係数は次の式（２）〜（５）で定義される。
Figure 0004983601
これらの式（２）〜（５）中において、ΔRpは不純物の濃度の深さ方向の標準偏差である。また、γはスキューネスであり、βはクルトシスである。これらRp、ΔRp、γ、βは、分布N(x)の形状を特徴付けるものであり、以下では分布の形状パラメータと呼ぶことにする。
本実施形態では、これらの形状パラメータを注入エネルギEと対応付けることにより、図１２に模式的に示すようなイオン注入データベース１０５を作成する。図１２に示されるように、この例では、いずれの注入エネルギEでもスキューネスγが０．４７であり、分布が後方に偏っている。また、クルトシスβが３．５であることから、この分布がほぼGauss分布であることが理解される。
その形状パラメータ（Rp、ΔRp、γ、β）は、不純物の種類によって異なるので、上記のイオン注入データベース１０５を不純物毎に作成するのが好ましい。
なお、図１３は、図１２のデータベースを基にし、飛程Rpと標準偏差ΔRpのそれぞれの注入エネルギEに対する依存性を示すグラフである。
（iv）非晶質層の厚さの評価方法について
図１４〜図１６（ａ）は、図５〜図９のそれぞれのサンプルのGeの濃度の近似分布N(x)を示す図である。また、図１６（ｂ）は、注入エネルギを１６０keVとして得られたGeの濃度の近似分布N(x)を示す図である。
これらの近似分布N(x)は、各サンプルの注入エネルギEに対応する形状パラメータ（Rp、ΔRp、γ、β）を図１２のデータベースから取得して、その形状パラメータからPearson IV型の分布関数I(x)を生成し、N(x)=Φ・I(x-Rp)として得られたものである。なお、Φは、各サンプルのドーズ量である。
また、図１４〜図１６の各曲線において、上向きの矢印は、その矢印が指し示すサンプルにおける非晶質層と結晶層との界面（以下、a/c界面という）の位置を示し、矢印の横軸座標がそのa/c界面の深さとなる。但し、図５〜図９に示したように、ドーズ量Φが１×１０13cm-2のサンプルでは非晶質層が形成されないので、そのサンプルの近似分布N(x)に対しては矢印を付していない。
図１４〜図１６に示されるように、a/c界面の深さ（非晶質層の厚さd）は、サンプル毎に異なった値を示す。
このa/c界面の深さを決定する要素としては様々なものが考えられる。例えば、仮にどのようなサンプルにおいてもa/c界面においてGe濃度が一定であれば、そのGe濃度を特定することで、a/c界面の位置を知ることができる。
図１７は、イオン注入の注入エネルギEと、a/c界面におけるGe濃度との関係を示すグラフであり、図１４〜図１６を基にして得られたものである。
図１７に示されるように、a/c界面におけるGe濃度は、注入エネルギEやドーズ量Φに大きく依存し、サンプルによってはその値がオーダーで異なる。よって、a/c界面におけるGe濃度を用いたのでは、a/c界面の深さを一意に決定することはできない。
ところで、シリコン基板１に形成される非晶質層１ａ（図１（ａ）参照）は、該非晶質層１ａよりも深く注入されたGeがその注入の過程において形成したものであるから、非晶質層１ａよりも深い部分のGeの総数でa/c界面の位置を特定できると推測される。そのようなGeの総数のことを以下ではスルードーズΦa/cと呼ぶ。
図１８は、図１４〜図１６で説明した近似分布N(x)からそのスルードーズΦa/cを算出する方法を説明するための図である。なお、図１８では、注入エネルギEが４０keVでドーズ量Φが１×１０15cm-2の場合の近似分布N(x)を例にしている。
スルードーズΦa/cは、非晶質層の厚さdよりも深く注入されたGe原子の総数であるから、次の式（６）のように、近似分布N(x)をdから無限大まで積分して得られた積分値として算出される。
Figure 0004983601
図１９は、図１４〜図１６のそれぞれの近似分布N(x)を用いて算出されたスルードーズΦa/cと注入エネルギEとの関係を示すグラフである。
図１９に示されるように、スルードーズΦa/cは、不純物が同じならば注入エネルギEやドーズ量Φ等の注入条件によらず略一定であり、図１７のようにオーダーで異なることは無い。
このような性質を持ったスルードーズΦa/cを用いて、本実施形態では次のように非晶質層の厚さを知る。
（v）イオン注入のシミュレーション方法についての説明
図２０は、このシミュレーション方法で使用されるシミュレータの構成図である。
そのシミュレータ１００は、ユーザがデータの入力を行うキーボード１０１と、制御部１０４と、制御部１０４における演算結果等が表示されるモニター１０３とを有し、これらの間のデータの授受はバス１０２を介して行われる。制御部１０４は、例えばパーソナルコンピュータやワークステーションであり、ハードディスク等の記憶部１０４ａとCPU等の演算部１０４ｂとを有する。そのうち、記憶部１０４ａには、図１２で説明したイオン注入データベース１０５が格納されている。
図２１は、このシミュレータを用いたシミュレーション方法について示すフローチャートである。そして、図２２は、本方法で使用される試験用シリコン基板（結晶性基板）２０の断面図である。
図２１の最初のステップＳ１では、図２２に示すように、試験用シリコン基板（結晶性基板）２０に任意の試験用の条件（注入エネルギE0、ドーズ量Φ0）でGeをイオン注入する。このようにGeをイオン注入することで、試験用シリコン基板２０の表層部分には非晶質層２０ａが形成される。
そして、TEMによりその非晶質層２０ａの厚さd0を測定する。
次に、試験用の条件（注入エネルギE0、ドーズ量Φ0）を図２１の入力部１０１から制御部１０４に入力する。すると、制御部１０４は、記憶部１０４ａ内のイオン注入データベース１０５を参照し、上記の条件に対応する形状パラメータRp、ΔRp、γ、β（図１２参照）を取得する。
更に、制御部１０５は、これらの形状パラメータを用いてPearson IV型の分布関数I(x)を生成し、この分布関数I(x)に上記のドーズ量Φ0を乗算してなるN0(x)=Φ0・I(x-Rp)をGeの濃度分布として生成する。その濃度分布N0(x)は、例えば図２３のような形状となる。
そして、制御部１０５において、この濃度分布N0(x)をd0から無限大まで積分し、その積分値をスルードーズΦa/cとして算出する。
なお、上記では、一つの試験用の条件（注入エネルギE0、ドーズ量Φ0）からスルードーズΦa/cを求めたが、図１９で説明したようにスルードーズΦa/cは条件によらず略一定となるので、複数の異なるイオン注入条件で複数のスルードーズΦa/cを算出し、それらを平均したものを以下のステップでスルードーズΦa/cとして採用してもよい。このようにすることで、スルードーズΦa/cの統計的な信頼性が増す。
更に、上記では分布関数I(x)としてPearson IV型の分布関数を採用したが、これに代えてガウス型の分布関数を採用してもよい。
以上により、ステップＳ１は終了する。
次に、図２１のステップＳ２に移行する。
このステップＳ２では、図２４に示されるような製品用シリコン基板３０に予定されているイオン注入の注入エネルギEを図２１のキーボード１０１に入力する。これを受けて、制御部１０４は、イオン注入データベース１０５（図１２参照）を参照し、この注入エネルギEに対応する形状パラメータ（Rp、ΔRp、γ、β）を取得する。但し、後述するように、本実施形態で使用するのはRpとΔRpだけであり、γとβは使用しない。取得した形状パラメータ（Rp、ΔRp、γ、β）は、上記の製品用シリコン基板３０用のイオン注入条件でGeをイオン注入して得られるGeの濃度分布N(x)の形状パラメータである。
次いで、ステップＳ３に移行し、上記で取得した形状パラメータ（Rp、ΔRp）を用いて、制御部１０４がGeの濃度分布N(x)を近似する分布関数Na(x)を生成する。本実施形態では、その分布関数として、次の式（７）のようなガウス型の分布関数Na(x)を生成する。
Figure 0004983601
但し、Φは、製品用シリコン基板に対するイオン注入で予定されているドーズ量である。この分布関数Na(x)は、製品用シリコン基板に予定されているイオン注入条件で得られるGeの濃度分布を近似するものである。
次に、ステップＳ４に移行して、次の式（８）のように、分布関数Na(x)を深さdaから無限大まで積分したときの積分値が、ステップＳ１で算出したスルードーズΦa/cに等しいとおく。
Figure 0004983601
但し、erfc(x)は誤差関数である。そして、誤差関数の逆関数erfc-1(x)を用い、式（８）をdaについて解くことにより、次の式（９）を得る。
Figure 0004983601
制御部１０４は、式（９）を用いて、与えられたRp、ΔRp、Φa/c、Φからdaを数値的に計算する。そして、製品用シリコン基板３０に形成され得る非晶質層３０ａ（図２４参照）の厚さが、これにより得られたdaであると特定する。
以上により、本実施形態に係るイオン注入のシミュレーション方法の主要ステップが終了したことになる。
図２５は、スルードーズΦa/cを５×１０13cm-2とした場合における、注入エネルギEと非晶質層の厚さdaとの関係を示すグラフである。なお、図２５には、比較のために、非晶質層の厚さの実測値もプロットしてある。
図２５に示されるように、シミュレーションで得られたグラフは、実用的に問題の無いレベルで実測値と良く一致する。
ところで、このシミュレーション方法では、製品用シリコン基板３０におけるGeの濃度分布を近似する分布関数として、式（８）のようなガウス型の分布関数Na(x)を採用した。ガウス型の分布関数は近似が荒いので、ガウス型よりももっと近似の精度の高いPearson IV型の分布関数を上記の関数Na(x)を採用すれば、シミュレーション結果を実測値に更に近づけることができるとも考えられる。
図２６は、そのようにPearson IV型の分布関数を用いて得られたシミュレーション結果を示すグラフである。なお、Pearson IV型の分布関数を生成するには、式（１）〜（５）に示したように、Rp、ΔRpの他にγ、βも必要となる。よって、既述のステップＳ３では、これらの形状パラメータ（Rp、ΔRp、γ、β）を用い、式（１）〜（５）に従ってPearson IV型の分布関数を生成する。
図２５と図２６とを比較すると、両者に大きな違いが無いことが分かる。これは、上記のシミュレーションでは、スルードーズΦa/cというマクロなパラメータを使用しているため、分布関数の局所的な振る舞いの違いがシミュレーション結果に反映され難いためであると考えられる。
この結果から、不純物の濃度分布N0(x)を近似する分布関数Na(x)としては、計算が容易なガウス型の分布関数で十分であることが分かる。
以上説明した本実施形態では、図２１のステップＳ４で説明したように、分布関数Na(x)を深さdaから無限大まで積分したときの積分値がスルードーズΦa/cに等しくなるような深さdaを求め、製品用シリコン基板３０の条件でGeをイオン注入することによって形成される非晶質層３０ａの厚さが深さdaであると特定する。
これによれば、TEMによる断面観察は、ステップＳ１においてスルードーズΦa/cを同定する際に一回だけ行えばよく、製品用シリコン基板３０に予定されているイオン注入毎にTEMによる観察を行う必要が無い。そのため、TEMに要するコストや労力を削減することができると共に、製品用シリコン基板３０に形成される非晶質層３０ａの厚さを簡便に評価することが可能となる。
しかも、この方法では、取り扱いが難しいMonte Carlo法を使用しないので、普通の技量を有する開発者が簡便に非晶質層３０ａの厚さdaを算出することができる。
なお、上記では、非晶質層３０ａを形成するための不純物としてGeを採用したが、ドーパントにならない元素であれば不純物はGeに限定されない。そのような不純物は、Geの他に、Si（シリコン）や不活性ガスがある。これらの不純物を用いても、上記したのと同じ方法により非晶質層３０ａの厚さを算出することができる。
更に、シリコン基板３０に代えて、ガリウム砒素基板や、半導体以外の結晶性基板を用いても、上記と同様にして非晶質層の厚さを求めることができる。
（vi）砒素のイオン注入への拡張
上記したシミュレーション方法では、イオン注入の不純物としてGeを採用し、非晶質層３０ａを意図的に形成した。しかし、非晶質層３０ａは、MOSトランジスタのソース／ドレインエクステンションを形成するための不純物、例えば砒素のイオン注入によっても形成され得る。そこで、本願発明者は、砒素のイオン注入で形成される非晶質層に上記のシミュレーション方法が適用できるかどうかについて調査した。
図２７は、上記のシミュレーション方法を砒素のイオン注入に適用して得られた結果を示すグラフであり、横軸が注入エネルギを示し、縦軸が非晶質層の厚さを示す。なお、図２７では、比較のために、非晶質層の実測値もプロットしてある。また、スルードーズΦa/cの値は３×１０13cm-2とし、イオン注入時のチルト角は７°、回転角は０°とした。
図２７に示されるように、上記のシミュレーション方法を砒素に適用しても、そのシミュレーション結果は実測値と良く一致する。よって、このシミュレーション方法によれば、意図的に形成する非晶質層だけでなく、砒素のイオン注入により意図しなくとも形成される非晶質層の厚さも算出することができる。
（２）第２実施形態
本実施形態では、第１実施形態で説明したイオン注入のシミュレーション方法をMOSトランジスタの製造方法に適用する。
図２８〜図２９は、本実施形態に係る半導体装置の製造途中の断面図である。
最初に、図２８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板４０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜４１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜４１を形成してもよい。
次いで、シリコン基板４０の活性領域にp型不純物を導入してpウェル４２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４３となる熱酸化膜を形成する。
続いて、シリコン基板４０の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングしてゲート電極４４を形成する。
次に、図２８（ｂ）に示すように、注入エネルギが８０keVでドーズ量が１×１０15cm-2の第１の条件でシリコン基板４０にGe（第１の不純物）をイオン注入し、シリコン基板４０の表層に非晶質層４０ａを形成する。このように非晶質層４０ａを形成するための不純物はGeに限定されず、Siや不活性ガス等の不純物をイオン注入することで非晶質層４０ａを形成してもよい。
そして、既述の図２１のステップＳ１〜Ｓ４に従って、非晶質層４０ａの厚さdaを求める。
次に、図２８（ｃ）に示すように、ゲート電極４４の両側のシリコン基板４０に、不純物のピーク深さが非晶質層４０ａの厚さdaに収まるような第２の条件で砒素（第２の不純物）をイオン注入することにより、n型ソース／ドレインエクステンション（不純物拡散領域）４５を形成する。上記のイオン注入における第２の条件としては、例えば、注入エネルギ３０keV、ドーズ量２×１０15cm-2が採用される。
次に、図２９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板４０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極４４の横に絶縁性サイドウォール４６として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール４６とゲート電極４４をマスクにしながら、シリコン基板４０に砒素を再度イオン注入することにより、ゲート電極４４の側方のシリコン基板４０にn型ソース／ドレイン領域４７を形成する。
次いで、図２９（ｂ）に示すように、窒素雰囲気中で基板温度を約６００〜１１００℃とする活性化アニールをシリコン基板４０に対して行い、n型ソース／ドレインエクステンション４５とn型ソース／ドレイン領域４７のそれぞれの砒素を活性化する。また、この活性化アニールでは、Geのイオン注入によって形成されていた非晶質層４０ａが再び結晶化して消失する。
ここまでの工程により、シリコン基板４０の活性領域には、ゲート絶縁膜４３、ゲート電極４４、n型ソース／ドレインエクステンション４５、及びn型ソース／ドレイン領域４７によって構成されるMOSトランジスタTRが形成されたことになる。
次に、図２９（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板４０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板４０上に高融点金属シリサイド層４８を形成する。その高融点金属シリサイド層４８はゲート電極４４の表層部分にも形成され、それによりゲート電極４４が低抵抗化されることになる。
その後、素子分離絶縁膜４１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
この後は、MOSトランジスタTRを覆う層間絶縁膜を形成する工程と、n型ソース／ドレイン領域４７上の層間絶縁膜にコンタクトホールを形成する工程に移るが、その詳細については省略する。
以上説明した本実施形態によれば、図２８（ｃ）の工程において、不純物のピーク深さが非晶質層４０ａの厚さdaに収まるようにn型ソース／ドレインエクステンション４５を形成する。これにより、図２及び図３で説明したように、非晶質層４０ａを形成しない場合と比較して、n型ソース／ドレインエクステンション４５に対する活性化アニールの温度を低温化できる。また、図４の実験結果で説明したように、活性化アニールの後でも、n型ソース／ドレインエクステンション４５内の接合の深さをほぼ固定化することができるので、n型ソース／ドレインエクステンション４５の熱による拡散が防止され、MOSトランジスタTRの微細化を推し進めることが可能となる。
しかも、非晶質層４０ａの厚さdaは、第１実施形態で説明したイオン注入シミュレーションに従って算出され、TEMによる断面の画像から測定する必要が無いので、TEMの測定コストが半導体装置の製造コストに転嫁されず、半導体装置を安価に製造することが可能となる。
（３）第３実施形態
上記した第２実施形態では、図２８（ｃ）に示したように、非晶質層４０ａに収まるようにn型ソース／ドレインエクステンション４５を形成することで、そのn型ソース／ドレインエクステンション４５内の砒素が熱により拡散するのを防止した。
これに対し、本実施形態では、上記のような非晶質層４０ａを形成せずに、n型ソース／ドレインエクステンション４５を形成する。
図３０、図３１は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第２実施形態で説明したのと同じ要素には第２実施形態と同様の符号を付し、以下ではその説明を省略する。
最初に、図３０（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２実施形態の図２８（ａ）で説明した工程を行うことにより、pウェル４２が形成されたシリコン基板４０の上に、ゲート絶縁膜４３を介してゲート電極４４を形成する。
次いで、例えば注入エネルギ３０keV、ドーズ量２×１０15cm-2の条件で、ゲート電極４４の両側のシリコン基板４０に砒素をイオン注入することにより、n型ソース／ドレインエクステンション４５を形成する。
このように砒素をイオン注入したことにより、シリコン基板４０の表層部分が非晶質化されてシリコンの非晶質層４０ｂが形成される。その非晶質層４０ｂと、非晶質層化されていないシリコンとの界面４０ｃには、欠陥が多く形成されることがある。その欠陥は、MOSトランジスタの特性に大きな影響を与えるので、非晶質層４０ｂの厚さdaを知ることで上記の欠陥の位置を把握する必要がある。
そこで、上記のようにn型ソース／ドレインエクステンション４５を形成した後は、第１実施形態で説明した図２１のステップＳ１〜Ｓ４に従って、非晶質層４０ａの厚さdaを算出する。
次に、図３０（ｂ）に示すように、シリコン基板４０の上側全面に酸化シリコン等の絶縁膜を形成し、それをエッチバックしてゲート電極４４の横に絶縁性サイドウォール４６として残す。
そして、絶縁性サイドウォール４６とゲート電極４４をマスクにしながら、シリコン基板４０に再び砒素をイオン注入することにより、ゲート電極４４の側方のシリコン基板４０にn型ソース／ドレイン領域４７を形成する。
次に、図３０（ｃ）に示すように、窒素雰囲気中で基板温度を約６００〜１１００℃とする活性化アニールをシリコン基板４０に対して行い、n型ソース／ドレインエクステンション４５とn型ソース／ドレイン領域４７のそれぞれの砒素を活性化する。このような活性化アニールによって、非晶質層４０ｂは再び結晶化する。
ここまでの工程により、MOSトランジスタTRの基本構造が完成したことになる。
この後は、図３１に示すように、第２実施形態と同様にして、n型ソース／ドレイン領域４７に高融点金属シリサイド層４８を形成する。
以上説明した本実施形態によれば、n型ソース／ドレインエクステンション４５を形成する際に得られた非晶質層４０ｂの厚さdaを、第１実施形態で説明したイオン注入シミュレーションに従って算出する。そのイオン注入シミュレーションでは、非晶質層４０ｂの厚さdaをTEMで測定しないので、TEMによる測定の分だけ半導体装置の製造コストを安くすることができる。更に、このように非晶質層４０ｂの厚さdaを求めることで、その非晶質層４０ｂと非晶質化していない結晶層との界面に発生し易い欠陥の位置を把握することができ、MOSトランジスタTRの電気的な特性を推測することができる。
以下に、本発明の特徴を付記する。
（付記１） 試験用結晶性基板に試験用の条件でイオン注入された不純物の濃度分布を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出するステップと、
前記不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、製品用結晶性基板に製品用の条件で前記不純物をイオン注入して得られる該不純物の濃度分布の前記形状パラメータを取得するステップと、
前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似する分布関数を生成するステップと、
前記分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記製品用の条件で前記不純物をイオン注入することによって前記製品用結晶性基板に形成される非晶質層の厚さが前記深さdaであると特定するステップと、
を有することを特徴とするイオン注入のシミュレーション方法。
（付記２） 前記形状パラメータとして、前記不純物の濃度の飛程Rpと、該不純物の濃度の深さ方向の標準偏差ΔRpとを採用することを特徴とする付記１に記載のイオン注入のシミュレーション方法。
（付記３） 前記分布関数としてガウス型の分布関数を採用することを特徴とする付記２に記載のイオン注入のシミュレーション方法。
（付記４） 前記飛程Rpと前記標準偏差ΔRpに加えて、前記形状パラメータとしてスキューネスγとクルトシスβとを採用し、前記分布関数としてPearson IV型の分布関数を採用することを特徴とする付記２に記載のイオン注入のシミュレーション方法。
（付記５） 前記試験用の条件と前記製品用の条件として、注入エネルギとドーズ量とを採用することを特徴とする付記１に記載のイオン注入のシミュレーション方法。
（付記６） 前記積分値Φa/cを算出するステップにおける前記不純物の前記濃度分布は、前記データベースを参照することにより前記試験用の条件に対応する濃度分布の形状パラメータを取得し、該形状パラメータから生成された分布関数に基づいて得られることを特徴とする付記１に記載のイオン注入のシミュレーション方法。
（付記７） 前記不純物として、シリコン、ゲルマニウム、及び不活性ガスのいずれかを採用することを特徴とする付記１に記載のイオン注入のシミュレーション方法。
（付記８） 前記不純物として砒素を採用することを特徴とする付記１に記載のイオン注入のシミュレーション方法。
（付記９） 前記結晶性基板として半導体基板を採用することを特徴とする付記１に記載のイオン注入のシミュレーション方法。
（付記１０） 前記半導体基板としてシリコン基板又はガリウム砒素基板を採用することを特徴とする付記９に記載のイオン注入のシミュレーション方法。
（付記１１） 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に第１の条件で第１の不純物をイオン注入することにより、前記半導体基板の表層に非晶質層を形成する工程と、
前記ゲート電極の両側の前記半導体基板に、不純物のピーク深さが前記非晶質層の厚さに収まるような第２の条件で第２の不純物をイオン注入して不純物拡散領域を形成する工程と、
前記半導体基板を加熱して前記第２の不純物を活性化させる工程とを有し、
前記第１の不純物をイオン注入する工程において、
試験用結晶性基板に試験用の条件でイオン注入された前記第１の不純物の濃度分布を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出し、
前記第１の不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、前記第１の条件で得られる前記第１の不純物の濃度分布の形状パラメータを取得して、
前記取得した形状パラメータを用いて、前記第１の不純物の濃度分布を近似する分布関数を生成し、
前記分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記半導体基板に形成された前記非晶質層の厚さが前記深さdaであると特定することを特徴とする半導体装置の製造方法。
（付記１２） 前記第１の不純物としてシリコン、ゲルマニウム、及び不活性ガスのいずれかを採用し、
前記第２の不純物として砒素を採用することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に不純物をイオン注入して不純物拡散領域を形成する工程と、
前記半導体基板を加熱して前記不純物を活性化させる工程とを有し、
前記不純物をイオン注入する工程において、
試験用結晶性基板に試験用の条件でイオン注入された前記不純物の濃度分布を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出し、
前記不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、前記不純物拡散領域を形成するときのイオン注入の条件で得られる前記不純物の濃度分布の形状パラメータを取得して、
前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似する分布関数を生成し、
前記分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記不純物拡散領域を形成したときに前記半導体基板に形成された非晶質層の厚さが前記深さdaであると特定することを特徴とする半導体装置の製造方法。
（付記１４） 前記不純物として砒素を採用することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記不純物拡散領域として、MOSトランジスタのソース／ドレインエクステンションを形成することを特徴とする付記１１又は付記１２に記載の半導体装置の製造方法。

Claims (9)

  1. 試験用結晶性基板に試験用の条件でイオン注入された不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出するステップと、
    前記不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、製品用結晶性基板に製品用の条件で前記不純物をイオン注入して得られる該不純物の濃度分布の前記形状パラメータを取得するステップと、
    前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を生成するステップと、
    前記生成された分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記製品用の条件で前記不純物をイオン注入することによって前記製品用結晶性基板に形成される非晶質層の厚さが前記深さdaであると特定するステップと、
    を有することを特徴とするイオン注入のシミュレーション方法。
  2. 前記形状パラメータとして、前記不純物の濃度の飛程Rpと、該不純物の濃度の深さ方向の標準偏差ΔRpとを採用することを特徴とする請求項１に記載のイオン注入のシミュレーション方法。
  3. 前記飛程Rpと前記標準偏差ΔRpに加えて、前記形状パラメータとしてスキューネスγとクルトシスβとを採用し、前記生成された分布関数として前記Pearson IV型の分布関数を採用することを特徴とする請求項２に記載のイオン注入のシミュレーション方法。
  4. 前記試験用の条件と前記製品用の条件として、注入エネルギとドーズ量とを採用することを特徴とする請求項１に記載のイオン注入のシミュレーション方法。
  5. 前記不純物として、シリコン、ゲルマニウム、及び不活性ガスのいずれかを採用することを特徴とする請求項１に記載のイオン注入のシミュレーション方法。
  6. 前記不純物として砒素を採用することを特徴とする請求項１に記載のイオン注入のシミュレーション方法。
  7. 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側の前記半導体基板に第１の条件で第１の不純物をイオン注入することにより、前記半導体基板の表層に非晶質層を形成する工程と、
    前記ゲート電極の両側の前記半導体基板に、不純物のピーク深さが前記非晶質層の厚さに収まるような第２の条件で第２の不純物をイオン注入して不純物拡散領域を形成する工程と、
    前記半導体基板を加熱して前記第２の不純物を活性化させる工程とを有し、
    前記第１の不純物をイオン注入する工程において、
    試験用結晶性基板に試験用の条件でイオン注入された前記第１の不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出し、
    前記第１の不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、前記第１の条件で得られる前記第１の不純物の濃度分布の形状パラメータを取得して、
    前記取得した形状パラメータを用いて、前記第１の不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を生成し、
    前記生成された分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記半導体基板に形成された前記非晶質層の厚さが前記深さdaであると特定することを特徴とする半導体装置の製造方法。
  8. 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側の前記半導体基板に不純物をイオン注入して不純物拡散領域を形成する工程と、
    前記半導体基板を加熱して前記不純物を活性化させる工程とを有し、
    前記不純物をイオン注入する工程において、
    試験用結晶性基板に試験用の条件でイオン注入された前記不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さd0から無限大まで積分して積分値Φa/cを算出し、
    前記不純物の濃度分布の形状パラメータがイオン注入の条件に対応して格納されているデータベースを参照することにより、前記不純物拡散領域を形成するときのイオン注入の条件で得られる前記不純物の濃度分布の形状パラメータを取得して、
    前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似するガウス型又はPearson IV型の分布関数を生成し、
    前記生成された分布関数を深さdaから無限大まで積分したときの積分値が前記積分値Φa/cに等しくなるような深さdaを求め、前記不純物拡散領域を形成したときに前記半導体基板に形成された非晶質層の厚さが前記深さdaであると特定することを特徴とする半導体装置の製造方法。
  9. 前記不純物拡散領域として、MOSトランジスタのソース／ドレインエクステンションを形成することを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
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