JP4983160B2 - Moving image processing device - Google Patents
Moving image processing device Download PDFInfo
- Publication number
- JP4983160B2 JP4983160B2 JP2006238511A JP2006238511A JP4983160B2 JP 4983160 B2 JP4983160 B2 JP 4983160B2 JP 2006238511 A JP2006238511 A JP 2006238511A JP 2006238511 A JP2006238511 A JP 2006238511A JP 4983160 B2 JP4983160 B2 JP 4983160B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- prefetch
- decoding
- screen
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
本発明は、外部メモリが記憶する復号画面の一部分をプリフェッチして記憶するためのプリフェッチメモリを備える動画像処理装置に関する。 The present invention relates to a moving image processing apparatus including a prefetch memory for prefetching and storing a part of a decoded screen stored in an external memory.
図14は従来のMPEG(Moving Picture Experts Group)デコーダの一例を外部メモリとともに示す図である。図14中、1は従来のMPEGデコーダの一例であり、MPEG方式により圧縮符号化されているMPEGストリームを復号するものである。2は従来のMPEGデコーダ1が復号した復号画面を記憶させるための外部メモリ、例えば、SDRAM(synchronous dynamic random access memory)である。
FIG. 14 is a view showing an example of a conventional MPEG (Moving Picture Experts Group) decoder together with an external memory. In FIG. 14, 1 is an example of a conventional MPEG decoder, which decodes an MPEG stream that has been compression-encoded by the MPEG method.
また、MPEGデコーダ1において、3、4は復号処理部、5はプリフェッチメモリ、6はプリフェッチメモリ更新制御部、7はプリフェッチメモリアクセス制御部である。
In the
復号処理部3、4は、MPEGストリームの復号に必要な演算処理を行うものであり、プリフェッチメモリ5が記憶する画像内の矩形領域を参照画像として使用する場合には、それぞれ、矩形領域の読み出し要求(以下、矩形読み出し要求という場合がある。)をプリフェッチメモリアクセス制御部7に対して発行する。この矩形読み出し要求には、読み出し対象の矩形領域の位置情報及びサイズ情報などが含まれる。
The
プリフェッチメモリ5は、外部メモリ2が記憶する復号画面の一部分をプリフェッチして記憶するものである。本例では、プリフェッチメモリ5は、1ポート構成のメモリ(例えば、SRAM[static random access memory])とされており、複数のアクセス元からの読み出し処理又は書き込み処理を同時に実行することができないものとされている。
The
プリフェッチメモリ更新制御部6は、プリフェッチメモリ5の記憶内容の更新を制御するものであり、プリフェッチメモリ5の記憶内容の更新に必要なプリフェッチ内容更新要求をプリフェッチメモリアクセス制御部7に対して発行する。このプリフェッチ内容更新要求には、プリフェッチ内容を更新する領域の位置情報及びサイズ情報などが含まれる。
The prefetch memory
プリフェッチメモリアクセス制御部7は、復号処理部3からの矩形読み出し要求を介してのプリフェッチメモリ5に対するアクセス、復号処理部4からの矩形読み出し要求を介してのプリフェッチメモリ5に対するアクセス及びプリフェッチメモリ更新制御部6からのプリフェッチ内容更新要求を介してのプリフェッチメモリ5に対するアクセスを制御するものである。
The prefetch memory access control unit 7 performs access to the
図15はプリフェッチメモリアクセス制御部7の構成図である。図15中、10は調停回路、11はアドレス生成回路、12はスイッチ回路である。調停回路10は、復号処理部3からの矩形読み出し要求、復号処理部4からの矩形読み出し要求及びプリフェッチメモリ更新制御部6からのプリフェッチ内容更新要求のアドレス生成回路11への転送を調停するものであり、先に発行された要求を受け付けてアドレス生成回路11に転送し、その要求に係るプリフェッチメモリ5のアクセスが終了するまで、次の要求を受け付けないように動作する。
FIG. 15 is a block diagram of the prefetch memory access control unit 7. In FIG. 15, 10 is an arbitration circuit, 11 is an address generation circuit, and 12 is a switch circuit. The
アドレス生成回路11は、復号処理部3又は復号処理部4からの矩形読み出し要求が与えられた場合には、その矩形読み出し要求に含まれている矩形領域の位置情報及びサイズ情報からプリフェッチメモリ5に与えるアドレスを生成し、また、プリフェッチメモリ更新制御部6からのプリフェッチ内容更新要求が与えられた場合には、そのプリフェッチ内容更新要求に含まれる更新領域の位置情報及びサイズ情報からプリフェッチメモリ5に与えるアドレスを生成するものである。
When a rectangular read request is given from the
スイッチ回路12は、プリフェッチメモリ5が出力した画像データを復号処理部3又は復号処理部4に転送するためのものであり、スイッチ制御信号SW1により制御され、復号処理部3からの矩形読み出し要求に応じてプリフェッチメモリ5が出力した画像データについては復号処理部3に転送し、また、復号処理部4からの矩形読み出し要求に応じてプリフェッチメモリ5が出力した画像データについては復号処理部4に転送するように内部経路を可変させるものである。
The
図16はプリフェッチメモリ5がプリフェッチする外部メモリ2が記憶する復号画面内の領域とプリフェッチメモリ5の記憶領域との関係を示す図である。図16中、15は外部メモリ2が記憶する復号画面を示しており、MPEGデコーダ1においては、復号画面15の一部分の領域がプリフェッチ領域16としてプリフェッチメモリ5にプリフェッチされる。
FIG. 16 is a diagram showing the relationship between the area in the decoding screen stored in the
図17は調停回路10による調停例を説明するための図であり、プリフェッチメモリ更新制御部6からのプリフェッチ内容更新要求、復号処理部3からの矩形読み出し要求及び復号処理部4からの矩形読み出し要求がこの順番で調停回路10に与えられた場合を例にしている。
FIG. 17 is a diagram for explaining an example of arbitration by the
図17(A)は調停回路10による調停結果、図17(B)はプリフェッチメモリ更新制御部6からのプリフェッチ内容更新要求に係る更新領域、復号処理部3からの矩形読み出し要求に係る矩形領域及び復号処理部4からの矩形読み出し要求に係る矩形領域を示している。
17A shows an arbitration result by the
図17(B)中、18はプリフェッチメモリ更新制御部6からのプリフェッチ内容更新要求に係る新たなプリフェッチ領域、19はプリフェッチ領域18に対応して削除されるプリフェッチ領域、20はプリフェッチ領域18の画像データが記憶されるプリフェッチメモリ5内の更新領域を示している。
In FIG. 17B, 18 is a new prefetch area related to the prefetch content update request from the prefetch memory
また、21は復号処理部3からの矩形読み出し要求に係る復号画面15内の矩形領域、22は矩形領域21に対応するプリフェッチメモリ5内の矩形領域、23は復号処理部4からの矩形読み出し要求に係る復号画面15内の矩形領域、24は矩形領域23に対応するプリフェッチメモリ5内の矩形領域を示している。
この例の場合には、まず、プリフェッチメモリ更新制御部6からのプリフェッチ内容更新要求が調停回路10に許可されてアドレス生成回路11に転送される。この結果、アドレス生成回路11は、プリフェッチメモリ更新制御部6が求める更新領域20に書き込みアクセスするためのアドレスを生成してプリフェッチメモリ5に与える。この場合、外部メモリ2からプリフェッチ領域18の画像データが読み出されて、プリフェッチメモリ5の更新領域20に書き込まれ、プリフェッチメモリ5の更新が実行される。
In the case of this example, first, a prefetch content update request from the prefetch memory
また、この例では、プリフェッチメモリ5の更新中に、復号処理部3からの矩形読み出し要求が発行されているが、この矩形読み出し要求のアドレス生成回路11への転送は、調停回路10による調停により許可されず、待ち状態となる。そして、プリフェッチメモリ5の更新が終了すると、復号処理部3からの矩形読み出し要求が調停回路10に許可されてアドレス生成回路11に転送される。
In this example, a rectangular read request is issued from the
この結果、アドレス生成回路11は、復号処理部3からの矩形読み出し要求が求める矩形領域22を読み出しアクセスするためのアドレスを生成してプリフェッチメモリ5に与える。この場合、プリフェッチメモリ5から復号処理部3が要求する画像データが読み出されてスイッチ回路12を介して復号処理部3に転送される。
As a result, the
また、この例では、プリフェッチメモリ5の更新中に、復号処理部4からの矩形読み出し要求が発行されているが、この矩形読み出し要求のアドレス生成回路11への転送は、調停回路10による調停により許可されず、待ち状態となる。そして、プリフェッチメモリ5からの復号処理部3用の画像データの読み出しが終了すると、復号処理部3からの矩形読み出し要求が調停回路10に許可されてアドレス生成回路11に転送される。
In this example, a rectangular read request is issued from the
この結果、アドレス生成回路11は、復号処理部4からの矩形読み出し要求が求める矩形領域24を読み出しアクセスするためのアドレスを生成してプリフェッチメモリ5に与える。この場合、プリフェッチメモリ5から復号処理部4が要求する画像データが読み出されてスイッチ回路12を介して復号処理部4に転送される。
図14に示す従来のMPEGデコーダ1においては、プリフェッチメモリ5は1ポート構成のメモリとされているので、プリフェッチメモリ5に対する複数のメモリアクセスを許可することができず、プリフェッチメモリ5に対するアクセスの待ち状態が多く発生してしまうという問題点があった。
In the
本発明は、かかる点に鑑み、複数のメモリアクセス元からのプリフェッチメモリに対するアクセスの待ち状態の発生数を減らし、動画像処理の効率化を図ることができるようにした動画像処理装置を提供することを目的とする。 In view of the above, the present invention provides a moving image processing apparatus capable of reducing the number of waiting states for access to a prefetch memory from a plurality of memory access sources and improving the efficiency of moving image processing. For the purpose.
本発明は、プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備えるというものである。 According to the present invention, in a moving image processing apparatus including a prefetch memory and a plurality of memory access sources to which the prefetch memory is to be accessed, the prefetch memory includes a plurality of individually accessible memories.
本発明によれば、プリフェッチメモリは個々にアクセス可能な複数のメモリを備えるとしたことにより、これら複数のメモリ内の同一メモリに対するアクセス競合が発生しない限り、プリフェッチメモリに対する複数のアクセスを並列処理することができるので、複数のメモリアクセス元からのプリフェッチメモリに対するアクセスの待ち状態の発生数を減らし、動画像処理の効率化を図ることができる。 According to the present invention, since the prefetch memory includes a plurality of individually accessible memories, a plurality of accesses to the prefetch memory are processed in parallel unless there is an access conflict for the same memory in the plurality of memories. Therefore, it is possible to reduce the number of waiting states for access to the prefetch memory from a plurality of memory access sources and to improve the efficiency of moving image processing.
図1は本発明の動画像処理装置の一実施形態であるMPEGデコーダを外部メモリとともに示す図である。図1中、31は本発明の動画像処理装置の一実施形態であるMPEGデコーダであり、MPEG方式により圧縮符号化されているMPEGストリームを復号するものである。32は外部メモリ(例えば、SDRAM)であり、本発明の動画像処理装置の一実施形態であるMPEGデコーダ31が復号した復号画面を記憶させるためのものである。 FIG. 1 is a view showing an MPEG decoder, which is an embodiment of a moving image processing apparatus of the present invention, together with an external memory. In FIG. 1, reference numeral 31 denotes an MPEG decoder which is an embodiment of the moving image processing apparatus of the present invention, which decodes an MPEG stream that has been compression-encoded by the MPEG method. Reference numeral 32 denotes an external memory (for example, SDRAM) for storing a decoded screen decoded by the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention.
また、MPEGデコーダ31において、33、34は復号処理部、35はプリフェッチメモリ、36はプリフェッチメモリ更新制御部、37はプリフェッチメモリアクセス制御部である。
In the
復号処理部33、34は、MPEGストリームの復号に必要な演算処理を行うものであり、プリフェッチメモリ35が記憶する画像内の矩形領域を参照画像として使用する場合には、それぞれ、矩形読み出し要求をプリフェッチメモリアクセス制御部37に対して発行する。この矩形読み出し要求には、読み出しを要求する矩形領域の位置情報及びサイズ情報などが含まれる。
The
プリフェッチメモリ35は、外部メモリ32が記憶する復号画面の一部分をプリフェッチして記憶するものであり、同一記憶容量の1ポート構成の4個のメモリ(例えば、SRAM)38_0〜38_3を備えている。
The
プリフェッチメモリ更新制御部36は、プリフェッチメモリ35の記憶内容の更新を制御するものであり、プリフェッチメモリ35の記憶内容の更新に必要なプリフェッチ内容更新要求をプリフェッチメモリアクセス制御部37に対して発行する。このプリフェッチ内容更新要求には、プリフェッチ内容を更新する領域の位置情報及びサイズ情報などが含まれる。
The prefetch memory update control unit 36 controls updating of the storage contents of the
プリフェッチメモリアクセス制御部37は、復号処理部33からの矩形読み出し要求を介してのプリフェッチメモリ35に対するアクセス、復号処理部34からの矩形読み出し要求を介してのプリフェッチメモリ35に対するアクセス及びプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求を介してのプリフェッチメモリ35に対するアクセスを制御するものである。
The prefetch memory access control unit 37 accesses the
図2はプリフェッチメモリアクセス制御部37の構成図である。図2中、40〜42はアドレス生成回路、43は調停回路、44は使用/未使用フラグレジスタ、45、46はスイッチ回路である。 FIG. 2 is a configuration diagram of the prefetch memory access control unit 37. In FIG. 2, 40 to 42 are address generation circuits, 43 is an arbitration circuit, 44 is a used / unused flag register, and 45 and 46 are switch circuits.
アドレス生成回路40は、復号処理部33に対応して設けられたものであり、復号処理部33が発行する矩形読み出し要求に含まれる復号処理部33が要求する復号画面内の矩形領域の位置情報及びサイズ情報に基づいて、メモリ38_0〜38_3中の対応するメモリに与えるアドレスを生成するものである。
The
アドレス生成回路41は、復号処理部34に対応して設けられたものであり、復号処理部34が発行する矩形読み出し要求に含まれる復号処理部34が要求する復号画面内の矩形領域の位置情報及びサイズ情報に基づいて、メモリ38_0〜38_3中の対応するメモリに与えるアドレスを生成するものである。
The
アドレス生成回路42は、プリフェッチメモリ更新制御部36に対応して設けられたものであり、プリフェッチメモリ更新制御部36が発行するプリフェッチ内容更新要求に含まれるプリフェッチメモリ更新制御部36が要求するプリフェッチ内容更新領域の位置情報及びサイズ情報に基づいて、メモリ38_0〜38_3中の対応するメモリに与えるアドレスを生成するものである。
The
調停回路43は、復号処理部33からの矩形読み出し要求のアドレス生成回路40への転送、復号処理部34からの矩形読み出し要求のアドレス生成回路41への転送及びプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求のアドレス生成回路42への転送を調停するものであり、使用/未使用フラグレジスタ44を参照し、メモリ38_0〜38_3中の同一メモリに対するアクセスの競合が発生しないようにするものである。
The
使用/未使用フラグレジスタ44は、メモリ38_0〜38_3の各々がアクセスされて使用中であるか否かを示すものであり、1ビット構成の4個のフラグレジスタ47_0〜47_3を備えている。
The used /
フラグレジスタ47_0は、メモリ38_0に対応して設けられたものであり、初期値を“0”とされ、復号処理部33からの矩形読み出し要求、復号処理部34からの矩形読み出し要求又はプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求のうち、調停回路43が受け付けた要求の内容から、その要求がメモリ38_0へのアクセスである場合には、制御回路(図示せず)により“1”にセットされ、メモリ38_0に対するアクセスが終了すると、制御回路により“0”にリセットされる。
The flag register 47_0 is provided corresponding to the memory 38_0 and has an initial value of “0”. The rectangular read request from the
フラグレジスタ47_1は、メモリ38_1に対応して設けられたものであり、初期値を“0”とされ、復号処理部33からの矩形読み出し要求、復号処理部34からの矩形読み出し要求又はプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求のうち、調停回路43が受け付けた要求の内容から、その要求がメモリ38_1へのアクセスである場合には、制御回路により“1”にセットされ、メモリ38_1に対するアクセスが終了すると、制御回路により“0”にリセットされる。
The flag register 47_1 is provided corresponding to the memory 38_1, and has an initial value of “0”, a rectangular read request from the
フラグレジスタ47_2は、メモリ38_2に対応して設けられたものであり、初期値を“0”とされ、復号処理部33からの矩形読み出し要求、復号処理部34からの矩形読み出し要求又はプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求のうち、調停回路43が受け付けた要求の内容から、その要求がメモリ38_2へのアクセスである場合には、制御回路により“1”にセットされ、メモリ38_2に対するアクセスが終了すると、制御回路により“0”にリセットされる。
The flag register 47_2 is provided corresponding to the memory 38_2, and has an initial value of “0”, a rectangular read request from the
フラグレジスタ47_3は、メモリ38_3に対応して設けられたものであり、初期値を“0”とされ、復号処理部33からの矩形読み出し要求、復号処理部34からの矩形読み出し要求又はプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求のうち、調停回路43が受け付けた要求の内容から、その要求がメモリ38_3へのアクセスである場合には、制御回路により“1”にセットされ、メモリ38_3に対するアクセスが終了すると、制御回路により“0”にリセットされる。
The flag register 47_3 is provided corresponding to the memory 38_3, and has an initial value of “0”, a rectangular read request from the
スイッチ回路45は、制御信号SW2に制御され、アドレス生成回路40がアドレスを生成して出力する場合には、このアドレスをメモリ38_0〜38_3中の対応するメモリに転送し、アドレス生成回路41がアドレスを生成して出力する場合には、このアドレスをメモリ38_0〜38_3中の対応するメモリに転送し、アドレス生成回路42がアドレスを生成して出力する場合には、このアドレスをメモリ38_0〜38_3中の対応するメモリに転送するように内部経路を可変とされたものである。制御信号SW2としては、アドレスの一部を使用することができる。
The
スイッチ回路46は、プリフェッチメモリ35が出力した画像データを復号処理部33又は復号処理部34に転送するためのものであり、スイッチ制御信号SW3に制御され、復号処理部33からの矩形読み出し要求に応じてプリフェッチメモリ35が出力した画像データについては復号処理部33に転送し、また、復号処理部34からの矩形読み出し要求に応じてプリフェッチメモリ35が出力した画像データについては復号処理部34に転送するように内部経路を可変させるものである。
The
図3はプリフェッチメモリ35がプリフェッチするプリフェッチ領域のメモリ38_0〜38_3への第1の割り当て方法を示す図である。図3中、50は外部メモリ32が記憶する復号画面、51はプリフェッチメモリ35がプリフェッチするプリフェッチ領域を示しており、プリフェッチ領域のメモリ38_0〜38_3への第1の割り当て方法は、復号画面50内のプリフェッチ領域51を4分割してメモリ38_0〜38_3に割り当てるように制御するというものである。
FIG. 3 is a diagram showing a first allocation method of prefetch areas to the memories 38_0 to 38_3 to be prefetched by the
図4は本発明の動画像処理装置の一実施形態であるMPEGデコーダ31に適用して好適なプリフェッチ領域の更新方法を説明するための図である。このプリフェッチ領域の更新方法は、復号画面50の左上から右下に向かってラスタ順に適当な矩形サイズで更新を行うものである。
FIG. 4 is a diagram for explaining a prefetch area updating method suitable for application to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention. This update method of the prefetch area is performed by updating with an appropriate rectangular size in raster order from the upper left to the lower right of the
即ち、このプリフェッチ領域の更新例では、復号画面50の領域Aの左上側のブロック0からラスタ順にプリフェッチメモリ35に読み込まれていき、領域Aの最後のブロックM−1が読み込まれてプリフェッチメモリ35が一杯になると、次に、復号画面50の領域Bの先頭ブロックMがプリフェッチメモリ35に読み込まれ、最初に書き込んだ領域Aのブロック0が上書きされる形となる。
That is, in this update example of the prefetch area, the
以後、領域Bが領域Aを上書きしながらプリフェッチ処理が進み、プリフェッチメモリ35が領域Bで埋め尽くされると、次は、復号画面50の領域Cで領域Bが上書きされる動作となる。なお、このプリフェッチ動作は、復号処理部33、34からの同期パルスに合わせて行われる。
Thereafter, when the prefetch process proceeds while the area B overwrites the area A, and the
図5は調停回路43による第1調停例を示す図であり、フラグレジスタ47_0〜47_3の値の全てが“0”、即ち、メモリ38_0〜38_3のいずれもがアクセスされていない場合に、プリフェッチメモリ更新制御部36からのメモリ38_0に対するプリフェッチ内容更新要求、復号処理部33からのメモリ38_1に対する矩形読み出し要求、復号処理部34からのメモリ38_2に対する矩形読み出し要求がこの順番で調停回路43に与えられた場合を示している。
FIG. 5 is a diagram showing a first arbitration example by the
図5(A)は調停回路43による調停結果、図5(B)はプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に係る更新領域、復号処理部33からの矩形読み出し要求に係る矩形領域、復号処理部34からの矩形読み出し要求に係る矩形領域を示している。
5A shows an arbitration result by the
図5(B)中、53はプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求によりプリフェッチメモリ35に新たに書き込まれるプリフェッチ領域、54はプリフェッチメモリ35に新たに書き込まれるプリフェッチ領域53に対応して削除されるプリフェッチ領域、55はプリフェッチ領域53に対応するプリフェッチメモリ35内の更新領域などを示している。
In FIG. 5B, 53 corresponds to a prefetch area newly written to the
また、56は復号処理部33からの矩形読み出し要求に係る復号画面50内の矩形領域、57は矩形領域56に対応するプリフェッチメモリ35内の矩形領域、58は復号処理部34からの矩形読み出し要求に係る復号画面50内の矩形領域、59は矩形領域58に対応するプリフェッチメモリ35内の矩形領域を示している。
ここで、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求はメモリ38_0へのアクセス要求であるから、調停回路43はフラグレジスタ47_0の内容をチェックする。
Here, since the prefetch content update request from the prefetch memory update control unit 36 is an access request to the memory 38_0, the
この場合、フラグレジスタ47_0は“0”とされているので、調停回路43は、メモリ38_0を未使用状態と判断し、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求のアドレス生成回路40への転送を許可する。この結果、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込みアクセスが開始される。また、この場合、フラグレジスタ47_0に“1”がセットされる。
In this case, since the flag register 47_0 is set to “0”, the
また、本例では、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込み処理中に、復号処理部33が矩形読み出し要求を発行しているが、これはメモリ38_1に対するアクセス要求であるから、調停回路43はフラグレジスタ47_1の内容をチェックする。
Further, in this example, during the writing process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36, the
この場合、フラグレジスタ47_1は“0”とされているので、調停回路43は、メモリ38_1を未使用状態と判断し、復号処理部33からの矩形読み出し要求のアドレス生成回路41への転送を許可する。この結果、復号処理部33からのプリフェッチ内容更新要求に基づいたメモリ38_1に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ47_1に“1”がセットされる。
In this case, since the flag register 47_1 is set to “0”, the
また、本例では、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込み処理中及び復号処理部33からの矩形読み出し要求に基づいたメモリ38_1からの読み出し処理中に、復号処理部34が矩形読み出し要求を発行しているが、これはメモリ38_2に対するアクセス要求であるから、調停回路43はフラグレジスタ47_2の内容をチェックする。
Further, in this example, during the write process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 and the read process from the memory 38_1 based on the rectangular read request from the
この場合、フラグレジスタ47_2は“0”とされているので、調停回路43は、メモリ38_2を未使用状態と判断し、復号処理部34からの矩形読み出し要求のアドレス生成回路42への転送を許可する。この結果、復号処理部34からの矩形読み出し要求に基づいたメモリ38_2に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ47_2は“1”にセットされる。
In this case, since the flag register 47_2 is set to “0”, the
そして、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込み処理が終了すると、フラグレジスタ47_0は“0”にリセットされ、復号処理部33からの矩形読み出し要求に基づいたメモリ38_1からの読み出し処理が終了すると、フラグレジスタ47_1は“0”にリセットされ、復号処理部34からの矩形読み出し要求に基づいたメモリ38_2からの読み出し処理が終了すると、フラグレジスタ47_2は“0”にリセットされる。
When the writing process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 is completed, the flag register 47_0 is reset to “0”, and the memory based on the rectangular read request from the
図6は調停回路43による第2調停例を示す図であり、フラグレジスタ47_0〜47_3の値の全てが“0”、即ち、メモリ38_0〜38_3のいずれもがアクセスされていない場合に、プリフェッチメモリ更新制御部36からの38_0に対するプリフェッチ内容更新要求、復号処理部33からのメモリ38_1に対する矩形読み出し要求、復号処理部34からのメモリ38_1に対する矩形読み出し要求がこの順番で調停回路43に与えられた場合を示している。
FIG. 6 is a diagram showing a second arbitration example by the
図6(A)は調停回路43による調停結果、図6(B)はプリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に係る更新領域、復号処理部33からの矩形読み出し要求に係る矩形領域、復号処理部34からの矩形読み出し要求に係る矩形領域などを示している。
6A shows an arbitration result by the
図6(B)中、60は復号処理部33からの矩形読み出し要求に係る復号画面50内の矩形領域、61は矩形領域60に対応するプリフェッチメモリ35内の矩形領域を示しており、図6に示す例は、復号処理部33からの矩形読み出し要求に係る矩形領域60がプリフェッチメモリ35内のメモリ38_1に含まれる場合であり、その他については、図5に示す例と同様の場合を示している。
6B,
ここで、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求はメモリ38_0へのアクセス要求であるから、調停回路43はフラグレジスタ47_0の内容をチェックする。
Here, since the prefetch content update request from the prefetch memory update control unit 36 is an access request to the memory 38_0, the
この場合、フラグレジスタ47_0は“0”とされているので、調停回路43は、メモリ38_0を未使用状態と判断し、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求のアドレス生成回路40への転送を許可する。この結果、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込みアクセスが開始される。また、この場合、フラグレジスタ47_0に“1”がセットされる。
In this case, since the flag register 47_0 is set to “0”, the
また、本例では、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込み処理中に、復号処理部33が矩形読み出し要求を発行しているが、これはメモリ38_1に対するアクセス要求であるから、調停回路43はフラグレジスタ47_1の内容をチェックする。
Further, in this example, during the writing process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36, the
この場合、フラグレジスタ47_1は“0”とされているので、調停回路43は、メモリ38_1を未使用状態と判断し、復号処理部33からの矩形読み出し要求のアドレス生成回路41への転送を許可する。この結果、復号処理部33からの矩形読み出し要求に基づいたメモリ38_1に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ47_1に“1”がセットされる。
In this case, since the flag register 47_1 is set to “0”, the
また、本例では、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込み処理中及び復号処理部33からの矩形読み出し要求に基づいたメモリ38_1からの読み出し処理中に、復号処理部34が矩形読み出し要求を発行しているが、これはメモリ38_1に対するアクセス要求であるから、調停回路43はフラグレジスタ47_1の内容をチェックする。
Further, in this example, during the write process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 and the read process from the memory 38_1 based on the rectangular read request from the
この場合、フラグレジスタ47_1は“1”とされているので、調停回路43は、メモリ38_1を使用状態と判断し、復号処理部34からの矩形読み出し要求のアドレス生成回路42への転送を許可せず、この結果、復号処理部34からの矩形読み出し要求は待ち状態となる。
In this case, since the flag register 47_1 is set to “1”, the
そして、復号処理部33からの矩形読み出し要求に基づくメモリ38_1からの読み出し処理中に、プリフェッチメモリ更新制御部36からのプリフェッチ内容更新要求に基づいたメモリ38_0に対する書き込み処理が終了するが、この場合には、フラグレジスタ47_0は“0”にリセットされる。
Then, during the read process from the memory 38_1 based on the rectangular read request from the
その後、復号処理部33からの矩形読み出し要求に基づくメモリ38_1からの読み出しが終了すると、フラグレジスタ47_1は“0”にリセットされるので、調停回路43は、これによりメモリ38_1を未使用状態と判断し、復号処理部34からの矩形読み出し要求のアドレス生成回路41への転送を許可する。
Thereafter, when reading from the memory 38_1 based on the rectangular read request from the
この結果、復号処理部34からの矩形読み出し要求に基づいたメモリ38_1に対する読み出しアクセスが開始される。この場合、フラグレジスタ47_1に“1”がセットされる。そして、復号処理部34からの矩形読み出し要求に基づくメモリ38_1からの読み出し要求が終了すると、フラグレジスタ47_1は“0”にリセットされる。
As a result, read access to the memory 38_1 based on the rectangular read request from the
図7は本発明の動画像処理装置の一実施形態であるMPEGデコーダ31に適用して好適なプリフェッチ領域の更新方法を説明するための図である。図7中、65は復号処理部33、34が現在復号している画面中の復号処理部33が復号処理を担当しているマクロブロックラインに対応する復号画面50内のマクロブロックライン、66は復号処理部33が現在復号している画面中のマクロブロックに対応する復号画面50内のマクロブロックである。
FIG. 7 is a diagram for explaining a prefetch area updating method suitable for application to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention. In FIG. 7,
また、67は復号処理部33、34が現在復号している画面中の復号処理部34が復号処理を担当しているマクロブロックラインに対応する復号画面50内のマクロブロックライン、68は復号処理部34が現在復号している画面中のマクロブロックに対応する復号画面50内のマクロブロックである。
67 denotes a macroblock line in the
図7に示すプリフェッチ領域の更新方法は、復号処理部33、34が処理単位とするマクロブロックの処理に合わせて同期パルスをプリフェッチメモリ更新制御部36に与え、この同期パルスに合わせて、復号画面50中のマクロブロック66、68に先行した領域をプリフェッチするというものである。このようにすると、メモリ38_0〜38_3のうち、復号処理部33、34がアクセスするメモリと、プリフェッチメモリ更新制御部36がアクセスするメモリとが異なるメモリとなるように制御することが可能となる。
In the prefetch area update method shown in FIG. 7, a synchronization pulse is given to the prefetch memory update control unit 36 in accordance with the processing of the macroblock as a processing unit by the
ここで、53は前述したプリフェッチメモリ35に新たに書き込まれるプリフェッチ領域、55はプリフェッチ領域53に対応するプリフェッチメモリ35内の更新領域であるが、このような更新方法を採用する場合には、プリフェッチメモリ更新制御部36がメモリ38_0にアクセスしているときに、復号処理部33は、例えば、矩形領域69のように、メモリ38_1中の矩形領域にアクセスし、復号処理部34は、例えば、矩形領域70のように、メモリ38_2中の矩形領域にアクセスするように制御することができる。
Here, 53 is a prefetch area to be newly written in the
図8はプリフェッチメモリ35がプリフェッチするプリフェッチ領域のメモリ38_0〜38_3への第2の割り当て方法を示す図である。図8中、75、76は外部メモリ32が記憶する復号画面であり、プリフェッチ領域のメモリ38_0〜38_3への第2の割り当て方法は、参照画面として2画面の復号画面75、76を必要とする場合には、復号画面75内のプリフェッチ領域77はメモリ38_0、38_1に割り当て、復号画面76内のプリフェッチ領域78はメモリ38_2、38_3に割り当てるように制御するというものである。
FIG. 8 is a diagram showing a second method of assigning prefetch areas to the memories 38_0 to 38_3 that the
図9はプリフェッチメモリ35がプリフェッチするプリフェッチ領域のメモリ38_0〜38_3への第3の割り当て方法を示す図である。図9中、80〜83は外部メモリ32が記憶する復号画面であり、プリフェッチ領域のメモリ38_0〜38_3への第3の割り当て方法は、参照画面として4画面の復号画面80〜83を必要とする場合には、復号画面80内のプリフェッチ領域84はメモリ38_0に割り当て、復号画面81内のプリフェッチ領域85はメモリ38_1に割り当て、復号画面82内のプリフェッチ領域86はメモリ38_2に割り当て、復号画面83内のプリフェッチ領域87はメモリ38_3に割り当てるように制御するというものである。
FIG. 9 is a diagram showing a third method of assigning prefetch areas to the memories 38_0 to 38_3, which the
図10はフレーム構造のMPEGストリームの一部分を示す図であり、フレーム構造のMPEGストリームを復号する場合において、Pピクチャを復号する場合には、必要とする参照画は一枚であり、例えば、Pn+3フレームを復号する場合には、Pnフレームの復号画面が参照され、Pn+6フレームを復号する場合には、Pn+3フレームの復号画面が参照される。これに対して、Bピクチャを復号する場合には、必要とする参照画は2枚であり、例えば、Bn+1フレーム及びBn+2フレームを復号する場合には、Pnフレームの復号画面とPn+3フレームの復号画面が参照される。 FIG. 10 is a diagram showing a part of a frame-structured MPEG stream. When a frame-structured MPEG stream is decoded, when decoding a P picture, only one reference picture is required. When decoding the n + 3 frame, the decoding screen of the P n frame is referred to, and when decoding the P n + 6 frame, the decoding screen of the P n + 3 frame is referred to. On the other hand, when a B picture is decoded, two reference images are required. For example, when a B n + 1 frame and a B n + 2 frame are decoded, a P n frame is decoded. The screen and the P n + 3 frame decoding screen are referenced.
図11は図10に示すPn+3、Bn+1、Bn+2及びPn+6の各フレームを復号する場合に適用して好適なプリフェッチ領域のメモリ38_0〜38_3への割り当て切り替え方法を示す図である。ここで、Pn+3フレーム、Bn+1フレーム、Bn+2フレーム及びPn+6フレームの順に復号する場合において、Pn+3フレームを復号する場合には、図3に示す第1の割り当て方法を使用して、Pnフレームの復号画面内のプリフェッチ領域をメモリ38_0〜38_3に割り当てるようにする。 FIG. 11 shows an example of switching the allocation of prefetch areas to the memories 38_0 to 38_3, which is suitable for decoding each frame of P n + 3 , B n + 1 , B n + 2 and P n + 6 shown in FIG. It is a figure which shows a method. Here, in the case of decoding in the order of the P n + 3 frame, the B n + 1 frame, the B n + 2 frame, and the P n + 6 frame, the P n + 3 frame is decoded as shown in FIG. 1 is used to allocate the prefetch area in the decoding screen of the P n frame to the memories 38_0 to 38_3.
次に、Bn+1フレーム及びBn+2フレームを順に復号する場合には、図8に示す第2の割り当て方法を使用して、Pn+3フレームの復号画面内のプリフェッチ領域をメモリ38_0、38_1に割り当て、Pnフレームの復号画面内のプリフェッチ領域をメモリ38_2、38_3に割り当てるようにする。そして、次に、Pn+6フレームを復号する場合には、図3に示す第1の割り当て方法を使用して、Pn+3フレームの復号画面内のプリフェッチ領域をメモリ38_0〜38_3に割り当てるようにする。 Next, when sequentially decoding the B n + 1 frame and the B n + 2 frame, the second allocation method shown in FIG. 8 is used to store the prefetch area in the decoding screen of the P n + 3 frame. The prefetch areas in the decoding screen of the P n frame are allocated to the memories 38_2 and 38_3. Next, when the P n + 6 frame is decoded, the first allocation method shown in FIG. 3 is used to allocate the prefetch area in the decoding screen of the P n + 3 frame to the memories 38_0 to 38_3. Like that.
このように、プリフェッチを行う復号画面数をピクチャタイプによって適切に切り替える場合には、適切な数の復号画面のプリフェッチを行うことができる。また、このようにしても、メモリ38_0〜38_3のうち、異なるメモリにアクセスする場合には、パラレルにアクセスに行うことができ、効率的なアクセスを行うことができる。 Thus, when the number of decoded screens to be prefetched is appropriately switched depending on the picture type, an appropriate number of decoded screens can be prefetched. Also in this way, when accessing a different one of the memories 38_0 to 38_3, the access can be performed in parallel, and efficient access can be performed.
図12はフィールド構造のMPEGストリームの一部分を示す図であり、フィールド構造のMPEGストリームを復号する場合において、Pフィールド・ピクチャを復号する場合には、必要とする参照画は2枚であり、例えば、Pn+3トップフィールドを復号する場合には、Pnトップフィールド及びPnボトムフィールドの復号画面が参照され、Pn+3ボトムフィールドを復号する場合には、Pn+3トップフィールド及びPnボトムフィールドの復号画面が参照される。なお、図12及び図13では、トップを(T)、ボトムを(B)で示している。 FIG. 12 is a diagram showing a part of a field-structured MPEG stream. When a field-structured MPEG stream is decoded, when decoding a P-field picture, two reference pictures are required. When decoding the P n + 3 top field, the decoding screen of the P n top field and the P n bottom field is referred to, and when decoding the P n + 3 bottom field, the P n + 3 top field and The decoding screen of the P n bottom field is referred to. In FIGS. 12 and 13, the top is indicated by (T) and the bottom is indicated by (B).
また、Pn+6トップフィールドを復号する場合には、Pn+3トップフィールド及びPn+3ボトムフィールドの復号画面が参照され、Pn+6ボトムフィールドを復号する場合には、Pn+6トップフィールド及びPn+3ボトムフィールドの復号画面が参照される。 Further, when decoding the P n + 6 top field, the decoding screen of the P n + 3 top field and the P n + 3 bottom field is referred to, and when decoding the P n + 6 bottom field, P n The decoding screen of +6 top field and P n + 3 bottom field is referred to.
これに対して、Bフィールド・ピクチャを復号する場合には、必要とする参照画は4枚であり、例えば、Bn+1トップフィールド、Bn+1ボトムフィールド、Bn+2トップフィールド及びBn+2ボトムフィールドを復号する場合には、Pn+3トップフィールドの復号画面、Pn+3ボトムフィールドの復号画面、Pnトップフィールドの復号画面及びPnボトムフィールドの復号画面が参照される。 On the other hand, when decoding a B field picture, four reference images are required, for example, a B n + 1 top field, a B n + 1 bottom field, a B n + 2 top field, and When decoding B n + 2 bottom field, refer to P n + 3 top field decoding screen, P n + 3 bottom field decoding screen, P n top field decoding screen, and P n bottom field decoding screen. Is done.
図13は図12に示すPn+3トップ、Pn+3ボトム、Bn+1トップ、Bn+1ボトム、Bn+2トップ、Bn+2ボトム、Pn+6トップ及びPn+6ボトムの各フィールドを復号する場合に適用して好適なプリフェッチ領域のメモリ38_0〜38_3への割り当て切り替え方法を示す図である。 FIG. 13 shows the P n + 3 top, P n + 3 bottom, B n + 1 top, B n + 1 bottom, B n + 2 top, B n + 2 bottom, P n + 6 top and P shown in FIG. It is a figure which shows the switching method of allocation to the memory 38_0-38_3 of the prefetch area | region suitable for the case where each field of n + 6 bottom is decoded.
ここで、Pn+3トップフィールド、Pn+3ボトムフィールド、Bn+1トップフィールド、Bn+1ボトムフィールド、Bn+2トップフィールド、Bn+2ボトムフィールド、Pn+6トップフィールド及びPn+6ボトムフィールドの順に復号する場合において、Pn+3トップフィールドを復号する場合には、図8に示す第2の割り当て方法を使用して、Pnトップフィールドの復号画面内のプリフェッチ領域をメモリ38_0、38_1に割り当て、Pnボトムフィールドの復号画面内のプリフェッチ領域をメモリ38_2、38_3に割り当てるようにする。 Here, P n + 3 top field, P n + 3 bottom field, B n + 1 top field, B n + 1 bottom field, B n + 2 top field, B n + 2 bottom field, P n + 6 top in the case of decoding in the order of the field and P n + 6 bottom field, the case of decoding the P n + 3 top field, using a second allocation method illustrated in FIG. 8, the decoded picture of P n top field Are allocated to the memories 38_0 and 38_1, and the prefetch areas in the decoding screen of the P n bottom field are allocated to the memories 38_2 and 38_3.
次に、Pn+3ボトムフィールドを復号する場合には、図8に示す第2の割り当て方法を使用して、Pn+3トップフィールドの復号画面内のプリフェッチ領域をメモリ38_0、38_1に割り当て、Pnボトムフィールドの復号画面内のプリフェッチ領域をメモリ38_2、38_3に割り当てるようにする。 Next, when decoding the P n + 3 bottom field, the second allocation method shown in FIG. 8 is used to allocate the prefetch area in the decoding screen of the P n + 3 top field to the memories 38_0 and 38_1. , P n The prefetch area in the decoding screen of the bottom field is allocated to the memories 38_2 and 38_3.
次に、Bn+1トップフィールド、Bn+1ボトムフィールド、Bn+2トップフィールド及びBn+2ボトムフィールドを順に復号する場合には、図9に示す第3の割り当て方法を使用して、Pn+3トップフィールドの復号画面内のプリフェッチ領域をメモリ38_0に割り当て、Pn+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ38_1に割り当て、Pnトップフィールドの復号画面内のプリフェッチ領域をメモリ38_2に割り当て、Pnボトムフィールドの復号画面内のプリフェッチ領域をメモリ38_3に割り当てるようにする。 Next, when sequentially decoding the B n + 1 top field, the B n + 1 bottom field, the B n + 2 top field, and the B n + 2 bottom field, the third allocation method shown in FIG. 9 is used. The prefetch area in the decoding screen of the P n + 3 top field is allocated to the memory 38_0, the prefetch area in the decoding screen of the P n + 3 bottom field is allocated to the memory 38_1, and the prefetch in the decoding screen of the P n top field is allocated. The area is allocated to the memory 38_2, and the prefetch area in the decoding screen of the P n bottom field is allocated to the memory 38_3.
次に、Pn+6トップフィールドを復号する場合には、図8に示す第2の割り当て方法を使用して、Pn+3トップフィールドの復号画面内のプリフェッチ領域をメモリ38_0、38_1に割り当て、Pn+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ38_2、38_3に割り当てるようにする。そして、次に、Pn+6ボトムフィールドを復号する場合には、図8に示す第2の割り当て方法を使用して、Pn+6トップフィールドの復号画面内のプリフェッチ領域をメモリ38_0、38_1に割り当て、Pn+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ38_2、38_3に割り当てるようにする。 Next, when decoding the P n + 6 top field, the second allocation method shown in FIG. 8 is used to allocate the prefetch area in the decoding screen of the P n + 3 top field to the memories 38_0 and 38_1. , P n + 3 Bottom field prefetch areas in the decoding screen are allocated to the memories 38_2 and 38_3. Next, when decoding the P n + 6 bottom field, the second allocation method shown in FIG. 8 is used to store the prefetch areas in the decoding screen of the P n + 6 top field in the memories 38_0, 38_1. And the prefetch area in the decoding screen of the P n + 3 bottom field is allocated to the memories 38_2 and 38_3.
本例の場合、Pフィールド処理時において、2個の復号処理部33、34から、どちらか一方の参照フィールドに同時に参照画のリクエストが発行された場合でも、一方の参照フィールドは2つのメモリに割り当てられているので、別々のメモリにアクセスされた場合には、パラレルで処理可能である。
In the case of this example, even when a request for a reference image is simultaneously issued to one of the reference fields from the two
また、Bフィールド処理時に、2個の復号処理部33、34から、4つの参照面の1つの面に同時にリクエストが発行されると、1つの参照面は、1つのメモリに割り当てられているので、どちらかを待たせる必要があるが、異なる参照面にアクセスが発生した場合には、パラレルで処理可能である。
Further, when a request is issued simultaneously to one of the four reference surfaces from the two
以上のように、本発明の動画像処理装置の一実施形態であるMPEGデコーダ31においては、プリフェッチメモリ35は、個々にアクセス可能な4個のメモリ38_0〜38_3を備えるとともに、復号処理部33用のアドレス生成回路40、復号処理部34用のアドレス生成回路41、プリフェッチメモリ更新制御部36用のアドレス生成回路42を備え、更に、調停回路43は、使用/未使用フラグレジスタ44を参照することにより、復号処理部33、復号処理部34及びプリフェッチメモリ更新制御部36によるメモリ38_0〜38_3内の同一メモリに対するアクセスが衝突しないようにしている。
As described above, in the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention, the
したがって、本発明の動画像処理装置の一実施形態であるMPEGデコーダ31によれば、メモリ38_0〜38_3内の同一メモリに対するアクセス競合が発生しない限り、プリフェッチメモリ35に対する複数のアクセスを並列処理することができるので、復号処理部33、復号処理部34及びプリフェッチメモリ更新制御部36からのプリフェッチメモリ35に対するアクセスの待ち状態の発生数を減らし、復号処理の効率化を図ることができる。
Therefore, according to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention, a plurality of accesses to the
また、本発明の動画像処理装置の一実施形態であるMPEGデコーダ31によれば、適切な数の復号画面のプリフェッチを行うことができ、更に、プリフェッチを行う復号画面数をピクチャタイプによって適切に切り替えることができるので、この点からも、復号処理の効率化を図ることができる。 Further, according to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention, an appropriate number of decoded screens can be prefetched, and the number of decoded screens to be prefetched can be appropriately determined depending on the picture type. Since switching is possible, the efficiency of the decoding process can also be improved from this point.
なお、本発明の動画像処理装置の一実施形態では、2個の復号処理部を設けるようにした場合について説明したが、本発明は、2個の復号処理部を設ける場合に限定されるものではなく、複数の復号処理部を設ける動画像処理装置に適用することができる。 In the embodiment of the moving image processing apparatus of the present invention, the case where two decoding processing units are provided has been described. However, the present invention is limited to the case where two decoding processing units are provided. Instead, the present invention can be applied to a moving image processing apparatus provided with a plurality of decoding processing units.
また、本発明の動画像処理装置の一実施形態では、本発明の動画像処理装置をMPEGデコーダに適用した場合を例にして説明したが、本発明は、MPEGエンコーダにも適用することができるものであり、この場合には、復号処理部の代わりに、符号化処理部が設けられる。 In the embodiment of the moving image processing apparatus of the present invention, the case where the moving image processing apparatus of the present invention is applied to an MPEG decoder has been described as an example. However, the present invention can also be applied to an MPEG encoder. In this case, an encoding processing unit is provided instead of the decoding processing unit.
ここで、本発明の動画像処理装置を整理すると、本発明の動画像処理装置には、少なくとも、以下の動画像処理装置が含まれる。 Here, when the moving image processing apparatus of the present invention is arranged, the moving image processing apparatus of the present invention includes at least the following moving image processing apparatuses.
(付記1)プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備えることを特徴とする動画像処理装置。 (Supplementary note 1) A moving image processing apparatus comprising a prefetch memory and a plurality of memory access sources to which the prefetch memory is to be accessed, wherein the prefetch memory comprises a plurality of individually accessible memories. Image processing device.
(付記2)前記複数のメモリアクセス元の各々に対応させて前記プリフェッチメモリに与えるアドレスを生成するアドレス生成回路を備えることを特徴とする付記1に記載の動画像処理装置。
(Supplementary note 2) The moving image processing apparatus according to
(付記3)前記複数のメモリアクセス元のいずれかのメモリアクセス元から前記プリフェッチメモリへのアクセスがあった場合、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされていない場合のみ、前記いずれかのメモリアクセス元によるアクセスを許可することにより、前記複数のメモリアクセス元からの前記プリフェッチメモリへのアクセスを調停する調停回路を備えることを特徴とする付記2に記載の動画像処理装置。
(Supplementary Note 3) When there is an access to the prefetch memory from any one of the plurality of memory access sources, there is another memory to be accessed by any one of the plurality of memory access sources. An arbitration circuit that arbitrates access to the prefetch memory from the plurality of memory access sources by permitting access by any one of the memory access sources only when the memory access source is not accessed. The moving image processing apparatus according to
(付記4)前記複数のメモリの各々が現在アクセスされているか否かを示すフラグレジスタを備え、前記調停回路は、前記フラグレジスタが示す内容により、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされているか否かを判断することを特徴とする付記3に記載の動画像処理装置。
(Supplementary Note 4) A flag register indicating whether or not each of the plurality of memories is currently accessed is provided, and the arbitration circuit is configured to access any one of the plurality of memories according to the contents indicated by the flag register. 4. The moving image processing apparatus according to
(付記5)前記プリフェッチメモリは、前記複数のメモリアクセス元のうち、復号処理部又は符号化処理部の復号処理又は符号化処理に同期して、前記復号処理部又は前記符号化処理部が現在処理しているマクロブロックより先行した領域の画像データをプリフェッチするように制御されることを特徴とする付記1〜4のいずれか一の付記に記載の動画像処理装置。
(Additional remark 5) The said prefetch memory is the said decoding process part or the said encoding process part being synchronized with the decoding process or encoding process of a decoding process part or an encoding process part among these memory access sources. The moving image processing apparatus according to any one of
(付記6)前記プリフェッチメモリは、復号処理又は符号化処理する画面に必要な復号画面が1画面である場合には、該1画面の復号画面の一部分が前記複数のメモリに割り当られるように制御されることを特徴とする付記1〜4のいずれか一の付記に記載の動画像処理装置。
(Additional remark 6) When the decoding screen required for the screen to perform decoding processing or encoding processing is one screen, the prefetch memory is configured such that a part of the decoding screen of the one screen is allocated to the plurality of memories. The moving image processing apparatus according to any one of
(付記7)前記プリフェッチメモリは、復号処理又は符号化処理する画面に必要な復号画面が複数画面である場合には、該複数画面の復号画面のそれぞれの一部分が前記複数のメモリ中の少なくとも異なる1つのメモリに割り当てられるように制御されることを特徴とする付記1〜4のいずれか一の付記に記載の動画像処理装置。
(Appendix 7) In the prefetch memory, when there are a plurality of decoding screens necessary for a decoding process or a screen to be encoded, each of the decoding screens of the plurality of screens is at least different in the plurality of memories. The moving image processing apparatus according to any one of
(付記8)前記プリフェッチメモリは、復号処理又は符号化処理する画面の画像特徴パラメータに応じて、前記復号処理又は符号化処理対象の1画面又は複数画面に対応する復号画面の一部分の前記複数のメモリへの割り当てを切り替えられるように制御されることを特徴とする付記1〜4のいずれか一の付記に記載の動画像処理装置。
(Supplementary note 8) The prefetch memory is configured to store the plurality of the decoding screens corresponding to one screen or a plurality of screens to be decoded or encoded according to an image feature parameter of the screen to be decoded or encoded. The moving image processing apparatus according to any one of
(付記9)前記画像特徴パラメータは、復号処理又は符号化処理する画面のピクチャ構造およびピクチャタイプのいずれか一方又は両方であることを特徴とする付記8に記載の動画像処理装置。 (Supplementary note 9) The moving image processing apparatus according to supplementary note 8, wherein the image feature parameter is one or both of a picture structure and a picture type of a screen to be decoded or encoded.
1…従来のMPEGデコーダ
2…外部メモリ
3、4…復号処理部
5…プリフェッチメモリ
6…プリフェッチメモリ更新制御部
7…プリフェッチメモリアクセス制御部
10…調停回路
11…アドレス生成回路
12…スイッチ回路
15…復号画面
16…プリフェッチ領域
31…本発明の動画像処理装置の一実施形態であるMPEGデコーダ
32…外部メモリ
33、34…復号処理部
35…プリフェッチメモリ
36…プリフェッチメモリ更新制御部
37…プリフェッチメモリアクセス制御部
38_0〜38_3…メモリ
40〜42…アドレス生成回路
43…調停回路
44…使用/未使用フラグレジスタ
45、46…スイッチ回路
47_0〜47_3…フラグレジスタ
50…復号画面
51…プリフェッチ領域
53…新たなプリフェッチ領域
54…削除されるプリフェッチ領域
55…更新領域
56〜61…矩形領域
65…マクロブロックライン
66…マクロブロック
67…マクロブロックライン
68…マクロブロック
69、70…矩形領域
75、76…復号画面
77、78…プリフェッチ領域
80〜83…復号画面
84〜87…プリフェッチ領域
DESCRIPTION OF
Claims (5)
複数のメモリアクセス元から前記プリフェッチメモリへのアクセスを制御するアクセス制御部とを有し、
前記アクセス制御部は、
前記複数のメモリアクセス元からの前記プリフェッチメモリへのアクセスを調停する調停回路と、
前記調停回路の調停結果に応じて、前記複数のメモリアクセス元の各々に対応させて前記プリフェッチメモリに送信するアドレスを生成するアドレス生成回路と、
前記アドレス生成回路が生成するアドレスを前記複数のメモリ中の対応するメモリに転送するスイッチ回路とを有し、
前記プリフェッチメモリは、前記アクセス制御部を介して、復号処理又は符号化処理する画面の画像特徴パラメータに応じて、前記復号処理又は符号化処理対象に対応する復号画面の一部分の前記複数のメモリへの割り当てを切り替えるように制御されること
を特徴とする動画像処理装置。 A prefetch memory having a plurality of individually accessible memories;
An access control unit that controls access to the prefetch memory from a plurality of memory access sources,
The access control unit
An arbitration circuit that arbitrates access to the prefetch memory from the plurality of memory access sources;
An address generation circuit for generating an address to be transmitted to the prefetch memory in correspondence with each of the plurality of memory access sources according to an arbitration result of the arbitration circuit;
A switch circuit for transferring an address generated by the address generation circuit to a corresponding memory in the plurality of memories,
The prefetch memory is sent to the plurality of memories in a part of the decoding screen corresponding to the decoding process or the encoding process target according to the image feature parameter of the screen to be decoded or encoded through the access control unit. The moving image processing apparatus is controlled so as to switch the allocation of the video.
を特徴とする請求項1に記載の動画像処理装置。 The prefetch memory is currently processed by the decoding processing unit or the encoding processing unit in synchronization with the decoding processing or the encoding processing of the decoding processing unit or the encoding processing unit among the plurality of memory access sources. The moving image processing apparatus according to claim 1, wherein the moving image processing apparatus is controlled so as to prefetch image data in an area preceding a macroblock .
を特徴とする請求項1または請求項2に記載の動画像処理装置。 The prefetch memory is controlled so that a part of the decoding screen of one screen is allocated to the plurality of memories when the decoding screen necessary for the screen to be decoded or encoded is one screen. moving image processing apparatus according to claim 1 or claim 2, characterized.
を特徴とする請求項1または請求項2に記載の動画像処理装置。 In the prefetch memory, when there are a plurality of decoding screens necessary for a screen to be decoded or encoded, each part of the decoding screens of the plurality of screens is stored in at least one different memory in the plurality of memories. The moving image processing apparatus according to claim 1 , wherein the moving image processing apparatus is controlled to be assigned .
を特徴とする請求項1〜4のいずれか一項に記載の動画像処理装置。 5. The moving image processing apparatus according to claim 1, wherein the image feature parameter is one or both of a picture structure and a picture type of a screen to be decoded or encoded. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238511A JP4983160B2 (en) | 2006-09-04 | 2006-09-04 | Moving image processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238511A JP4983160B2 (en) | 2006-09-04 | 2006-09-04 | Moving image processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008059496A JP2008059496A (en) | 2008-03-13 |
JP4983160B2 true JP4983160B2 (en) | 2012-07-25 |
Family
ID=39242115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006238511A Active JP4983160B2 (en) | 2006-09-04 | 2006-09-04 | Moving image processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4983160B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6394062B2 (en) * | 2014-05-20 | 2018-09-26 | 富士通株式会社 | Information processing apparatus and bus control method |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5466727A (en) * | 1977-11-07 | 1979-05-29 | Fujitsu Ltd | Access control system for buffer memory |
JP2002328837A (en) * | 2001-04-27 | 2002-11-15 | Fujitsu Ltd | Memory controller |
JP2003030047A (en) * | 2001-07-16 | 2003-01-31 | Fujitsu Ltd | Cache and method of accessing cache |
WO2004079489A2 (en) * | 2003-03-06 | 2004-09-16 | Koninklijke Philips Electronics N.V. | Data processing system with prefetching means |
JP2004326633A (en) * | 2003-04-28 | 2004-11-18 | Hitachi Ltd | Hierarchical memory system |
US7694078B2 (en) * | 2004-04-22 | 2010-04-06 | Silicon Hive B.V. | Data processing apparatus that provides parallel access to multi-dimensional array of data values |
JP2006031480A (en) * | 2004-07-16 | 2006-02-02 | Sony Corp | Information processing system, information processing method, and computer program thereof |
JP4476065B2 (en) * | 2004-07-29 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | Image processing system |
JP4915172B2 (en) * | 2006-08-17 | 2012-04-11 | 富士通セミコンダクター株式会社 | Arbitration circuit |
JP4735475B2 (en) * | 2006-08-28 | 2011-07-27 | 富士通株式会社 | Moving image processing method and moving image processing apparatus |
JP4910576B2 (en) * | 2006-09-04 | 2012-04-04 | 富士通株式会社 | Moving image processing device |
JP4862566B2 (en) * | 2006-09-04 | 2012-01-25 | 富士通株式会社 | Moving image processing apparatus and prefetch control method |
-
2006
- 2006-09-04 JP JP2006238511A patent/JP4983160B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008059496A (en) | 2008-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7898547B2 (en) | Memory controller for handling multiple clients and method thereof | |
KR100668302B1 (en) | Memory mapping apparatus and method for video decoer/encoder | |
CN102055973B (en) | Memory address mapping method and memory address mapping circuit thereof | |
US20080285652A1 (en) | Apparatus and methods for optimization of image and motion picture memory access | |
JP5351145B2 (en) | Memory control device, memory system, semiconductor integrated circuit, and memory control method | |
JP2008054222A (en) | Image data buffer apparatus and image transfer processing system | |
JP5309700B2 (en) | Moving picture decoding apparatus and encoding apparatus | |
US20080055328A1 (en) | Mapping method and video system for mapping pixel data included in the same pixel group to the same bank of memory | |
JP2008061156A (en) | Motion picture processing apparatus | |
JP5194703B2 (en) | Data processing apparatus and shared memory access method | |
JP2008271292A (en) | Motion compensating apparatus | |
EP2092759B1 (en) | System for interleaved storage of video data | |
JP2007018222A (en) | Memory access control circuit | |
JP4983160B2 (en) | Moving image processing device | |
JP2006209651A (en) | Graphics hardware | |
JPWO2008117440A1 (en) | Decoding method and decoding apparatus | |
US11086534B2 (en) | Memory data distribution based on communication channel utilization | |
US20030123555A1 (en) | Video decoding system and memory interface apparatus | |
JP4735475B2 (en) | Moving image processing method and moving image processing apparatus | |
JP2009130599A (en) | Moving picture decoder | |
JPH08314793A (en) | Memory access control method and semiconductor integrated circuit and image decoding device using this method | |
CN101729903A (en) | Method, system and multimedia processor for reading reference frame data | |
JPH10144073A (en) | Access mechanism for synchronous dram | |
JP2005518584A (en) | How data elements are stored | |
JP2007299211A (en) | Memory control device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090512 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111206 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120327 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120409 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4983160 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |