JP4977052B2

JP4977052B2 - Semiconductor device

Info

Publication number: JP4977052B2
Application number: JP2008021566A
Authority: JP
Inventors: 敏郎坂本; 真人戸板
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2008-01-31
Filing date: 2008-01-31
Publication date: 2012-07-18
Anticipated expiration: 2028-01-31
Also published as: JP2009182248A

Description

本発明は、半導体装置に係り、特にＣＭＰ(化学的・機械的研磨)法に関する技術である。 The present invention relates to a semiconductor equipment, a technique relating to particular CMP (chemical mechanical polishing) method.

現在、半導体の製造プロセスにおいて、ＣＭＰ（Chemical Mechanical Polishing）法と呼ばれる研磨方法が普及している。ＣＭＰ法は、化学的・機械的研磨法ともいい、シャロートレンチアイソレーション（ＳＴＩ）によって素子分離をする場合にも使用されている。ＣＭＰ法によるＳＴＩ形成の従来技術を、以下、図面を参照しながら説明する。図５（ａ）〜（ｇ）は、一般的なＳＴＩの形成工程を説明するための図である。図５（ａ）に示したように、従来技術では、先ず、Ｓｉ基板１を熱酸化してＳｉ酸化膜２が形成される。そして、Ｓｉ酸化膜２上にＳｉ窒化膜３が形成される。 Currently, a polishing method called a CMP (Chemical Mechanical Polishing) method is widely used in semiconductor manufacturing processes. The CMP method is also called a chemical / mechanical polishing method, and is also used for element isolation by shallow trench isolation (STI). The prior art of STI formation by CMP will be described below with reference to the drawings. 5A to 5G are diagrams for explaining a general STI formation process. As shown in FIG. 5A, in the prior art, first, the Si substrate 1 is thermally oxidized to form the Si oxide film 2. Then, a Si nitride film 3 is formed on the Si oxide film 2.

次に、Ｓｉ基板１には、図５（ｂ）に示したように、トレンチ（溝）４が形成される。トレンチ４の形成は、素子分離領域となる部分のＳｉ窒化膜３をフォトリソグラフィおよびドライエッチングを用いて除去する。その後、Ｓｉ窒化膜３をハードマスクとして、素子分離領域のＳｉ酸化膜２およびＳｉ基板１をドライエッチングすることによって実現される。 Next, as shown in FIG. 5B, trenches (grooves) 4 are formed in the Si substrate 1. The trench 4 is formed by removing the portion of the Si nitride film 3 that becomes an element isolation region by photolithography and dry etching. Thereafter, the Si oxide film 2 and the Si substrate 1 in the element isolation region are dry-etched using the Si nitride film 3 as a hard mask.

トレンチ４の内壁には、図５（ｃ）に示すように、熱酸化によって酸化膜７が形成される。酸化膜７の形成後、ＣＶＤ（Chemical Vapor Deposition）等によって酸化膜が堆積されて酸化膜層５が形成される。酸化膜層５には、フォトレジストの塗布、パターニングによって図５（ｄ）に示すレジストパターン６が形成される。レジストパターン６は、Ｓｉ基板１上のアクティブ領域上を開口したパターンである。レジストパターン６をマスクにして酸化膜層５をエッチングすることにより、酸化膜層５は図５（ｅ）に示したように薄くなる。 As shown in FIG. 5C, an oxide film 7 is formed on the inner wall of the trench 4 by thermal oxidation. After the oxide film 7 is formed, an oxide film is deposited by CVD (Chemical Vapor Deposition) or the like to form the oxide film layer 5. A resist pattern 6 shown in FIG. 5D is formed on the oxide film layer 5 by applying and patterning a photoresist. The resist pattern 6 is a pattern in which an active region on the Si substrate 1 is opened. By etching the oxide film layer 5 using the resist pattern 6 as a mask, the oxide film layer 5 becomes thin as shown in FIG.

従来技術の発明では、次に、図５（ｆ）に示すように、Ｓｉ窒化膜３上の酸化膜層５をＣＭＰ法によって研磨し、除去する。そして、アクティブ領域1の上面に出ていたＳｉ窒化膜３を熱リン酸を用いたウェットエッチングによって除去する。その後、図５（ｇ）に示すように、Ｓｉ窒化膜３下の酸化膜２をフッ酸（ＨＦ）を使って除去する。以上の工程により、従来技術では、Ｓｉ酸化膜層５が埋め込まれたトレンチ分離領域とアクティブ領域とが形成される。 In the prior art invention, next, as shown in FIG. 5F, the oxide film layer 5 on the Si nitride film 3 is polished and removed by the CMP method. Then, the Si nitride film 3 exposed on the upper surface of the active region 1 is removed by wet etching using hot phosphoric acid. Thereafter, as shown in FIG. 5G, the oxide film 2 under the Si nitride film 3 is removed using hydrofluoric acid (HF). Through the above steps, in the prior art, a trench isolation region and an active region in which the Si oxide film layer 5 is embedded are formed.

ところで、ＣＭＰ法による研磨の工程では、Ｓｉ窒化膜がストッパーとして使用される。Ｓｉ窒化膜の研磨レートは、Ｓｉ酸化膜の１／３である。このため、Ｓｉ窒化膜はＳｉ酸化膜が削られる間にわずかながら削られて完全なストッパー膜にはなり得ない。
また、研磨される対象の表面は、アクティブ領域の疎密によってＳｉ酸化膜が占める面積とＳｉ窒化膜が占める面積の割合が相違する。このとき、アクティブ領域（非トレンチ領域）が研磨される程度が、周辺にあるＳｉ酸化膜によって相違することが知られている。 Incidentally, a Si nitride film is used as a stopper in the polishing process by the CMP method. The polishing rate of the Si nitride film is 1/3 that of the Si oxide film. For this reason, the Si nitride film is slightly removed while the Si oxide film is being etched, and cannot be a complete stopper film.
Further, the surface of the object to be polished differs in the ratio of the area occupied by the Si oxide film and the area occupied by the Si nitride film due to the density of the active region. At this time, it is known that the extent to which the active region (non-trench region) is polished differs depending on the surrounding Si oxide film.

図６は、周辺にあるＳｉ酸化膜とアクティブ領域の研磨状態との関係を説明するための模式図である。図６では、アクティブ領域が疎の場合、アクティブ領域が過剰に研磨されている。このような現象は、一般的にエロージョンとも呼ばれている。アクティブ領域にエロージョンが生じているＭＯＳトランジスタは、サブスレッショルド特性に異常が生じることが知られている。 FIG. 6 is a schematic diagram for explaining the relationship between the Si oxide film in the periphery and the polishing state of the active region. In FIG. 6, when the active area is sparse, the active area is excessively polished. Such a phenomenon is generally called erosion. It is known that an MOS transistor in which erosion occurs in the active region has an abnormality in subthreshold characteristics.

図７は、上記したサブスレッショルド特性の異常を説明するための図である。図示したサブスレッショルド特性の異常は、ハンプ現象とも呼ばれている。図７中に示した曲線ｈはハンプ現象が生じているサブスレッショルド特性を示している。曲線ｎは、正常なサブスレッショルド特性を示している。
このような従来技術の課題を解消するための技術としては、例えば、特許文献１に記載された技術が知られている。特許文献１に記載された技術は、トレンチ分離領域にダミーアクティブ領域(設計上では本来必要でない擬似的なアクティブ領域)を形成することによってアクティブ領域の密度をチップ内において均一にするものである。 FIG. 7 is a diagram for explaining the abnormality of the subthreshold characteristic. The abnormal subthreshold characteristic shown is also called a hump phenomenon. A curve h shown in FIG. 7 indicates a subthreshold characteristic in which a hump phenomenon occurs. A curve n indicates a normal subthreshold characteristic.
As a technique for solving such a problem of the prior art, for example, a technique described in Patent Document 1 is known. The technique described in Patent Document 1 makes the density of active regions uniform within a chip by forming dummy active regions (pseudo active regions that are not originally required in design) in trench isolation regions.

ただし、大面積のトレンチ分離領域が必要な素子は、トレンチ分離領域上にダミーアクティブを形成することができない。エロージョンは、大面積のトレンチ分離領域において顕著になるから、ダミーアクティブの形成は決定的なエロージョン対策にはならない。特許文献１に記載された技術では、大面積トレンチ分離領域がある素子では、例えば大面積トレンチ分離領域の周囲数十μmの範囲にはＭＯＳトランジスタの配置を禁止する等の設計ルールを定めることによってエロージョンを防いでいた。
特開２００３−３４７４０６号公報 However, an element that requires a large area trench isolation region cannot form a dummy active on the trench isolation region. Since erosion becomes prominent in a large area trench isolation region, the formation of dummy active is not a decisive erosion countermeasure. In the technique described in Patent Document 1, in an element having a large area trench isolation region, for example, by defining a design rule such as prohibiting the arrangement of MOS transistors in a range of several tens of μm around the large area trench isolation region. Erosion was prevented.
JP 2003-347406 A

しかしながら、図８に例示したように、比較的大きい面積を占めるＩＰＯキャパシタ(上部電極と下部電極がポリＳｉで形成されているキャパシタ)８やポリＳｉの抵抗９を配置する場合がある。ＩＰＯキャパシタ８やポリＳｉ抵抗９は、大面積のトレンチ分離領域上に設けられる。ＩＰＯキャパシタ８やポリＳｉ抵抗９が形成された素子分離領域には、設計上ダミーアクティブを形成することができない。
したがって、ダミーアクティブを形成することができない大面積のトレンチ素子領域を有する素子には、特許文献１の技術を適用することはできないことになる。
本発明は、このような点に鑑みてなされたものであり、比較的大きな面積のトレンチ分離領域がある素子において、ＣＭＰ法によって発生するエロージョンを抑制できる半導体装置を提供することを目的とする。 However, as illustrated in FIG. 8, an IPO capacitor (capacitor in which the upper electrode and the lower electrode are made of poly-Si) 8 occupying a relatively large area or a poly-Si resistor 9 may be arranged. The IPO capacitor 8 and the poly-Si resistor 9 are provided on a large area trench isolation region. In the element isolation region where the IPO capacitor 8 and the poly-Si resistor 9 are formed, a dummy active cannot be formed by design.
Therefore, the technique of Patent Document 1 cannot be applied to an element having a large-area trench element region where a dummy active cannot be formed.
The present invention has been made in view of these points, the device is a trench isolation region having a relatively large area, and an object thereof is to provide a semiconductor equipment which can suppress the erosion caused by CMP method .

以上の課題を解決するため、本発明の請求項１に記載の半導体装置は、一辺の長さが１０μｍ以上であって、面積が１００μｍ²以上である大面積トレンチ分離領域と、前記大面積トレンチ分離領域の各辺に沿って形成されるアクティブ領域であるリング状アクティブ領域と、前記リング状アクティブ領域の外周部に、島状に配置された複数の矩形形状のダミーアクティブ領域と、前記リング状アクティブ領域の外周部に配置され、前記リング状アクティブ領域及び前記ダミーアクティブ領域とトレンチ分離領域によって分離された矩形形状のＭＯＳトランジスタ用アクティブ領域と、を有し、前記リング状アクティブ領域の上面の形状は、前記大面積トレンチ分離領域の上面の各辺に沿う内周線と、当該内周線と一定の距離を有する外周線とによって形成される平面であり、矩形形状の前記ＭＯＳトランジスタ用アクティブ領域の外周線は、前記リング状アクティブ領域の外周の一辺と対向する一辺と、複数の前記ダミーアクティブ領域のいずれかの外周の一辺と対向する三辺と、を含むことを特徴とする。 To solve the above problems, a semiconductor device according to claim 1 of the present invention, a large-area trench isolation region which is the length of one side is not more 10μm or more, area of 100 [mu] m ² or more, the large-area trench a ring-shaped active region which is active regions formed along each side of the isolation region, the outer peripheral portion of the ring-shaped active region, and the dummy active regions of the plurality of rectangular shapes are arranged in an island shape, the ring An active region for a MOS transistor having a rectangular shape that is disposed on the outer periphery of the active region and separated by the ring-shaped active region and the dummy active region and the trench isolation region, and the shape of the upper surface of the ring-shaped active region Is an inner peripheral line along each side of the upper surface of the large area trench isolation region, an outer peripheral line having a certain distance from the inner peripheral line, The outer peripheral line of the active region for the MOS transistor having a rectangular shape is formed by one side facing one side of the outer periphery of the ring-shaped active region and one side of the outer periphery of any of the plurality of dummy active regions. And three sides facing each other.

請求項２に記載の半導体装置は、請求項１に記載の発明において、前記内周線と前記外周線との距離が２μｍ以上であることを特徴とする。
請求項３に記載の半導体装置は、請求項１または２に記載の発明において、前記大面積トレンチ分離領域に、シリコンを含む部材を電極とするキャパシタ、シリコンを含む部材を用いた抵抗素子の少なくとも１つが形成されることを特徴とする。 The semiconductor device according to claim 2 is characterized in that, in the invention according to claim 1, a distance between the inner peripheral line and the outer peripheral line is 2 μm or more.
According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the large-area trench isolation region includes at least a capacitor having a silicon-containing member as an electrode and a resistance element using a silicon-containing member. One is formed.

請求項１に記載の発明は、トレンチ分離領域の外周に面積が大きなアクティブ領域を形成することができる。ＣＭＰ研磨のレートは、トレンチ分離領域が大きいと高く、アクティブ領域が大きいと低くなることが知られているから、トレンチ分離領域があることによってトレンチ分離領域周辺のアクティブ領域表面までもが削りとられてしまう、いわゆるエロージョンの発生を抑止することができる。また、比較的大きな面積を有する大面積のトレンチ分離領域を有する素子に本発明を適用することができる。このため、本発明の作用効果を充分に発揮させることができる。また、比較的大きな面積を有し、しかもその面積がトレンチ分離領域の面積に応じて設定できるリング状アクティブ領域を形成することができる。 According to the first aspect of the present invention, an active region having a large area can be formed on the outer periphery of the trench isolation region. The CMP polishing rate is known to be high when the trench isolation region is large and low when the active region is large. Therefore, the presence of the trench isolation region also cuts the surface of the active region around the trench isolation region. It is possible to suppress the occurrence of so-called erosion. Further, the present invention can be applied to an element having a large area trench isolation region having a relatively large area. For this reason, the effect of this invention can fully be exhibited. In addition, it is possible to form a ring-shaped active region that has a relatively large area and whose area can be set according to the area of the trench isolation region.

請求項２に記載の半導体装置は、一辺の長さが１０μｍ以上であって、面積が１００μｍ2以上のトレンチ分離領域に適したリング状アクティブ領域を形成することができる。
請求項３に記載の半導体装置は、素子分離領域上にダミーのアクティブ領域を形成することができない素子に本発明の半導体装置を適用することができる。このため、本発明の作用効果を充分に発揮させることができる。請 Motomeko semiconductor device according to 2, may be the length of one side is not more 10μm or more, the area to form a ring-shaped active region suitable for trench isolation region above 100 .mu.m @ 2.
In the semiconductor device according to the third aspect , the semiconductor device of the present invention can be applied to an element in which a dummy active region cannot be formed on the element isolation region. For this reason, the effect of this invention can fully be exhibited.

（半導体装置）
図１は、本発明の一実施形態の半導体装置が適用される理想的な構成を例示する断面図である。図示した構成は、Ｓｉ基板１０２上に面積が１００μｍ²以上のトレンチ分離領域（本実施形態では大面積トレンチ分離領域と記す）１０１を備えている。なお、本実施形態では、大面積トレンチ分離領域１０１に、１００００μｍ²の面積のトレンチ分離領域を用いるものとした。
大面積トレンチ分離領域１０１の上にはＩＰＯキャパシタが形成されている。また、大面積トレンチ分離領域１０１から２０μｍ以内の距離にある範囲には、ＭＯＳトランジスタＭが形成されている。 (Semiconductor device)
FIG. 1 is a cross-sectional view illustrating an ideal configuration to which a semiconductor device according to an embodiment of the invention is applied. The illustrated configuration includes a trench isolation region (referred to as a large area trench isolation region in this embodiment) 101 having an area of 100 μm ² or more on a Si substrate 102. In the present embodiment, a trench isolation region having an area of 10,000 μm ² is used for the large area trench isolation region 101.
An IPO capacitor is formed on the large area trench isolation region 101. A MOS transistor M is formed in a range within a distance of 20 μm from the large area trench isolation region 101.

また、大面積トレンチ分離領域１０１の周囲には、研磨時にエロージョンが発生することを防ぐためのダミーアクティブ領域１０４が複数形成されている。ＭＯＳトランジスタＭのアクティブ領域１０６及びダミーアクティブ領域１０４の周囲にはトレンチ分離領域１０５が形成されている。
ここで、図１に示した構成を形成するための従来の課題について、簡単に説明する。すなわち、ＩＰＯキャパシタは、シリコンを含む部材を電極とするキャパシタであって、本実施形態では上部電極１０３ａと下部電極１０３ｂとがポリＳｉであるものとする。このような構成では、設計上の観点からダミーアクティブ領域を大面積トレンチ分離領域１０１上に形成することができない。 A plurality of dummy active regions 104 are formed around the large area trench isolation region 101 to prevent erosion from occurring during polishing. A trench isolation region 105 is formed around the active region 106 and the dummy active region 104 of the MOS transistor M.
Here, a conventional problem for forming the configuration shown in FIG. 1 will be briefly described. That is, the IPO capacitor is a capacitor having a silicon-containing member as an electrode, and in this embodiment, the upper electrode 103a and the lower electrode 103b are made of poly-Si. In such a configuration, the dummy active region cannot be formed on the large area trench isolation region 101 from the viewpoint of design.

図２は、本発明のリング状アクティブ領域を形成せずに大面積トレンチ分離領域１０１を含む領域をＣＭＰ法によって研磨した場合に発生するエロージョンを説明するための図である。ＣＭＰ法の研磨は、Ｓｉ窒化膜２０１をストッパー膜として用いられる。この際、単位時間に研磨によって減少するＳｉ窒化膜の厚さ（研磨レート）は、酸化膜層２０２の面積がＳｉ窒化膜２０１の面積に対して大きいほど大きくなる。 FIG. 2 is a diagram for explaining erosion that occurs when a region including the large-area trench isolation region 101 is polished by the CMP method without forming the ring-shaped active region of the present invention. Polishing by the CMP method uses the Si nitride film 201 as a stopper film. At this time, the thickness (polishing rate) of the Si nitride film that decreases by polishing per unit time increases as the area of the oxide film layer 202 increases with respect to the area of the Si nitride film 201.

このため、大面積トレンチ分離領域１０１の周囲ではアクティブ領域の研磨レートが他の部分よりも高くなり、図示したように、ＭＯＳトランジスタＭのアクティブ領域１０６においてもエロージョンが発生する。
なお、このような問題は、大面積トレンチ分離領域１０１上にＩＰＯキャパシタ１０３を設ける構成に限らず、大面積トレンチ分離領域１０１上にＳｉを含むポリＳｉ等の部材を用いた抵抗素子が形成される場合にも発生する。 For this reason, the polishing rate of the active region is higher than that of other portions around the large area trench isolation region 101, and erosion also occurs in the active region 106 of the MOS transistor M as shown in the figure.
Such a problem is not limited to the configuration in which the IPO capacitor 103 is provided on the large area trench isolation region 101, but a resistance element using a member such as poly-Si containing Si is formed on the large area trench isolation region 101. Also occurs.

図３は、本実施形態の半導体装置の上面図である。半導体装置は、大面積トレンチ分離領域１０１と、リング状アクティブ領域４０１とを示している。リング状アクティブ領域４０１の外周部には、大面積トレンチ分離領域１０１よりも面積が小さいダミーアクティブ領域１０４が複数形成されている。
本実施形態では、大面積トレンチ分離領域１０１の上面が矩形形状を有していて、矩形を有する上面の辺Ｌ１〜Ｌ４の各々が全て１０μｍ以上、上面の面積が１００００μｍ²以上であるものとする。 FIG. 3 is a top view of the semiconductor device of this embodiment. The semiconductor device shows a large area trench isolation region 101 and a ring-shaped active region 401. A plurality of dummy active regions 104 having an area smaller than that of the large area trench isolation region 101 are formed on the outer periphery of the ring-shaped active region 401.
In the present embodiment, it is assumed that the upper surface of the large area trench isolation region 101 has a rectangular shape, each of the sides L1 to L4 of the upper surface having a rectangle is 10 μm or more, and the area of the upper surface is 10000 μm ² or more. .

リング状アクティブ領域４０１は、大面積トレンチ分離領域１０１の矩形形状を有する上面の辺Ｌ１〜Ｌ４の各々に沿って形成されるアクティブ領域である。リング状アクティブ領域４０１の上面の形状は、矩形形状を有するトレンチ分離領域の辺Ｌ１〜Ｌ４に沿う内周線４０２と、この内周線４０２と一定の距離ｄを有する外周線４０３とによって形成される平面である。図示した例では、一定の距離ｄを４μｍとする。 The ring-shaped active region 401 is an active region formed along each of the sides L1 to L4 of the upper surface having the rectangular shape of the large area trench isolation region 101. The shape of the upper surface of the ring-shaped active region 401 is formed by an inner peripheral line 402 along the sides L1 to L4 of the trench isolation region having a rectangular shape, and an outer peripheral line 403 having a certain distance d from the inner peripheral line 402. It is a flat surface. In the illustrated example, the constant distance d is 4 μm.

図４は、図３に示した本実施形態の半導体装置によって得られる効果を説明するための図であって、図３に示した半導体装置の断面図である。
前述のように、ＣＭＰの研磨レートは酸化膜層の面積がアクティブ領域（ストッパー膜としてのＳｉ窒化膜２０１の領域）の面積に対して大きいほど大きくなるから、大面積トレンチ分離領域１０１の存在によって生じる過剰研磨を防ぐには、比較的大きな面積のダミーアクティブ領域が必要となる。また、大面積トレンチ分離領域１０１を囲む形状は、島状に小さく配置されているダミーアクティブ領域１０４やアクティブ領域１０６よりも面積を大きくすることに適している。 FIG. 4 is a view for explaining the effect obtained by the semiconductor device of the present embodiment shown in FIG. 3, and is a cross-sectional view of the semiconductor device shown in FIG.
As described above, the polishing rate of CMP increases as the area of the oxide film layer increases with respect to the area of the active region (region of the Si nitride film 201 as a stopper film). In order to prevent the excessive polishing that occurs, a dummy active region having a relatively large area is required. Further, the shape surrounding the large area trench isolation region 101 is suitable for increasing the area as compared with the dummy active region 104 and the active region 106 which are arranged in a small island shape.

本実施形態は、この２点に着目し、大面積トレンチ分離領域１０１の周囲を囲む形状のリング状アクティブ領域４０１を形成した。本実施形態によれば、図４に示したように、リング状アクティブ領域４０１の周辺でアクティブ領域の過剰研磨が生じていない。つまり、リング状アクティブ領域４０１によって大面積トレンチ分離領域１０１を囲むことにより、アクティブ領域１０６の過剰研磨を防ぎ、ひいてはハンプ現象を防いで半導体装置の特性劣化を防ぐことができる。 In the present embodiment, focusing on these two points, the ring-shaped active region 401 having a shape surrounding the large-area trench isolation region 101 is formed. According to the present embodiment, as shown in FIG. 4, the active region is not excessively polished around the ring-shaped active region 401. That is, by enclosing the large-area trench isolation region 101 with the ring-shaped active region 401, excessive polishing of the active region 106 can be prevented, and hence hump phenomenon can be prevented, thereby preventing deterioration of the characteristics of the semiconductor device.

なお、アクティブ領域１０６の過剰研磨を防ぐことができるリング状アクティブ領域４０１の面積は、大面積トレンチ分離領域１０１の規模によって相違する。本実施形態で述べた距離（幅）ｄが４μｍのリング状アクティブ領域４０１は、面積１００００μｍ²以上の大面積トレンチ分離領域１０１に対応するものである。なお、この対応を、本実施形態では、面積１００μｍ²以上の大面積トレンチ分離領域１０１に対して幅２μｍ以上と定めている。 Note that the area of the ring-shaped active region 401 that can prevent excessive polishing of the active region 106 differs depending on the scale of the large-area trench isolation region 101. The ring-shaped active region 401 having a distance (width) d of 4 μm described in the present embodiment corresponds to the large-area trench isolation region 101 having an area of 10000 μm ² or more. In the present embodiment, this correspondence is determined to be 2 μm or more in width for the large area trench isolation region 101 having an area of 100 μm ² or more.

本発明は、素子分離領域上にポリＳｉ等のＳｉ部材を含む電極を有するキャパシタや抵抗素子が形成されることによって素子分離領域上にダミーのアクティブ領域を設けることが適さない構造の半導体装置に適用される。 The present invention provides a semiconductor device having a structure in which it is not suitable to provide a dummy active region on an element isolation region by forming a capacitor or a resistor element having an electrode including an Si member such as poly-Si on the element isolation region. Applied.

本発明の一実施形態の半導体装置が適用される理想的な構成を例示する断面図である。1 is a cross-sectional view illustrating an ideal configuration to which a semiconductor device of one embodiment of the present invention is applied. ダミーアクティブ領域を形成せずに大面積トレンチ分離領域を含む領域をＣＭＰ法によって研磨した場合に発生するエロージョンを説明するための図である。It is a figure for demonstrating the erosion which generate | occur | produces when the area | region including a large area trench isolation | separation area | region is grind | polished by CMP method, without forming a dummy active area | region. 本発明の一実施形態の半導体装置の上面図である。It is a top view of the semiconductor device of one embodiment of the present invention. 図３に示した半導体装置の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device shown in FIG. 3. 一般的なＳＴＩの形成工程を説明するための図である。It is a figure for demonstrating the formation process of general STI. 周辺にあるＳｉ酸化膜とアクティブ領域の研磨状態との関係を説明するための模式図である。It is a schematic diagram for demonstrating the relationship between the Si oxide film in a periphery, and the grinding | polishing state of an active region. エロージョンによって生じるサブスレッショルド特性の異常を説明するための図である。It is a figure for demonstrating abnormality of the subthreshold characteristic which arises by erosion. ＩＰＯキャパシタやポリＳｉの抵抗を素子分離領域上に配置する構成を例示した図である。It is the figure which illustrated the structure which arrange | positions the resistance of an IPO capacitor and poly Si on an element isolation region.

Explanation of symbols

１０１大面積トレンチ分離領域
１０２Ｓｉ基板
１０３ＩＰＯキャパシタ
１０３ｂ下部電極
１０３ａ上部電極
１０４ダミーアクティブ領域
１０５トレンチ分離領域
１０６アクティブ領域
２０１Ｓｉ窒化膜
２０２酸化膜層
４０１リング状アクティブ領域
４０２内周線
４０３外周線
ｄ距離
Ｌ１，Ｌ２，Ｌ３，Ｌ４辺 101 large area trench isolation region 102 Si substrate 103 IPO capacitor 103b lower electrode 103a upper electrode 104 dummy active region 105 trench isolation region 106 active region 201 Si nitride film 202 oxide film layer 401 ring-shaped active region 402 inner peripheral line 403 outer peripheral line d Distance L1, L2, L3, L4 side

Claims

A large area trench isolation region having a side length of 10 μm or more and an area of 100 μm ² or more;
A ring-shaped active region that is an active region formed along each side of the large area trench isolation region;
A plurality of rectangular dummy active areas arranged in an island shape on the outer periphery of the ring-shaped active area ,
An active region for a MOS transistor having a rectangular shape that is disposed on an outer peripheral portion of the ring-shaped active region and separated by the ring-shaped active region and the dummy active region and a trench isolation region ;
The shape of the upper surface of the ring-shaped active region is
A plane formed by an inner peripheral line along each side of the upper surface of the large area trench isolation region and an outer peripheral line having a certain distance from the inner peripheral line;
The outer periphery of the rectangular MOS transistor active region is:
One side opposite to one side of the outer periphery of the ring-shaped active region;
A semiconductor device comprising: three sides facing one side of the outer periphery of any of the plurality of dummy active regions .

The semiconductor device according to claim 1, wherein a distance between the inner peripheral line and the outer peripheral line is 2 μm or more.

3. The device according to claim 1, wherein at least one of a capacitor using a member including silicon as an electrode and a resistance element using a member including silicon is formed in the large area trench isolation region. The semiconductor device described.