JP4974760B2 - オフセット調整回路 - Google Patents

Description

本発明は、オフセット調整回路に関する。

４個の抵抗をブリッジ接続したブリッジ回路からなるブリッジ型センサーは、例えば測定対象物の傾斜角を測定する傾斜角センサーとして使用される。このブリッジ型センサーは、電源側及び接地側ではない抵抗の２つの接続点から、例えば測定対象物の傾斜の度合いを表す２つの出力電圧を発生するものである。つまり、この２つの出力電圧の差電圧を用いて測定対象物の傾斜の度合いを演算等により求めることができる。従って、例えば測定対象物が傾斜していない場合、２つの出力電圧の差電圧はゼロであることが理想的である。しかしながら、ブリッジ接続される抵抗の抵抗値のばらつきや周囲の温度条件等により、測定対象物が傾斜していない場合における２つの出力電圧の差電圧をゼロに設定することはきわめて困難である。換言すれば、ブリッジ型センサーにおける２つの出力電圧の差電圧にはオフセットが含まれているのである。このオフセットは測定対象物の傾斜の度合い等を求める際に誤差として現れることになるため、できる限り取り除くことが望ましい。そこで、このオフセットを取り除くべく図４に示すオフセット調整回路１０が提案されている。以下、図４を用いてオフセット調整回路１０について説明する。

図４はオフセット調整回路１０を示す回路のブロック図である。
オフセット調整回路１０は、ブリッジ型センサー１１、インスツルメンテーションアンプ１２、ＤＡコンバータ１３、ＡＤコンバータ１４からなる。

ブリッジ型センサー１１は、４個の抵抗１１Ａ〜１１Ｄをブリッジ接続し、抵抗１１Ａ、１１Ｂの接続点と抵抗１１Ｃ、１１Ｄの接続点とから、電源電圧ＶＡに応じた出力電圧を発生するものである。このブリッジ型センサー１１は例えば傾斜角センサーとして用いられる。インスツルメンテーションアンプ１２は、ブリッジ型センサー１１の２つの出力電圧の差電圧を増幅してＡＤコンバータ１４に出力するものである。インスツルメンテーションアンプ１２は、３個の差動増幅回路１２１、１２２、１２３と、これら差動増幅回路１２１、１２２、１２３に接続される抵抗１２４〜１３０とからなる。つまり、差動増幅回路１２１は抵抗１１Ｃ、１１Ｄの接続点から発生する出力電圧を増幅し、差動増幅回路１２２は抵抗１１Ａ、１１Ｂの接続点から発生する出力電圧を増幅し、差動増幅回路１２３は差動増幅回路１２１、１２２の出力電圧を増幅する。ここで、インスツルメンテーションアンプ１２の増幅率は、ブリッジ型センサー１１の出力電圧のレベルが微小であるために、抵抗１２４〜１３０の抵抗値の設定に応じて数百〜数千倍に設定されている。ＡＤコンバータ１４は、インスツルメンテーションアンプ１２から出力される電圧をデジタル信号に変換し、後段の信号処理回路（不図示）に供給する。これにより、ブリッジ型センサー１１から出力される２つの出力電圧の差電圧から、測定対象物の傾斜の度合い等を求めることができる。しかし、この差電圧に先に述べたオフセットが含まれていると、このオフセットがＡＤコンバータ１４から出力されるデジタル信号に誤差として現れることになる。

そこで、測定対象物が傾斜していないときの、ブリッジ型センサー１１から出力される２つの出力電圧の差電圧（オフセット）を事前に求めておき、その差電圧をキャンセルするためのアナログ電圧を抵抗１３０に印加することにより、ＡＤコンバータ１４のデジタル信号に含まれるオフセットを取り除くことができる。ＤＡコンバータ１３は、このアナログ電圧に対応するデジタル信号をＤＡ変換するものである。
特開２０００−２１４０２９

ここで、ＤＡコンバータ１３は、ＡＤコンバータ１４から出力されるデジタル信号に対するオフセットの影響を除去する目的で設けられるものである。つまり、ＤＡコンバータ１３の分解能は、ＡＤコンバータ１４の１ビット当たりの分解能で表される電圧を当該電圧の範囲内で更に調整できる必要があるため、ＡＤコンバー１４の分解能に比べて高い分解能であることが要求される。従って、オフセット調整回路のコストアップを招き、このオフセット調整回路を集積回路で構成する場合にはチップ面積が増大するといった問題があった。

前述した課題を解決する主たる本発明は、ブリッジ型センサーの出力電圧が印加される差動増幅回路と、電源電圧の変動を監視する電源電圧監視回路と、前記差動増幅回路又は前記電源電圧監視回路の出力電圧を相補的に選択出力する選択回路と、前記選択回路から選択出力される前記出力電圧を第１デジタル信号に変換するＡＤコンバータと、前記ブリッジ型センサーのオフセット及び前記電源電圧の変動に応じて発生する前記第１デジタル信号を調整するための第２デジタル信号を保持する保持回路と、前記第１デジタル信号を調整するように、前記第１デジタル信号及び前記第２デジタル信号を基に演算処理を実行する演算回路と、前記ブリッジ型センサーのオフセットに応じて発生する前記差動増幅回路の出力電圧を調整するための第３デジタル信号をアナログ電圧に変換する、前記ＡＤコンバータの分解能より低い分解能のＤＡコンバータと、を備えたことを特徴とする。

本発明によれば、ＤＡコンバータの分解能をＡＤコンバータの分解能よりも低くしたにも関わらず、ブリッジ型センサーのオフセットに対してＡＤコンバータの出力を精度よく調整することができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝第１実施形態＝＝＝
図１は、本発明の一実施形態に係るオフセット調整回路の構成を示す図である。尚、図１に開示される構成のうち、図３に開示される構成と同一のものに対しては同一番号を付し、その説明を省略することとする。尚、第１実施形態を示す図１においては、破線で囲まれた構成はチップ上に集積化された集積回路１０１であり、ブリッジ型センサー１１は集積回路１０１の外付けの構成となっているものとする。この場合、集積回路１０１自体がオフセット調整回路１００を指すこととなる。但し、この構成に限定されることなく、ブリッジ型センサー１１を集積回路１０１の内部に集積化することも可能である。この場合、ブリッジ型センサー１１及び集積回路１０１がオフセット調整回路１００を指すこととなる。

図１において、オフセット調整回路１００は、集積回路１０１内に集積されるインスツルメンテーションアンプ１２と、ＡＤコンバータ１４と、保持回路１５と、演算回路１６と、ＤＡコンバータ１７とを有する。

インスツルメンテーションアンプ１２は、ブリッジ型センサー１１の抵抗１１Ａ、１１Ｂ及び抵抗１１Ｃ、１１Ｄの各接続点から出力される出力電圧ＶＯＵＴ１、ＶＯＵＴ２の差電圧を増幅する。

ＡＤコンバータ１４はインスツルメンテーションアンプ１２から出力される電圧を第１デジタル信号にＡＤ変換する。ここで、ブリッジ型センサー１１に対して偏差が生じていない場合、出力電圧ＶＯＵＴ１、ＶＯＵＴ２間の差電圧は理想的にはゼロである。しかしながら、ブリッジ型センサー１１を構成する抵抗１１Ａ乃至１１Ｄの抵抗値のばらつきや温度依存性に起因して、ブリッジ型センサー１１に偏差が生じていないにも関わらずゼロ以外の差電圧が生じていると、この差電圧がブリッジ型センサー１１のオフセットとなり、ＡＤコンバータ１４から出力される第１デジタル信号に対して誤差として現れることになる。換言すれば、このときのＡＤコンバータ１４の入力電圧が当該ＡＤコンバータの電源電圧の１／２からずれてしまう。従って、ＡＤコンバータ１４が第１デジタル信号を出力する前に、第１デジタル信号に含まれる誤差をできる限り取り除いておくことが望ましい。ＤＡコンバータ１７は、インスツルメンテーションアンプ１２に設けられる抵抗１３０の一端に対し、インスツルメンテーションアンプ１２から出力される電圧を調整するための第３デジタル信号をＤＡ変換して得られる調整用電圧（アナログ電圧）を印加し、第１デジタル信号に含まれるブリッジ型センサー１１のオフセットに起因する誤差を低減するために設けられたものである。尚、本実施形態では、後述するが、ＤＡコンバータ１７から出力される調整用電圧だけでは取り除けなかった第１デジタル信号に含まれる誤差を、ＡＤコンバータ１４の後段で取り除く手段を有するため、ＤＡコンバータ１７に対してＡＤコンバータ１４の分解能よりも高い分解能は要求されない。つまり、ＡＤコンバータ１４のビット数よりもビット数が少ないＤＡコンバータ１７を用意すれば事足りることになる。具体的には、ＤＡコンバータ１７のビット数は、第３デジタル信号の最下位ビットが＋１又は−１変化したときのインスツルメンテーションアンプ１２の出力電圧をＡＤコンバータ１４にてＡＤ変換した場合の第１デジタル信号がすべて“１”又は全て“０”となることがない程度のビット数であればよい。そして、ブリッジ型センサー１１に偏差が生じていないときのインスツルメンテーションアンプ１２の出力電圧をＡＤコンバータ１４の電源電圧の１／２に最も近くするための第３デジタル信号を予め用意し、ＤＡコンバータ１７にてＤＡ変換する。

保持回路１５は、ＡＤコンバータ１４から出力される第１デジタル信号に含まれる誤差を取り除くための第２デジタル信号を保持する。

演算回路１６は、ＡＤコンバータ１４から出力される第１デジタル信号と、この第１デジタル信号に含まれる誤差を取り除くための第２デジタル信号とを加算し、偏差の度合いを求めるための後段の信号処理回路（不図示）に出力する。ここで、ブリッジ型センサー１１に偏差が生じていないときのインスツルメンテーションアンプ１２の出力電圧をＡＤコンバータ１４でＡＤ変換して得られる第１デジタル信号が、ＡＤコンバータ１４の電源電圧の１／２をＡＤ変換して得られるデジタル信号からどれだけずれているのかを予め測定しておき、このずれ量に相当する第２デジタル信号を用意すればよい。

尚、第２デジタル信号は、保持回路１５に固定的に記憶させておいてもよいが、別途、第２デジタル信号が記憶されたフラッシュメモリなどの不揮発性メモリ（不図示）を用意しておき、オフセット調整回路１００が起動されるたびに、不揮発性メモリから第２デジタル信号を読み出して保持回路１５にセットしてもよい。また、第３デジタル信号は、例えば上記の不揮発性メモリやレジスタ（不図示）に予め固定的に記憶させておき、オフセット調整回路１００が起動されるたびに、不揮発性メモリやレジスタから第３デジタル信号を読み出してＤＡコンバータ１７に入力させればよい。

ここで、インスツルメンテーションアンプ１２における要部の電圧について説明する。尚、差動増幅回路１２１、１２２の出力電圧を各々Ｖ１、Ｖ２とし、差動増幅回路１２３の＋端子に印加される入力電圧をＶ３とし、抵抗１３０の一端に印加されるＤＡコンバータ１７から出力される調整用電圧をＶＤＡＣとし、差動増幅回路１２３の出力電圧すなわちインスツルメンテーションアンプ１２の出力電圧をＶＯＵＴ３とする。また、抵抗１２５の抵抗値をＲ１、抵抗１２４、１２６の抵抗値をＲ２、抵抗１２７、１２８の抵抗値をＲ３、抵抗１２９、１３０の抵抗値をＲ４とする（但し、Ｒ１≠Ｒ２≠Ｒ３≠Ｒ４）。

この場合、差動増幅回路１２１の出力電圧Ｖ１は以下の式（１）で表される。

また、差動増幅回路１２２の出力電圧Ｖ２は以下の式（２）で表される。

また、差動増幅回路１２３の＋端子に印加される電圧Ｖ３は以下の式（３）で表される。

また、差動増幅回路１２４の出力電圧ＶＯＵＴ３は以下の式（４）で表される。

更に、式（４）に式（３）を代入することにより出力電圧ＶＯＵＴ３を式（５）に示すように調整用電圧ＶＤＡＣとの関係で示すことができる。

つまり、ＡＤコンバータ１４に印加されるインスツルメンテーションアンプ１２の出力電圧ＶＯＵＴ３は、ＤＡコンバータ１７から出力される調整用電圧ＶＤＡＣそのものを加算（又は減算）することにより調整することが可能であることが分かる。

説明の便宜上、例えば、ＡＤコンバータ１４のビット数を１０ビット、ＡＤコンバータ１４及びＤＡコンバータ１７に共通する電源電圧を３Ｖとする。この場合、ＡＤコンバータ１４の最小分解能は約３ｍＶ（＝３Ｖ／２の１０乗）となる。また例えば、第２デジタル信号を用いることにより、第1デジタル信号（１０ビット）の最下位ビットを８段階に調整できるものと仮定すると、ＤＡコンバータ１７に要求される最小分解能は２４ｍＶ（＝３ｍＶ×８）で済むことになる。この場合、ＤＡコンバータ１７のビット数は、分解能を３ビット分低くできることと、調整用電圧ＶＤＡＣそのものの加算により出力電圧ＶＯＵＴ３を変更できる。つまりＡＤコンバータ１４のビット数が１０ビットの場合、図４に示すＤＡコンバータ１３のビット数は１０ビットより多いビット数として最小でも１１ビット必要である。これに対し、図１を採用することにより、ＤＡコンバータ１３をＤＡコンバータ１７に置き換えることで、ＤＡコンバータ１７のビット数を８（＝１１−３）ビットとできる。

このように、ＡＤコンバータ１４の後段で第１デジタル信号に含まれる誤差を取り除く構成としたため、ＤＡコンバータ１７のビット数をＡＤコンバータ１４のビット数よりも少なくすることができることは明らかである。

以上より、本発明のオフセット調整回路によれば、ＤＡコンバータ１７の分解能をＡＤコンバータ１４の分解能より低くしても、ブリッジ型センサーのオフセットを精度良く調整することが可能となる。よってＤＡコンバータ１７の分解能がＡＤコンバータ１４の分解能より低くて済むので、低コスト化することができ、特にオフセット調整回路１００を集積化した場合には集積回路１０１のチップ面積を減らすことができる。また、上記の如くＤＡコンバータ１７のビット数をＡＤコンバータ１４のビット数よりも少なくできるが、ＤＡコンバータ１７自体はトランジスタ、コンデンサ、抵抗を含む周知の構成であるため、これらの素子のばらつきを実際には無視することができない。特に、ＤＡコンバータ１７のビット数を少なくするほど、インスツルメンテーションアンプ１２の出力電圧ＶＯＵＴ３に現れる調整用電圧Ｖ３の誤差の影響が大きくなる。しかしながら、この影響を含む第１デジタル信号は、第２デジタル信号を加算する所謂デジタル処理で誤差を除去するための処理が行われる。そのため、演算回路１６から、ブリッジ型センサー１１のオフセットを除去できる程度の極めて精度の高い出力を得ることが可能となる。

＝＝＝第２実施形態＝＝＝
図２は、本発明の第２実施形態に係るオフセット調整回路の構成を示す図である。尚、図２に開示される構成のうち、図１に開示される構成と同一のものに対しては同一番号を付し、その説明を省略することとする。尚、図２においても図１と同様に、破線で囲まれた構成はチップ上に集積化された集積回路２０１であり、ブリッジ型センサー１１は集積回路２０１の外付けの構成となっているものとする。この場合、集積回路２０１自体がオフセット調整回路２００を指すこととなる。但し、この構成に限定されることなく、ブリッジ型センサー１１を集積回路２０１の内部に集積化することも可能である。この場合、ブリッジ型センサー１１及び集積回路２０１がオフセット調整回路２００を指すこととなる。

図２において、オフセット調整回路２００は、集積回路２０１内に集積されるインスツルメンテーションアンプ１２と、ＡＤコンバータ１４と、ＤＡコンバータ１７と、電源電圧監視回路１８と、選択回路１９と、保持回路２０と、演算回路２１とを有する。

電源電圧監視回路１８は、定電圧発生回路１８１と、入力抵抗１８２及び帰還抵抗１８３が接続された誤差増幅回路１８４とを含み、電源電圧ＶＤＤが変動したか否かを監視する。定電圧発生回路１８１には、例えばバンドギャップ回路などの温度変化の影響を受けることのない回路を採用することができる。また、入力抵抗１８２の一端には集積回路２０１全体を動作させるための電源電圧ＶＤＤが印加される。これにより、誤差増幅回路１８４は、定電圧発生回路１８１から発生する定電圧と入力抵抗１８２の他端に発生する電源電圧ＶＤＤに応じた電圧とを比較し、両電圧の差を示す誤差電圧ＶＥＲを出力する。換言すると、定電圧発生回路１８１から発生する電圧が一定であるため、誤差増幅回路１８４は電源電圧ＶＤＤの変動を誤差電圧ＶＥＲの形で出力する。

ここで、電源電圧ＶＤＤはインスツルメンテーションアンプ１２自体の電源電圧としても使用される。またインスツルメンテーションアンプ１２の増幅率は数百〜数千倍程度に高く設定されている。そのため、電源電圧ＶＤＤが変動すると、電源電圧ＶＤＤの変動分がインスツルメンテーションアンプ１２における上記の増幅率で増幅されてしまい、インスツルメンテーションアンプ１２の出力電圧ＶＯＵＴ３に対する電源電圧ＶＤＤの変動を無視できなくなる可能性がある。即ち、インスツルメンテーションアンプ１２の電源電圧ＶＤＤに対する依存性を無視できなくなる可能性がある。そこで、後述する演算回路２１において、誤差電圧ＶＥＲを考慮した演算を行う。

選択回路１９は、インスツルメンテーションアンプ１２から出力される出力電圧ＶＯＵＴ３及び電源電圧監視回路１８から出力される誤差電圧ＶＥＲの何れか一方を、選択信号に応じて相補的に出力する回路である。選択回路１９は、インバータ１９１と、Ｎ型ＭＯＳＦＥＴ１９２Ａ及びＰ型ＭＯＳＦＥＴ１９２Ｂのドレイン電極及びソース電極を接続したアナログスイッチ１９２と、Ｎ型ＭＯＳＦＥＴ１９３Ａ及びＰ型ＭＯＳＦＥＴ１９３Ｂのドレイン電極及びソース電極を接続したアナログスイッチ１９３と、を有する。そして、アナログスイッチ１９２の入力端には誤差電圧ＶＥＲが印加され、アナログスイッチ１９３の入力端には出力電圧ＶＯＵＴ３が印加される。更に、Ｎ型ＭＯＳＦＥＴ１９２Ａ及びＰ型ＭＯＳＦＥＴ１９３Ｂのゲートには選択信号が直接入力され、Ｐ型ＭＯＳＦＥＴ１９２Ｂ及びＮ型ＭＯＳＦＥＴ１９３Ａのゲートには選択信号がインバータ１９１を介して入力される。ここで、選択信号はハイレベル（論理“１”）の電圧とローレベル（論理“０”）の電圧を周期的に繰り返す所定周波数の矩形信号であり、集積回路２０１の外部に設けられるマイクロコンピュータ等（不図示）から選択回路１９に入力されるものである。そして、選択信号がハイレベルのとき、アナログスイッチ１９２がオンして誤差電圧ＶＥＲがＡＤコンバータ１４に出力され、選択信号がローレベルのとき、アナログスイッチ１９３がオンして出力電圧ＶＯＵＴ３がＡＤコンバータ１４に出力される。

ＡＤコンバータ１４は、相補的に入力される誤差電圧ＶＥＲ及び出力電圧ＶＯＵＴ３をＡＤ変換し、第１デジタル信号を出力する。そして前述した演算回路２１において、ブリッジ型センサー１１のオフセットのみならず、電源電圧ＶＤＤの変動をも考慮した演算を第１デジタル信号に対して行うことになる。

ここで、図３の電源電圧ＶＤＤと第１デジタル信号との関係を示す特性図を用いて、演算回路２１においていかなる演算が必要であるかについて説明する。尚、図３において、横軸は電源電圧ＶＤＤの値を示し、縦軸はＡＤコンバータ１４から出力される第１デジタル信号の分解能を１０進数で示している。説明の便宜上、ＡＤコンバータ１４は１０ビットの分解能を有するものとし、電源電圧ＶＤＤは定常状態で３Ｖであるものとする。

ＡＤコンバータ１４から出力される第１デジタル信号を１０進数で表した場合、当該第１デジタル信号は最小０から最大１０２３（＝２の１０乗）の範囲で変化することが可能である。ＡＤコンバータ１４の電源電圧もＶＤＤであることから、ブリッジ型センサー１１に偏差が生じていない場合、第１デジタル信号は常に電源電圧ＶＤＤの１／２に相当する中間値５１２に一定に保持されることが理想的である（図３Ａ線）。しかし、実際には先に説明したように、ブリッジ型センサー１１のオフセットやインスツルメンテーションアンプ１２の電源電圧ＶＤＤに対する依存性がＡＤコンバータ１４のＡＤ変換に影響を与えるため、第１デジタル信号に対して何らかの調整処理を行わない限り、Ａ線に示すような電源電圧ＶＤＤの変動に対して一定となる第１デジタル信号を得ることは困難である。ＤＡコンバータ１７の分解能がＡＤコンバータ１４の分解能よりも低い場合、演算回路２１における演算処理を施される前の第１デジタル信号は、電源電圧ＶＤＤに対して負の勾配を有する一次関数の関係をもって変化することが実験等により求められている（図３のＢ線）。

そして、Ａ線及びＢ線を比較することにより以下の情報が求められる。先ず、電源電圧ＶＤＤが横軸で１Ｖ増加したとき、第１デジタル信号は縦軸で例えば−５０変化する（以下、−５０ＬＳＢと称する）。つまり、電源電圧ＶＤＤの変化に対する第１デジタル信号の変化の割合が固定的な値である−５０ＬＳＢ／Ｖ（第１情報）として求められる。また、電源電圧ＶＤＤが定常状態（３Ｖ）であるとき、Ａ線とＢ線との差は５２０−５１２＝８（以下、８ＬＳＢと称する）となる。つまり、Ｂ線に示す第１デジタル信号とＡ線に示す理想的な目標デジタル信号との差は、ブリッジ型センサー１１に偏差が生じていないときのオフセットに相当する固定的な値である８ＬＳＢ（第２情報）となる。そこで、演算回路２１は、上記の第１情報及び第２情報を使用し、第１デジタル信号を調整するように演算処理を行う。

保持回路２０は、例えば不揮発性メモリから構成されており、上記の第１情報及び第２情報を保持する。ここで、誤差電圧ＶＥＲをＡＤ変換して得られる第１デジタル信号は、電源電圧ＶＤＤが３Ｖからどれだけずれているのかを示す値であり、図３の横軸に示す電源電圧ＶＤＤの値そのものを示す値ではない。そこで、保持回路２０は、誤差電圧ＶＥＲに相当する第１デジタル信号と、この誤差電圧ＶＥＲが発生したときの電源電圧ＶＤＤに相当するデジタル信号と、を対応付けたテーブルデータを更に有している。

演算回路２１は、以下の演算式（６）に従って演算処理を行い、この演算処理の結果を、ブリッジ型センサー１１の偏差を求めるための後段の信号処理回路に供給する。この演算処理の結果ＡＤＣＲＴは以下のように表される。

尚、式（６）において、“−５０”は電源電圧ＶＤＤの変化に対する第１デジタル信号の変化の割合を示す固定値である。また、“ΔＶ”は、誤差電圧ＶＥＲをＡＤ変換して得られる第１デジタル信号から保持回路２０内のテーブルデータを参照して導き出される電源電圧Ｖ’と３Ｖとの差（３−Ｖ’）を示す値である。また、“ＡＤＯＵＴ”はＡＤコンバータ１４から出力された第１デジタル信号である。更に、“８”はブリッジ型センサー１１に偏差が生じていないときのオフセットに相当する固定値である。

具体的には、ＡＤコンバータ１４から誤差電圧ＶＥＲをＡＤ変換した第１デジタル信号と出力電圧ＶＯＵＴ３をＡＤ変換した第１デジタル信号とが選択信号で切り替えられて１度ずつ出力される。すると、演算回路２１は、誤差電圧ＶＥＲ及び出力電圧ＶＯＵＴ３に対応する２つの第１デジタル信号をともに取り込んだ状態で、保持回路２０に保持されている情報を参照しつつ、式（６）に従って、ブリッジ型センサー１１のオフセットのみならず、電源電圧ＶＤＤの変動をも考慮した演算を行う。

例えば、ブリッジ型センサー１１に偏差が生じていない場合において、電源電圧ＶＤＤが３Ｖから２Ｖへ変動すると、誤差電圧ＶＥＲは電源電圧ＶＤＤが−１Ｖ変化したことを示す値となり、この値がＡＤコンバータ１４でＡＤ変換され、このときの誤差電圧ＶＥＲに対応する第１デジタル信号ＡＤＯＵＴが出力される。一方、出力電圧ＶＯＵＴ３がＡＤコンバータ１４でＡＤ変換され、このときの出力電圧ＶＯＵＴ３に対応する値である５７０を示す第１デジタル信号ＡＤＯＵＴが出力される。演算回路２１は、双方の第１デジタル情報を取り込むと、式（６）の演算を行うために、保持回路２０から“−５０”“８”の情報を読み出して式（６）の該当位置に当てはめる。また、誤差電圧ＶＥＲに対応する第１デジタル信号を用いて保持回路２０内のテーブルデータを参照し、誤差電圧ＶＥＲに対応する電源電圧ＶＤＤとして２Ｖの値を保持回路２０から読み出し、式（６）の該当位置に当てはめる。すると、演算回路２１から出力される演算結果ＡＤＣＲＴは、
ＡＤＣＲＴ＝−５０・(３−２)＋（５７０−８）＝５１２
となる。つまり、ブリッジ型センサー１１に偏差が生じていないときの演算回路２１の出力は、常に電源電圧ＶＤＤの１／２をＡＤ変換した値となる。これは、ブリッジ型センサー１１のオフセットを常に取り除いていることと等価である。従って、ブリッジ型センサー１１に偏差が生じた場合には、ブリッジ型センサー１１のオフセットの影響と、インスツルメンテーションアンプ１２の電源電圧ＶＤＤによる依存性の影響とを排除した正しい偏差情報を後段の信号処理回路に供給することが可能となる
例えば、ブリッジ型センサー１１が傾斜センサーである場合の一例を説明する。傾斜センサーの傾斜角度が０度の場合、演算回路２１の演算結果ＡＤＣＲＴは上記の如く５１２となる。また、傾斜センサーの傾斜角度がプラス９０度であり、電源電圧ＶＤＤが３Ｖから２Ｖで変動した場合、演算回路２１の演算結果ＡＤＣＲＴは−５０・(３−２)＋（７７０−８）＝７１２となる。また、傾斜センサーの傾斜角度がマイナス９０度であり、電源電圧ＶＤＤが３Ｖから２Ｖで変動した場合、演算回路２１の演算結果ＡＤＣＲＴは−５０・（３−２）＋（３７０−８）＝３１２となる。このように、第１デジタル信号に対して式（６）による演算を行った結果である値７１２、３１２は、傾斜センサーのオフセットの影響と、インスツルメンテーションアンプ１２の電源電圧ＶＤＤによる依存性の影響とを排除した正しい値であることが分かる。

尚、図２の実施形態においては、固定値“−５０”及び“８”と、テーブルデータとを保持回路２０に保持することとして説明したが、これに限定されるものではない。例えば、固定値“−５０”及び“８”は、演算回路２１内で式（６）を実行する論理回路などに予め固定的に設定されても良い。この場合、保持回路２０はテーブルデータのみを保持すればよいため、保持回路２０の規模を小さくすることが可能となる。

また、保持回路２０をデータの書き換えが可能な不揮発性メモリなどで構成し、固定値“−５０”及び“８”とテーブルデータとを保持するようにしてもよい。更に、保持回路２０をレジスタなどで構成し、固定値“−５０”及び“８”及びテーブルデータが予め記憶されるとともに保持回路２０に対してデータの出力が可能な不揮発性メモリ等を、集積回路２０１の外部に設けてもよい。この場合、ブリッジ型センサー１１を他のブリッジ型センサーに取り替える必要があるとき、取替え後のブリッジ型センサーに関して実験等から求められた固定値やテーブルデータを外部の不揮発性メモリなどに記憶させておけば、この不揮発性メモリなどから読み出される固定値やテーブルデータを保持回路２０に読み込むことで、オフセット調整回路２００を動作させることができる。つまり、汎用性の高いオフセット調整回路を提供することが可能となる。

本発明の第１実施形態に係るオフセット調整回路の構成を示す図である。 本発明の第２実施形態に係るオフセット調整回路の構成を示す図である。 電源電圧と第１デジタル信号との関係を示す特性図である。 従来のオフセット調整回路の構成を示す図である。

符号の説明

１２ インスツルメンテーションアンプ
１４ ＡＤコンバータ
１５ 保持回路
１６ 演算回路
１７ ＤＡコンバータ
１８ 電源電圧監視回路
１９ 選択回路
２０ 保持回路
２１ 演算回路
１２１ 差動増幅回路
１２２ 差動増幅回路
１２３ 差動増幅回路
１８１ 定電圧発生回路
１８４ 誤差増幅回路

Claims (4)

1. ブリッジ型センサーの出力電圧が印加される差動増幅回路と、
   電源電圧の変動を監視する電源電圧監視回路と、
   前記差動増幅回路又は前記電源電圧監視回路の出力電圧を相補的に選択出力する選択回路と、
   前記選択回路から選択出力される前記出力電圧を第１デジタル信号に変換するＡＤコンバータと、
   前記ブリッジ型センサーのオフセット及び前記電源電圧の変動に応じて発生する前記第１デジタル信号を調整するための第２デジタル信号を保持する保持回路と、
   前記第１デジタル信号を調整するように、前記第１デジタル信号及び前記第２デジタル信号を基に演算処理を実行する演算回路と、
   前記ブリッジ型センサーのオフセットに応じて発生する前記差動増幅回路の出力電圧を調整するための第３デジタル信号をアナログ電圧に変換する、前記ＡＤコンバータの分解能より低い分解能のＤＡコンバータと、
   を備えたことを特徴とするオフセット調整回路。
2. 前記差動増幅回路は、前記ブリッジ型センサーの一方の出力電圧が印加される第１差動増幅回路、前記ブリッジ型センサーの他方の出力電圧が印加される第２差動増幅回路、前記第１差動増幅回路及び前記第２差動増幅回路の出力電圧が印加される第３差動増幅回路、を含むインスツルメンテーションアンプであり、
   前記ＤＡコンバータのアナログ電圧は、前記第２差動増幅回路の出力電圧とともに前記第３差動増幅回路に印加される、ことを特徴とする請求項１に記載のオフセット調整回路。
3. 前記電源電圧監視回路は、定電圧を発生する定電圧発生回路と、前記電源電圧及び前記定電圧の差に応じた電圧を前記選択回路に出力する誤差増幅回路と、を有する、
   ことを特徴とする請求項１に記載のオフセット調整回路。
4. 前記保持回路は、前記第１デジタル信号を調整しない条件における、前記電源電圧の変化に対する前記第１デジタル信号の変化の割合を示す第１情報と、前記電源電圧が所定電圧のときの前記第１デジタル信号及び目標デジタル信号の差を示す第２情報と、を有する前記第２デジタル信号を保持し、
   前記演算回路は、前記第１デジタル信号及び前記第２デジタル信号を基に演算処理を実行する、
   ことを特徴とする請求項１に記載のオフセット調整回路。

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