JP4974760B2 - オフセット調整回路 - Google Patents
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Description
オフセット調整回路10は、ブリッジ型センサー11、インスツルメンテーションアンプ12、DAコンバータ13、ADコンバータ14からなる。
図1は、本発明の一実施形態に係るオフセット調整回路の構成を示す図である。尚、図1に開示される構成のうち、図3に開示される構成と同一のものに対しては同一番号を付し、その説明を省略することとする。尚、第1実施形態を示す図1においては、破線で囲まれた構成はチップ上に集積化された集積回路101であり、ブリッジ型センサー11は集積回路101の外付けの構成となっているものとする。この場合、集積回路101自体がオフセット調整回路100を指すこととなる。但し、この構成に限定されることなく、ブリッジ型センサー11を集積回路101の内部に集積化することも可能である。この場合、ブリッジ型センサー11及び集積回路101がオフセット調整回路100を指すこととなる。
図2は、本発明の第2実施形態に係るオフセット調整回路の構成を示す図である。尚、図2に開示される構成のうち、図1に開示される構成と同一のものに対しては同一番号を付し、その説明を省略することとする。尚、図2においても図1と同様に、破線で囲まれた構成はチップ上に集積化された集積回路201であり、ブリッジ型センサー11は集積回路201の外付けの構成となっているものとする。この場合、集積回路201自体がオフセット調整回路200を指すこととなる。但し、この構成に限定されることなく、ブリッジ型センサー11を集積回路201の内部に集積化することも可能である。この場合、ブリッジ型センサー11及び集積回路201がオフセット調整回路200を指すこととなる。
ADCRT=−50・(3−2)+(570−8)=512
となる。つまり、ブリッジ型センサー11に偏差が生じていないときの演算回路21の出力は、常に電源電圧VDDの1/2をAD変換した値となる。これは、ブリッジ型センサー11のオフセットを常に取り除いていることと等価である。従って、ブリッジ型センサー11に偏差が生じた場合には、ブリッジ型センサー11のオフセットの影響と、インスツルメンテーションアンプ12の電源電圧VDDによる依存性の影響とを排除した正しい偏差情報を後段の信号処理回路に供給することが可能となる
例えば、ブリッジ型センサー11が傾斜センサーである場合の一例を説明する。傾斜センサーの傾斜角度が0度の場合、演算回路21の演算結果ADCRTは上記の如く512となる。また、傾斜センサーの傾斜角度がプラス90度であり、電源電圧VDDが3Vから2Vで変動した場合、演算回路21の演算結果ADCRTは−50・(3−2)+(770−8)=712となる。また、傾斜センサーの傾斜角度がマイナス90度であり、電源電圧VDDが3Vから2Vで変動した場合、演算回路21の演算結果ADCRTは−50・(3−2)+(370−8)=312となる。このように、第1デジタル信号に対して式(6)による演算を行った結果である値712、312は、傾斜センサーのオフセットの影響と、インスツルメンテーションアンプ12の電源電圧VDDによる依存性の影響とを排除した正しい値であることが分かる。
14 ADコンバータ
15 保持回路
16 演算回路
17 DAコンバータ
18 電源電圧監視回路
19 選択回路
20 保持回路
21 演算回路
121 差動増幅回路
122 差動増幅回路
123 差動増幅回路
181 定電圧発生回路
184 誤差増幅回路
Claims (4)
- ブリッジ型センサーの出力電圧が印加される差動増幅回路と、
電源電圧の変動を監視する電源電圧監視回路と、
前記差動増幅回路又は前記電源電圧監視回路の出力電圧を相補的に選択出力する選択回路と、
前記選択回路から選択出力される前記出力電圧を第1デジタル信号に変換するADコンバータと、
前記ブリッジ型センサーのオフセット及び前記電源電圧の変動に応じて発生する前記第1デジタル信号を調整するための第2デジタル信号を保持する保持回路と、
前記第1デジタル信号を調整するように、前記第1デジタル信号及び前記第2デジタル信号を基に演算処理を実行する演算回路と、
前記ブリッジ型センサーのオフセットに応じて発生する前記差動増幅回路の出力電圧を調整するための第3デジタル信号をアナログ電圧に変換する、前記ADコンバータの分解能より低い分解能のDAコンバータと、
を備えたことを特徴とするオフセット調整回路。 - 前記差動増幅回路は、前記ブリッジ型センサーの一方の出力電圧が印加される第1差動増幅回路、前記ブリッジ型センサーの他方の出力電圧が印加される第2差動増幅回路、前記第1差動増幅回路及び前記第2差動増幅回路の出力電圧が印加される第3差動増幅回路、を含むインスツルメンテーションアンプであり、
前記DAコンバータのアナログ電圧は、前記第2差動増幅回路の出力電圧とともに前記第3差動増幅回路に印加される、ことを特徴とする請求項1に記載のオフセット調整回路。 - 前記電源電圧監視回路は、定電圧を発生する定電圧発生回路と、前記電源電圧及び前記定電圧の差に応じた電圧を前記選択回路に出力する誤差増幅回路と、を有する、
ことを特徴とする請求項1に記載のオフセット調整回路。 - 前記保持回路は、前記第1デジタル信号を調整しない条件における、前記電源電圧の変化に対する前記第1デジタル信号の変化の割合を示す第1情報と、前記電源電圧が所定電圧のときの前記第1デジタル信号及び目標デジタル信号の差を示す第2情報と、を有する前記第2デジタル信号を保持し、
前記演算回路は、前記第1デジタル信号及び前記第2デジタル信号を基に演算処理を実行する、
ことを特徴とする請求項1に記載のオフセット調整回路。
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