JP4972907B2 - Dot clock recovery circuit - Google Patents

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Description

本発明は、各種パソコンやワークステーションの映像信号を表示することが可能な、マルチスキャンディスプレイやテレビジョンの信号処理回路に係り、特にマトリクス表示装置などのサンプリング回路系を持つ映像表示装置のドットクロック再生に関する。   The present invention relates to a multi-scan display and television signal processing circuit capable of displaying video signals of various personal computers and workstations, and more particularly to a dot clock of a video display device having a sampling circuit system such as a matrix display device. Regarding playback.

パソコンやワークステーションの映像信号は、内部のビデオクロックによって生成されており、このクロックの一周期の整数倍の周期で映像信号レベルが変化しており、マトリクス表示素子やメモリに書込んで信号処理を行うには、ビデオクロックの周期に一致したサンプリングクロックが必要になるが、一般にパソコン等の映像信号の出力端子には、ビデオクロックは出力されていない。一方、映像信号と同時に発生する水平同期信号と垂直同期信号は出力されているが、これはパソコン等の内部で、ビデオクロックを分周して生成したものなので、通常、表示装置側でPLL((Phase Locked Loop))回路によって水平同期信号を逓倍することによって、サンプリングクロックを再生していた。   The video signal of a personal computer or workstation is generated by an internal video clock, and the video signal level changes at a cycle that is an integral multiple of one cycle of this clock, and is written into a matrix display element or memory for signal processing. In order to perform the above, a sampling clock that matches the cycle of the video clock is required. However, in general, the video clock is not output to the output terminal of the video signal of a personal computer or the like. On the other hand, the horizontal synchronization signal and the vertical synchronization signal generated at the same time as the video signal are output. Since this is generated by dividing the video clock inside the personal computer or the like, the PLL ( (Phase Locked Loop)) The sampling clock was regenerated by multiplying the horizontal synchronization signal by a circuit.

図9に従来の回路構成を示した。図9において、901は同期信号入力端子、902はクロック逓倍手段、903は位相調整手段、904はクロック信号出力端子である。   FIG. 9 shows a conventional circuit configuration. In FIG. 9, reference numeral 901 denotes a synchronization signal input terminal, 902 a clock multiplication means, 903 a phase adjustment means, and 904 a clock signal output terminal.

このように従来では、入力される同期信号から直接クロック信号を生成する構成であった。従来例を記載した文献としては、例えば特開平9−62222などがある。
特開平9−62222号公報
As described above, conventionally, the clock signal is generated directly from the input synchronization signal. As a document describing a conventional example, there is, for example, JP-A-9-62222.
JP-A-9-62222

しかしながら、先述した構成では水平同期信号から直接ドットクロック周波数にまで逓倍する必要がある。通常水平同期信号は数十〜百数十kHzオーダーであるのに対しドットクロックは数十MHzオーダーであるため、PLLの逓倍率は数千倍になる。   However, in the configuration described above, it is necessary to multiply the horizontal synchronizing signal directly to the dot clock frequency. Normally, the horizontal synchronizing signal is on the order of several tens to hundreds of tens of kHz, whereas the dot clock is on the order of several tens of MHz, so the multiplication factor of the PLL is several thousand times.

一般的にPLLは逓倍率が高くなればなるほどジッタが大きくなる(ジッタ特性が悪くなる)ため、高逓倍率かつ低ジッタのPLLを実現するには高い技術力が必要であり、高価である。   In general, the higher the multiplication rate, the larger the jitter (the jitter characteristic becomes worse) in the PLL. Therefore, a high technical capability is required to realize a PLL with a high multiplication rate and low jitter, and is expensive.

また位相調整手段としてDLLを用いていたため、位相調整精度が悪いという課題があった。あるいは精度のよいDLLを用いるとコストが高くなるという課題があった。   Further, since the DLL is used as the phase adjustment means, there is a problem that the phase adjustment accuracy is poor. Or there existed a subject that cost will become high when DLL with sufficient precision is used.

本発明は、上記した従来技術の問題点に鑑みてなされたもので、安価でジッタ特性の良い低逓倍PLLを用いたドットクロック再生回路を提供することを目的とするものである。   The present invention has been made in view of the above-described problems of the prior art, and an object of the present invention is to provide a dot clock recovery circuit using a low multiplication PLL which is inexpensive and has good jitter characteristics.

また、DLLを用いずに位相調整を実現するドットクロック再生回路を提供することを目的とするものである。   It is another object of the present invention to provide a dot clock recovery circuit that realizes phase adjustment without using a DLL.

本願第1の発明は、少なくとも同期信号入力端子と、A/D変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、前記同期信号入力端子から入力された同期信号が前記A/D変換手段に入力され、前記A/D変換手段の出力が前記位相周波数比較手段に入力され、前記位相周波数比較手段の出力が前記発振手段に入力され、前記発振手段により生成されたクロック信号が前記クロック逓倍手段に入力される構成であり、
さらに、前記クロック逓倍手段より出力されるクロック信号が前記A/D変換手段と前記位相周波数比較手段に接続される構成であるクロック再生回路において、前記位相周波数比較手段により検出された周波数比較結果によって前記発振手段が制御される構成としたものである。
The first invention of the present application includes at least a synchronization signal input terminal, an A / D conversion unit, a phase frequency comparison unit, an oscillation unit, and a clock multiplication unit, and the synchronization signal input from the synchronization signal input terminal Input to the A / D conversion means, an output of the A / D conversion means is input to the phase frequency comparison means, an output of the phase frequency comparison means is input to the oscillation means, and is generated by the oscillation means A clock signal is input to the clock multiplication means;
Further, in the clock recovery circuit in which the clock signal output from the clock multiplication means is connected to the A / D conversion means and the phase frequency comparison means, depending on the frequency comparison result detected by the phase frequency comparison means The oscillating means is controlled.

また本願第2の発明は、少なくとも同期信号入力端子と、A/D変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、さらにローパスフィルタも具備し、前記同期信号入力端子からの同期信号が前記ローパスフィルタに入力され、前記ローパスフィルタの出力が前記A/D変換手段に入力され、前記A/D変換手段の出力が前記位相周波数比較手段に入力され、前記位相周波数比較手段の出力が前記発振手段に入力され、前記発振手段により生成されたクロック信号が前記クロック逓倍手段に入力される構成であり、さらに、前記クロック逓倍手段より出力されるクロック信号が前記A/D変換手段と前記位相周波数比較手段に接続される構成であるクロック再生回路において、前記位相周波数比較手段により検出された周波数比較結果によって前記発振手段が制御される構成としたものである。   The second invention of the present application includes at least a synchronization signal input terminal, an A / D conversion unit, a phase frequency comparison unit, an oscillation unit, a clock multiplication unit, and further includes a low-pass filter. A synchronization signal from a terminal is input to the low-pass filter, an output of the low-pass filter is input to the A / D conversion unit, an output of the A / D conversion unit is input to the phase frequency comparison unit, and the phase frequency The output of the comparison means is input to the oscillation means, the clock signal generated by the oscillation means is input to the clock multiplication means, and the clock signal output from the clock multiplication means is the A / Detected by the phase frequency comparison means in the clock recovery circuit connected to the D conversion means and the phase frequency comparison means It said oscillating means by the frequency comparison result in which is configured to be controlled.

本願第1の発明によれば、少なくとも同期信号入力端子と、A/D変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、前記位相周波数比較手段により検出された周波数検出結果によって前記発振手段が制御される構成としたことで、低逓倍率のPLLを用いルことが可能となり、安価にかつ低ジッタ特性のドットクロック再生回路を実現することが可能となる。さらに、位相周波数比較手段に位相調整回路を組み込むことによりDLLを用いずに位相調整することが可能となる。   According to the first invention of the present application, at least the synchronization signal input terminal, the A / D conversion means, the phase frequency comparison means, the oscillation means, and the clock multiplication means are provided, and the frequency detected by the phase frequency comparison means By adopting a configuration in which the oscillating means is controlled according to the detection result, it is possible to use a PLL with a low multiplication factor, and it is possible to realize a dot clock recovery circuit with low jitter characteristics. Furthermore, phase adjustment can be performed without using a DLL by incorporating a phase adjustment circuit in the phase frequency comparison means.

また、本願第2の発明によれば、本願第1の発明の構成に加えローパスフィルタをA/D変換手段の前段に配置することで、A/D変換手段におけるサンプリング数が増加し、再生するドットクロックの周波数精度が向上するという効果がある。また本願第1の発明と同様の効果も同時に実現可能である。   Further, according to the second invention of the present application, in addition to the configuration of the first invention of the present application, the low-pass filter is arranged in front of the A / D conversion means, thereby increasing the number of samples in the A / D conversion means and reproducing. There is an effect that the frequency accuracy of the dot clock is improved. The same effect as that of the first invention of the present application can be realized at the same time.

以下、本発明の実施の形態について、図1から図9を用いて説明する。   Hereinafter, embodiments of the present invention will be described with reference to FIGS.

(実施の形態1)
図1に本願発明によるドットクロック再生回路の構成図を示す。
(Embodiment 1)
FIG. 1 is a block diagram of a dot clock recovery circuit according to the present invention.

図1において、101は同期信号入力端子、102はアナログ信号をデジタル信号に変換するためのA/D変換手段、103はクロックの位相を比較するための比較手段、104は103からの信号に応じて周波数を変化することのできる発振手段、105は入力されたクロック信号を元に、より高い周波数のクロックを生成するためのクロック逓倍手段である。発振手段104としては、VCO(電圧制御発振器)などがあり、またクロック逓倍手段105としてはPLL(Phase Locked Loop)などがある。また、106は発振制御信号、107は本願回路にて生成されるクロック信号である。また108は生成したクロック信号の出力端子であり、109は、後述する各種設定信号を入力するための入力端子である。設定信号は図1のように外部から入力してもよいし、内部に内臓させてもよい。   In FIG. 1, 101 is a synchronization signal input terminal, 102 is an A / D conversion means for converting an analog signal into a digital signal, 103 is a comparison means for comparing clock phases, and 104 is in accordance with a signal from 103. Oscillating means 105 that can change the frequency of the clock, and 105 is a clock multiplying means for generating a clock having a higher frequency based on the input clock signal. Examples of the oscillation means 104 include a VCO (voltage controlled oscillator), and examples of the clock multiplication means 105 include a PLL (Phase Locked Loop). Reference numeral 106 denotes an oscillation control signal, and 107 denotes a clock signal generated by the circuit of the present application. Reference numeral 108 denotes an output terminal for the generated clock signal. Reference numeral 109 denotes an input terminal for inputting various setting signals to be described later. The setting signal may be input from the outside as shown in FIG. 1 or may be incorporated inside.

図1において同期信号入力端子101より入力された同期信号はA/D変換手段102に入力される。A/D変換手段102は、入力された同期信号をデジタル信号に変換する。その際のサンプリングクロックはクロック逓倍手段105により生成されたクロックを用いる。   In FIG. 1, the synchronization signal input from the synchronization signal input terminal 101 is input to the A / D conversion means 102. The A / D conversion means 102 converts the input synchronization signal into a digital signal. A clock generated by the clock multiplication means 105 is used as the sampling clock at that time.

A/D変換手段102からの信号は位相周波数比較手段103に入力される。位相周波数比較手段103は入力された同期信号と、内部で生成した位相比較用信号とを比較する。より具体的に説明するために、図2に位相周波数比較手段103の一例を示して説明する。   A signal from the A / D conversion means 102 is input to the phase frequency comparison means 103. The phase frequency comparison means 103 compares the inputted synchronization signal with the internally generated phase comparison signal. In order to explain more specifically, FIG. 2 shows an example of the phase frequency comparison means 103.

まず図2に示す位相周波数比較手段の構成要素について、簡単に説明する。   First, the components of the phase frequency comparison means shown in FIG. 2 will be briefly described.

201は、同期信号からノイズを除去するためのスライス回路であり、スライス基準信号との大小関係によりスライス処理を行う。   Reference numeral 201 denotes a slice circuit for removing noise from the synchronization signal, and performs slice processing according to the magnitude relationship with the slice reference signal.

202はカウンタ回路であり、クロック信号が入力されるとカウントアップする。カウンタ回路にはクロックの他にクロック数設定値が入力される。クロック数設定値とは、ある同期信号から次の同期信号までに生成するかを設定するものである。たとえばクロック数設定値を1000と設定すれば、ある同期信号から次の同期信号までに1000個のクロックが生成される。またカウンタ回路は、カウンタ値がクロック数設定値に達するごとに1クロック幅のパルス(以後ランプリセットパルスと呼ぶ)を出力する。この様子を図3に示した。図3において、(A)はクロック数設定値、(B)入力クロック信号、(C)は出力パルス(ランプリセットパルス)を表している。ここでxはクロック数設定値である。このようにカウンタ回路は1クロックごとにカウントアップしてゆき、クロック設定値で設定した値に達すると1クロック幅のランプリセットパルスを出力し、カウンタ値を0にリセットする。   A counter circuit 202 counts up when a clock signal is input. In addition to the clock, a clock number setting value is input to the counter circuit. The clock number setting value is used to set whether to generate from one synchronization signal to the next synchronization signal. For example, if the clock number setting value is set to 1000, 1000 clocks are generated from one synchronization signal to the next synchronization signal. The counter circuit outputs a pulse of one clock width (hereinafter referred to as a lamp reset pulse) every time the counter value reaches the clock number set value. This situation is shown in FIG. In FIG. 3, (A) represents a clock number setting value, (B) an input clock signal, and (C) represents an output pulse (lamp reset pulse). Here, x is a clock number setting value. In this way, the counter circuit counts up every clock, and when it reaches the value set by the clock setting value, it outputs a ramp reset pulse having a width of one clock and resets the counter value to zero.

203は、ランプ波形生成回路である。図4にランプ波形生成回路の動作を示した。図4において、(A)はランプリセットパルス、(B)は出力波形(ランプ波形)である。ランプリセットパルスはカウンタ回路で生成されたものである。図4に示すように、ランプ波形生成回路203はランプリセットパルスが入力されると出力をリセットし、次のランプリセットパルスが入力されるまで単調増加する波形を生成するものである。図4の例ではリセット時の値が0になる場合を示しているが、回路構成によってはこの限りではないことは言うまでもない。   Reference numeral 203 denotes a ramp waveform generation circuit. FIG. 4 shows the operation of the ramp waveform generation circuit. In FIG. 4, (A) is a lamp reset pulse, and (B) is an output waveform (ramp waveform). The run preset pulse is generated by the counter circuit. As shown in FIG. 4, the ramp waveform generation circuit 203 resets the output when a lamp reset pulse is input, and generates a waveform that monotonously increases until the next lamp reset pulse is input. In the example of FIG. 4, the case where the value at the time of reset is 0 is shown, but it goes without saying that this is not limited to this depending on the circuit configuration.

204は、位相調整回路である。位相調整回路204はランプ波形生成回路203で生成されたランプ波形の位相をずらすものであり、外部から入力される位相制御信号により位相が決定される。位相調整回路204の内部構成については後述する。   Reference numeral 204 denotes a phase adjustment circuit. The phase adjustment circuit 204 shifts the phase of the ramp waveform generated by the ramp waveform generation circuit 203, and the phase is determined by a phase control signal input from the outside. The internal configuration of the phase adjustment circuit 204 will be described later.

205は、乗算器である。乗算器205にははスライス回路201から出力された同期信号と、位相調整回路204から出力されたランプ波形が入力され、それぞれを乗算する。   Reference numeral 205 denotes a multiplier. The multiplier 205 receives the synchronization signal output from the slice circuit 201 and the ramp waveform output from the phase adjustment circuit 204, and multiplies each of them.

206は、ローパスフィルタであり、高周波成分を除去する。   Reference numeral 206 denotes a low-pass filter that removes high-frequency components.

207は、反転回路である。208は、オフセット回路である。   Reference numeral 207 denotes an inverting circuit. Reference numeral 208 denotes an offset circuit.

次に、図2に示す回路の動作を説明する。   Next, the operation of the circuit shown in FIG. 2 will be described.

まず、入力されるクロック信号からカウンタ回路202によって、ランプ生成タイミングを決定するためのランプリセットパルスを生成する。   First, the counter circuit 202 generates a lamp reset pulse for determining the lamp generation timing from the input clock signal.

次に、ランプ生成回路203によって、前記カウンタ回路にて生成されたリセットパルスに基づいて、ランプ波形を生成する。   Next, the ramp generation circuit 203 generates a ramp waveform based on the reset pulse generated by the counter circuit.

次に、ランプ生成回路203によって生成されたランプ波形の位相を、位相調整回路204により調整する。調整する大きさは位相制御信号をランプ波形に加算することにより実現できる。位相制御信号は正負の値にすれば、位相を正負のどちらの方向にも調整することが可能である。   Next, the phase of the ramp waveform generated by the ramp generation circuit 203 is adjusted by the phase adjustment circuit 204. The magnitude to be adjusted can be realized by adding the phase control signal to the ramp waveform. If the phase control signal is a positive or negative value, the phase can be adjusted in either the positive or negative direction.

一方、外部より入力される同期信号は、スライス回路201によりスライス処理される。スライス処理された同期信号は乗算器205に入力される。   On the other hand, the synchronization signal input from the outside is sliced by the slice circuit 201. The synchronization signal subjected to the slice processing is input to the multiplier 205.

乗算器205は、前記スライス処理された同期信号と前記位相調整回路204により位相調整されたランプ波形を乗算する。   A multiplier 205 multiplies the sliced synchronization signal and the ramp waveform phase-adjusted by the phase adjustment circuit 204.

次に、乗算器の出力がローパスフィルタ206に入力され、ローパスフィルタにより高周波成分が除去される。   Next, the output of the multiplier is input to the low-pass filter 206, and high-frequency components are removed by the low-pass filter.

次に、ローパスフィルタ206の出力が反転回路207により反転され、さらにオフセット回路208によりDCオフセットが加算され、発振器制御信号として出力される。オフセット回路208により、本回路のプルインレンジを調整することが可能である。   Next, the output of the low-pass filter 206 is inverted by the inverting circuit 207, and further, the DC offset is added by the offset circuit 208 and output as an oscillator control signal. The pull-in range of this circuit can be adjusted by the offset circuit 208.

以上、図2に示す位相周波数比較手段の動作を述べた。   The operation of the phase frequency comparison unit shown in FIG. 2 has been described above.

再び図1の説明に戻る。   Returning to the description of FIG.

位相周波数比較手段103から出力される発振器制御信号は、発振手段104に入力される。発振手段104は入力される値の大きさに比例して、出力周波数を変化することのできる機能を有するものである。図5に、発振手段104の入出力特性を示した。発振手段104としては電圧制御発振器(VCO)や、デジタル電圧制御発振器(DVCO)などがある。ここでVCOは入力値がアナログ信号であるものを表し、DVCOは入力値がデジタル信号であるものを表す。本願の例では位相周波数調整回路をデジタル回路にて実現しているのでデジタル電圧制御発振器(DVCO)を使用するものとし以後説明を述べるが、デジタル信号をアナログ信号に変換するD/A変換器を用いれば、電圧制御発振器(VCO)を使用することができることは言うまでもない。   The oscillator control signal output from the phase frequency comparison unit 103 is input to the oscillation unit 104. The oscillating means 104 has a function capable of changing the output frequency in proportion to the magnitude of the input value. FIG. 5 shows the input / output characteristics of the oscillation means 104. Examples of the oscillation means 104 include a voltage controlled oscillator (VCO) and a digital voltage controlled oscillator (DVCO). Here, VCO indicates that the input value is an analog signal, and DVCO indicates that the input value is a digital signal. In the example of the present application, since the phase frequency adjusting circuit is realized by a digital circuit, a digital voltage controlled oscillator (DVCO) is assumed to be used, and the following description will be given. A D / A converter that converts a digital signal into an analog signal is described below. It goes without saying that a voltage controlled oscillator (VCO) can be used if used.

発振手段104は、位相周波数比較手段103からの発振器制御信号に基づいて、クロック信号を出力する。   The oscillating means 104 outputs a clock signal based on the oscillator control signal from the phase frequency comparing means 103.

最後にクロック逓倍手段105が所定の逓倍率で発振手段104からのクロック信号の周波数を逓倍する。クロック逓倍手段105から出力されたクロック信号が、同期信号から再生されたドットクロック信号となる。またクロック逓倍手段105から出力されたクロック信号は、A/D変換手段102と位相周波数比較手段103にも入力される。   Finally, the clock multiplying unit 105 multiplies the frequency of the clock signal from the oscillating unit 104 by a predetermined multiplication factor. The clock signal output from the clock multiplier 105 becomes a dot clock signal regenerated from the synchronization signal. The clock signal output from the clock multiplier 105 is also input to the A / D converter 102 and the phase frequency comparator 103.

以上、図1に示すクロック再生回路の接続関係及び各構成要素の基本動作説明を述べた。   The connection relation of the clock recovery circuit shown in FIG. 1 and the basic operation description of each component have been described above.

次に、本回路の動作原理を説明する。時系列的に説明するため、任意の連続した期間の概念を用いる。   Next, the operation principle of this circuit will be described. In order to explain in time series, the concept of an arbitrary continuous period is used.

ここで初期状態におけるクロック信号の周波数を周波数f0とする。   Here, it is assumed that the frequency of the clock signal in the initial state is the frequency f0.

まず、第1のタイミングにおいて、A/D変換手段102および位相周波数比較手段103には、周波数f0のクロック信号(これを「107(f0)」と呼ぶ)が入力される。また、クロック信号107(f0)により外部より入力される同期信号がA/D変換され、位相周波数比較手段103に入力される。   First, at the first timing, a clock signal having a frequency f0 (referred to as “107 (f0)”) is input to the A / D conversion unit 102 and the phase frequency comparison unit 103. Further, the synchronization signal input from the outside is A / D converted by the clock signal 107 (f 0) and input to the phase frequency comparison means 103.

位相周波数比較手段103の内部では、前記クロック信号107(f0)によって生成されたランプ波形と前記同期信号とに前述の処理が施され、第1の発振制御信号(これを「106(1)」と呼ぶ)が得られる。さらに、106(1)により発振手段104及びクロック逓倍手段105を経て、第1の周波数(これをf1とする)の第1のクロック信号(これを「107(f1)」と呼ぶ)が得られる。ここでクロック信号の周期(Tclock)と同期信号の周期(Tsync)と前記クロック数設定値は、式(1)を満たす。   Inside the phase frequency comparison means 103, the ramp waveform generated by the clock signal 107 (f0) and the synchronization signal are subjected to the above-described processing, and the first oscillation control signal (referred to as “106 (1)”). Is called). Further, a first clock signal (referred to as “107 (f1)”) having a first frequency (referred to as f1) is obtained by 106 (1) through the oscillation means 104 and the clock multiplication means 105. . Here, the period of the clock signal (Tclock), the period of the synchronization signal (Tsync), and the clock number setting value satisfy Expression (1).

Tsync = Tclock × クロック数設定値 (1)
次に、第1のタイミングに後続する第2のタイミングにおいて、前述の第1のタイミングの動作と同様の処理が行われ、第2の発振制御信号(これを106(2)とする)、第2の周波数(これをf2とする)の第2のクロック信号(これを107(f2)と呼ぶ)が得られる。
Tsync = Tclock × clock number setting value (1)
Next, at a second timing subsequent to the first timing, processing similar to the operation at the first timing described above is performed, and a second oscillation control signal (referred to as 106 (2)), A second clock signal (referred to as 107 (f2)) having a frequency of 2 (referred to as f2) is obtained.

ここで、106(2)>106(1)であった場合は、f2とf1の関係はf2>f1となり、106(1)>106(2)の場合は、f2とf1の関係はf1>f2となる。   Here, when 106 (2)> 106 (1), the relationship between f2 and f1 is f2> f1, and when 106 (1)> 106 (2), the relationship between f2 and f1 is f1>. f2.

第nのタイミングにおいても同様に、任意の発振制御信号106(n)が出力されると同時にある周波数fnのクロック信号107(fn)が生成される。このクロック信号107(fn)により再び位相周波数比較手段にて周波数比較が行われ、発振制御信号106(n+1)が得られる。   Similarly, at the n-th timing, an arbitrary oscillation control signal 106 (n) is output, and at the same time, a clock signal 107 (fn) having a certain frequency fn is generated. The frequency comparison is performed again by the phase frequency comparison means using this clock signal 107 (fn), and an oscillation control signal 106 (n + 1) is obtained.

もしfnの周波数が高すぎた場合、発振制御信号106(n+1)は発振制御信号106(n)よりも小さな値となって出力されるため、次に生成されるクロック信号107(fn+1)はクロック信号107(fn)よりも低い周波数となる。   If the frequency of fn is too high, the oscillation control signal 106 (n + 1) is output with a value smaller than that of the oscillation control signal 106 (n), so that the next generated clock signal 107 (fn + 1) is the clock. The frequency is lower than that of the signal 107 (fn).

逆にfnの周波数が低すぎた場合、発振制御信号106(n+1)は発振制御信号106(n)よりも大きな値となって出力されるため、次に生成されるクロック信号107(fn+1)はクロック信号107(fn)よりも高い周波数となる。   On the other hand, when the frequency of fn is too low, the oscillation control signal 106 (n + 1) is output with a larger value than the oscillation control signal 106 (n), so that the next generated clock signal 107 (fn + 1) is The frequency is higher than that of the clock signal 107 (fn).

こうして、位相周波数比較手段からの出力結果が一定の値に収束するようなループが形成され、クロック信号107の周波数は、式(1)を満たすように安定する。   Thus, a loop is formed such that the output result from the phase frequency comparison means converges to a constant value, and the frequency of the clock signal 107 is stabilized so as to satisfy the expression (1).

ここでクロック逓倍手段として逓倍率が小さいPLLを用いれば、発生するジッタを小さく抑えることができ、なおかつ安価に実現することができる。例えば逓倍率が100倍以下のものを使用すれば、ジッタを小さく抑えることができる。   Here, if a PLL with a small multiplication rate is used as the clock multiplication means, the generated jitter can be suppressed to a low level and can be realized at low cost. For example, if a multiplication factor of 100 or less is used, the jitter can be suppressed small.

次に、同期信号とクロック信号の位相を調整する方法について述べる。クロック信号の位相を調整する理由については従来例に記述されているため、ここでは省略する。クロック信号の位相調整を行う際、従来はDLL(Delay Locked Loop)を用いていた。この方法では、DLL内部に複数存在する遅延素子の個々のばらつきによって位相調整精度が影響を受けるため、高精度な位相調整性能を得るにはコストが高くなる。そこで本願発明では、位相周波数比較手段内部に位相調整機構を内蔵した。位相周波数比較手段の内部構成を図6及び図7を用いて具体的に説明する。   Next, a method for adjusting the phases of the synchronization signal and the clock signal will be described. The reason for adjusting the phase of the clock signal has been described in the conventional example, and is omitted here. Conventionally, a DLL (Delay Locked Loop) is used to adjust the phase of the clock signal. In this method, since the phase adjustment accuracy is affected by individual variations of a plurality of delay elements existing in the DLL, it is expensive to obtain a highly accurate phase adjustment performance. Therefore, in the present invention, a phase adjustment mechanism is built in the phase frequency comparison means. The internal configuration of the phase frequency comparison means will be specifically described with reference to FIGS.

図6において、601は加算器、602はリミッタ回路である。入力されるランプ波形と位相制御信号は加算器601にて加算され、その結果がリミッタ回路602によりリミットされた後に出力される。図7に、図6の回路の出力波形を示した。図7において、(B)が元のランプ波形、(A)と(C)がオフセットされた後のランプ波形である。(A)は(B)の波形に位相制御信号を加算することにより得られ、(C)は(B)の波形から位相制御信号を減算することにより得られる。ここでLと(―L)はそれぞれ、リミット回路によりリミットされる正側のリミット値、負側のリミット値を表している。このように加算器とリミッタ回路によりランプ波形の位相を調整することが可能となる。そして本位相調整回路にて生成されたランプ波形を用いれば、前記同期信号と前記クロック信号107との位相調整を正確に行うことが可能となる。よって、本回路を用いれば、位相調整の精度を安価かつ高精度に実現することが可能となる。   In FIG. 6, 601 is an adder, and 602 is a limiter circuit. The input ramp waveform and phase control signal are added by the adder 601, and the result is output after being limited by the limiter circuit 602. FIG. 7 shows an output waveform of the circuit of FIG. In FIG. 7, (B) is the original ramp waveform, and (A) and (C) are the ramp waveforms after being offset. (A) is obtained by adding the phase control signal to the waveform of (B), and (C) is obtained by subtracting the phase control signal from the waveform of (B). Here, L and (-L) represent a positive limit value and a negative limit value limited by the limit circuit, respectively. In this way, the phase of the ramp waveform can be adjusted by the adder and the limiter circuit. If the ramp waveform generated by the phase adjustment circuit is used, the phase adjustment between the synchronization signal and the clock signal 107 can be performed accurately. Therefore, by using this circuit, it is possible to realize the accuracy of phase adjustment at low cost and high accuracy.

以上述べたように、本願第1の構成によれば、A/D変換手段と、電圧発振器(またはデジタル電圧発振器)と低逓倍PLLを用いて、安価にかつ低ジッタ特性のドットクロック再生回路を実現することができる。   As described above, according to the first configuration of the present application, a dot clock recovery circuit having a low jitter characteristic and an inexpensive A / D converter, a voltage oscillator (or a digital voltage oscillator), and a low multiplication PLL is provided. Can be realized.

また、記同期信号と前記クロック信号の位相調整も、高精度かつ安価に実現可能である。   Also, the phase adjustment of the sync signal and the clock signal can be realized with high accuracy and at low cost.

また、本文中の同期信号は、水平同期信号でもよいし垂直同期信号でもよいが、より好ましくは水平同期信号である。   Further, the synchronization signal in the text may be a horizontal synchronization signal or a vertical synchronization signal, but is more preferably a horizontal synchronization signal.

(実施の形態2)
図8に本願第2の発明によるドットクロック再生回路のブロック図を示す。図8において、101〜107はすでに述べたとおりであるので、説明は省略する。801はローパスフィルタ(以後LPFと記載する)である。ローパスフィルタの動作はすでに述べたとおりであるので、説明は省略する。
(Embodiment 2)
FIG. 8 shows a block diagram of a dot clock recovery circuit according to the second invention of the present application. In FIG. 8, since 101-107 are as having already been described, description is abbreviate | omitted. Reference numeral 801 denotes a low-pass filter (hereinafter referred to as LPF). Since the operation of the low-pass filter is as described above, description thereof is omitted.

本願の特徴は、A/D変換手段102の前にLPF801を配置した点である。これにより、入力される同期信号のエッジをなまらせることになり、A/D変換手段によりサンプリングされるポイントが増えることになる。これにより位相比較手段103においてランプ波形と乗算する際のサンプルポイントが増えるため発振制御信号106の精度が向上し、本回路の動作安定性と精度が向上する。   A feature of the present application is that an LPF 801 is disposed in front of the A / D conversion means 102. As a result, the edge of the input synchronization signal is smoothed, and the number of points sampled by the A / D conversion means increases. This increases the number of sample points when multiplying the ramp waveform in the phase comparison means 103, thereby improving the accuracy of the oscillation control signal 106 and improving the operational stability and accuracy of this circuit.

本発明にかかるドットクロック再生回路によれば、少なくとも同期信号入力端子と、A/D変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、前記位相周波数比較手段により検出された周波数検出結果によって前記発振手段が制御される構成としたことで、低逓倍率のPLLを用いルことが可能となり、安価にかつ低ジッタ特性のドットクロック再生回路を実現することが可能となり、さらに、位相周波数比較手段に位相調整回路を組み込むことによりDLLを用いずに位相調整することが可能となるものであり、各種パソコンやワークステーションの映像信号を表示することが可能な、マルチスキャンディスプレイ、特にマトリクス表示装置などのサンプリング回路系を持つ映像表示装置のドットクロック再生において有用である。   The dot clock recovery circuit according to the present invention comprises at least a synchronization signal input terminal, an A / D conversion means, a phase frequency comparison means, an oscillation means, and a clock multiplication means, and is detected by the phase frequency comparison means. By adopting a configuration in which the oscillation means is controlled according to the frequency detection result, it is possible to use a low multiplication rate PLL, and it is possible to realize a dot clock recovery circuit with low cost and low jitter characteristics. Furthermore, by incorporating a phase adjustment circuit in the phase frequency comparison means, it becomes possible to adjust the phase without using DLL, and it is possible to display video signals of various personal computers and workstations. Display, especially dot clock recovery for video display devices with sampling circuit such as matrix display devices Oite is useful.

本願実施の形態1におけるドットクロック再生回路のブロック図Block diagram of the dot clock recovery circuit in the first embodiment of the present application 本願実施の形態1,2における位相周波数比較手段のブロック図Block diagram of phase frequency comparison means in Embodiments 1 and 2 of the present application 本願実施の形態1,2における位相周波数比較手段内部のカウンタ回路の動作図Operational diagram of counter circuit inside phase frequency comparison means in Embodiments 1 and 2 of the present application 本願実施の形態1,2における位相周波数比較手段内部のランプ波形生成回路の動作図Operational diagram of ramp waveform generation circuit inside phase frequency comparison means in Embodiments 1 and 2 of the present application 本願実施の形態1,2における発振手段の入出力特性図I / O characteristics diagram of oscillation means in embodiments 1 and 2 of the present application 本願実施の形態1,2における位相周波数比較手段内部の位相調整回路のブロック図Block diagram of phase adjustment circuit inside phase frequency comparison means in first and second embodiments of the present application 本願実施の形態1,2における位相周波数比較手段内部の位相調整回路の動作図Operation diagram of phase adjustment circuit inside phase frequency comparison means in Embodiments 1 and 2 of the present application 本願実施の形態2におけるドットクロック再生回路のブロック図Block diagram of a dot clock recovery circuit in the second embodiment of the present application 従来例のブロック図Block diagram of conventional example

符号の説明Explanation of symbols

101 同期信号入力端子
102 A/D変換手段
103 位相周波数比較手段
104 発振手段
105 クロック逓倍手段
106 発振制御信号
107 クロック信号
108 クロック信号出力端子
109 設定値入力端子
DESCRIPTION OF SYMBOLS 101 Synchronization signal input terminal 102 A / D conversion means 103 Phase frequency comparison means 104 Oscillation means 105 Clock multiplication means 106 Oscillation control signal 107 Clock signal 108 Clock signal output terminal 109 Set value input terminal

Claims (5)

同期信号をA/D変換するA/D変換手段と、
前記A/D変換手段の出力と後述するドットクロック信号との周波数比較を行い発振制御信号を生成する位相周波数比較手段と、
前記位相周波数比較手段の出力である発振制御信号に基づいて出力周波数を変化させるクロック信号を生成する発振手段と、
所定の周波数逓倍率を備え前記発振手段の出力であるクロック信号に基づいて、より高い周波数のドットクロック信号を生成するPLLと、
を有するドットクロック再生回路。
A / D conversion means for A / D converting the synchronization signal;
Phase frequency comparison means for comparing the frequency of the output of the A / D conversion means and a dot clock signal described later to generate an oscillation control signal;
Oscillation means for generating a clock signal for changing an output frequency based on an oscillation control signal which is an output of the phase frequency comparison means;
A PLL that generates a dot clock signal having a higher frequency based on a clock signal that has a predetermined frequency multiplication rate and is an output of the oscillation means;
A dot clock recovery circuit.
同期信号の高周波成分を除去するLPFと、
前記LPFの出力をA/D変換するA/D変換手段と、
前記A/D変換手段の出力と後述するドットクロック信号との周波数比較を行い発振制御信号を生成する位相周波数比較手段と、
前記位相周波数比較手段の出力である発振制御信号に基づいて出力周波数を変化させるクロック信号を生成する発振手段と、
所定の周波数逓倍率を備え前記発振手段の出力であるクロック信号に基づいて、より高い周波数のドットクロック信号を生成するPLLと、
を有するドットクロック再生回路。
LPF that removes the high frequency component of the synchronization signal;
A / D conversion means for A / D converting the output of the LPF;
Phase frequency comparison means for comparing the frequency of the output of the A / D conversion means and a dot clock signal described later to generate an oscillation control signal;
Oscillation means for generating a clock signal for changing an output frequency based on an oscillation control signal which is an output of the phase frequency comparison means;
A PLL that generates a dot clock signal having a higher frequency based on a clock signal that has a predetermined frequency multiplication rate and is an output of the oscillation means;
A dot clock recovery circuit.
前記PLLの周波数逓倍率は、1より大きく100以下であることを特徴とする請求項1乃至2の何れかに記載のドットクロック再生回路。 3. The dot clock recovery circuit according to claim 1 , wherein a frequency multiplication rate of the PLL is greater than 1 and 100 or less . 前記位相周波数比較手段は、前記同期信号と前記ドットクロック信号との位相調整を行う位相調整回路を備えることを特徴とする請求項1乃至2の何れかに記載のドットクロック再生回路。 3. The dot clock reproduction circuit according to claim 1, wherein the phase frequency comparison unit includes a phase adjustment circuit that adjusts the phase of the synchronization signal and the dot clock signal . 前記位相調整回路加算器とリミッタを含むことを特徴とする請求項に記載のドットクロック再生回路。 The phase adjustment circuit, the dot clock reproducing circuit according to claim 4, characterized in that it comprises an adder and a limiter.
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