JP2014095550A

JP2014095550A - Frequency detection device and frequency detection type sensor using the same

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Publication number: JP2014095550A
Application number: JP2012245264A
Authority: JP
Inventors: Yuzo Higuchi; 雄三樋口; Yoshinori Tsujimura; 善徳辻村
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2012-11-07
Filing date: 2012-11-07
Publication date: 2014-05-22

Abstract

PROBLEM TO BE SOLVED: To provide a technology for improving detectability of the amount of change in the frequency of an input signal.SOLUTION: A frequency detection device 20 is configured to detect the amount of change in frequency of an input signal. The frequency detection device 20 includes: a phase comparison part 31 for generating a feedback signal synchronizing with the input signal on the basis of a phase difference signal expressing a phase difference between the input signal and the feedback signal, and for generating the phase difference signal by using the input signal and the feedback signal; a movement averaging part 40 for performing the movement averaging processing of the output signal of the phase comparison part 31, and for outputting it as a detection signal; and a clock signal generation part 50 for generating a clock signal for controlling a sampling cycle in the movement averaging part 40 in accordance with the cycle of the feedback signal of the phase comparison part 31.

Description

本発明は、入力信号の周波数の変化量を検出する周波数検出装置に関する。 The present invention relates to a frequency detection device that detects a change in frequency of an input signal.

従来から、入力信号の周波数を検出するための種々の技術が提案されている。例えば、特許文献１には、無線受信機などに用いられる周波数カウンタが開示されている。特許文献１の周波数カウンタでは、水晶発振器の出力信号を分周したクロック信号に基づいてカウンタに入力信号を導入し、その周波数を計数して表示する。特許文献２には、入力信号の周波数を電圧に変換するＦ−Ｖコンパレータが開示されている。特許文献２のＦ−Ｖコンパレータでは、入力信号の周波数を所定の周波数と比較して、その大小をＨｉｇｈレベル、Ｌｏｗレベルによって示す信号を出力する。特許文献３には、入力信号の周波数に同期する信号を、フィードバック回路を利用して生成し出力するＰＬＬ回路（Phase-Locked Loop）が開示されている。特許文献３のＰＬＬ回路では、位相比較器が出力する入力信号（外部リファレンスクロック信号）と帰還信号との位相差を示す信号を量子化して移動平均処理した周波数制御データに基づき、出力信号及び帰還信号を生成する。 Conventionally, various techniques for detecting the frequency of an input signal have been proposed. For example, Patent Document 1 discloses a frequency counter used for a wireless receiver or the like. In the frequency counter of Patent Document 1, an input signal is introduced into the counter based on a clock signal obtained by dividing the output signal of the crystal oscillator, and the frequency is counted and displayed. Patent Document 2 discloses an F-V comparator that converts a frequency of an input signal into a voltage. In the F-V comparator of Patent Document 2, the frequency of the input signal is compared with a predetermined frequency, and a signal indicating the magnitude by the High level and the Low level is output. Patent Document 3 discloses a PLL circuit (Phase-Locked Loop) that generates and outputs a signal synchronized with the frequency of an input signal using a feedback circuit. In the PLL circuit of Patent Document 3, an output signal and feedback are obtained based on frequency control data obtained by quantizing a signal indicating a phase difference between an input signal (external reference clock signal) output from a phase comparator and a feedback signal and performing a moving average process. Generate a signal.

特公昭５９−０１９４９６号公報Japanese Patent Publication No.59-019496 特開昭６３−２６１１７３号公報JP-A-63-261173 特開平０５−０６３５６３号公報Japanese Patent Laid-Open No. 05-063563

ところで、センサ素子として、その検出結果を周波数の変化量で示す共振型のセンサ素子が知られており、従来から、周波数の変化量を高い精度で検出することが要求されてきた。しかし、上記の特許文献１〜３の技術では、周波数の変化量を検出することについては考慮されていない。例えば、特許文献１の周波数カウンタでは、１Ｈｚの検出分解能を実現するためには、入力信号をカウンタに導入するための１秒間のゲート時間が必要である。そのため、急峻な周波数の変化量を検出する場合には、そのゲート時間がボトルネックとなってしまう可能性がある。 By the way, as a sensor element, a resonance type sensor element that indicates a detection result by a frequency change amount is known, and conventionally, it has been required to detect a frequency change amount with high accuracy. However, the techniques disclosed in Patent Documents 1 to 3 do not consider the detection of the frequency change amount. For example, in the frequency counter of Patent Document 1, in order to realize a detection resolution of 1 Hz, a gate time of 1 second for introducing an input signal into the counter is required. For this reason, when detecting an abrupt change in frequency, the gate time may become a bottleneck.

特許文献２のＦ−Ｖコンパレータでは、検出分解能が回路内部のクロック周波数に依存し、例えば、内部クロックが１ＧＨｚの場合には検出分解能は１ｎｓとなる。しかし、特許文献２のＦ−Ｖコンパレータでは、上記の内部クロックの場合に、２００ｋＨｚの周波数を基準としたときに検出可能な周波数変化量は４０Ｈｚであり、微小な周波数の変化の検出が困難になってしまう可能性がある。 In the FV comparator of Patent Document 2, the detection resolution depends on the clock frequency inside the circuit. For example, when the internal clock is 1 GHz, the detection resolution is 1 ns. However, in the F-V comparator of Patent Document 2, in the case of the internal clock described above, the frequency change amount that can be detected when the frequency of 200 kHz is used as a reference is 40 Hz, making it difficult to detect minute frequency changes. There is a possibility of becoming.

特許文献３のＰＬＬ回路では、出力信号に漏洩する入力信号の高周波成分が移動平均フィルタにおける移動平均処理によって除去されるため、出力信号のノイズを低減することができる。しかし、特許文献３のＰＬＬ回路では、その移動平均処理によって遅延時間が生じ、帰還ループの応答性が低下してしまう可能性があり、急峻な周波数の変化に対応できない可能性がある。なお、広く知られているように、フィードバック経路を有する電気回路においては、フィードバック制御の安定性（発振耐性）を確保するために、十分な位相余裕が必要である。上述の移動平均処理には遅延効果が伴うため、フィードバック経路にこの移動平均処理を導入すると、その遅延効果を補償するためにその応答性を低下させざるを得なくなる。 In the PLL circuit of Patent Document 3, since the high frequency component of the input signal leaking into the output signal is removed by the moving average process in the moving average filter, the noise of the output signal can be reduced. However, in the PLL circuit of Patent Document 3, a delay time is caused by the moving average process, and the response of the feedback loop may be lowered, and it may not be possible to cope with a sharp frequency change. As is well known, in an electric circuit having a feedback path, a sufficient phase margin is required to ensure the stability (oscillation resistance) of feedback control. Since the above-mentioned moving average process has a delay effect, if this moving average process is introduced into the feedback path, the response must be lowered to compensate for the delay effect.

このように、従来から、入力信号における周波数の変化量の検出性を向上させることについては十分な工夫がなされていなかった。より具体的には、周波数の変化量の検出については、その検出精度や応答性を向上させること、出力信号のノイズ成分を除去することに依然として改善の余地があった。 As described above, conventionally, sufficient contrivance has not been made to improve the detectability of the frequency change amount in the input signal. More specifically, with respect to detection of the amount of change in frequency, there is still room for improvement in improving the detection accuracy and responsiveness and removing the noise component of the output signal.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.

（１）本発明の一形態によれば、入力信号の周波数の変化量を検出するための検出信号を出力する周波数検出装置が提供される。この周波数検出装置は、位相同期部であって、入力信号とフィードバック信号との位相差を表す位相差信号に基づいて、前記入力信号と同期するフィードバック信号を生成するフィードバック制御部と、前記入力信号と前記フィードバック信号とを用いて前記位相差信号を生成する位相比較部と、を有し、前記位相差信号に基づく出力信号を出力する位相同期部と、前記位相同期部の前記出力信号を移動平均処理して前記検出信号として出力する移動平均部と、を備える。この形態の周波数検出装置によれば、移動平均部によって、検出信号におけるノイズ成分を低減させることができ、周波数の変化量の検出精度を向上させることができる。また、移動平均部は位相同期部の帰還ループの外側に設けられているため、移動平均処理に起因して周波数の変化に対する応答性が低下してしまうことが抑制される。 (1) According to an aspect of the present invention, there is provided a frequency detection device that outputs a detection signal for detecting a change in frequency of an input signal. The frequency detection device is a phase synchronization unit, and generates a feedback signal synchronized with the input signal based on a phase difference signal representing a phase difference between the input signal and the feedback signal, and the input signal And a phase comparison unit that generates the phase difference signal using the feedback signal and a phase synchronization unit that outputs an output signal based on the phase difference signal, and moves the output signal of the phase synchronization unit A moving average unit that performs an averaging process and outputs the detection signal. According to the frequency detection apparatus of this aspect, the noise component in the detection signal can be reduced by the moving average unit, and the detection accuracy of the frequency change amount can be improved. In addition, since the moving average unit is provided outside the feedback loop of the phase synchronization unit, it is possible to suppress a decrease in responsiveness to changes in frequency due to the moving average process.

（２）上記形態の周波数検出装置は、さらに、前記位相同期部における前記フィードバック信号の周波数に応じたクロック信号を生成するクロック信号生成部を備え、前記移動平均部は、前記クロック信号生成部が出力するクロック信号の周波数に基づくサンプリング周波数によって前記移動平均処理を実行するとしても良い。この形態の周波数検出装置によれば、入力信号の周波数変化に応じて移動平均処理のサンプリング速度が変化するため、入力信号の周波数と同じ周波数成分の高周波ノイズを適切に除去することができ、周波数の変化量の検出精度を向上させることができる。 (2) The frequency detection apparatus according to the above aspect further includes a clock signal generation unit that generates a clock signal corresponding to the frequency of the feedback signal in the phase synchronization unit, and the moving average unit includes the clock signal generation unit. The moving average process may be executed at a sampling frequency based on the frequency of the output clock signal. According to the frequency detection device of this aspect, since the sampling rate of the moving average process changes according to the frequency change of the input signal, high frequency noise having the same frequency component as the frequency of the input signal can be appropriately removed, and the frequency The detection accuracy of the amount of change can be improved.

（３）上記形態の周波数検出装置において、前記移動平均部の移動平均タップ数はｎ（ｎは２以上の自然数）であり、前記移動平均部は、前記フィードバック信号の周波数がＦｄであるときに、（Ｆｄ／Ｆｓ）×ｎ＝Ｎ（Ｎは任意の整数）の関係式を満たすサンプリング周波数Ｆｓによって移動平均を実行するとしても良い。この形態の周波数検出装置によれば、移動平均部によって、より確実に、入力信号の高周波成分を除去することができる。 (3) In the frequency detection device of the above aspect, when the moving average tap number of the moving average unit is n (n is a natural number of 2 or more), and the moving average unit has a frequency of the feedback signal of Fd , (Fd / Fs) × n = N (N is an arbitrary integer), the moving average may be executed with a sampling frequency Fs that satisfies the relational expression. According to the frequency detection device of this aspect, the moving average unit can more reliably remove the high frequency component of the input signal.

（４）上記形態の周波数検出装置において、前記移動平均部は、前記クロック信号の立ち上がり、または、立ち下がりのタイミングに基づいてサンプリングを実行し、前記クロック信号は、前記フィードバック信号の周期に応じた周期を有しつつ、前記フィードバック信号とは信号の立ち上がり、または、立ち下がりのタイミングが異なる、としても良い。この形態の周波数検出装置によれば、位相比較部にフィードバック信号の信号の立ち上がり、または、立ち下がりが入力されるタイミングと、移動平均部におけるサンプリングのタイミングをずらすことができる。従って、位相比較部へのフィードバック信号の入力によって回路の電位が不安定になる場合であっても、移動平均部がその影響を受けてしまうことを抑制することができる。 (4) In the frequency detection device of the above aspect, the moving average unit performs sampling based on a rising timing or falling timing of the clock signal, and the clock signal corresponds to a period of the feedback signal While having a period, the timing of rising or falling of the signal may be different from the feedback signal. According to the frequency detection device of this aspect, the timing at which the rising or falling edge of the feedback signal is input to the phase comparison unit and the sampling timing in the moving average unit can be shifted. Therefore, even when the circuit potential becomes unstable due to the input of the feedback signal to the phase comparison unit, it is possible to suppress the moving average unit from being affected.

（５）上記形態の周波数検出装置において、前記移動平均部は、並列に接続され、サンプリング信号に応じて順番に駆動し、それぞれのタイミングで前記出力信号をサンプリングする複数のサンプルアンドホールド部と、前記複数のサンプルアンドホールド部のそれぞれの出力を加算する加算部と、を備えるとしても良い。この形態の周波数検出装置によれば、移動平均部をアナログ回路として構成することができ、アナログ信号のデジタル化を省略することができる。従って、ＡＤコンバータ等の信号変換部を省略することができ、量子化ノイズの発生を回避することができる。 (5) In the frequency detection device of the above aspect, the moving average units are connected in parallel, driven in order according to a sampling signal, and a plurality of sample and hold units that sample the output signal at respective timings; An adder that adds the outputs of the plurality of sample-and-hold units. According to the frequency detection device of this aspect, the moving average unit can be configured as an analog circuit, and digitization of the analog signal can be omitted. Accordingly, a signal conversion unit such as an AD converter can be omitted, and generation of quantization noise can be avoided.

（６）上記形態の周波数検出装置において、前記移動平均部の移動平均タップ数が２であるとしても良い。この形態の周波数検出装置によれば、移動平均部を小型化でき、周波数検出装置自体を小型化することができる。 (6) In the frequency detection device of the above aspect, the moving average tap number of the moving average unit may be two. According to the frequency detection device of this aspect, the moving average unit can be reduced in size, and the frequency detection device itself can be reduced in size.

（７）本発明の他の形態によれば、周波数検知型センサが提供される。この周波数検知型センサは、検出量に応じて共振周波数が変化する発振素子を備え、前記発振素子の共振周波数を示すセンサ信号を出力するセンサ素子と、前記センサ信号を前記入力信号として受信する上記形態の周波数検出装置と、を備える。この形態の周波数検知型センサによれば、センサ素子が出力する共振周波数の変化量を、周波数検出装置によって高い精度で検出することができ、周波数検知型センサの検出性能を向上させることができる。 (7) According to another aspect of the present invention, a frequency detection type sensor is provided. The frequency detection type sensor includes an oscillation element whose resonance frequency changes according to a detection amount, a sensor element that outputs a sensor signal indicating the resonance frequency of the oscillation element, and the sensor signal that is received as the input signal. A frequency detection device of the form. According to the frequency detection sensor of this aspect, the amount of change in the resonance frequency output from the sensor element can be detected with high accuracy by the frequency detection device, and the detection performance of the frequency detection sensor can be improved.

（８）上記形態の周波数検知型センサは、前記検出信号が示す周波数αと前記センサ信号が示す周波数βとが、β／α＜１００の関係式を満たすとしてもよい。この形態の周波数検知型センサによれば、センサの大型化を抑制しつつ、その検出精度を確保することができる。 (8) In the frequency detection type sensor of the above aspect, the frequency α indicated by the detection signal and the frequency β indicated by the sensor signal may satisfy the relational expression β / α <100. According to the frequency detection type sensor of this embodiment, the detection accuracy can be ensured while suppressing an increase in size of the sensor.

（９）上記形態の周波数検知型センサにおいて、前記センサ素子は、前記センサ素子に付与される荷重に応じた前記センサ信号を出力する荷重センサ素子を含むとしても良い。この形態の周波数検知型センサによれば、荷重を高い精度で検出できる。 (9) In the frequency detection type sensor of the above aspect, the sensor element may include a load sensor element that outputs the sensor signal according to a load applied to the sensor element. According to the frequency detection type sensor of this embodiment, the load can be detected with high accuracy.

本発明は、装置以外の種々の形態で実現することも可能である。例えば、周波数検出装置の製造方法や周波数検出装置の制御方法、周波数の変化量の検出方法、その制御方法や検出方法を実現するコンピュータプログラム、そのコンピュータプログラムを記録した非一時的記録媒体等の形態で実現することができる。 The present invention can be realized in various forms other than the apparatus. For example, a form of a frequency detection device manufacturing method, a frequency detection device control method, a frequency change amount detection method, a computer program for realizing the control method or detection method, a non-temporary recording medium on which the computer program is recorded, etc. Can be realized.

荷重検出センサの構成を示す概略図。Schematic which shows the structure of a load detection sensor. 荷重検出センサの構成をさらに詳細に示す概略図。Schematic which shows the structure of a load detection sensor in detail. センサ部の出力特性を説明するための説明図。Explanatory drawing for demonstrating the output characteristic of a sensor part. 位相比較部の回路構成を示す概略図。Schematic which shows the circuit structure of a phase comparison part. 入力信号およびフィードバック信号に基づいて生成される位相比較部の出力信号およびループフィルタ部の出力信号を説明するための説明図。Explanatory drawing for demonstrating the output signal of the phase comparison part produced | generated based on an input signal and a feedback signal, and the output signal of a loop filter part. 電圧制御発振部の出力特性の一例を示す説明図。Explanatory drawing which shows an example of the output characteristic of a voltage control oscillation part. 分周部の出力周波数を説明するための説明図。Explanatory drawing for demonstrating the output frequency of a frequency division part. 移動平均部において実行される移動平均処理を説明するための説明図。Explanatory drawing for demonstrating the moving average process performed in a moving average part. 位相同期部における入力周波数成分の信号漏れを説明するための説明図。Explanatory drawing for demonstrating the signal leakage of the input frequency component in a phase synchronizing part. 移動平均回路における信号のノッチ効果を説明するための説明図。Explanatory drawing for demonstrating the notch effect of the signal in a moving average circuit. 移動平均回路においてノイズを除去するためのサンプリング周期を説明するための説明図。Explanatory drawing for demonstrating the sampling period for removing noise in a moving average circuit. クロック信号生成部が生成するクロック信号を説明するための模式図。The schematic diagram for demonstrating the clock signal which a clock signal generation part produces | generates. 第１と第２のクロック信号に基づいて生成される移動平均部の出力信号を説明するための説明図。Explanatory drawing for demonstrating the output signal of the moving average part produced | generated based on the 1st and 2nd clock signal. 第２実施形態の移動平均部の構成を示す概略図。Schematic which shows the structure of the moving average part of 2nd Embodiment. 第２実施形態の移動平均部を駆動するクロック信号の例を示す概略図。Schematic which shows the example of the clock signal which drives the moving average part of 2nd Embodiment.

A．第１実施形態：
図１は、本発明の一実施形態としての周波数検知型センサである荷重検出センサ１００の構成を示す概略図である。荷重検出センサ１００は、荷重の大きさを、検出部が備える振動子の共振周波数の変化量として検出する、いわゆる共振型のセンサである。荷重検出センサ１００は、センサ部１０と、周波数検出装置２０と、を備える。 A. First embodiment:
FIG. 1 is a schematic diagram showing a configuration of a load detection sensor 100 which is a frequency detection type sensor as one embodiment of the present invention. The load detection sensor 100 is a so-called resonance type sensor that detects the magnitude of the load as the amount of change in the resonance frequency of the vibrator included in the detection unit. The load detection sensor 100 includes a sensor unit 10 and a frequency detection device 20.

センサ部１０は、検知部として機能し、外部から付与されている荷重の大きさに応じて周波数が変化する信号を周波数検出装置２０に出力する。なお、後述するように、センサ部１０の出力する信号の周波数は、センサ部１０が備える振動子の共振周波数である。 The sensor unit 10 functions as a detection unit and outputs a signal whose frequency changes according to the magnitude of a load applied from the outside to the frequency detection device 20. As will be described later, the frequency of the signal output from the sensor unit 10 is the resonance frequency of the vibrator included in the sensor unit 10.

周波数検出装置２０は、センサ部１０が出力する信号の周波数の変化量を表す信号を出力する。周波数検出装置２０は、位相同期部３０と、移動平均部４０と、クロック信号生成部５０と、を備える。 The frequency detection device 20 outputs a signal representing the amount of change in the frequency of the signal output from the sensor unit 10. The frequency detection device 20 includes a phase synchronization unit 30, a moving average unit 40, and a clock signal generation unit 50.

位相同期部３０は、いわゆるＰＬＬ回路としての構成を有している。位相同期部３０は、センサ部１０の出力信号に同期する帰還信号（以下、「フィードバック信号」とも呼ぶ）を生成し、センサ部１０の出力信号とフィードバック信号との位相差を表す信号を出力する。位相同期部３０は、位相比較部３１と、ループフィルタ部３２と、電圧制御発振部３３と、分周部３４と、を備える。 The phase synchronization unit 30 has a configuration as a so-called PLL circuit. The phase synchronization unit 30 generates a feedback signal (hereinafter also referred to as “feedback signal”) that is synchronized with the output signal of the sensor unit 10, and outputs a signal that represents the phase difference between the output signal of the sensor unit 10 and the feedback signal. . The phase synchronization unit 30 includes a phase comparison unit 31, a loop filter unit 32, a voltage control oscillation unit 33, and a frequency division unit 34.

位相比較部３１は、センサ部１０の出力信号と、分周部３４が出力するフィードバック信号とが入力され、それら２つの信号の位相差を表す位相差信号を、ループフィルタ部３２に出力する。ループフィルタ部３２は、ローパスフィルタであり、位相比較部３１が出力する位相差信号を平坦化して出力する。 The phase comparison unit 31 receives the output signal of the sensor unit 10 and the feedback signal output from the frequency division unit 34, and outputs a phase difference signal representing the phase difference between the two signals to the loop filter unit 32. The loop filter unit 32 is a low-pass filter, and flattens and outputs the phase difference signal output from the phase comparison unit 31.

ループフィルタ部３２の出力信号は、位相同期部３０の後段に設けられた移動平均部４０に入力される。また、ループフィルタ部３２の出力信号は、フィードバック信号を生成するために電圧制御発振部３３に入力される。 The output signal of the loop filter unit 32 is input to the moving average unit 40 provided at the subsequent stage of the phase synchronization unit 30. The output signal of the loop filter unit 32 is input to the voltage controlled oscillation unit 33 in order to generate a feedback signal.

電圧制御発振部３３は、電圧制御発振器（VCO:Voltage Controlled Oscillator）によって構成され、ループフィルタ部３２が出力する位相差信号に応じた周波数の信号を出力する。分周部３４は、電圧制御発振部３３の出力信号を分周して、フィードバック信号として位相比較部３１に出力する。 The voltage controlled oscillation unit 33 is configured by a voltage controlled oscillator (VCO) and outputs a signal having a frequency corresponding to the phase difference signal output from the loop filter unit 32. The frequency divider 34 divides the output signal of the voltage controlled oscillator 33 and outputs it to the phase comparator 31 as a feedback signal.

移動平均部４０は、位相同期部３０が出力する信号を、クロック信号生成部５０が生成するクロック信号の周波数に基づくサンプリング周期で移動平均処理して出力する。クロック信号生成部５０は、位相同期部３０において分周部３４が出力するフィードバック信号の周波数に応じたクロック信号を生成して移動平均部４０へと出力する。 The moving average unit 40 performs a moving average process on the signal output from the phase synchronization unit 30 at a sampling period based on the frequency of the clock signal generated by the clock signal generation unit 50 and outputs the result. The clock signal generation unit 50 generates a clock signal corresponding to the frequency of the feedback signal output from the frequency division unit 34 in the phase synchronization unit 30 and outputs the clock signal to the moving average unit 40.

このように、本実施形態の周波数検出装置２０は、位相同期部３０のフィードバック制御によって生成された信号を、移動平均部４０によって移動平均処理し、センサ部１０の出力信号の周波数の変化量を表す信号として出力する。また、周波数検出装置２０では、移動平均部４０のサンプリング周期が、位相同期部３０におけるフィードバック信号の周期に同期されている。従って、本実施形態の荷重検出センサ１００では、そうした周波数検出装置２０の構成によって、検出応答性が向上されるとともに、出力信号におけるノイズが低減され、その検出性能が向上されている。以下では、荷重検出センサ１００の構成をさらに詳細に説明する。 As described above, the frequency detection device 20 of the present embodiment performs a moving average process on the signal generated by the feedback control of the phase synchronization unit 30 by the moving average unit 40, and calculates the amount of change in the frequency of the output signal of the sensor unit 10. Output as a signal to represent. In the frequency detection device 20, the sampling period of the moving average unit 40 is synchronized with the period of the feedback signal in the phase synchronization unit 30. Therefore, in the load detection sensor 100 of the present embodiment, such a configuration of the frequency detection device 20 improves the detection responsiveness, reduces noise in the output signal, and improves the detection performance. Hereinafter, the configuration of the load detection sensor 100 will be described in more detail.

図２は、本実施形態の荷重検出センサ１００の構成をさらに詳細に示す概略図である。図２では図１に対応する構成部に同じ符号を付してある。センサ部１０は発振素子１１と、増幅器１２と、を備える。センサ部１０は、発振素子１１を共振状態にして、発振素子１１の共振周波数を有するパルス電流を出力信号として出力する。 FIG. 2 is a schematic diagram illustrating the configuration of the load detection sensor 100 of the present embodiment in more detail. In FIG. 2, the same reference numerals are given to the components corresponding to FIG. The sensor unit 10 includes an oscillation element 11 and an amplifier 12. The sensor unit 10 places the oscillation element 11 in a resonance state and outputs a pulse current having the resonance frequency of the oscillation element 11 as an output signal.

図３は、センサ部１０の出力特性を説明するための説明図である。図３には、センサ部１０の出力特性の一例を、縦軸をセンサ出力とし、横軸を発振素子１１の周波数とするグラフによって図示してある。図３のグラフにはセンサ部１０が荷重を受けていないときの出力特性を示すグラフを実線で示し、センサ部１０が荷重を受けているときの出力特性を示すグラフを一点鎖線で示してある。 FIG. 3 is an explanatory diagram for explaining the output characteristics of the sensor unit 10. In FIG. 3, an example of the output characteristics of the sensor unit 10 is illustrated by a graph in which the vertical axis represents the sensor output and the horizontal axis represents the frequency of the oscillation element 11. In the graph of FIG. 3, a graph indicating output characteristics when the sensor unit 10 is not receiving a load is indicated by a solid line, and a graph indicating output characteristics when the sensor unit 10 is receiving a load is indicated by a dashed line. .

センサ部１０の出力特性は、発振素子１１の共振周波数のときを頂点とする急峻な凸状のグラフとして表される。センサ部１０は、荷重が付与されると、当該荷重に応じて発振素子１１の共振周波数が変化し、その特性が変化する。具体的には、センサ部１０に荷重が付与されると、センサ部１０の出力特性を示すグラフは、横軸方向に沿ってシフトする。従って、センサ部１０の発振素子１１の共振周波数の変化量ΔＦを検出することによって、センサ部１０に付与されている荷重を検出することができる。 The output characteristics of the sensor unit 10 are represented as a steep convex graph with the peak at the resonance frequency of the oscillation element 11. When a load is applied to the sensor unit 10, the resonance frequency of the oscillation element 11 changes according to the load, and the characteristics thereof change. Specifically, when a load is applied to the sensor unit 10, the graph indicating the output characteristics of the sensor unit 10 shifts along the horizontal axis direction. Accordingly, the load applied to the sensor unit 10 can be detected by detecting the amount of change ΔF in the resonance frequency of the oscillation element 11 of the sensor unit 10.

なお、本実施形態の荷重検出センサ１００では、周波数検出装置２０の出力する周波数αと、センサ部１０が出力する周波数βとが下記の不等式（ａ）の関係を満たすように、センサ部１０の出力特性が設定されている。
β／α＜１００ …（ａ）
これによって、本実施形態の荷重検出センサ１００では、ループフィルタ部３２を大型化することを抑制しつつ、検出信号におけるノイズを低減することができる。従って、荷重検出センサ１００の大型化を抑制しつつ、その検出精度を確保することができる。 In the load detection sensor 100 of this embodiment, the frequency α output from the frequency detection device 20 and the frequency β output from the sensor unit 10 satisfy the following inequality (a). Output characteristics are set.
β / α <100 (a)
Thereby, in the load detection sensor 100 of the present embodiment, it is possible to reduce noise in the detection signal while suppressing an increase in the size of the loop filter unit 32. Therefore, the detection accuracy can be ensured while suppressing an increase in the size of the load detection sensor 100.

図４は、位相比較部３１の回路構成を示す概略図である。本実施形態の周波数検出装置２０では、位相比較部３１を、電流出力タイプの位相比較器によって構成している。位相比較部３１は、主回路部３１１と、チャージポンプ回路部３１２と、を備える。主回路部３１１は、入力信号（センサ部１０の出力信号）とフィードバック信号（分周部３４の出力信号）の入力を受け付けるロジック部３１１１を備え、それら２つの信号に基づいて、チャージポンプ回路部３１２を駆動する駆動信号を出力する。 FIG. 4 is a schematic diagram illustrating a circuit configuration of the phase comparison unit 31. In the frequency detection device 20 of the present embodiment, the phase comparison unit 31 is configured by a current output type phase comparator. The phase comparison unit 31 includes a main circuit unit 311 and a charge pump circuit unit 312. The main circuit unit 311 includes a logic unit 3111 that receives input of an input signal (an output signal of the sensor unit 10) and a feedback signal (an output signal of the frequency dividing unit 34). Based on these two signals, the charge pump circuit unit A drive signal for driving 312 is output.

チャージポンプ回路部３１２は、プラス側スイッチ３１２１と、マイナス側スイッチ３１２２と、２つの定電流源３１２３，３１２４と、を備える。プラス側スイッチ３１２１およびマイナス側スイッチ３１２２は、ループフィルタ部３２に対して互いに並列に接続されており、それぞれが各定電流源３１２３，３１２４に接続されている。チャージポンプ回路部３１２は、２つのスイッチ３１２１，３１２２が主回路部３１１からの駆動信号に応じて開閉することによって、各定電流源３１２３，３１２４の出力電流を位相比較部３１の出力信号としてループフィルタ部３２に出力する。 The charge pump circuit unit 312 includes a plus side switch 3121, a minus side switch 3122, and two constant current sources 3123 and 3124. The plus side switch 3121 and the minus side switch 3122 are connected to the loop filter unit 32 in parallel to each other, and are connected to the constant current sources 3123 and 3124, respectively. The charge pump circuit unit 312 loops the output currents of the constant current sources 3123 and 3124 as output signals of the phase comparison unit 31 by opening and closing the two switches 3121 and 3122 according to the drive signal from the main circuit unit 311. Output to the filter unit 32.

図５は、入力信号およびフィードバック信号に基づいて生成される位相比較部３１の出力信号およびループフィルタ部３２の出力信号を説明するための説明図である。図５には、入力信号およびフィードバック信号の一例と、それら２つの信号に対する２つのスイッチ３１２１，３１２２のＯＮ／ＯＦＦタイミングを示すタイミングチャートとを図示してある。また、図５には、２つのスイッチ３１２１，３１２２のＯＮ／ＯＦＦに応じた位相同期部３０の出力電流の変化と、位相同期部３０の出力電流の変化に対するループフィルタ部３２の出力の変化とを図示してある。 FIG. 5 is an explanatory diagram for explaining the output signal of the phase comparison unit 31 and the output signal of the loop filter unit 32 that are generated based on the input signal and the feedback signal. FIG. 5 shows an example of an input signal and a feedback signal, and a timing chart showing ON / OFF timings of the two switches 3121 and 3122 for these two signals. Further, FIG. 5 shows changes in the output current of the phase synchronization unit 30 according to ON / OFF of the two switches 3121 and 3122, and changes in the output of the loop filter unit 32 with respect to changes in the output current of the phase synchronization unit 30. Is shown.

位相比較部３１では、入力信号およびフィードバック信号に対して、チャージポンプ回路部３１２の２つのスイッチ３１２１，３１２２は以下のようにＯＮ／ＯＦＦが制御される。
（１）フィードバック信号の立ち上がりエッジのタイミングで、プラス側スイッチ３１２１はＯＮにされる。
（２）入力信号の立ち上がりエッジのタイミングで、マイナス側スイッチ３１２２はＯＮにされる。
（３）２つのスイッチ３１２１，３１２２の両方がＯＮになったときには、そのタイミングから一定の微小な遅延時間ｄｔ（例えば１５ｎｓ程度の時間）の経過後に、２つのスイッチ３１２１，３１２２がともにＯＦＦにされる。 In the phase comparison unit 31, ON / OFF of the two switches 3121 and 3122 of the charge pump circuit unit 312 is controlled as follows with respect to the input signal and the feedback signal.
(1) At the timing of the rising edge of the feedback signal, the plus side switch 3121 is turned on.
(2) At the timing of the rising edge of the input signal, the minus side switch 3122 is turned on.
(3) When both of the two switches 3121 and 3122 are turned on, both the switches 3121 and 3122 are turned off after a certain minute delay time dt (for example, about 15 ns) has elapsed from the timing. The

なお、上記の遅延時間ｄｔは、２つのスイッチ３１２１，３１２２のいずれか一方がＯＦＦのままの時間が継続されてしまうことを抑制するために敢えて設けたタイムラグである。従って、本実施形態の位相比較部３１では、この遅延時間ｄｔによって生じる微小パルスによって、スイッチ３１２１，３１２２が正常な駆動状態であることを検出することができる。 Note that the delay time dt is a time lag that is provided in order to prevent the time during which one of the two switches 3121 and 3122 remains OFF. Therefore, the phase comparison unit 31 of the present embodiment can detect that the switches 3121 and 3122 are in a normal driving state by the minute pulse generated by the delay time dt.

上記のようにチャージポンプ回路部３１２の２つのスイッチ３１２１，３１２２のＯＮ／ＯＦＦが制御されることによって、位相比較部３１からは以下のように電流が出力される。
（１）フィードバック信号のみが立ち上がっている間にはプラスの定電流（例えば１ｍＡ程度としても良い）が出力される。
（２）入力信号のみが立ち上がっている間にはマイナスの定電流（例えば−１ｍＡ程度としても良い）が出力される。
（３）入力信号およびフィードバック信号の両方が立ち上がっている間、または、立ち下がっている間は、遅延時間ｄｔの時間帯を除き、出力電流は０になる。 By controlling ON / OFF of the two switches 3121 and 3122 of the charge pump circuit unit 312 as described above, a current is output from the phase comparison unit 31 as follows.
(1) While only the feedback signal rises, a positive constant current (for example, about 1 mA may be output) is output.
(2) While only the input signal is rising, a negative constant current (for example, about -1 mA may be output) is output.
(3) While both the input signal and the feedback signal are rising or falling, the output current becomes 0 except for the time zone of the delay time dt.

このように、位相比較部３１は、入力信号とフィードバック信号の位相差に応じたプラスの定電流またはマイナスの定電流を出力する。ループフィルタ部３２は、上記の位相比較部３１の出力する電流をほぼ積分して、直流信号（ＤＣ信号）として出力する。なお、既に説明したように、ループフィルタ部３２の出力信号は、電圧制御発振部３３と移動平均部４０とに入力される（図１，図２）。 Thus, the phase comparison unit 31 outputs a positive constant current or a negative constant current corresponding to the phase difference between the input signal and the feedback signal. The loop filter unit 32 substantially integrates the current output from the phase comparison unit 31 and outputs it as a direct current signal (DC signal). As already described, the output signal of the loop filter unit 32 is input to the voltage controlled oscillation unit 33 and the moving average unit 40 (FIGS. 1 and 2).

図６は、電圧制御発振部３３の出力特性の一例を示す説明図である。図６には、電圧制御発振部３３に対して入力される電圧を横軸とし、電圧制御発振部３３の発振周波数（出力周波数）を縦軸とするグラフの一例を図示してある。 FIG. 6 is an explanatory diagram illustrating an example of output characteristics of the voltage controlled oscillation unit 33. FIG. 6 shows an example of a graph with the horizontal axis representing the voltage input to the voltage controlled oscillator 33 and the vertical axis representing the oscillation frequency (output frequency) of the voltage controlled oscillator 33.

本実施形態の周波数検出装置２０では、電圧制御発振部３３は、ループフィルタ部３２の出力する電圧に応じた発振周波数（例えば、１．２ＭＨｚ〜２．０ＭＨｚ程度）を出力する。電圧制御発振部３３は、ループフィルタ部３２の出力する電圧が高くなるほど、その発振周波数が線形的に高くなる特性を有している。これによって、フィードバック信号の周波数が入力信号の周波数に同期するように制御される。 In the frequency detection device 20 of the present embodiment, the voltage controlled oscillation unit 33 outputs an oscillation frequency (for example, about 1.2 MHz to 2.0 MHz) according to the voltage output from the loop filter unit 32. The voltage controlled oscillation unit 33 has a characteristic that the oscillation frequency increases linearly as the voltage output from the loop filter unit 32 increases. Thus, the frequency of the feedback signal is controlled to be synchronized with the frequency of the input signal.

図７は、本実施形態の分周部３４の出力周波数を説明するための説明図である。本実施形態の分周部３４は、電圧制御発振部３３の発振周波数を分周比０，１，２，３で分周する。即ち、電圧制御発振部３３の発振周波数の１／２⁰，１／２¹，１／２²，１／２³倍の周波数の分周信号を生成する。なお、分周比０の分周信号の周波数は、電圧制御発振部３３の発振周波数に等しい。 FIG. 7 is an explanatory diagram for explaining the output frequency of the frequency divider 34 of the present embodiment. The frequency divider 34 of the present embodiment divides the oscillation frequency of the voltage controlled oscillator 33 by the frequency dividing ratios 0, 1, 2, and 3. That is, to generate a 1/2 ^0, ^1/2 1, ^1/2 2, 1/2 ³ times the divided signal of the frequency of the oscillation frequency of the voltage controlled oscillator 33. Note that the frequency of the frequency-divided signal having a frequency division ratio of 0 is equal to the oscillation frequency of the voltage-controlled oscillator 33.

分周部３４は、分周比３で分周した周波数の信号をフィードバック信号として位相比較部３１に入力する。また、分周部３４は、分周比０，１，２，３の分周信号をクロック信号生成部５０に出力する。クロック信号生成部５０は、分周部３４からの入力信号に基づいて移動平均部４０のサンプリング周期を制御するクロック信号を生成し、移動平均部４０に出力する。 The frequency divider 34 inputs a signal having a frequency divided by the frequency division ratio 3 to the phase comparator 31 as a feedback signal. Further, the frequency divider 34 outputs a frequency-divided signal having a frequency division ratio of 0, 1, 2, 3 to the clock signal generator 50. The clock signal generation unit 50 generates a clock signal for controlling the sampling period of the moving average unit 40 based on the input signal from the frequency dividing unit 34 and outputs the clock signal to the moving average unit 40.

図８（Ａ），（Ｂ）は、移動平均部４０において実行される移動平均処理を説明するための説明図である。図８（Ａ）には、一般的な移動平均回路の回路図と、その等価式とを図示してある。移動平均回路は、過去のＭ（Ｍは任意の自然数）個のデータを平均化したデータを出力する。より具体的には、移動平均回路は、１クロックごとに、前回のクロックまでに採取されたデータを隣のブロックに送信し、新たな１個のデータを採取して先頭のブロックに入力する。そして、全ブロックの出力を加算して出力する。 FIGS. 8A and 8B are explanatory diagrams for explaining the moving average process executed in the moving average unit 40. FIG. 8A shows a circuit diagram of a general moving average circuit and an equivalent expression thereof. The moving average circuit outputs data obtained by averaging past M (M is an arbitrary natural number) data. More specifically, the moving average circuit transmits data collected by the previous clock to the adjacent block every clock, collects a new piece of data, and inputs it to the top block. Then, the outputs of all blocks are added and output.

図８（Ｂ）は、タップ数が４の移動平均回路における移動平均処理を説明するための説明図である。図８（Ｂ）には、横軸を時間とし、縦軸を入力信号の信号値として、移動平均回路に入力される信号値の時間変化を実線グラフで図示してある。また、図８（Ｂ）では、移動平均回路においてサンプリングされるデータを白丸のプロットで図示し、サンプリングデータに基づく移動平均処理の処理結果を黒丸のプロットで図示してある。移動平均処理では、過去に採取されたデータの履歴が反映された信号値が離散的に出力されるため、入力信号の変化の傾向を高い精度で検出することができる。 FIG. 8B is an explanatory diagram for explaining the moving average process in the moving average circuit having four taps. In FIG. 8B, the horizontal axis represents time, the vertical axis represents the signal value of the input signal, and the time change of the signal value input to the moving average circuit is illustrated by a solid line graph. Further, in FIG. 8B, data sampled in the moving average circuit is shown by a white circle plot, and the processing result of the moving average processing based on the sampling data is shown by a black circle plot. In the moving average process, since signal values reflecting the history of data collected in the past are output discretely, the tendency of changes in input signals can be detected with high accuracy.

本実施形態の移動平均部４０（図２）は、タップ数が２の移動平均回路として構成されている。移動平均部４０は、第１と第２のサンプルアンドホールド回路４１ａ，４１ｂと、加算回路４２と、を備える。各サンプルアンドホールド回路４１ａ，４１ｂは、ループフィルタ部３２に対して並列に接続されており、それぞれがループフィルタ部３２からの出力信号の入力を受け付ける。また、各サンプルアンドホールド回路４１ａ，４１ｂは、加算回路４２に対して並列に接続されており、それぞれの出力信号を加算回路４２に入力する。 The moving average unit 40 (FIG. 2) of the present embodiment is configured as a moving average circuit having two taps. The moving average unit 40 includes first and second sample and hold circuits 41 a and 41 b and an adder circuit 42. Each of the sample and hold circuits 41 a and 41 b is connected in parallel to the loop filter unit 32, and each receives an output signal from the loop filter unit 32. The sample and hold circuits 41 a and 41 b are connected in parallel to the adder circuit 42, and input respective output signals to the adder circuit 42.

各サンプルアンドホールド回路４１ａ，４１ｂは、サンプリングの実行タイミングを制御するための開閉スイッチ４１１を備えている。各サンプルアンドホールド回路４１ａ，４１ｂの開閉スイッチ４１１は、クロック信号生成部５０からのクロック信号がＬｏｗのときに開いた状態（ＯＦＦ）であり、Ｈｉｇｈのときに閉じた状態（ＯＮ）になる。 Each sample and hold circuit 41a, 41b includes an open / close switch 411 for controlling the execution timing of sampling. The open / close switch 411 of each of the sample and hold circuits 41a and 41b is in an open state (OFF) when the clock signal from the clock signal generation unit 50 is Low, and is in a closed state (ON) when it is High.

各サンプルアンドホールド回路４１ａ，４１ｂでは、開閉スイッチ４１１がＯＮのときに、入力電圧に応じた電荷量がコンデンサに蓄積され（サンプル）、開閉スイッチ４１１がＯＦＦのときには、その蓄積された電荷量が保持される（ホールド）。加算回路４２は、各サンプルアンドホールド回路４１ａ，４１ｂの出力信号を乗算するとともに加算した信号を出力する。なお、加算回路４２は、所定の低周波数成分（例えば、１０ｋＨｚ以下の周波数成分）を遮断するローパスフィルタとしても機能する。 In each of the sample-and-hold circuits 41a and 41b, when the open / close switch 411 is ON, a charge amount corresponding to the input voltage is accumulated in the capacitor (sample), and when the open / close switch 411 is OFF, the accumulated charge amount is Hold (hold). The adder circuit 42 multiplies the output signals of the sample and hold circuits 41a and 41b and outputs the added signal. The adder circuit 42 also functions as a low-pass filter that blocks a predetermined low-frequency component (for example, a frequency component of 10 kHz or less).

ところで、本実施形態の周波数検出装置２０では、クロック信号生成部５０の生成したクロック信号に基づいたサンプリング周期によって移動平均部４０が移動平均処理を実行する。これによって、位相同期部３０から漏れる高周波成分（高周波ノイズ）を、移動平均部４０における移動平均処理によって確実に除去することができる。 By the way, in the frequency detection apparatus 20 of this embodiment, the moving average part 40 performs a moving average process by the sampling period based on the clock signal which the clock signal generation part 50 produced | generated. Thereby, the high frequency component (high frequency noise) leaking from the phase synchronization unit 30 can be reliably removed by the moving average process in the moving average unit 40.

図９〜図１１は、本実施形態の移動平均部４０が有する高周波成分の除去機能を説明するための説明図である。図９は、位相同期部３０における入力周波数成分の信号漏れを説明するための説明図である。図９には、位相同期部３０における信号特性の例を、横軸を周波数（対数表示）とし、縦軸を利得として図示してある。 9-11 is explanatory drawing for demonstrating the removal function of the high frequency component which the moving average part 40 of this embodiment has. FIG. 9 is an explanatory diagram for explaining signal leakage of input frequency components in the phase synchronization unit 30. FIG. 9 illustrates an example of signal characteristics in the phase synchronization unit 30 with the horizontal axis representing frequency (logarithmic display) and the vertical axis representing gain.

一般に、ＰＬＬ回路では、入力周波数の整数倍の周波数において高周波成分が漏れてしまうことが知られている。そのため、ＰＬＬ回路として構成されている本実施形態の位相同期部３０の出力信号には、入力周波数Ｆの整数倍の周波数（Ｆ×１，Ｆ×２，Ｆ×３，Ｆ×４，…）において高周波成分がノイズとして含まれてしまう可能性がある。そこで、本実施形態の周波数検出装置２０では、位相同期部３０の後段側に設けられている移動平均部４０において、位相同期部３０から漏れてくる高周波成分を適切に除去する。 In general, in a PLL circuit, it is known that a high frequency component leaks at a frequency that is an integral multiple of the input frequency. Therefore, the output signal of the phase synchronization unit 30 of the present embodiment configured as a PLL circuit has an integer multiple of the input frequency F (F × 1, F × 2, F × 3, F × 4,...). There is a possibility that a high frequency component will be included as noise. Therefore, in the frequency detection device 20 of the present embodiment, the moving average unit 40 provided on the rear stage side of the phase synchronization unit 30 appropriately removes high frequency components leaking from the phase synchronization unit 30.

図１０は、移動平均回路における信号のノッチ効果を説明するための説明図である。図１０には、タップ数ｎが２，３，５のそれぞれの移動平均回路についての周波数特性を示すゲイン線図を図示してある。このゲイン線図に示されているとおり、タップ数ｎの移動平均回路では、通常、１／ｎの整数倍の周波数においてノッチが発生する。即ち、移動平均回路では、サンプリング周期を、入力周波数の周波数およびタップ数と所定の関係を満たすように適切に設定することによって、信号のノッチ効果によって、ノイズ成分を確実に除去することができる。 FIG. 10 is an explanatory diagram for explaining a notch effect of a signal in the moving average circuit. FIG. 10 is a gain diagram showing the frequency characteristics of the moving average circuits with tap numbers n of 2, 3, and 5. As shown in the gain diagram, in a moving average circuit with n taps, a notch is usually generated at a frequency that is an integer multiple of 1 / n. That is, in the moving average circuit, the noise component can be reliably removed by the notch effect of the signal by appropriately setting the sampling period so as to satisfy the predetermined relationship with the frequency of the input frequency and the number of taps.

図１１は、移動平均回路においてノイズを除去するためのサンプリング周期を説明するための説明図である。図１１には、ノイズ信号の一例を示す波形グラフを図示してある。また、図１１では、移動平均処理においてサンプリングされるポイントを黒丸のプロットによって示してある。なお、図１１には、タップ数が４の移動平均回路の場合の移動平均の時間幅を示す矢印を図示してある。 FIG. 11 is an explanatory diagram for explaining a sampling period for removing noise in the moving average circuit. FIG. 11 shows a waveform graph showing an example of a noise signal. Further, in FIG. 11, points sampled in the moving average process are indicated by black circle plots. FIG. 11 shows an arrow indicating the time width of the moving average in the case of a moving average circuit having 4 taps.

移動平均処理では、その時間幅（サンプリング周期×タップ数）を、ノイズ信号の周期とサンプリング周期との公倍数とすれば、１回の移動平均処理に用いられるデータの総和が０になる（ｘ１＋ｘ２＋ｘ３＋ｘ４＝０）。従って、上記の関係を満たすサンプリング周期で移動平均処理を実行すれば、ノイズ信号をキャンセルすることができる。 In the moving average process, if the time width (sampling period × number of taps) is a common multiple of the period of the noise signal and the sampling period, the sum of data used for one moving average process becomes 0 (x1 + x2 + x3 + x4 = 0). Therefore, the noise signal can be canceled if the moving average process is executed at a sampling period that satisfies the above relationship.

ここで、図９で説明したように、位相同期部３０から入力される信号の周期とノイズ信号の周期とは等しい。従って、移動平均部４０において、移動平均の時間幅が、入力信号の周期（フィードバック信号の周期）とサンプリング周期の公倍数となるように調整することによって、入力周波数成分をノッチすることができる。 Here, as described with reference to FIG. 9, the period of the signal input from the phase synchronization unit 30 is equal to the period of the noise signal. Therefore, the moving average unit 40 can notch the input frequency component by adjusting the time width of the moving average to be a common multiple of the period of the input signal (the period of the feedback signal) and the sampling period.

即ち、フィードバック信号の周波数がＦｄであるときに、下記の関係式（ｂ）を満たすサンプリング周波数Ｆｓで移動平均部４０に移動平均処理を実行させることによって、位相同期部３０から漏れる高周波成分を確実に除去することができる。
（Ｆｄ／Ｆｓ）×ｎ＝Ｎ（Ｎは任意の整数）…（ｂ） That is, when the frequency of the feedback signal is Fd, the moving average unit 40 is caused to execute the moving average process at the sampling frequency Fs satisfying the following relational expression (b). Can be removed.
(Fd / Fs) × n = N (N is an arbitrary integer) (b)

上述したとおり、本実施形態の移動平均部４０のタップ数は２である。そこで、本実施形態のクロック信号生成部５０は、移動平均部において、フィードバック信号の周波数の２倍の周波数でサンプリングが実行されるようにクロック信号を生成する。具体的には、以下の通りである。 As described above, the number of taps of the moving average unit 40 of this embodiment is two. Therefore, the clock signal generation unit 50 of this embodiment generates a clock signal so that sampling is executed at a frequency twice the frequency of the feedback signal in the moving average unit. Specifically, it is as follows.

図１２は、クロック信号生成部５０が生成するクロック信号を説明するための模式図である。図１２の上段には、図７と同じ分周部３４の出力信号を図示してあり、下段には、クロック信号生成部５０が出力する２つのクロック信号ＣＳ１，ＣＳ２を、紙面上段の分周部３４の出力信号に対応させて図示してある。 FIG. 12 is a schematic diagram for explaining a clock signal generated by the clock signal generation unit 50. The upper part of FIG. 12 shows the output signal of the same frequency divider 34 as in FIG. 7, and the lower part shows the two clock signals CS1 and CS2 output from the clock signal generator 50 in the upper part of the drawing. It is shown corresponding to the output signal of the unit 34.

第１のクロック信号ＣＳ１は、分周部３４の出力信号のうちで、分周比０，１，３の分周信号がＨｉｇｈであり、分周比２の分周信号がＬｏｗであるときにＨｉｇｈになるように生成される。第２のクロック信号ＣＳ２は、分周部３４の出力信号のうちで、分周比０，１の分周信号がＨｉｇｈであり、分周比２，３の分周信号がＬｏｗであるときにＨｉｇｈになるように生成される。 The first clock signal CS1 is output when the divided signals with the division ratios 0, 1, and 3 are High and the divided signal with the division ratio 2 is Low among the output signals of the divider 34. Generated to be High. Of the output signals of the frequency divider 34, the second clock signal CS2 is when the frequency-divided signals with the frequency-dividing ratios 0 and 1 are High and the frequency-divided signals with the frequency-dividing ratios 2 and 3 are Low. Generated to be High.

ところで、本実施形態の周波数検出装置２０では、上記のように第１と第２のクロック信号ＣＳ１，ＣＳ２を生成することによって、各クロック信号ＣＳ１，ＣＳ２の立ち上がりのタイミングを、フィードバック信号（分周比３の分周信号）の立ち上がりのタイミングと一致しないようにしている。これは、位相比較部３１に電流が入力されるタイミングでは、グランド（ＧＮＤ）が揺れて回路全体が不安定になりやすいため、そのタイミングでのサンプリングを回避するためである。 By the way, in the frequency detection apparatus 20 of this embodiment, by generating the first and second clock signals CS1 and CS2 as described above, the rising timing of each of the clock signals CS1 and CS2 is determined as a feedback signal (divided frequency). It is made not to coincide with the rise timing of the frequency-divided signal of ratio 3. This is because, at the timing when the current is input to the phase comparison unit 31, the ground (GND) is swayed and the entire circuit is likely to be unstable, so that sampling at that timing is avoided.

図１３は、第１と第２のクロック信号ＣＳ１，ＣＳ２に基づいて生成される移動平均部４０の出力信号を説明するための説明図である。図１３の上段には、図１２の下段と同じ第１と第２のクロック信号ＣＳ１，ＣＳ２を図示してある。 FIG. 13 is an explanatory diagram for explaining an output signal of the moving average unit 40 generated based on the first and second clock signals CS1 and CS2. The upper part of FIG. 13 shows the same first and second clock signals CS1 and CS2 as the lower part of FIG.

図１３の中段には、移動平均部４０の出力信号の時間変化の一例を示すグラフを、上段の第１と第２のクロック信号ＣＳ１，ＣＳ２に対応させて図示してある。なお、図１３の中段には、移動平均部４０の入力信号の時間変化の一例を示すグラフを破線で図示してある。また、図１３の中段には、第１と第２のサンプルアンドホールド回路４１ａ，４１ｂの出力信号の時間変化を示すグラフをそれぞれ一点鎖線と二点鎖線とで図示してある。 In the middle part of FIG. 13, a graph showing an example of the time change of the output signal of the moving average unit 40 is shown corresponding to the first and second clock signals CS1 and CS2 in the upper part. In the middle part of FIG. 13, a graph showing an example of the time change of the input signal of the moving average unit 40 is shown by a broken line. In the middle part of FIG. 13, graphs showing temporal changes in the output signals of the first and second sample-and-hold circuits 41 a and 41 b are shown by a one-dot chain line and a two-dot chain line, respectively.

図１３の下段には、ノイズ成分に着目したときの移動平均部４０の出力信号の時間変化の一例を示すグラフを図示してある。なお、図１３の下段のグラフには、移動平均部４０の入力信号に含まれるノイズ成分の時間変化を示す波形グラフを破線で図示してある。また、図１３の下段のグラフには、当該ノイズ成分に対する第１と第２のサンプルアンドホールド回路４１ａ，４１ｂの出力の時間変化を示すグラフをそれぞれ一点鎖線と二点鎖線とで示してある。 In the lower part of FIG. 13, a graph showing an example of the time change of the output signal of the moving average unit 40 when focusing on the noise component is shown. In the lower graph of FIG. 13, a waveform graph showing a time change of a noise component included in the input signal of the moving average unit 40 is shown by a broken line. In the lower graph of FIG. 13, graphs showing temporal changes in the outputs of the first and second sample and hold circuits 41 a and 41 b with respect to the noise component are shown by a one-dot chain line and a two-dot chain line, respectively.

上述したとおり、移動平均部４０では、第１のクロック信号ＣＳ１がＨｉｇｈのときに第１のサンプルアンドホールド回路４１ａにおいてデータが採取される。また、第２のクロック信号ＣＳ２がＨｉｇｈのときに第２のサンプルアンドホールド回路４１ｂにおいてデータが採取される。移動平均部４０は、図１３の中段に示すように、第１と第２のサンプルアンドホールド回路４１ａ，４１ｂの出力の平均の信号値を出力し、入力信号の時間変化に追従して階段状に変化する出力信号を出力する。 As described above, in the moving average unit 40, data is collected in the first sample and hold circuit 41a when the first clock signal CS1 is High. Further, when the second clock signal CS2 is High, data is collected in the second sample and hold circuit 41b. The moving average unit 40 outputs an average signal value of the outputs of the first and second sample and hold circuits 41a and 41b as shown in the middle stage of FIG. 13, and follows a time change of the input signal in a stepped manner. An output signal that changes to

また、第１と第２のクロック信号ＣＳ１，ＣＳ２によって、移動平均部４０のサンプリング周波数は、フィードバック信号、即ち、ノイズ信号の２倍の周波数になる。従って、図１３の下段に示すように、第１と第２のサンプルアンドホールド回路４１ａ，４１ｂはそれぞれに正負が逆のノイズ成分を採取することになり、移動平均部４０において、入力信号のノイズ成分がキャンセルされる。 In addition, the sampling frequency of the moving average unit 40 becomes twice the frequency of the feedback signal, that is, the noise signal, by the first and second clock signals CS1 and CS2. Therefore, as shown in the lower part of FIG. 13, the first and second sample and hold circuits 41 a and 41 b collect noise components having opposite positive and negative values, respectively, and the moving average unit 40 receives noise of the input signal. The ingredient is canceled.

以上のように、本実施形態の荷重検出センサ１００では、周波数検出装置２０において、ＰＬＬ回路として構成されている位相同期部３０の後段側に移動平均部４０が設けられている。移動平均部４０による出力結果には信号変化の傾向が適切に反映されるため、センサ部１０が出力する共振周波数の変化量を適切に検出することができ、荷重検出センサ１００の検出精度が向上する。なお、本実施形態の周波数検出装置２０では、帰還ループ内に移動平均回路が設けられていないため、移動平均処理による遅延の発生が抑制されており、荷重検出センサ１００の応答性が向上している。また、本実施形態の周波数検出装置２０では、移動平均部４０のサンプリング周期が位相同期部３０におけるフィードバック信号の周期に応じて制御されている。従って、位相同期部３０から漏れる高周波成分が移動平均部４０において確実に除去される。 As described above, in the load detection sensor 100 of the present embodiment, in the frequency detection device 20, the moving average unit 40 is provided on the downstream side of the phase synchronization unit 30 configured as a PLL circuit. Since the signal change tendency is appropriately reflected in the output result from the moving average unit 40, the amount of change in the resonance frequency output from the sensor unit 10 can be detected appropriately, and the detection accuracy of the load detection sensor 100 is improved. To do. In the frequency detection device 20 of the present embodiment, since no moving average circuit is provided in the feedback loop, the occurrence of delay due to the moving average process is suppressed, and the responsiveness of the load detection sensor 100 is improved. Yes. Further, in the frequency detection device 20 of the present embodiment, the sampling period of the moving average unit 40 is controlled according to the period of the feedback signal in the phase synchronization unit 30. Therefore, the high frequency component leaking from the phase synchronization unit 30 is reliably removed by the moving average unit 40.

B．第２実施形態：
図１４は、第２実施形態としての荷重検出センサが備える周波数検出装置の移動平均部４０Ａの構成を示す概略図である。なお、第２実施形態の荷重検出センサの構成は、周波数検出装置の移動平均部４０Ａの構成が異なる点以外は、上記第１実施形態とほぼ同じである。そのため、以下の説明では、移動平均部４０Ａ以外の他の構成部についての図示および説明は省略する。 B. Second embodiment:
FIG. 14 is a schematic diagram illustrating a configuration of the moving average unit 40A of the frequency detection device provided in the load detection sensor as the second embodiment. The configuration of the load detection sensor of the second embodiment is almost the same as that of the first embodiment except that the configuration of the moving average unit 40A of the frequency detection device is different. Therefore, in the following description, illustration and description of other components other than the moving average unit 40A are omitted.

上記第１実施形態の周波数検出装置２０では、移動平均部４０はタップ数が２の移動平均回路として構成されていた。これに対して、第２実施形態の周波数検出装置２０では、移動平均部４０Ａは、ｎ（ｎは３以上の自然数）個のサンプルアンドホールド回路４１₁〜４１_nを有する、タップ数がｎの移動平均回路として構成されている。 In the frequency detection apparatus 20 of the first embodiment, the moving average unit 40 is configured as a moving average circuit having two taps. On the other hand, in the frequency detection device 20 of the second embodiment, the moving average unit 40A includes n (n is a natural number of 3 or more) sample and hold circuits 41 _{1 to} 41 _n and the number of taps is n. It is configured as a moving average circuit.

図１５は、移動平均部４０Ａを駆動するためのクロック信号の例を示す概略図である。第２実施形態におけるクロック信号生成部５０は、移動平均部４０Ａのサンプリング周波数を制御するためのクロック信号として、各サンプルアンドホールド回路４１₁〜４１_nに対応するｎ個のクロック信号ＣＳ₁〜ＣＳ_nを生成する。なお、各クロック信号ＣＳ₁〜ＣＳ_nは、位相比較部３１におけるフィードバック信号と同周波数を有するとともに、互いに位相が異なるように生成されている。 FIG. 15 is a schematic diagram illustrating an example of a clock signal for driving the moving average unit 40A. The clock signal generation unit 50 in the second embodiment uses n clock signals CS _{1 to} CS corresponding to the sample and hold circuits 41 _{1 to} 41 _n as clock signals for controlling the sampling frequency of the moving average unit 40A. Generate _n . Each of the clock signals CS _{1 to} CS _n has the same frequency as the feedback signal in the phase comparison unit 31 and is generated so as to have a different phase.

このように、第２実施形態の移動平均部４０Ａのタップ数は、第１実施形態の移動平均部４０のタップ数よりも多い。従って、第２実施形態の荷重検出センサであれば、第１実施形態の荷重検出センサ１００よりも検出精度が向上される。ただし、第１実施形態の荷重検出センサ１００のように、移動平均部１００のタップ数が２であれば、移動平均部４０の構成を最小限にすることができるため装置構成の小型化が可能である。 As described above, the number of taps of the moving average unit 40A of the second embodiment is larger than the number of taps of the moving average unit 40 of the first embodiment. Therefore, if it is the load detection sensor of 2nd Embodiment, detection accuracy will improve rather than the load detection sensor 100 of 1st Embodiment. However, if the number of taps of the moving average unit 100 is two as in the load detection sensor 100 of the first embodiment, the configuration of the moving average unit 40 can be minimized, and the apparatus configuration can be downsized. It is.

C．変形例：
C1．変形例１：
上記各実施形態の周波数検出装置２０では、クロック信号生成部５０によって、位相同期部３０におけるフィードバック信号の周波数に応じて、移動平均部４０のサンプリング周波数を制御していた。しかし、周波数検出装置２０では、クロック信号生成部５０は省略されても良いし、位相同期部３０におけるフィードバック信号の周波数に応じて、移動平均部４０のサンプリング周波数が制御されていなくても良い。ただし、上記実施形態において説明したように、フィードバック信号の周波数に応じて移動平均部４０のサンプリング周波数を制御することによって、位相同期部３０から漏れる高周波成分を、移動平均部４０において、より確実に除去することができる。 C. Variations:
C1. Modification 1:
In the frequency detection device 20 of each of the embodiments described above, the sampling frequency of the moving average unit 40 is controlled by the clock signal generation unit 50 according to the frequency of the feedback signal in the phase synchronization unit 30. However, in the frequency detection device 20, the clock signal generation unit 50 may be omitted, and the sampling frequency of the moving average unit 40 may not be controlled according to the frequency of the feedback signal in the phase synchronization unit 30. However, as described in the above embodiment, by controlling the sampling frequency of the moving average unit 40 according to the frequency of the feedback signal, the moving average unit 40 can more reliably prevent the high frequency component leaking from the phase synchronization unit 30. Can be removed.

C2．変形例２：
上記実施形態では、荷重検出センサ１００は、センサ部１０の出力周波数βと、周波数検出装置２０の出力周波数αとが、β／α＜１００の関係を満たすように、センサ部１０の出力特性が設定されていた。しかし、センサ部１０の出力周波数βと、周波数検出装置２０の出力周波数αとが、β／α＜１００の関係を満たしていなくても良い。 C2. Modification 2:
In the above-described embodiment, the load detection sensor 100 has the output characteristics of the sensor unit 10 such that the output frequency β of the sensor unit 10 and the output frequency α of the frequency detection device 20 satisfy the relationship β / α <100. It was set. However, the output frequency β of the sensor unit 10 and the output frequency α of the frequency detection device 20 may not satisfy the relationship β / α <100.

C3．変形例３：
上記実施形態では、クロック信号生成部５０は、移動平均部４０のサンプリングのタイミングが、位相比較部３１に電流が流れるタイミングと一致しないように、クロック信号ＣＳ１，ＣＳ２の立ち上がりのタイミングと、フィードバック信号の立ち上がりのタイミングとが異なるように、クロック信号ＣＳ１，ＣＳ２を生成していた。しかし、クロック信号生成部５０は、クロック信号ＣＳ１，ＣＳ２の立ち上がり、または、立ち下がりのタイミングを、フィードバック信号の立ち上がり、または、立ち下がりのタイミングと異ならせなくても良い。ただし、クロック信号ＣＳ１，ＣＳ２の立ち上がり、または、立ち下がりのタイミングを、フィードバック信号の立ち上がり、または、立ち下がりのタイミングと異ならせておくことによって、回路が不安定な状態の時に、移動平均部４０がサンプリングしてしまうことを抑制できるため、周波数検出装置２０の検出精度を確保することができる。 C3. Modification 3:
In the above-described embodiment, the clock signal generation unit 50 determines the rising timing of the clock signals CS1 and CS2 and the feedback signal so that the sampling timing of the moving average unit 40 does not coincide with the timing of current flow through the phase comparison unit 31. The clock signals CS1 and CS2 are generated so that the timing of the rise of the clock signal CS is different. However, the clock signal generation unit 50 may not make the rising or falling timing of the clock signals CS1 and CS2 different from the rising or falling timing of the feedback signal. However, the rising or falling timing of the clock signals CS1 and CS2 is different from the rising or falling timing of the feedback signal, so that the moving average unit 40 can be used when the circuit is unstable. Therefore, it is possible to ensure the detection accuracy of the frequency detection device 20.

本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、荷重以外のパラメータを検出する共振型の検出センサに、本願発明を適用することも可能である。また、上記実施形態や実施例、変形例においてアナログ回路で構成されていた各構成部をデジタル回路に置換して構成しても良い。さらに、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。さらに、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。 The present invention is not limited to the above-described embodiments, examples, and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, the present invention can be applied to a resonance type detection sensor that detects parameters other than the load. In addition, each component configured with an analog circuit in the above-described embodiments, examples, and modifications may be replaced with a digital circuit. Further, the technical features in the embodiments, examples, and modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the above effects, replacement or combination can be performed as appropriate. Furthermore, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.

１０…センサ部
１１…振動子
１２…増幅器
２０…周波数検出装置
３０…位相同期部
３１…位相比較部
３２…ループフィルタ部
３３…電圧制御発振部
３４…分周部
４０，４０Ａ…移動平均部
４１ａ…第１のサンプルアンドホールド回路
４１ｂ…第２のサンプルアンドホールド回路
４１₁〜４１_n…ｎ個のサンプルアンドホールド回路
４２…加算回路
５０…クロック信号生成部
１００…荷重検出センサ
３１１…主回路部
３１１１…ロジック部
３１２…チャージポンプ回路部
３１２１…プラス側スイッチ
３１２２…マイナス側スイッチ
３１２３，３１２４…定電流源
４１１…開閉スイッチ
ＣＳ１…第１のクロック信号
ＣＳ２…第２のクロック信号
ＣＳ₁〜ＣＳ_n…ｎ個のクロック信号 DESCRIPTION OF SYMBOLS 10 ... Sensor part 11 ... Vibrator 12 ... Amplifier 20 ... Frequency detection apparatus 30 ... Phase synchronization part 31 ... Phase comparison part 32 ... Loop filter part 33 ... Voltage control oscillation part 34 ... Dividing part 40, 40A ... Moving average part 41a ... first sample and hold circuit 41b ... second sample and hold circuits 41 _{1 to} 41 _n ... n sample and hold circuits 42 ... adder circuit 50 ... clock signal generation unit 100 ... load detection sensor 311 ... main circuit unit 3111 ... logic unit 312 ... charge pump circuit unit 3121 ... plus side switch 3122 ... negative side switch 3123,3124 ... constant current source 411 ... off switch CS1 ... first clock signal CS2 ... second clock signal CS ₁ to CS _n ... n clock signals

Claims

In a frequency detection device that outputs a detection signal for detecting a change in frequency of an input signal,
A phase synchronization unit,
A feedback control unit that generates a feedback signal synchronized with the input signal based on a phase difference signal that represents a phase difference between the input signal and the feedback signal;
A phase comparison unit that generates the phase difference signal using the input signal and the feedback signal;
And a phase synchronization unit that outputs an output signal based on the phase difference signal,
A moving average unit that performs a moving average process on the output signal of the phase synchronization unit and outputs it as the detection signal; and
A frequency detection apparatus comprising:

The frequency detection device according to claim 1, further comprising:
A clock signal generation unit that generates a clock signal according to the frequency of the feedback signal in the phase synchronization unit;
The frequency detecting device, wherein the moving average unit performs the moving average process at a sampling frequency based on a frequency of a clock signal output from the clock signal generation unit.

The frequency detection device according to claim 2,
The moving average tap number of the moving average part is n (n is a natural number of 2 or more),
The moving average unit, when the frequency of the feedback signal is Fd,
(Fd / Fs) × n = N (N is an arbitrary integer)
A frequency detection apparatus that performs a moving average with a sampling frequency Fs that satisfies the relational expression:

The frequency detection device according to claim 2 or 3,
The moving average unit performs sampling based on the rise or fall timing of the clock signal,
The frequency detection device, wherein the clock signal has a period corresponding to the period of the feedback signal, and the timing of rising or falling of the signal is different from that of the feedback signal.

The frequency detection device according to any one of claims 1 to 4,
The moving average part is:
A plurality of sample-and-hold units connected in parallel and sequentially driven according to the sampling signal, and sampling the output signal at each timing;
An adder for adding the outputs of the plurality of sample and hold units;
A frequency detection device comprising:

The frequency detection device according to any one of claims 1 to 5,
The frequency detection device, wherein the moving average tap number of the moving average unit is two.

A frequency sensing sensor,
A sensor element including an oscillation element whose resonance frequency changes according to a detection amount, and outputting a sensor signal indicating the resonance frequency of the oscillation element;
The frequency detection device according to any one of claims 1 to 6, wherein the sensor signal is received as the input signal;
A frequency detection type sensor comprising:

The frequency detection type sensor according to claim 7,
The frequency α indicated by the detection signal and the frequency β indicated by the sensor signal are:
β / α <100
A frequency detection sensor that satisfies

The frequency detection type sensor according to claim 7 or 8,
The sensor element includes a load sensor element that outputs the sensor signal corresponding to a load applied to the sensor element.