JP4965473B2 - 周波数シンセサイザ - Google Patents

Description

本発明は、周波数シンセサイザに関し、特に１つの入力から複数の分数分周出力あるいは複数の整数分周出力を可能とする周波数シンセサイザに関する。

近年、ＧＰＳ受信機を搭載した携帯電話機が世界的に普及しつつあり、構成部品の点数削減やコスト削減が求められている。一方、システム構成の観点から、ＧＰＳ信号周波数と携帯電話の周波数は、基準周波数が異なり、従来では、１台の携帯電話内に２個の基準信号発振器（ＴＣＸＯなど）を搭載している。しかし、一般的に基準信号発振器は、高価であり、１台の基準発振器で動作するシステムが強く求められている。

このような要求に対応する周波数シンセサイザが特許文献１において開示されている。特許文献１に記載の周波数シンセサイザは、基準周波数信号を第１の種類の周波数帯域の信号に変換する第１の周波数シンセサイザサブユニットと、基準周波数信号を第２の種類の周波数帯域の信号及び中間周波数信号に変換する第２の周波数シンセサイザサブユニットと、基準周波数信号を、周波数が固定された補助的信号であって、中間周波数信号とともに用いられて第３及び第４の種類の周波数帯域の信号が生成される補助的信号に変換する第３の周波数シンセサイザサブユニットとを備える。また、第１乃至第３の周波数シンセサイザサブユニットは、分周信号を整数倍することにより、整数倍された信号を生成する位相同期ループ周波数シンセサイザを備える。

特開２００３−１９８３６６号公報

以下の分析は本発明において与えられる。

特許文献１に記載の周波数シンセサイザは、３つの周波数シンセサイザサブユニットを備え、それぞれの周波数シンセサイザサブユニットが位相同期ループ周波数シンセサイザを備えている。このため、回路規模が大きくなって、回路構成が複雑になるという問題がある。

本発明の１つのアスペクト（側面）に係る周波数シンセサイザは、共通の入力からクロック信号を入力して分周する第１および第２の分周器と、第１および第２の分周器の出力信号を混合する周波数混合器と、を備える。

本発明の他のアスペクト（側面）に係る周波数シンセサイザは、共通の入力からクロック信号を入力して分周する第１および第２の分周器と、第１および第２の分周器の出力信号を混合する周波数混合器と、を電圧制御発振器と位相比較器との間のＰＬＬ回路内の帰還ループ中に備え、位相比較器は、周波数混合器が出力する２つの周波数の内の一方の周波数の信号を一方の入力端に入力し、基準クロック信号を他方の入力端に入力する。

本発明によれば、回路規模が小さく、回路構成を簡単にすることができる。

本発明の実施形態に係る周波数シンセサイザは、共通の入力からクロック信号を入力して分周する第１および第２の分周器（図１の１１、１２）と、第１および第２の分周器の出力信号を混合する周波数混合器（図１の１３）と、を備える。

本発明の周波数シンセサイザにおいて、周波数混合器が出力する２つの周波数の内の一方の周波数の信号を入力して分周する第３の分周器（図６の１４）をさらに備えていてもよい。

また、本発明の実施形態に係る周波数シンセサイザは、共通の入力からクロック信号を入力して分周する第１および第２の分周器（図７の１１、１２）と、第１および第２の分周器の出力信号を混合する周波数混合器（図７の１３）と、を電圧制御発振器（図７の１９）と位相比較器（図７の１７）との間のＰＬＬ回路内の帰還ループ中に備え、位相比較器は、周波数混合器が出力する２つの周波数の内の一方の周波数の信号を一方の入力端に入力し、基準クロック信号を他方の入力端に入力する。

本発明の周波数シンセサイザにおいて、周波数混合器が出力する２つの周波数の内の一方の周波数の信号を入力して分周する第３の分周器（図７の１４）を周波数混合器と位相比較器との間にさらに備え、位相比較器は、第３の分周器の出力を一方の入力端に入力するようにしてもよい。

本発明の周波数シンセサイザにおいて、第１および第２の分周器における分周器内の少なくともいずれか一の分周信号を出力する出力端子を備えるようにしてもよい。

本発明の周波数シンセサイザにおいて、第１、第２および第３の分周器における分周器内の少なくともいずれか一の分周信号を出力する出力端子を備えるようにしてもよい。

本発明の周波数シンセサイザにおいて、いずれか一の分周信号を分周して他の出力端子に出力する第４の分周器（図７の１５）をさらに備えるようにしてもよい。

以上のような周波数シンセサイザによれば、分周方法として整数分周器と周波数混合器とを組合せ、これを用いることによって、単一の入力周波数の信号から、複数の分数分周された出力の信号、および複数の整数分周された出力の信号を得る。これにより、分数分周と整数分周出力を同時に得られ、さらに、構成回路が簡易で、回路規模を小さくすることが可能である。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る周波数シンセサイザの構成を示すブロック図である。図１において、周波数シンセサイザは、共通の入力ＩＮからクロック信号を入力して分周する分周器１１、１２と、分周器１１、１２の出力信号を混合する周波数混合器１３と、を備える。

ここで、入力ＩＮにおけるクロック信号の周波数をｆ１、分周器１１の分周比をＬ（Ｌは１以上の整数）、分周器１２の分周比をＭ（Ｍは１以上の整数）、分周器１１の出力信号の周波数をｆ４、分周器１２の出力信号の周波数をｆ５とすると、
ｆ４＝ｆ１／Ｌ、ｆ５＝ｆ１／Ｍ
である。

また、周波数混合器１３は、分周器１１、１２の出力信号を混合（合波）して出力するので、周波数混合器１３の出力ＯＵＴ１における信号の周波数をｆ６とすると、
ｆ６＝｜ｆ４±ｆ５｜
である。

したがって、
ｆ６＝｜ｆ１／Ｌ±ｆ１／Ｍ｜＝｜Ｌ±Ｍ｜／（ＬＭ）・ｆ１
となり、出力ＯＵＴ１における信号は、入力ＩＮの信号の分数分周となっている。

さらに、周波数混合器１３にＳＳＢ（Ｓｉｎｇｌｅ Ｓｉｄｅ Ｂａｎｄ）ミキサー、あるいは、出力にＨＰＦまたはＬＰＦを備えたミキサーを用いることで、ｆ６＝｜ｆ４±ｆ５｜の２周波数の内の一方の周波数のみを取り出して、出力ＯＵＴ１における周波数を制御することができる。すなわち、周波数混合器１３で、１つの周波数の信号のみを選択すると、以下のいずれかに分周された周波数ｆ６の信号を得ることができる。
ｆ６＝（Ｌ＋Ｍ）／（ＬＭ）・ｆ１、あるいは、｜Ｌ−Ｍ｜／（ＬＭ）・ｆ１

次に、分周器１１、１２の詳細について説明する。分周器１１、１２は、分周の途中あるいは分周器の出力を取り出した信号をそれぞれ出力ＯＵＴ２、ＯＵＴ３に出力可能とされる。例えば、Ｌ＝４のとき、分周器１１は、通常、２分周を２段直列接続し、４分周を得る。このとき、１段目の出力ＯＵＴ２において、周波数ｆ２＝ｆ１／２の信号を得ることができる。この出力は、整数分周となる。また、分周器１２の分周も同様に設定することで、別の整数分周の出力ＯＵＴ３における周波数ｆ３の信号を得ることができる。

図２は、２分周の分周器の構成例を示す回路図である。フリップフロップＦＦ１は、Ｄフリップフロップで構成され、差動信号を入力（Ｃｋ、Ｃｋｂ）し、２分周して出力（Ｑ、Ｑｂ）するように出力をＤ入力（Ｄ、Ｄｂ）に帰還するＴフリップフロップとして構成される。

図３は、このＤフリップフロップの詳細を示す回路図である。Ｄフリップフロップは、ＮＰＮトランジスタＱ１〜Ｑ１２、電流源Ｉｓ１、Ｉｓ２、抵抗素子Ｒ１〜Ｒ４を備える。ＮＰＮトランジスタＱ１は、コレクタをＮＰＮトランジスタＱ６、Ｑ７のエミッタに接続し、ベースにクロック信号Ｃｋを入力し、エミッタをＮＰＮトランジスタＱ２のエミッタと共に電流源Ｉｓ１を介して接地（ＧＮＤ）する。ＮＰＮトランジスタＱ２は、コレクタをＮＰＮトランジスタＱ５、Ｑ８のエミッタに接続し、ベースにクロック信号Ｃｋの逆相のクロック信号Ｃｋｂを入力する。ＮＰＮトランジスタＱ５、Ｑ６のコレクタおよびＮＰＮトランジスタＱ７のベースは、共通に抵抗素子Ｒ１を介して電源Ｖｃｃに接続される。ＮＰＮトランジスタＱ７、Ｑ８のコレクタおよびＮＰＮトランジスタＱ６のベースは、共通に抵抗素子Ｒ２を介して電源Ｖｃｃに接続される。ＮＰＮトランジスタＱ５のベースには、Ｄ信号が入力され、ＮＰＮトランジスタＱ８のベースには、Ｄ信号の逆相のＤｂ信号が入力される。

ＮＰＮトランジスタＱ３、Ｑ４、Ｑ９〜Ｑ１２、電流源Ｉｓ２、抵抗素子Ｒ３、Ｒ４は、それぞれ上述のＮＰＮトランジスタＱ１、Ｑ２、Ｑ５〜Ｑ８、電流源Ｉｓ１、抵抗素子Ｒ１、Ｒ２と同様に結線される。ただし、ＮＰＮトランジスタＱ３、Ｑ４のベースには、それぞれクロック信号Ｃｋｂ、Ｃｋを入力し、ＮＰＮトランジスタＱ９、Ｑ１２のベースは、それぞれＮＰＮトランジスタＱ５、Ｑ８のコレクタに接続される。また、ＮＰＮトランジスタＱ９、Ｑ１２のコレクタからそれぞれＱ信号、Ｑｂ信号が出力される。

このような構成のＤフリップフロップは、マスタースレーブ形フリップフロップであって、差動信号で動作し、高速なトグル動作が可能である。

また、分周器は、バイポーラ素子、ＣＭＯＳ素子、あるいはそれらを組み合わせたＢｉ−ＣＭＯＳで構成可能である。

次に、周波数混合器１３の詳細について説明する。図４は、ＳＳＢミキサーで構成した周波数混合器のブロック図である。周波数混合器１３は、Ｔフリップフロップ２１ａ、２１ｂ、ミキサー２２ａ、２２ｂ、加算器２３を備える。Ｔフリップフロップ２１ａ（２１ｂ）は、入力ＩＮＰＵＴ１（ＩＮＰＵＴ２）に入力される差動信号を２分周し、９０度位相の異なる差動信号を出力Ｑ１、Ｑ１ｂ（Ｑ２、Ｑ２ｂ）と出力Ｉ１、Ｉ１ｂ（Ｉ２、Ｉ２ｂ）とにそれぞれ出力する。ミキサー２２ａ（２２ｂ）は、出力Ｑ１、Ｑ１ｂ（Ｑ２、Ｑ２ｂ）の差動信号と出力Ｉ２、Ｉ２ｂ（Ｉ１、Ｉ１ｂ）の差動信号とを入力してミキシングし、加算器２３に出力する。加算器２３は、ミキサー２２ａ、２２ｂからそれぞれ入力する差動信号を加算し、出力ＯＵＴＰＵＴに出力する。

図４（Ｂ）は、図４（Ａ）に対し、加算器２３にミキサー２２ｂから入力される差動信号が逆相である点が異なる。

以上のような構成の周波数混合器１３において、ミキサー２２ａ、２２ｂから入力される差動信号における一方の側波帯の信号が加算器２３によって相殺され、他方の側波帯の信号のみが出力される。すなわち、２つの入力信号の周波数をそれぞれｆｉｎ１、ｆｉｎ２、出力信号の周波数をｆｏｕｔとすると、
ｆｏｕｔ＝ｆｉｎ１＋ｆｉｎ２、またはｆｏｕｔ＝｜ｆｉｎ１−ｆｉｎ２｜
となる。

図５は、出力にＨＰＦまたはＬＰＦを備えたミキサーで構成した周波数混合器１３のブロック図である。周波数混合器１３は、ミキサー２５、フィルタ２６を備える。ミキサー２５は、入力ＩＮＰＵＴ１の差動信号と入力ＩＮＰＵＴ２の差動信号とを入力してミキシングし、フィルタ２６に出力する。フィルタ２６は、ＨＰＦまたはＬＰＦであって、ミキサー２５からそれぞれ入力する差動信号における高域側の側波帯（アッパーサイド）あるいは低域側の側波帯（ロワーサイド）の信号を通過させ、出力ＯＵＴＰＵＴに出力する。

以上のような構成の周波数混合器１３によれば、ミキサー２５から入力される差動信号における一方の側波帯の信号がフィルタ２６によって通過可能となる。すなわち、２つの入力信号の周波数をそれぞれｆｉｎ１、ｆｉｎ２、出力信号の周波数をｆｏｕｔとすると、
ｆｏｕｔ＝ｆｉｎ１＋ｆｉｎ２、またはｆｏｕｔ＝｜ｆｉｎ１−ｆｉｎ２｜
となる。

以上のような本実施例の周波数シンセサイザによれば、整数分周器と周波数混合器のみで構成され、一つの入力信号を二種類の周波数に分周し、周波数混合（ミキシング）することで、分数分周となる信号を得ている。したがって、単純な構成で、一つの入力周波数から整数分周あるいは分数分周された複数の出力周波数の信号を生成することができる。

また、分周器は、全て整数分周器で構成可能であるため、回路構成および設計が容易である。さらに、分周器部分を分数分周器で構成すると更に細かい分数分周を実現できる。

図６は、本発明の第２の実施例に係る周波数シンセサイザの構成を示すブロック図である。図６において、図１と同一の符号は、同一物を表し、その説明を省略する。第２の実施例に係る周波数シンセサイザは、図１の周波数混合器１３の後段に、さらにＮ（Ｎは２以上の整数）分周する分周器１４を付加して構成される。

このような構成の周波数シンセサイザにおいて、出力ＯＵＴ１における周波数ｆ８は、以下のように表すことができる。
ｆ８＝｜ｆ１／Ｌ±ｆ１／Ｍ｜／Ｎ＝｜Ｌ±Ｍ｜／（ＬＭＮ）・ｆ１

また、第１の実施例と同様に、周波数混合器１３で１周波数のみを選択した場合、
ｆ８＝（Ｌ＋Ｍ）／（ＬＭＮ）・ｆ１、あるいは、｜Ｌ−Ｍ｜／（ＬＭＮ）・ｆ１
となる。

上記の式において、Ｌ、Ｍ、Ｎを適切に選ぶことで、実施例１に比べ、より細かな分数分周比を得ることができる。これによって、実施例１では表現できない分数分周比を得ることができる。

図７は、本発明の第３の実施例に係る周波数シンセサイザの構成を示すブロック図である。図７において、図６と同一の符号は、同一物を表し、その説明を省略する。第３の実施例に係る周波数シンセサイザは、図６に示した周波数シンセサイザと、基準信号発生器１６と、位相比較器１７と、ループフィルタ１８と、電圧制御発振器１９とを備える。図６に示した周波数シンセサイザが、電圧制御発振器１９と位相比較器１７との間のＰＬＬ回路内の帰還ループ中に備えられる。また、分周器１２の中間の出力ＯＵＴ３から出力される周波数ｆ３の信号を入力して５分周し、周波数ｆ９の信号として出力ＯＵＴ５に出力する分周器１５を備える。

位相比較器１７は、分周器１４が出力する周波数ｆ８の信号を一方の入力端に入力し、基準信号発生器１６が生成する基準クロック信号を他方の入力端に入力する。ループフィルタ１８は、位相比較器１７の位相比較結果に基づいた電圧を電圧制御発振器１９に与える。電圧制御発振器１９は、入力される電圧に対応した周波数で発振した信号を分周器１１、１２に与える。

以上のような周波数シンセサイザは、ＰＬＬ回路を構成し、分周器１４が出力する周波数ｆ８が、基準信号発生器１６が生成する基準クロック信号の周波数に一致するように動作する。

具体例としては、単一のＧＳＭ携帯電話用の基準周波数１３ＭＨｚ（２６ＭＨｚ）の信号を用いて、異なる基準周波数を使用するＧＰＳ受信機とＧＳＭ携帯電話機（１３ＭＨｚまたは２６ＭＨｚ）、およびＧＰＳベースバンド（２７．４５６ＭＨｚ）を同時に動作させることが可能なＰＬＬ周波数シンセサイザとして使用される。ここで、Ｌ＝４、Ｍ＝４６、Ｎ＝３３とし、入力ｆ１＝３１５７．４４ＭＨｚ、ｆ２＝１５７８．７２ＭＨｚ、ｆ３＝１３７．２８ＭＨｚ（さらに５分周して２７．４５６ＭＨｚを得ている）、ｆ４＝７８９．３６ＭＨｚ、ｆ５＝６８．６４ＭＨｚ、ｆ６＝８５８．０ＭＨｚ（アッパーサイド出力）、ｆ８＝１３ＭＨｚとする。このとき、出力ＯＵＴ１には、入力ＩＮの２４２．８８分周（分数分周＝６０７２／２５分周）した信号が得られ、出力ＯＵＴ２には、２分周した信号、出力ＯＵＴ３には、２３分周した信号、出力ＯＵＴ５には、５＊２３分周した信号をそれぞれ同時に得ることができる。

このような構成の周波数シンセサイザでは、ＴＣＸＯなどで構成される１個の基準周波数発振器１６から、異なる基準周波数を有する二種類以上の通信システム（例えば、ＧＰＳ受信システム（ＲＦ部とＢＢ部）と携帯電話システム）に適用することができる複数の基準周波数を同時に生成することができる。この場合、基準周波数発振器１６が１個で実現され、システムのコストが削減される。さらに、整数分周を用いた場合に比べ、周波数を平均化し、分数分周を得ているため、発生するスプリアスを抑制することができ、システム内のノイズ抑制に役立つ。

また、周波数シンセサイザは、同一基準信号源を元に信号を生成するため、これらの信号を用いた各システムにおける同期が容易である。すなわち、外部クロックで同期を取る必要が無い。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る周波数シンセサイザの構成を示すブロック図である。 ２分周の分周器の構成例を示す回路図である。 Ｄフリップフロップの詳細を示す回路図である。 ＳＳＢミキサーで構成した周波数混合器のブロック図である。 出力にＨＰＦまたはＬＰＦを備えたミキサーで構成した周波数混合器のブロック図である。 本発明の第２の実施例に係る周波数シンセサイザの構成を示すブロック図である。 本発明の第３の実施例に係る周波数シンセサイザの構成を示すブロック図である。

符号の説明

１１、１２、１４、１５ 分周器
１３ 周波数混合器
１６ 基準信号発生器
１７ 位相比較器
１８ ループフィルタ
１９ 電圧制御発振器
２１ａ、２１ｂ Ｔフリップフロップ
２２ａ、２２ｂ、２５ ミキサー
２３ 加算器
２６ フィルタ
ＦＦ１ フリップフロップ
Ｉｓ１、Ｉｓ２ 電流源
Ｑ１〜Ｑ１２ ＮＰＮトランジスタ
Ｒ１〜Ｒ４ 抵抗素子

Claims (5)

1. 共通の入力からクロック信号を入力して分周する第１および第２の分周器と、
   前記第１および第２の分周器の出力信号を混合する周波数混合器と、
   を電圧制御発振器と位相比較器との間のＰＬＬ回路内の帰還ループ中に備え、
   前記位相比較器は、前記周波数混合器が出力する２つの周波数の内の一方の周波数の信号を一方の入力端に入力し、基準クロック信号を他方の入力端に入力することを特徴とする周波数シンセサイザ。
2. 前記周波数混合器が出力する２つの周波数の内の一方の周波数の信号を入力して分周する第３の分周器を前記周波数混合器と前記位相比較器との間にさらに備え、
   前記位相比較器は、前記第３の分周器の出力を一方の入力端に入力することを特徴とする請求項１に記載の周波数シンセサイザ。
3. 前記第１および第２の分周器における分周器内の少なくともいずれか一の分周信号を出力する出力端子を備えることを特徴とする請求項１に記載の周波数シンセサイザ。
4. 前記第１、第２および第３の分周器における分周器内の少なくともいずれか一の分周信号を出力する出力端子を備えることを特徴とする請求項２に記載の周波数シンセサイザ。
5. 前記いずれか一の分周信号を分周して他の出力端子に出力する第４の分周器をさらに備えることを特徴とする請求項３または４に記載の周波数シンセサイザ。

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