JP4043830B2 - Pllシンセサイザ発振器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロ波帯で使用するPLL(Phase Locked Loop:位相同期ループ)シンセサイザ発振器に関する。
【0002】
【従来の技術】
従来のPLLシンセサイザ発振器の回路構成の一例を図4に示す。
PLLシンセサイザ発振器は、VCO(Voltage Controlled Oscillator:電圧制御発振器)100から発振器出力端101へ出力される、周波数fvcoの信号を分岐し、この分岐出力信号を、分周比Aの分周器41へ入力する。分周器41は、分岐出力信号の周波数をA分周し、A分周したfvco/Aの周波数の信号をミキサ40のRF入力端に注入する。また、図示しないローカル発振源から出力される周波数fLo6のローカル信号42を、ミキサ40のローカル入力端に注入する。ミキサ40は、これらの信号を混合して位相比較対象となる周波数fin4の対象信号を生成する。そして、この対象信号をPLL IC120の位相比較端に入力する。
【0003】
PLL IC120は、分周比nの分周器121、位相比較器(PD)123、分周比mの分周器122を内蔵しており、周波数fREFである基準信号130の位相と、位相比較端に入力された上記の対象信号の位相とを比較し、その位相差に応じた検出電圧を出力する。この検出電圧は、ループフィルタ(LF)110を経て、VCO100の制御電圧入力端にフィードバックされる。これにより、VCO100の発振周波数が所定値にロック(固定)される。これがPLLシンセサイザ発振器の動作原理である。
【0004】
次に、ループフィルタ110の周波数応答特性について説明する。
ループフィルタ110には2種類あり、一方は抵抗とコンデンサを組み合わせたパッシブフィルタ、他方はそのほかに増幅器のような能動回路ないし能動素子を組み込んだアクティブフィルタである。アクティブフィルタの一例を図5に示す。図5のアクティブフィルタは、増幅器50、抵抗51、52およびコンデンサ53により構成されており、入力端子54と出力端子55とを有する。このアクティブフィルタの周波数応答特性|M(jω)|は、(1)式により表される。
【0005】
【数1】
【0006】
ωは角周波数、ωnはループ帯域である。ζはダンピング係数と呼ばれる過渡応答パラメータである。
(1)式に示すアクティブフィルタの周波数応答特性を、ダンピング係数値ζをパラメータとして計算した結果を図12に示す。図12の横軸は角周波数ωをループ帯域ωnで正規化しており、縦軸はループフィルタの振幅応答を示している。
【0007】
図12のような特性のアクティブフィルタをループフィルタ110としてPLLシンセサイザ発振器に組み込んだときのダンピング係数ζとループ帯域ωnの変化に対する位相雑音特性の関係は、以下のようになる。
(1)ζが所定値より小さくなった場合、オーバーシュート特性に応じてループ帯域内で位相雑音が劣化する。
(2)ζが所定値より大きくなった場合、ループ帯域外の減衰量が低下し、ループ帯域外の位相雑音が劣化する。
(3)ωnが所定値より小さくなった場合は位相雑音の劣化はないが、ループの応答が遅くなり、周波数変動という弊害を引き起こす。
(4)ωnが所定値より大きくなった場合、所定のループ帯域外の減衰量が低下するので、これに応じてループ帯域外の位相雑音が劣化する。劣化した位相雑音特性は、図7のようになる。
【0008】
次に、広帯域動作のPLLシンセサイザ発振器において、ループフィルタ110のダンピング係数ζとループ帯域ωnが変動する理由を説明する。
図4に示す従来のPLLシンセサイザ発振器の回路定数を用いて、ループフィルタ110のループ帯域ωnを(2)式に、ダンピング係数ζを(3)式に示す。
【0009】
【数2】
【数3】
【0010】
ここで、τ1とτ2は図5に示したアクティブフィルタの素子値で決まる時定数、Kはループ利得(=Kv・Kp)であり、周波数に対する依存性は小さい。なお、KvはVCO100の電圧感度で、Kpは位相比較器(PD)123の利得である。また、Nは図4におけるループの総分周比(=A・n)である。
また、PLL IC120に内蔵されている分周器121の分周比nは、(4)式で与えられる。
【0011】
【数4】
【0012】
(2)式および(3)式の相互の関係から、ループ帯域ωnとダンピング係数ζは、分周器121の分周比nに依存していることがわかる。このことは、(4)式から明らかなように、ループ帯域ωnとダンピング係数ζは、対象信号の周波数fin4に依存していることを意味している。
【0013】
以上のことを広帯域動作のPLLシンセサイザ発振器にあてはめると、ループ帯域ωnとダンピング係数ζは、ある範囲の対象信号に対してのみ所望の値(要求性能値)を満たしているので、それ以外の対象信号に対しては、所望値から大きく外れ、ループ帯域ωnの変動や、大きなオーバーシュートを引き起こし、位相雑音特性の劣化となって現れる。このことを実際の例で説明する。
図6は、発振周波数2275[MHz]における位相雑音特性であり、所望の位相雑音として、100[kHz]オフセットで、−101[dBc/Hz]が得られている。これに対し、図7は、広帯域で動作させた場合であり、発振周波数を2520[MHz]に設定したとき、100[kHz]オフセットの特性が−94[dBc/Hz]と劣化することを示している。
【0014】
以上の点は、広帯域動作時において問題となる。その原因を、ある特性シミュレーションによって説明する。
所望値が得られた発振周波数2275[MHz]の場合は、ループ帯域ωnが20[kHz]、ダンピング係数ζが0.7である。このときの特性シミュレーションは、図10に示すように、100[kHz]オフセットで−102[dBc/Hz]である。これに対し、発振周波数2520[MHz]の場合は、ループ帯域ωnが50[kHz]、ダンピング係数ζが1.6である。このときの特性シミュレーションは、図11に示すように、100[kHz]オフセットで−94[dBc/Hz]となる。これより、広帯域動作として発振周波数を2520[MHz]にしたとき、位相雑音特性における上記の(2)の関係および(4)の関係により、ループ帯域外の位相雑音が劣化するのである。
【0015】
このため、広帯域で動作させる場合、従来は、複数のPLLシンセサイザ発振器を製品となる装置に組み込んで、切り換えて使用する必要があった。これらの複数のPLLシンセサイザ発振器は、狭帯域動作では良好な位相雑音特性を有しているため、PLLシンセサイザ発振器を組み込んだ装置としては要求性能を満たすものとなるが、装置構成が複雑となり、装置の大型化とコスト高を招いていた。
このように、従来のPLLシンセサイザ発振器では、それを広帯域で動作させようとすると、対象信号の周波数分周比が大きく変動するために、発振周波数ごとに位相雑音が変動し、ある発振周波数においてはループ帯域付近の位相雑音が大幅に劣化するという問題があった。
【0016】
本発明は、このような問題を解消するPLLシンセサイザ発振器を提供することを、その課題とするものである。
【0017】
【課題を解決するための手段】
上記課題を解決するために、本発明のPLLシンセサイザ発振器は、電圧制御発振器から出力され所定の分周比で周波数分周された高周波信号と、所定周波数のローカル信号とを入力し、入力したこれらの信号の周波数を混合して位相比較対象となる対象信号を生成する信号生成部と、所定の基準信号の位相と前記生成された対象信号の位相とを比較し、その位相差に応じた電圧値を検出するとともに、検出した電圧値を前記電圧制御発振器にフィードバックして発振時の高周波信号の位相をロックさせるPLL部とを備えたもので、前記信号生成部が、前記PLL部に入力すべき前記対象信号の周波数変動を一定範囲に維持させる周波数安定化手段を備えることを特徴とする。
これにより対象信号の周波数変動を抑えることができ、ループ帯域ωn、ダンピング係数ζの変動を抑えることにより、位相雑音の劣化を抑制することができる。
【0018】
前記周波数安定化手段は、具体的には、以下のいずれかのように構成される。
(1)それぞれ、前記電圧制御発振器の出力信号を入力し、入力した信号の周波数を分周して前記ローカル信号に混合させる互いに異なる分周比の複数の高周波信号分周器を含み、前記対象信号の周波数が変化するときは前記出力信号が入力される高周波信号分周器が他の高周波信号分周器に切り換わるように構成する。
(2)前記ローカル信号の周波数を予め用意されている複数種類の周波数の中から選択的に切り換えるための周波数切換回路を含み、前記対象信号の周波数が変化するときは前記ローカル信号の周波数が前記周波数切換回路が他の周波数に切り換えるように構成する。
(3)それぞれ、前記電圧制御発振器の出力信号を入力し、入力した信号の周波数を分周して前記ローカル信号に混合させる互いに異なる分周比の複数の高周波信号分周器と、それぞれ前記ローカル信号の周波数を分周して前記高周波信号に混合させる互いに異なる分周比の複数のローカル信号分周器とを含み、前記対象信号の周波数が変化するときは前記出力信号を入力する高周波信号分周器が他の高周波信号分周器に切り換わり、あるいは、前記ローカル信号を入力するローカル信号分周器が他のローカル信号分周器に切り換わるように構成する。
(4)前記複数のローカル信号分周器のいずれかに入力される前記ローカル信号の周波数を予め用意されている複数種類の周波数の中から選択的に切り換える周波数切換回路をさらに含み、前記複数のローカル信号分周器のいずれかに入力するローカル信号の周波数を前記周波数切換回路が他の周波数に切り換え可能に構成する。
【0019】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
<第1実施形態>
図1は、本発明の第1実施形態によるPLLシンセサイザ発振器の構成図である。なお、本発明は、従来のPLLシンセサイザ発振器を改良したものなので、図4に示した従来のPLLシンセサイザ発振器と同機能の要素については同一符号を付してある。
【0020】
この実施形態のPLLシンセサイザ発振器は、ミキサ10のローカル入力端に注入するローカル信号として、互いに異なる周波数fLo1、fLo2(fLo1>fLo2)の2種類のローカル信号12a、12bを選択的に切り換えるための周波数切換回路12を配置し、この周波数切換回路12を切り換えることにより、ミキサ10に注入されるローカル信号を、2種類の周波数fLo1、fLo2の中から任意に選択できるようにしたものである。
なお、2種類のローカル信号12a、12bという場合は、1つのローカル信号発振源(回路)から出力される信号の周波数を2種類に切り換える場合を含む。
【0021】
この形態のPLLシンセサイザ発振器における、ミキサ10のRF入力端およびローカル入力端に注入される信号の流れは、以下のようになる。
VCO100から発振器出力端101へ出力される、周波数fvcoの高周波信号を分岐した分岐出力信号は、分周比Aの分周器11へ入力される。分周器11は、この分岐出力信号の周波数をA分周する。A分周された高周波信号は、ミキサ10のRF入力端に注入される。
一方、ミキサ10のローカル入力端には、周波数切換回路12を切り換えることにより、異なる周波数fLo1、fLo2の2種類のどちらか一方が、ローカル信号(12a、12b)として注入される。
ミキサ10は、これらの信号(高周波信号、ローカル信号)を混合して、PLL IC120において位相比較の対象となる周波数fin1の対象信号を生成する。
【0022】
VCO100の発振周波数が相対的に高くなると、高周波信号の周波数も高くなるので、周波数切換回路12は、その高周波信号と混合するローカル信号を、周波数の高い方のローカル信号、例えば周波数fLo1のローカル信号12aに切り換え、対象信号の周波数fin1の変動をある一定の範囲に維持するようにする。これにより、PLL IC120の、分周器121における周波数分周比nの変動を抑えることができる。すなわち、ループ帯域ωn、ダンピング係数ζの変動を抑えることになり、位相雑音の劣化を抑制することができる。
ローカル信号の周波数fLo1、fLo2の切り換えは、それを手動で行ってもよいが、周波数変動に応じて自動的に行うようにすることもできる。切り換えを自動的に行う場合は、例えばVCO100の発振周波数または分周器11の出力信号の周波数を検出する周波数検出回路と、この周波数に応じて予め定めた最適な分周比を記録した分周比テーブルと、周波数検出回路の検出結果に応じた分周比を分周比テーブルを参照して特定し、特定した分周比が得られるように周波数切換回路12を制御する制御回路とを設ければよい。
【0023】
なお、PLL IC120において、周波数fREFの基準信号130の位相と、位相比較端に入力された対象信号の位相とを比較し、その位相差に応じた検出電圧を出力し、この検出電圧が、ループフィルタ(LF)110を経て、VCO100の制御電圧入力端にフィードバックされる点は、図4に示した従来のPLLシンセサイザ発振器と同じである。
【0024】
以下、この第1実施形態のPLLシンセサイザ発振器のより具体的な動作を、図4に示した従来のPLLシンセサイザ発振器の動作と比較して説明する。ここでは、いずれのPLLシンセサイザ発振器でも、VCO100の周波数帯域が2275[MHz]から2520[MHz]であり、チャンネル数がCH1からCH50(CHステップ幅が5[MHz])のPLLシンセサイザ発振器であるものとする。このような条件下では、通常、分周器11の分周比Aは4、基準信号130のfREF は6.25[MHz]、分周器122の分周比mは5である。
従来のPLLシンセサイザ発振器では、ミキサ40のローカル入力端に入力されるローカル信号の周波数fLo6は643.75[MHz]となり、PLL IC120における分周器121の分周比nは、60から11の間で変化する。この場合の位相雑音特性は、図6および図7に示されるように、CH50ではCH1よりも大きく劣化する。この場合の位相雑音の劣化量は、7.5[dB]である。
【0025】
本実施形態におけるPLLシンセサイザ発振器では、ローカル信号12aの周波数fLo1を643.75[MHz]、ローカル信号12bの周波数fLo2を600[MHz]とし、CH1からCH17の場合(VCO100の周波数fvcoが比較的低い場合)にはローカル信号12bをミキサ10に注入して分周器121の分周比nを25から9の間で制御する。一方、CH18からCH50の場合(VCO100の周波数fvcoが比較的高い場合)にはミキサ10に注入するローカル信号をローカル信号12aに切り換えることにより、分周器121の分周比nを43から11の間に制御する。このようにした場合の位相雑音特性を、図8および図9に示す。
【0026】
図8は、VCO100から出力される信号の周波数fvcoが2275[MHz](CH1)である場合のオフセット100[KHz]の位相雑音特性(−100.2[dBm/Hz])を示し、図9は、VCO100から出力される信号の周波数が2520[MHz](CH50)である場合のオフセット100[KHz]の位相雑音特性(−97.0[dBm/Hz])を示す。
図8と、図9とを比較すると、位相雑音の劣化量は3.2[dB]であり、上述した従来のPLLシンセサイザ発振器で発生した7.5[dB]の劣化量が改善されていることがわかる。
【0027】
このように、VCO100で発振される高周波信号の周波数が相対的に高くなったときにローカル信号の周波数を高める方向に切り換えることにより、対象信号の周波数fin1の変動が一定範囲に維持され、これにより、分周器121の分周比nの変動を抑えることができる。
なお、本実施形態では、2種類の周波数のローカル信号を切り換える場合の例を示したが、ローカル信号の周波数は2種類に限定されるものではない。
【0028】
<第2実施形態>
図2は、本発明の第2実施形態によるPLLシンセサイザ発振器の構成図である。図1と同様に、図4に示した従来のPLLシンセサイザ発振器と同機能の要素については同一符号を付してある。
【0029】
この実施形態のPLLシンセサイザ発振器は、ミキサ20のRF入力端に、分周比がQである分周器22、分周比がPである分周器23と、これらの分周器22、23を選択的に切り換えるための分周器切換回路21、24とを配置し、同様に、ミキサ20のローカル入力端にも、分周比がSである分周器26、分周比がRである分周器27と、これらの分周器を選択的に切り換えるための分周器切換回路25、28とを配置したものである。
ローカル信号は、1種類、すなわち周波数fLo3のローカル信号28aのみが分周器切換回路28に入力されるようになっている。
【0030】
この実施形態のPLLシンセサイザ発振器は、分周器切換回路21を切り換えることにより、VCO100から出力された周波数fvcoの分岐出力信号(高周波信号)の周波数分周比を変えることができる。また、分周器切換回路28を切り換えることにより、周波数fLo3のローカル信号28aの周波数分周比を変えることができる。
【0031】
この実施形態のPLLシンセサイザ発振器における、ミキサ20のRF入力端、およびローカル入力端に注入される信号の流れは、以下のようになる。
VCO100から発振器出力端101へ出力される、周波数fvcoの信号を分岐した分岐出力信号は、分周器切換回路21の切り換えに応じて分周比がQである分周器22または分周比がPである分周器23のどちらか一方に入力される。入力された信号の周波数は、分周器22または分周器23により、Q分周またはP分周され、分周器切換回路21に連動する分周器切換回路24を介してミキサ20のRF入力端に注入される。分周器切換回路24は、分周器切換回路21が分周器22に切り換えられた場合は分周器22に切り換えられ、分周器23に切り換えられた場合は分周器23に切り換えられる。
ローカル信号28aは、分周器切換回路28の切り換えに応じて、分周比Sの分周器26または分周比Rの分周器27のどちらか一方に入力される。入力されたローカル信号28aの周波数fLo3は、分周器26または分周器27により、S分周またはR分周される。分周されたローカル信号は分周器切換回路28に連動する分周器切換回路25を介してミキサ20のローカル入力端に注入される。ミキサ20は、それぞれ分周された高周波信号とローカル信号とを混合して、PLL IC120において位相比較の対象となる周波数fin2の対象信号を生成する。
【0032】
分周器22と分周器23、分周器26と分周器27の切り換えの組み合わせにより、ミキサ20のRF端に注入される高周波信号の周波数とローカル端に注入されるローカル信号の周波数を、それぞれ、2種類の周波数の中から選択することができる。そのため、第1実施形態の場合と同様、対象信号の周波数fin2をある一定の範囲に維持することができ、PLL IC120の分周器121における分周比nの変動を抑えることができる。また、第1実施形態よりも対象信号の周波数変動を安定化させる帯域を拡げることができる。
【0033】
分周器切換回路21、分周器切換回路28の切り換えは、手動で行ってもよいし、第1実施形態の場合と同様の周波数検出回路等を設けて周波数変動を検出し、その周波数変動に応じて自動的にそれを行うようにしてもよいのは、第1実施形態の場合と同様である。
【0034】
<第3実施形態>
図3は、本発明の第3実施形態によるPLLシンセサイザ発振器の構成図である。図1および図2と同様に、図4に示した従来のPLLシンセサイザ発振器と同機能の要素については同一符号を付してある。
【0035】
この実施形態のPLLシンセサイザ発振器は、ミキサ30のRF入力端に、分周比がQである分周器32および分周比がPである分周器33と、これらの分周器32,33を選択的に切り換えるための一対の分周器切換回路31、34とを配置する。また、ミキサ30のローカル入力端にも、分周比がSである分周器36および分周比がRである分周器37と、これらの分周器36,37を選択的に切り換えるための一対の分周器切換回路38、35とを配置し、さらに、互いに異なる周波数fLo4、fLo5(fLo4>fLo5)の2種類のローカル信号39a、39bを選択的に切り換えるための周波数切換回路39を配置したものである。
なお、2種類のローカル信号39a、39bという場合は、1つのローカル信号発振源(回路)から出力される信号の周波数を2種類に切り換える場合を含む。
【0036】
この実施形態のPLLシンセサイザ発振器では、分周器32,33を、分周器切換回路31で切り換えることにより、分岐出力信号(高周波信号)の周波数を変えることができる。また、周波数切換回路39でローカル信号39aまたはローカル信号39bのいずれか一方を選択的に切り換え、さらに分周器切換回路38で分周器36,37を切り換えることにより、ローカル信号の周波数を変えることができる。
【0037】
この実施形態のPLLシンセサイザ発振器における、ミキサ30のRF入力端、およびローカル入力端に注入される信号の流れは、以下のようになる。
VCO100から発振器出力端101へ出力される、周波数fvcoの高周波信号を分岐した分岐出力信号は、分周器切換回路31の切り換えに応じて分周比がQである分周器32または分周比がPである分周器33のどちらか一方に入力される。入力された信号の周波数は、分周器32または分周器33により、Q分周またはP分周され、分周器切換回路34を介してミキサ30のRF入力端に注入される。
分周器切換回路34は、分周器切換回路31が分周器32に切り換えられた場合、分岐出力信号は、分周器32に入力される。一方、分周器33に切り換えられた場合、分岐出力信号は、分周器33に入力される。
ローカル発振源からは、周波数切換回路39の切り換えに応じて、2つのローカル信号39a、39bのどちらか一方が入力される。入力されたローカル信号は、分周器切換回路38の切り換え態様に応じて、分周比がSである分周器36または分周比がRである分周器37のどちらか一方に入力される。入力されたローカル信号の周波数は、分周器36または37により、S分周またはR分周され、分周器切換回路35を介してミキサ30のローカル入力端に注入される。ミキサ30は、注入されたこれらの信号(高周波信号、ローカル信号)を混合して、PLL IC120において位相比較される対象となる周波数fin3の対象信号を生成する。
【0038】
分周器32と分周器33、分周器36と分周器37の切り換え、およびローカル信号39aと39bの切り換えの組み合わせにより、第1実施形態と同様、対象信号の周波数fin3の変動をある一定の範囲に維持することができ、PLL IC120における分周比nの変動を抑えることができる。
この実施形態では、ミキサ30に注入される高周波信号の周波数を、2種類の周波数から選択することができ、また、ミキサ30に注入されるローカル信号の周波数を、4種類の周波数から選択することができるようにしているので、第1実施形態および第2実施形態よりも対象信号の周波数fin3を安定化させ得る帯域をより拡げることができる。
【0039】
分周器切換回路31、38の切り換え、周波数切換回路39の切り換えは、手動で行ってもよいし、第1実施形態の場合と同様の周波数検出回路等を設けて周波数変動を検出し、その周波数変動に応じて自動的にそれを行うようにしてもよいのは、第1実施形態の場合と同様である。
【0040】
以上、本発明を複数の実施の形態を例に挙げて説明したが、本発明の実施の形態は上記の例に限定されるものではない。例えば、上記の各実施形態では、分岐出力信号(高周波信号)とローカル信号の周波数を分周するための分周器を2つずつ配置した場合の例であるが、それぞれ、周波数分周用の分周器を3つ以上配置してもよい。また、上記の実施形態、特に第3実施形態では、分岐出力信号とローカル信号の周波数を分周する分周器およびその切換回路の挿入段数を1段にした場合の例を説明したが、これを複数段縦続して挿入するようにしてもよい。
【0041】
【発明の効果】
以上の説明から明らかなように、本発明によれば、電圧制御発振器(VCO)から発振される高周波信号の位相をロックするために所定の基準信号の位相と位相比較の対象となる対象信号の周波数を、高周波信号の周波数が変化した場合であっても一定範囲に維持することができるので、広帯域で低雑音のPLLシンセサイザ発振器を提供することができる。
また、従来の広帯域化対策のように複数のPLLシンセサイザ発振器を組み込む必要がないので、システムや回路構成が簡単になり、小型化にも適しているPLLシンセサイザ発振器を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態によるPLLシンセサイザ発振器の構成図。
【図2】本発明の第2実施形態によるPLLシンセサイザ発振器の構成図。
【図3】本発明の第3実施形態によるPLLシンセサイザ発振器の構成図。
【図4】従来のPLLシンセサイザ発振器の構成図。
【図5】アクティブフィルタの構成図。
【図6】従来のPLLシンセサイザ発振器による、ある周波数での位相雑音特性を示す図。
【図7】従来のPLLシンセサイザ発振器による、他の周波数での位相雑音特性を示す図。
【図8】第1実施形態のPLLシンセサイザ発振器による、ある周波数での位相雑音特性を示す図。
【図9】第1実施形態のPLLシンセサイザ発振器による、他の周波数での位相雑音特性を示す図。
【図10】図6の特性下での位相雑音の計算値を示すグラフ。
【図11】図7の特性下での位相雑音の計算値を示すグラフ。
【図12】アクティブフィルタの周波数応答特性を示す図。
【符号の説明】
10,20,30,40 ミキサ
11,22,23,32,33,41 分周器
12,39 周波数切換回路
21,24,31,34 高周波信号用分周器切換回路
25,28,35,38 ローカル信号用分周器切換回路
26,27,36,37 分周器
12a,12b,28a,39a,39b,42 ローカル信号
100 VCO(電圧制御発振器)
101 発振器出力端
110 ループフィルタ
120 PLL IC
121,122 分周器
123 位相比較器(PD)
130 基準信号
Claims (2)
- 電圧制御発振器から出力され所定の分周比で周波数分周された高周波信号と、所定周波数のローカル信号とを入力し、入力したこれらの信号の周波数を混合して位相比較対象となる対象信号を生成する信号生成部と、
所定の基準信号の位相と前記生成された対象信号の位相とを比較し、その位相差に応じた電圧値を検出するとともに、検出した電圧値を前記電圧制御発振器にフィードバックして発振時の高周波信号の位相をロックさせるPLL部とを備え、
前記信号生成部は、
前記PLL部に入力すべき前記対象信号の周波数変動を一定範囲に維持させる周波数安定化手段を有しており、
この周波数安定化手段は、それぞれ、前記電圧制御発振器の出力信号を入力し、入力した信号の周波数を分周して前記ローカル信号に混合させる互いに異なる分周比の複数の高周波信号分周器と、それぞれ前記ローカル信号の周波数を分周して前記高周波信号に混合させる互いに異なる分周比の複数のローカル信号分周器とを含み、前記対象信号の周波数が変化するときは前記出力信号を入力する高周波信号分周器が他の高周波信号分周器に切り換わり、あるいは、前記ローカル信号を入力するローカル信号分周器が他のローカル信号分周器に切り換わるように構成されていることを特徴とする、
PLLシンセサイザ発振器。 - 前記周波数安定化手段は、前記複数のローカル信号分周器のいずれかに入力される前記ローカル信号の周波数を予め用意されている複数種類の周波数の中から選択的に切り換える周波数切換回路をさらに含み、前記複数のローカル信号分周器のいずれかに入力するローカル信号の周波数を前記周波数切換回路が他の周波数に切り換え可能に構成されていることを特徴とする、
請求項1記載のPLLシンセサイザ発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003318730A JP2003318730A (ja) | 2003-11-07 |
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JP (1) | JP4043830B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4965473B2 (ja) * | 2008-01-30 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 周波数シンセサイザ |
WO2012029416A1 (ja) * | 2010-08-31 | 2012-03-08 | 古野電気株式会社 | 基準信号発生装置、基準信号発生方法、および情報通信システム |
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-
2002
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Publication number | Publication date |
---|---|
JP2003318730A (ja) | 2003-11-07 |
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A977 | Report on retrieval |
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