JP4963782B2 - 自己修正可能な半導体、およびその方法 - Google Patents

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Description

本出願は、２００３年２月５日に出願された米国特許出願番号１０／３５８、７０９号の部分継続出願であり、この出願は、２００２年１２月２日に出願された米国特許仮出願番号６０／４３０、１９９の便益を主張する。また本出願は、２００３年１２月１８日に出願された米国特許仮出願番号６０／５３１，０２３号の便益を主張する。上記の出願で開示された内容を参照することにより、その内容は、本出願に組み込まれる。
本発明は、半導体に関しており、特に、同じ機能を実行する多重の機能ユニットを備えた、自己修正が可能な半導体に関する。
半導体産業で増加しつつあるトレンドは、集積回路を多重回数、高度に集積化することである。例えば半導体は、通常は同じ機能を実行する独立した機能ユニットを多数有してよい。機能ユニットのそれぞれは、複数の同じ副機能ユニットを有する。
ここで図１を参照すると、半導体８は、高レベルの同じ機能を実行する、一般的に独立したＭ個の機能ユニット１０−１、１０−２、・・・１０−Ｍ（まとめて機能ユニット１０と称する）を備える。それぞれの機能ユニット１０は、Ｎ個の同じ副機能ユニットを有する。例えば機能ユニット１０−１は、副機能ユニット１１、２１、３１、・・・、およびＮ１を含む。機能ユニット１０−２は、副機能ユニット１２、２２、３２、・・・、およびＮ２を含む。機能ユニット１０Ｍは、副機能ユニット１Ｍ、２Ｍ、３Ｍ、・・・、およびＮＭを含む。一つの行上にある副機能ユニットは、同じ低レベルの機能を実行する。通常、機能ユニット同士の間には、グランドと電力以外の接続はない。しかしながら、機能ユニット内の副機能ユニット同士の間には、接続が存在する。この接続は、一方向や双方向であってよく、一以上の接続ワイヤを含んでよい。
ここで図２を参照すると、典型的な機能ユニットは、ギガビットの物理レイヤ・デバイス７０であってよい。例えば、４ギガビットや８ギガビットの物理レイヤ・デバイスが、半導体に製造されてよい。物理レイヤ・デバイス７０は物理コーディングサブレイヤ機能（ＰＣＳ）、ＦＣＴ機能、および判定帰還系列推定（ＤＦＳＥ）を実行する第１の副機能ユニット７４を有する。第２の副機能ユニット７６は、有限インパルス応答（ＦＩＲ）フィルタ機能を実行する。第３の副機能ユニット７８は、エコーおよび近端漏話（ＮＥＸＴ）機能を実行する。第４および第５の副機能ユニット８０および８４は、デジタルおよびアナログフロントエンド機能（ＡＦＥ）を実装する。
個々の機能ユニットの歩留が９０％である場合、ｘ個の同じ機能ユニットを有する半導体の歩留まりは、（０．９）ｘとなる。例えば、９０％の歩留りの機能ユニットを、半導体が８個有する場合、半導体の歩留りは４３％であり、これは許容される歩留りでない。
本発明の幾つかの実施形態によれば、請求項１で特定されるような、自己修正可能な半導体が提供される。
本発明の幾つかの実施形態によれば、請求項１６で特定されるような、システムが提供される。
本発明の幾つかの実施形態によれば、請求項２０で特定されるような、自己修正可能な半導体が提供される。
本発明の適応可能な範囲は、以下に提供された詳細な説明から明らかとなる。詳細な説明と具体例は本発明における好ましい実施形態を示してはいるが、単なる事例の提示を目的としており、本発明の範囲を限定することを意図するものではないと理解されるべきである。
１つ以上の好ましい実施形態についての以下の記述は、事実上、単なる事例にすぎず、本発明、その適用、またはその使用を制限するものではない。明確さを期する為に、図面においては、同じ構成要素を識別するのに同じ参照番号が使用される。
本発明における自己修正可能な半導体は、１以上の完全または部分的なスペア機能ユニットを備える。機能ユニットまたは副機能ユニットに欠陥が検出された場合、その機能ユニットまたは副機能ユニットは切り替えられ、そして完全または部分的なスペア機能ユニット内の機能ユニットや機能ユニットに置き換えられる。この再構成はスイッチング・デバイスにより実現されてよく、このスイッチング・デバイスは、機能ユニットや副機能ユニットと共に集積化されてもよいし、或いは機能ユニットや副機能ユニットから分離されてもよい。
欠陥のある機能ユニットや副機能ユニットは、組立後や電源を投入している間に検出する事が出来、或いは、動作中に定期的に検出するか、および／又は手動で検出することもできる。本発明は、具体例に関連して記載されるが、当業者であれば、それぞれの半導体が同じ機能を実行する高レベルの機能ユニットをいくつ有してもよいことは、明らかである。また機能ユニットは、共通の副機能ユニットをいくつ含んでいてもよい。
更に、具体的なスイッチング・デバイスと配列とが図示されているが、実際に使用される具体的なスイッチング・デバイスや配列は、特定の実施例や、特定の機能ユニットおよび／又は副機能ユニットの詳細や、その他の通常の設計基準に依存する。同じ半導体において、動作不能の機能ユニット、および／又は副機能ユニットを置き換える為に、同じ種類や異なる種類のスイッチング・デバイスが使用されてよい。副機能ユニット間の接続ワイヤがアナログ信号を伝達する場合、アナログ・スイッチングが実行され、これは、好ましくは、通常はアナログ出力信号の為の電流スイッチング素子と、アナログ入力信号の為の加算ノード・スイッチングとを使用する。この種のスイッチング・デバイスは、例えば、低い減衰、低いインピーダンス、低い歪み等、電圧に基づくスイッチング・デバイスに対していくつかの利点を有する。図１３は、加算ノード・スイッチングの一例を示す。加算ノード・スイッチングは入力アナログ信号を提供し、それはＶｄｄや負電圧（ｎｅｇａｔｉｖｅ）より大きくてよい。電圧モードスイッチングとは対照的に、Ｖｄｄや負電圧よりも大きい電圧信号は、スイッチングトランジスタにフォワードバイアスをさせてよい。アクティブな加算素子の更なる説明は、２０００年７月３１日に出願され、本発明の譲受人に譲渡された、出願番号０９／６２９、０９２号「トランジスタハイブリッドの為のアクティブな抵抗加算器」に見る事が出来、その内容は、参照することによって、本願に組み込まれる。
デジタルスイッチング・デバイスは、デジタル信号を伝達する接続ワイヤの為に使用されてよい。この種のスイッチは、例えば、標準的な論理回路、マルチプレクサ、ゲート、トランジスタ等を含む。
ここで図３（ａ）を参照すると、本実施形態のそれぞれにおける半導体８６は、オンチップに配置され、スイッチング・デバイス９０および副機能ユニット９２と通信を行うコントローラ８８を備える事が出来る。試験・欠陥確認回路９４は、動作不能の副機能ユニット９２を識別し、コンフィギュレーションデータを生成する。コントローラ８８は、前述したように、動作不能な副機能ユニット９２を置き換えるように、スイッチング・デバイス９０に命令する。コントローラ８８は、組立の後に組込み自己検査モードを実行してよく、これは、電源を投入最中に実行してもよいし、動作中に定期的に実行してもよいし、手動で行ってもよい。
ここで図３（ｂ）を参照すると、本実施形態のそれぞれにおける半導体８６は、オンチップに配置され、例えば不揮発メモリ等のオンチップのメモリ９８に着脱時際に接続されたコントローラ９６を備える事が出来る。メモリ９８は、スイッチング・デバイス９０のスイッチング位置を定めるコンフィギュレーションデータを記憶する。コントローラ９６は、副機能ユニット９２に接続され、故障を、検出および／又は試験する。コントローラ９６は、コンフィギュレーションデータを定める為にテスト結果を使用し、定められたコンフィギュレーションデータはメモリ９８に記憶される。電源投入時、コンフィギュレーションデータは、複数の副機能ユニット９２を構成するために用いられる。スイッチング・デバイスを実装するその他の様々な方法があることは明らかである。例えばレーザヒューズ等のヒューズや、ヒューズ以外のものが、機能ユニットおよび／又は副機能ユニットを置き換える為の接続を構築および／又は破壊するのに使用する事が出来る。また、外部ピンやディップスイッチが、使用されてもよい。
ここで図４を参照すると、機能ユニット１０−１、１０−２、・・・、１０−６に加えて、スペアの機能ユニット１０−Ｓが、半導体９０に製造されている。更に、複数のスイッチング・デバイス９４は、副機能ユニットにおける、いくつかの入力および出力、或いは全ての入力および出力に配置される。図３に示す典型的な実施形態では、スペア機能ユニット１０−Ｓは、複数の機能ユニット１０の間に位置する。しかしながら、スペアの機能ユニット１０−Ｓは、半導体１００において、どのような位置に配置されてもよい。例えばスペアの機能ユニット１０−Ｓは、いずれかの機能ユニット１０の左または右に位置してよい。
スイッチング・デバイス９４およびスペア機能ユニット１０−Ｓは、半導体９０に、動作不能な機能ユニット１０−１、１０−２、１０−３、１０−４、１０−５、および／又は１０−６を置き換えさせる事が出来る。図４の実施例において、スペア機能ユニット１０−Ｓによって、１つの機能ユニット中のいずれの副機能ユニットが機能しなくても、そのことが許容される。動作不能な機能ユニットの置換が許容されることにより、半導体９０の歩留りは、大幅に改善される。（ハッチングしたシェーディングに示すように）機能ユニット１０−１における副機能ユニット１１、２１、３１、および／または４１の、１つ或いはいずれかの組み合わせが機能しない場合に、スペア機能ユニット１０−Ｓの副機能ユニットと動作不能となった副機能ユニット１１、２１、３１、および４１とを置き換える為に、複数のスイッチ９４が再構成される。
例えば、副機能ユニット１１が動作不能である場合、副機能ユニット１、１２、および１３への入力９２−１、９２−２、および９２−３は、スイッチ９４−１、９４−２、９４−３、および９４−４によって、１機能ユニットだけ右へとシフトされる。副機能ユニット４２、４３および４Ｓにおける出力９２−４、９２−５、および９２−６は、スイッチ９４−５、９４−６、９４−７、および９４−８によって、１機能ユニットだけ左へとシフトされる。
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１２、２２、３２および４２を有する。第２の機能ユニット１０−２は、副機能ユニット１３、２３、３３および４３を有する。第３の機能ユニット１０−３は、副機能ユニット１Ｓ、２Ｓ、３Ｓおよび４Ｓを有する。第４の機能ユニットは、副機能ユニット１４、２４、３４、および４４を有する。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３５および４５を有する。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３６および４６を有する。この典型的な実施形態は、機能ユニットを基本とする置換を可能にする。
ここで図５を参照すると、スペア機能ユニット１０−Ｓは、機能ユニット１０−１、１０−２、・・・、および１０−６に加えて、半導体１００に製造される。更に、スイッチング・デバイス１０４は、副機能ユニットの入力および出力に位置する。図５に示された典型的な実施形態において、スペア機能ユニット１０−Ｓは、機能ユニット１０の間に位置する。スイッチング・デバイス１０４およびスペア機能ユニット１０−Ｓは、半導体１００に、機能ユニット１０−１、１０−２、１０−３、１０−４、１０−５、および／又は１０−６における動作不能な副機能ユニットを置き換えさせる事が出来る。図５の実施例において、スペア機能ユニット１０−Ｓのおかげで、各行における１つの副機能ユニットが機能しないことが許容される。動作不能の副機能ユニットの置換を許容することによって、半導体２００の歩留りは、大幅に改善される。この典型的な実施形態では、１つの機能ユニットまたは１つの副機能ユニットをベースとする置換、および／または、異なる機能ユニットにおける多数の副機能ユニットの置換を許容する。（図にシェーディングで示されている）副機能ユニット１１、３１、および２６が機能しない場合、スイッチ１０４は、動作不能の副機能ユニット１１、３１、および２６を、スペア機能ユニット１０−Ｓの副機能ユニット１５、３５、および２５と置き換える。
動作不能の副機能ユニット１１は、次のように置き換えられる。副機能ユニット１１、１２、および１３への入力１０６−１、１０６−２および１０６−３は、スイッチ１０４−１、１０４−２、１０４−３、および１０４−４によって、１機能ユニットだけ右にシフトされる。副機能ユニット１２、１３、および１Ｓの出力１０６−４、１０６−５、および１０６−６は、スイッチ１０４−５、１０４−６、１０４−７、および１０４−８によって、１機能ユニットだけ左にシフトされる。動作不能な副機能ユニット１３も、同様の方法で置き換えられる。
動作不能の副機能ユニット２６は、次のように置き換えられる。副機能ユニット１４、１５、および１６の出力１０６−７、１０６−８、および１０６−９は、スイッチ１０４−８、１０４−９、１０４−１０、および１０４−１１によって、１機能ユニットだけ左にシフトされる。副機能ユニット２Ｓ、２４および２５の出力１０６−１０、１０６−１１、および１０６−１２は、スイッチ１０４−１２、１０４−１３、１０４−１４、および１０４−１５によって、１機能ユニットだけ右にシフトされる。
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１２、２１、３２および４１を含む。第２の機能ユニット１０−２は、副機能ユニット１３、２２、３３および４２を含む。第３の機能ユニット１０−３は、副機能ユニット１Ｓ、２３、３Ｓおよび４３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２Ｓ、３４および４４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２４、３５および４５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２５、３６、および４６を含む。
ここで図６を参照すると、半導体１５０は、１端に配置されたスペアの副機能ユニット１０−Ｓを備える。（シェーディングに示すように）副機能ユニット２１が機能しない場合、副機能ユニット２１、２２、・・・、２６への入力１２０−１、１２０−２、・・・、１２０−６は、スイッチ１２４−１、１２４−２、・・・、１２４−７によって、１機能ユニットだけ右にシフトされる。副機能ユニット２２、２３、・・・、２Ｓへの入力１２０−７、１２０−８、・・・、１２０−１２は、スイッチ１２４−８、１２４−９、・・・、１２４−１４によって、１機能ユニットだけ左にシフトされる。
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２４、３３および４３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２５、３４および４４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２６、３５および４５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ、３６、および４６を含む。
ここで図７を参照すると、半導体１６０は、１端に配置された部分的なスペア副機能ユニット１０−ＰＳを備える。部分的スペア副機能ユニット１０−ＰＳは、１つ以上の副機能ユニットを有する。（この場合、複数の機能ユニットを有するが、全ての副機能ユニットを有するわけではない）。例えば、部分的副機能ユニット１０−ＰＳは、副機能ユニット２Ｓと３Ｓとを有するが、１Ｓと４Ｓは有さない。準備される部分的な副機能ユニットは、より低い歩留まりの可能性のある副機能ユニットと関連付けられてよい。その他の副機能ユニットやスイッチを製造しないことにより、半導体１６０のコストが削減されてよい。
（シェーディングに示すように）副機能ユニット２１が機能しない場合、副機能ユニット２１、２２、・・・、２６への入力１２０−１、１２０−２、・・・、１２０−６は、スイッチ１２４−１、１２４−２、・・・、１２４−６によって、１機能ユニットだけ右にシフトされる。副機能ユニット２２、２３、・・・、２Ｓへの入力１２０−７、１２０−８、・・・、１２０−１２は、スイッチ１２４−８、１２４−９、・・・、１２４−１３によって、１機能ユニットだけ左にシフトされる。
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２４、３３および４３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２５、３４および４４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２６、３５および４５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ、３６、および４６を含む。
ここで図８を参照すると、更に、完全な、および／または部分的なスペア機能ユニットが備えられてよい。例えば、図８の半導体１７０は、２つの部分的なスペア副機能ユニット１０−ＰＳ１および１０−ＰＳ２を備える。完全な、および／または部分的なスペア副機能ユニット１０−ＰＳ１および１０−ＰＳ２は、（図示されるように）互いに隣接して配置される事が出来、或いは、隣接しない位置に配置されてもよい。完全または部分的な副機能ユニットが互いに隣接して配置された場合、スイッチ１７２は、２つの隣接するスイッチ間の入力および／又は出力を切り替える。例えばスイッチ１７４−１は、副機能ユニット１１から副機能ユニット２２又は２３への、入力および／又は出力を切り替える事が出来る。
（シェーディングに示すように）副機能ユニット２１および２２が機能しない場合、副機能ユニット２１、２２、２３、および２４への入力１７２−１、１７２−２、１７２−３、および１７２−４は、スイッチ１７４−１、１７４−２、・・・、１７４−６によって、２機能ユニットだけ右にシフトされる。副機能ユニット２３、２４、２Ｓ１、および２Ｓ２への出力１７２−５、１７２−６、・・・、１７２−８は、スイッチ１７４−７、１７４−８、・・・、１７４−１２によって、２機能ユニットだけ左にシフトされる。
副機能ユニット３７が機能しない場合、副機能ユニット３５、３６および３７への入力１７２−９、１７２−１０、および１７２−１１は、スイッチ１７４−１２、１７４−１３、１７４−１４、および１７４−１５によって、１機能ユニットだけ左にシフトされる。副機能ユニット３Ｓ２、３５、および３６への出力１７２−１２、１７２−１３、および１７２−１４は、スイッチ１７４−１６、１７４−１７、１７４−１８、および１７４−１９によって、１機能ユニットだけ右にシフトされる。
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２３、３１および４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２４、３２および４２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２Ｓ１、３３および４３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２Ｓ２、３４および４４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３Ｓ２および４５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３５、および４６を含む。第７の機能ユニット１０−７は、副機能ユニット１７、２７、３６、および４７を含む。
半導体は、また、一端やその他の位置に配置された、２つ以上の、完全な、および／又は部分的な機能ユニットを備える事が出来る。図９において、２つの部分的なスペア機能ユニット１０−ＰＳ１および１０−ＰＳ２は、半導体１８０の一端に配置される。（シェーディングに示すように）副機能ユニット２１および２４が機能しない場合、スイッチング・デバイス１８２は、それらを、スペア機能ユニット１０−ＰＳ１および１０ＰＳ２における副機能ユニット２Ｓ１および２Ｓ２と置き換える。
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２５、３３および４３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２６、３４および４４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２７、３５および４５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ１、３６、および４６を含む。第７の機能ユニット１０−７は、副機能ユニット１７、２Ｓ２、３７、および４７を含む。
ここで図１０を参照すると、スイッチング・デバイスの複雑さを低減する為に、半導体１９０は、マルチプレクサ（Ｍ）１９２を有する多重化されたスイッチング・デバイスを備えており、このマルチプレクサは、ｐ個の入力信号を受信し、１〜ｑ個の出力信号を出力する。この場合、ｑはｐよりも小さい。例えば、ｐ個の入力信号は、１の出力信号へと多重化されてよい。
あるいは、ｐ個入力信号は、２以上の出力信号へと多重化されてもよい。例えば、８つの入力信号は、３つの出力信号へと多重化されてよい。この場合、１つの入力信号は、多重化されないが、これは例えば、ギガビットの物理レイヤ・デバイスのデータ信号のような高速な信号である。２つの中程度の速度の信号は、１つの出力信号へと多重化されてよい。残りの５つの入力信号（それらは、ギガビットＰＨＹにおける制御信号のような、好ましくは、「遅い」信号である）は、１つの出力信号に多重化されてよい。
デマルチプレクサ（Ｄ）１９４は、１からｑ個の入力信号を受信し、ｐ個の出力信号を生成する。多重化または逆多重化される入力信号および出力信号の数は、マルチプレクサ１９２およびデマルチプレクサ１９４と通信を行う特定の副機能ユニットに依存する。切り替えされるべき接続ワイヤの数を減少させることで、スイッチング・デバイスは単純化されてよい。図１０および図１１に示された典型的な実施形態では、単一の信号出力へと多重化される、多数の入力を示している。しかしながら、先の議論に基づき、マルチプレクサの出力が、多重化または逆多重化されてよい１以上の出力を有してもよいことは、当業者には明らかである。
例えば、副機能ユニット２１が機能しない場合、スイッチング・デバイス１９６−１および１９６−２は、マルチプレクサ１９２−１をデマルチプレクサ１９２−３と接続する。これより、副機能ユニット１１から副機能ユニット２２へと送信される信号の為のフォワードパスを設定する。（これにより、動作不能の副機能ユニット２１を置き換える）。デマルチプレクサ１９２−３は、副機能ユニット２２と通信する。同様に、リバースパスが、必要に応じて設定されてよい。スイッチング・デバイス１９６−１および１９６−２は、マルチプレクサ１９２−４をデマルチプレクサ１９４−１と接続し、これにより副機能ユニット１１と通信する。フォワードパスとリバースパスとが示されたが、必要に応じて副機能ユニット間でフォワードパスおよび／又はリバースパスを利用してもよいことは、明らかである。副機能ユニット間でフォワードパスとリバースパスの両方が使用されるのではない場合には、マルチプレクサおよびデマルチプレクサのうちの幾つかは省略する事が出来る。
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２Ｓ、３３および４３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２４、３Ｓよび４４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３４および４５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３５、および４６を含む。
多重化されたスイッチング・デバイスを備える半導体は、完全あるいは部分的なスペア副機能ユニットを備えてよい。ここで図１１を参照すると、半導体２００は２つの部分的なスペア副機能ユニット１０−ＰＳ１および１０−ＰＳ２を備える。多重化された、完全あるいは部分的なスペア副機能ユニットは、互いに隣接して配置される必要はない。スイッチング・デバイス２０４は、少なくとも２つの隣接するスイッチと接続する。例えば、スイッチング・デバイス２０４−１は、スイッチング・デバイス２０４−２および２０４−３と通信する。同様に、スイッチング・デバイス２０４−２は、スイッチング・デバイス２０４−３および２０４−４と通信する。半導体２００は、同じ行における２つの故障を置き換える事が出来る。
例えば、（シェーディングに示すように）副機能ユニット３１および３３が機能しない場合、複数のスイッチ２０４が再構成される。第１の機能ユニット１０−１は、副機能ユニット１１、２１、３２および４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２２、３４および４２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２３、３５および４３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２４、３Ｓ１よび４４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３Ｓ２および４５を含む。
欠陥が、半導体において一様かつ独立に分布すると仮定すると（それは正しいかもしれないし、そうではないかもしれないが）、単一の機能ユニットの歩留りがＰＳである場合に、第１の副機能ユニットＰｓｕｂ１＝ＰＳ（（副機能ユニットの領域）／機能ユニットの領域））となる。機能ユニットの歩留りＰＳは、各副機能ユニットの生産量に等しい。
機能ユニットの歩留りをｐ、動作する機能ユニットの最小の個数をｍとし、ｎは、ｍとスペア機能ユニットの数を加えた数に等しい場合、歩留りは以下のように定められる。
Figure 0004963782
 例えば、９０％の均一な歩留りを有する８つの機能ユニット（およびスペアの機能ユニット）を備えた半導体は、４３％の歩留りとなる。ここで機能ユニットが、４つの副機能ユニットＡ、Ｂ、Ｃ、Ｄを含むと仮定する。Ａ、Ｂ、Ｃおよび／またはＤが欠陥を有する場合、副機能ユニットの全てが１つのグループとして交換される。１つのスペア機能ユニットを有するならば、歩留りは７７．５％に増加する。
２つのグループ（ＡとＢ）および／又は（ＣとＤ）において、機能ブロックが交換される場合、歩留りは、以下に等しい。
Figure 0004963782
 この実施例において、Ａ＋Ｂの欠陥密度がＣ＋Ｄの欠陥密度に等しい場合、歩留りは８５．６％に増加する。
３つのグループ（ＡとＢ）、Ｃ、および／又はＤにおいて、機能ブロックが交換される場合、歩留りは、以下に等しい。
Figure 0004963782
 この実施例において、欠陥密度がＡ＝Ｂ＝Ｃ＝Ｄである場合、歩留りは８８．６％に増加する。
４つのグループＡ、Ｂ、Ｃ、および／又はＤにおいて、機能ブロックが交換される場合、歩留りは、以下に等しい。
Figure 0004963782
 この実施例において、欠陥密度がＡ＝Ｂ＝Ｃ＝Ｄである場合、歩留りは９１．７％に増加する。
１つのスペア機能ユニットを備えると、明らかに、歩留りは劇的に増加する。機能ユニットを、個別に交換可能な２つ以上の副機能ユニットへ分割することにより、更に歩留りは増加する。設計の複雑さが増加することにより、歩留りが改良することによる見返りは、若干の点で相殺される。
ここで図１２を参照すると、完全あるいは部分的な単一の機能ユニットを用いて、動作不能な副機能ユニットを置き換える為のステップが示される。ステップ２４０で制御が開始される。ステップ２４２において、本制御は、動作不能な副機能ユニットにおける列と行を識別する。ステップ２４４において、本制御は、Ｎを機能ユニットの行の数と等しく設定し、そして、Ｒを１に設定する。ステップ２４６において、本制御は、ＲがＮ＋１に等しいかを判断する。これが真であれば、本制御は、ステップ２４８で終了する。等しくない場合、制御はステップ２５０へと続き、ここで本制御は、Ｒ行が、１以上の動作不能な（Ｎ．Ｏ）副機能ユニット（ＳＦＵ）を有するかを判断する。これが偽である場合、本制御は、ステップ２５２においてＲに１を加え、ステップ２４６へ戻る。判定が真である場合、本制御は、ステップ２５４へと続き、ここで、行Ｒが、２つ以上の動作不能な（Ｎ．Ｏ）副機能ユニット（ＳＦＵ）を有するかを判断する。完全または部分的なスペアの副機能ユニットは１つだけ備えられているので、同じ行に２以上の動作不能な副機能ユニットが存在する場合には、ステップ２５６でエラー信号が送信される。
ステップ２５８において、本制御は、ｍを、完全または部分的なスペアの機能ユニットの行の数と等しく設定し、ｚを、動作不能な副機能ユニットの列の数に設定する。ステップ２６２において、制御はｉ＝ｚに設定する。ステップ２７０において、本制御は、ｚ＞ｍであるかを判断する。これが偽である場合には、本制御は、ステップ２７４へと続き、スイッチング・デバイスを用いてｉ番目の副機能ユニットを、（ｉ＋１）列へとシフトする。ステップ２７６において、本制御は、（ｉ＋１）＝ｍであるかを判断する。等しくない場合、本制御は、ステップ２７８において、ｉに１を加え、ステップ２７４を続行する。等しい場合には、ステップ２８０において、本制御はＲに１を加え、ステップ２５４を続行する。
ステップ２７０において、ｚがｍよりも大きい場合、本制御は、ステップ２８４へと続き、スイッチング・デバイスを用いることで、ｉ番目の副機能ユニットを（ｉ−１）列へとシフトする。ステップ２８６において、本制御は、（ｉ−１）がｍに等しいかどうかを判断する。等しくない場合、本制御は、ステップ２８８において、ｉから１を減じて、ステップ２８４を続行する。等しい場合には、本制御はステップ２８０へと続く。
２つ以上の完全または部分的なスペア機能ユニット、および／又は副機能ユニットを備えた半導体に対して、動作不能な機能ユニット、および／又は副機能ユニットを置き換える為に、同様のアルゴリズムが実行されてよいことは、当業者には明らかである。更には、具体的なスイッチングの配列が示されているが、実際に使用される具体的なスイッチング・デバイスは、特定の実施例や、特定の機能ユニットおよび／又は副機能ユニットの詳細や、その他の通常の設計基準に依存する。また、同じ半導体内で、様々な異なる種類のスイッチング・デバイスが使用されてよい。
ここで図１４を参照すると、半導体３００は、Ｍ個の機能ユニット３０２−１、３０２−２、・・・、および３０２−Ｍを備える（まとめて３０２とする）。Ｍ個の機能ユニット３０２のそれぞれは、第１、第２、および第３の副機能ユニット１Ｘ、２Ｘ、および３Ｘをそれぞれ有し、ここでのＸは、１からＭの間の数である。第１の副機能ユニット１１、１２、１３、・・・、および１Ｍは、第２の副機能ユニット２１、２２、２３、・・・、および２Ｍとそれぞれ通信する。第１の副機能ユニット１Ｘは、また、第３の副機能ユニット３１、３２、３３、・・・、および３Ｍとそれぞれ通信する。例えば、第１の副機能ユニット１Ｘは、外部のアナログおよび／又はデジタルの入力および／又は出力（Ｉ／Ｏ）を有してよく、そして第３の副機能ユニット３Ｘは、外部のアナログおよび／又はデジタルのＩ／Ｏを有してよい。本実施例において、第２の副機能ユニット２Ｘは、第３の副機能ユニット３Ｘとは通信を行わない。しかしながら、当業者であれば、第２の副機能ユニット２Ｘが、第３の副機能ユニット３Ｘと通信を行ってもよいことは明らかである。更に、副機能ユニットが、必要に応じて追加され、接続されてよい。
第１の副機能ユニット１Ｘは、半導体３００のパッド３０４と通信し、第３の副機能ユニット３Ｘは、半導体３００のパッド３０６と通信する。図１４に示される典型的な実施形態は、Ｍ個の機能ユニット３０２のそれぞれにおいて、第１、第２、および第３の副機能ユニット１Ｘ、２Ｘ，および３Ｘをそれぞれ有しているが、半導体３００における機能ユニット３０２が、異なる組み合わせで通信を行う副機能ユニットをいくつ有してもよいことは、当業者には明らかである。
副機能ユニットのうちの１つが動作不能なときに、問題が発生する。例えば、所定の機能ユニット３０２において、第３の副機能ユニット３Ｘが動作不能である場合、第１の副機能ユニット１Ｘと、第２の副機能ユニット２Ｘの間の信号パスは損なわれない。しかしながら、第１と第３の副機能ユニット１Ｘおよび３Ｘの間の信号パスは、それぞれ使用不能になる。これにより、機能ユニット３０２全体が動作不能となる。例えば、多重ポートスイッチにおける１つのポートが欠陥となる。半導体３００の歩留りを増加させるために、１つ以上の副機能ユニットが動作不能となった場合には、副機能ユニットおよび／又は機能ユニット３０２全体の切り替えを行い、そして、スペアの副機能ユニットおよび／又は機能ユニット３０２と置き換えることが望ましい。
ここで図１５を参照すると、８ポート半導体３１４は、９つの機能ユニット３１６および３１８を備える。９つの機能ユニット３１６および３１８は、半導体３１４におけるそれぞれの入力およびパッド３１８および３２２とそれぞれ通信を行う８つの機能ユニット３１６と、スペア機能ユニット３１８とを有する。典型的な本実施例では、スペア機能ユニット３１８が半導体１３４の右端に示されているが、スペア機能ユニット３１８は半導体３１４の左端に位置してもよいし、いずれの２つの機能ユニット３１６の間に位置してもよい。
物理ポートスライス３１６は、１つのポートとして物理的に位置した特定の機能ユニット３１６における副機能ユニット１Ｘ、２Ｘ、および３Ｘがグループ化されたものを指す。（必須ではないが）通常は、物理的スライスの副機能ユニットは、垂直にスタックされる。例えば、図１５の第１の物理ポートスライス３１６−１は、副機能ユニット１１、２１および３１を含む。
半導体３１４は、スペアの副機能ユニット１Ｓ、２Ｓ、および３Ｓを有したスペア機能ユニット３１８を備える。１つ以上の副機能ユニット１Ｘ、２Ｘおよび／または３Ｘが動作不能である場合に（図１５にはクロスハッチングで図示）、半導体３１４のスイッチング・デバイス（説明を簡単にするため、図１５には不図示）は、物理ポートスライス３１６のパッド３２０から、異なる物理ポートスライス３１６の副機能ユニットを通って、信号のルートを定めてよい。図１５で図示される半導体３１４において、半導体３１４の各行は、８つの機能する論理ポートスライスを持ちつつ、１つの動作不能な副機能ユニットを含んでよい。
論理ポートスライスとは、物理ポートスライス３１６の入力パッド３２０から、同じ物理ポートスライス３１６におけるそれぞれの出力パッド３２２まで、信号のルートを定めるために使用される、副機能ユニットの１グループを指す。例えば図１５では、副機能ユニット１３、２６、および３８が動作不能である。従って、図１５の第２の論理ポートスライスは、副機能ユニット１２、２２および３２を有する。しかしながら、副機能ユニット１３が動作不能であるので、スイッチング・デバイスは、第３の物理ポートスライス３１６−３の入力パッド３２０−３から、第４の物理ポートスライス３１６−４における第１の副機能ユニット１４まで、信号のルートを定める。これにより第３の論理ポートスライスは、副機能ユニット１４、２３および３３を含む。
物理ポートスライス３１６−１および３１６−２におけるパッド３２０−１および３２０−２からの信号は、同じ物理ポートスライス３１６−１および３１６−２における、第１の副機能ユニット１１および１２へ、それぞれルートが定められる。物理ポートスライス３１６−３から始まる場合には（それは、動作不能な副機能ユニット１３を含んでいる）、パッド３２０−３から３２０−８のそれぞれの信号は、１機能ユニット右側に隣接する物理ポートスライス３１６−４から３１６−８と３１８へと、ルートが定められる。副機能ユニット１３は動作不能であるが、副機能ユニット２３は動作可能なままである。従ってスイッチング・デバイスは、副機能ユニット１４から副機能ユニット２３まで出力信号のルートを定める。ある具体例においては、第１の副機能ユニット１Ｘと、それぞれの第３の副機能ユニット３Ｘとの間の信号は、動作可能な第１の副機能ユニット１Ｘの下に位置する第２の副機能ユニット２Ｘを通るルートが定められる。例えば、副機能ユニット１４から副機能ユニット３３への信号は、副機能ユニット２４を通るルートが定められる。
副機能ユニット２６を通るルーティングは、副機能ユニット１６と副機能ユニット３５とを接続する、副機能ユニット２６における、能動回路を有していないワイヤリングであってよい。副機能ユニット２６が動作不能であっても、副機能ユニット１６から副機能ユニット３５への信号は、副機能ユニット２６を通って、ルートが定められる。これは、製作中に、第１の副機能ユニット１Ｘからの信号を、第３の副機能ユニット３Ｘの為に、同じ物理ポートスライスの第２の副機能ユニット２Ｘを通るように、自動的に通過させることにより達成される。同一線上にあり、或いは第３の物理ポートスライス３１６−３の右に位置するパッド３２０−３〜３２０−８からの信号は、１機能ユニットだけ右にシフトされる。第４、第５、および第６の物理ポートスライス３１６−４、３１６−５、３１６−６における、第１および第２の副機能ユニット１４および２３、１５および２４、１６および２５の間の信号は、それぞれ、動作不能な副機能ユニット２６を避けるために、１機能ユニットだけ左へシフトされる。第４から第８の物理ポートスライス３１６−４から３１６−８における、第１および第３の副機能ユニット１４および３３、１５および３４、１６および３５の間の信号は、それぞれ、１機能ユニットだけ左へシフトされる。スペアの副機能ユニット３Ｓから第８の出力パッド３２２−８への信号は、１機能ユニットだけ左へシフトされる。
図１５の結果として生じる論理ポートスライスは、副機能ユニット１１、２１、および３１を含み、また１２、２２、および３２を含み、また１４、２３および３３を含み、また１５、２４および３４を含み、また１６、２５および３５を含み、また１７、２７および３６を含み、また１８、２８および３７を含み、そして、１Ｓ、２Ｓおよび３Ｓを含む。
ここで図１６を参照すると、副機能ユニット１５、２８および３２が動作不能である。第５から第８の物理ポートスライス３１６−５から３１６−８において、それぞれのパッドおよび第１の副機能ユニット、３２０−５および１６、３２０−６および１７、３２０−７および１８、そして、３１６−８および１Ｓの間の信号は、それぞれ、１機能ユニットだけ右へシフトされる。第６から第８の物理ポートスライス３１６−６から３１６−８における、第１および第２の副機能ユニット、１６および２５、１７および２６、１８および２７の間の信号は、それぞれ、１機能ユニットだけ左へシフトされる。第２から第４の物理ポートスライス３１６−２から３１６−４における、第１および第３の副機能ユニット、１２および３３、１３および３４、１４および３５の間の信号は、それぞれ、１機能ユニットだけ右へシフトされる。第３から第８の物理ポートスライス３１６−３から３１６−８における、第３の副機能ユニット３３から３Ｓ、およびパッド３２２−２から３２２−８への信号は、スペア機能ユニット３１８と同様に、１機能ユニットだけ左へシフトされる。
図１６の結果として生じる論理ポートスライスは、副機能ユニット１１、２１、および３１を含み、また１２、２２、および３３を含み、また１３、２３および３４を含み、また１４、２４および３５を含み、また１６、２５および３６を含み、また１７、２６および３７を含み、また１８、２７および３８を含み、そして、１Ｓ、２Ｓおよび３Ｓを含む。
ここで図１７を参照すると、９つの機能ポート３３２−１〜３３２−９を備えた典型的な８ポート半導体３３０が製造される。第９ポート３３２−９におけるパッド３３４−９および３３６−９は、それぞれ使用されなくてよい。更には、切り替えるべき隣接するポートがないので、第１の物理ポートスライス３３２−１、又は第９の物理ポートスライス３３２−９における、１以上のスイッチング・デバイスＸ−１およびＸ−９は、それぞれ、使用されなくてもよい。ポート３２２のそれぞれは、第１、第２、および第３の副機能ユニット１Ｘ、２Ｘ、および３Ｘを、それぞれ含む。半導体３３０における、パッド３３４と第１の副機能ユニット１Ｘとの間の第１のスイッチング・デバイス３３８は、パッド３３４から、隣接する物理ポートスライス３３２における第１の副機能ユニット１Ｘへの信号、或いは、第１の副機能ユニット１Ｘからパッド３３４への信号のルートを、それぞれ定める。
第１および第２の副機能ユニット１Ｘおよび２Ｘとの間に配置された第２のスイッチング・デバイス３４０は、第２の副機能ユニット２Ｘから、第１の副機能ユニット１Ｘへの信号、或いは、第１の副機能ユニット１Ｘから、第２の副機能ユニット２Ｘへの信号のルートを、それぞれ定める。第２および第３の副機能ユニット２Ｘおよび３Ｘとの間に配置された第３のスイッチング・デバイス３４２は、第１の副機能ユニット１Ｘから、第３の副機能ユニット３Ｘへの信号、或いは、第３の副機能ユニット３Ｘから、第１の副機能ユニット１Ｘへの信号のルートを、それぞれ定める。上記したように、第１の副機能ユニット１Ｘから第３の副機能ユニット３Ｘへの信号３４４は、動作可能な第１の副機能ユニット１Ｘを備えた物理ポートスライスにおける第２の副機能ユニット２Ｘを通って、ルートが定められる。
第３の副機能ユニット３Ｘおよびパッド３３６の間に配置された第４のスイッチング・デバイス３４６は、第３の副機能ユニット３Ｘからパッド３３６への信号、或いは、パッド３３６から第３の副機能ユニット３Ｘへの信号のルートをそれぞれ定める。典型的な実施形態においては、それぞれの物理ポートスライス３３２には、副機能ユニット１Ｘと２Ｘとの間、副機能ユニット２Ｘと３Ｘとの間、入力ポートおよび／又は出力ポートと３３４と１Ｘとの間、そして、副機能ユニット３Ｘと３３６との間に、それぞれ２つのスイッチング・デバイスが置かれる。これは、双方向信号伝送を提供する。典型的な実施形態において、スイッチング・デバイス３３８、３４０、３４２、および３４６のそれぞれは、２つ以上の異なる入力信号から出力を選択するマルチプレクサ・スイッチである。例えば、第３の物理ポートスライス３３２−３において、それぞれ、第２の副機能２２および第３の副機能３３の間に、下方への信号フローを備えたスイッチング・デバイス３４２−３は、副機能ユニット１２、１３、および１４のうちの１つから、副機能ユニット３３への出力信号のルートを選択的に定める。
ここで図１８を参照すると、典型的な３ポート半導体３５４が、更に詳細に示されている。半導体３５４は、３つの機能ユニット３５６−１から３５６−３と、スペア機能ユニット２５８とを備える。第１の副機能ユニット１Ｘとパッド３６２との間に配置された、下方への信号パスを有する、スイッチング・デバイス３６０−２および３６０−３は、パッド３６２から同じ物理ポートスライス３５６における第１の副機能ユニット１Ｘへの信号のルートを定める。例えば、第２の物理ポートスライス３５６−２における下方への信号パスを有するスイッチング・デバイス３６０−２は、第１の物理ポートスライス３５６−１の入力パッド３６２−１か、または第２の物理ポートスライス３５６−２の入力パッド３６２−２から、第２の物理ポートスライス３５６−２の第１の副機能ユニット１２への信号を出力してよい。同様に、反対方向においても、信号のルートが定められる。
第１の副機能ユニット１Ｘと第２の副機能ユニット２Ｘとの間に配置された、下方への信号パスを有する、スイッチング・デバイス３６４−１〜３６４−３と、３６４−Ｓとは、第１の副機能ユニット１Ｘの中の１つから、同じ物理ポートスライス３５６における第２の副機能ユニット２Ｘへの信号のルートを定める。例えば、第２の物理ポートスライス３５６−２における下方への信号パスを有するスイッチング・デバイス３６４−２は、副機能ユニット１１、１２、および１３のいずれかから副機能ユニット２２への信号を出力してよい。同様に、反対方向においても、信号のルートが定められる。
第２の副機能ユニット２Ｘと第３の副機能ユニット３Ｘとの間に配置された、下方への信号パスを有する、スイッチング・デバイス３６６−１から３６６−３と３６６−Ｓとは、第１の副機能ユニット１Ｘの中の１つから、同じ物理ポートスライス３５６における第３の副機能ユニット３Ｘへの信号のルートを定める。例えば、第２の物理ポートスライス３５６−２における下方への信号パスを有するスイッチング・デバイス３６６−２は、副機能ユニット１１、１２、および１３のいずれかから副機能ユニット３２への信号を出力してよい。同様に、反対方向においても、信号のルートが定められる。
第３の副機能ユニット３Ｘとパッド３７０との間に配置された、下方への信号パスを有する、スイッチング・デバイス３６８−１から３６８−３は、第３の副機能ユニット３Ｘの中の１つから、同じ物理ポートスライス３５６におけるパッド３７０への信号のルートを定める。例えば第２の物理ポートスライス３５６−２における下方への信号パスを有するスイッチング・デバイス３６８−２は、副機能ユニット３２または３３から、同じ物理ポートスライスの出力パッド３７０−２への信号を出力してよい。同様に、反対方向においても、信号のルートが定められる。
ここで図１９を参照すると、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そして、第２および第３の副機能ユニット２Ｘおよび３Ｘの間に配置された、典型的なスイッチング・デバイス３７８および３８０が、それぞれ、より詳細に示されている。図１９に示されたマルチプレクサ３７８および３８０は、４対１マルチプレクサであって、第１および第２の信号、ＮＥ＿ＳＷおよびＮＷ＿ＳＥ、そして、ＳＷ＿ＮＥおよびＳＥ＿ＮＷによって制御されるが、これらについては後に詳細を述べる。４対１マルチプレクサが示されているが、入力信号の数に応じて、３対１マルチプレクサ、２対１マルチプレクサ、および／又は、Ｍ対１マルチプレクサ（Ｍは整数である）が使用されてよい。
下方の信号フローを有するマルチプレクサ・スイッチ３７８のそれぞれにおいて、「１」入力は、左側に隣接する物理ポートスライス３８２における副機能ユニット１Ｘから、出力信号を受信する。「０」入力は、現在の物理ポートスライス３８２における副機能ユニット１Ｘから、出力信号を受信する。「２」入力は、右側に隣接する物理ポートスライス３８２における副機能ユニット１Ｘから、出力信号を受信する。各マルチプレクサ・スイッチ３７８および３８０は、副機能ユニット１Ｘまたは２Ｘから３つの信号を選択するので、「３」入力は、グランドへ固定され、使用されない。同様に、反対方向においても、信号のルートが定められる。更には、第１および第２の副機能ユニット１Ｘおよび２Ｘの間に配置されたマルチプレクサ・スイッチ３７８および３８０がそれぞれ示されているが、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にマルチプレクサ・スイッチが、同じように接続されてもよい。
ここで図２０を参照すると、半導体３９６において第１の副機能ユニット１Ｘとパッド３９４の間に配置されたスイッチング・デバイス３９０と３９２とが、より詳細に示されている。下方の信号フローと共に図示されたスイッチング・デバイス３９０は、マルチプレクサ・スイッチであり、上方の信号フローと共に図示されたスイッチング・デバイス３９２は、デュアルスイッチである。スイッチング・デバイス３９０または３９２のいずれかの型のスイッチは、排他的に使用されてもよいし、或いは、他方の型のスイッチング・デバイス３９２または３９０の代替として使用されてもよい。マルチプレクサ・スイッチ３９０は、制御信号ＭＵＸ＿ＣＲに基づき、２つの入力信号のうちの１つを出力する２対１マルチプレクサである。「０」入力は、同じ物理ポートスライス３９７の入力パッド３９４から、出力信号を受信する。「１」入力は、左側に隣接する物理ポートスライス３９７の入力パッド３９４から、出力信号を受信する。
各デュアルスイッチ３９２は、第１および第２のスイッチ３９８および４００をそれぞれ含んでおり、これらのスイッチは、第１および第２の制御信号ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲに基づき、１つの第１の副機能ユニット１Ｘから、複数のパッド３９４の１つへの信号を出力するために、互いに協力する。例えば、第２物理ポートスライス３９７−２におけるデュアルスイッチ３９２−２は、副機能ユニット１２からの信号を、第１のスイッチ３９８−２を開くことにより、同じ物理ポートスライス３９７−２における入力パッド３９４−２へと導くか、或いは、第２のスイッチ４００−２を開くことにより、左側に隣接している物理ポートスライス３９７−１における出力パッド２９４−２へと導く。第１および第２のスイッチ３９８および４００のどちらか１つだけが、常に開いた状態にあり、スイッチ３９８および４００は、通常は、同時には閉じられない。
ここで図２１を参照すると、表は、図２０におけるスイッチング・デバイス３９０および３９２に対する制御信号の組み合わせを含む。スイッチ３９８および４００は、それぞれの制御信号がハイに設定された時に開き、それぞれの制御信号がローに設定された時に閉じられる。上方への信号フローを有した図２０のデュアルスイッチ３９２に対して、ＭＵＸ＿ＳＴがハイに設定された場合に、第１のスイッチ３９８が開く。表によると、第１の副機能ユニット１Ｘからの信号は、ＭＵＸ＿ＳＴがハイに設定された場合には、同じ物理ポートスライス３９７におけるそれぞれのパッド３９４へルートが定められる。ＭＵＸ＿ＣＲがハイに設定された場合に、第２のスイッチ４００が開く。表によると、第１の副機能ユニット１Ｘからの信号は、ＭＵＸ＿ＣＲがハイに設定された場合には、左側に隣接する物理ポートスライス３９７におけるパッド３９４へ、第１の副機能ユニットからの信号のルートが定められる。ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲの両方がゼロの場合、データは、パッド３９４へ送信されない。ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲの両方がハイの場合は、非使用の組み合わせが起きたことになる。
ここで図２２を参照すると、半導体３９６において、第３の副機能ユニット３Ｘと、パッド４１０との間に配置されたスイッチング・デバイス４０８が、より詳細に示される。図２０では、上方の信号フローと共に示されていたが、下方の信号フローを有する図２２のスイッチング・デバイス４０８は、デュアルスイッチである。第１および第２の制御信号ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲに基づいて、第３の副機能ユニット３Ｘにより、パッド４１０へと出力される信号のルートを定める為に、第１および第２のスイッチ４１２および４１４は、それぞれ互いに協力する。また、図２２のデュアルスイッチに対して、図２１の制御信号の組み合わせが、制御信号ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲに適用される。図２０のＳＷは信号の方向が片方向であるようなデジタル信号のルートを定めるために使用される、３状態バッファである。図２２のＳＷは、双方向のアナログ信号を通すＣＭＯＳスイッチである。
ＭＵＸ＿ＳＴがハイに設定される場合、第１のスイッチ４１２が開き、第３の副機能ユニット３Ｘからの信号は、同じ物理ポートスライス３９７におけるそれぞれのパッド４１０へと、ルートが定められる。ＭＵＸ＿ＣＲがハイに設定される場合、第２のスイッチ４１４が開き、第３の副機能ユニット３Ｘからの信号は、左に隣接する物理ポートスライス３９７のパッド４１０へと、ルートが定められる。図２２には、下方の信号フローを有する１つのスイッチング・デバイス４０８が示されているだけであるが、上方の信号フローを有するスイッチング・デバイスを、同じような配置で備えてよい。また、デュアルスイッチ４０８は、マルチプレクサ・スイッチと置き換えられてもよい。
ここで図２３（ａ）を参照すると、システムは、自動試験装置（ＡＴＥ）４２０、レーザ４２２、および、トリミング回路４２４とヒューズ回路４２６と副機能ユニットとスイッチング・デバイス（これらをまとめて４２８と呼ぶ）とを有した自己修正可能な半導体４２３を備える。ＡＴＥ４２０は、テストモードの最中に副機能ユニットを試験し、（もしあるならば）動作不能な副機能ユニットを識別する。ＡＴＥ４２０は、欠陥がある副機能ユニットの位置をレーザ４２２へ出力し、当該レーザは、ヒューズ回路４２６における対応するヒューズを、作成または破壊する。通常モードでは、後述するように、スイッチング・デバイスを構成するために、トリミング回路４２４は、ヒューズ回路４２６を利用する。
ここで図２３（ｂ）を参照すると、トリミング回路４２４が図示される。試験処理の後に、レーザ４２２は、半導体４２３のヒューズ回路４２６における１以上のヒューズをゼロに不活性化してよく、これによりヒューズ回路はＴＲＩＭ＿＊信号の値を設定する。「＊」は、副機能ユニットに対する記入子である。ＴＲＩＭ＿Ｐ１、ＴＲＩＭ＿Ｐ２、ＴＲＩＭ＿Ｐ３の信号がある。デコードモジュール４３６の入力は、ＴＲＩＭ＿＊信号を受信する。ＴＲＩＭ＿＊信号は、ヒューズ回路４２６からの、ｎビット幅の信号である。デコードモジュール４３６は、ＴＲＩＭ＿＊信号を、ゼロから８の間の値のバイナリ値に変換する。バイナリ値のそれぞれは、（８ポート半導体であると仮定した場合）、半導体８６の物理ポートスライスに対応する。第１のマルチプレクサ・スイッチ４３８の、第１および第２の入力は、このバイナリ値を受信する。
ＤＩＳ＿ＦＵＳＥ信号が確実にデフォルトでローに設定されるために、入力パッドは、好ましくはプルダウン抵抗を有する。通常動作の最中に、トリムされたヒューズ容量が半導体８６におけるアクティブなグループを決定するように、ＤＩＳ＿ＦＵＳＥ信号はローに設定される。しかしながら、試験処理の最中、動作不能な副機能ユニットおよび／又は機能ユニット９２を検出するために、トリミング回路４２４は、半導体８６において、異なるパターンでデータを転送する為の１以上のシフトレジスタを利用する事が出来る。
第１のマルチプレクサ・スイッチ４３８の第２の制御信号は、デフォルトでハイに設定される。従って、ＤＩＳ＿ＦＵＳＥ信号がローに設定される場合、第１のマルチプレクサ・スイッチ４３８は、デコードモジュール４３６からバイナリ値を出力する。ＴＲＩＭ＿＊信号をデコードすることにより、ＴＲＩＭ＿＊信号の値のマッピングが単純化される。半導体８６が望ましく動作するために、レーザが不活性にする必要があるヒューズの数を統計的に最小化するというやり方で、マップモジュール４４０は、ＴＲＩＭ＿＊信号の値をマップする。第１のマルチプレクサ・スイッチ４３８の出力は、管理インターフェイスによって読み出し可能なレジスタへと送信される。
自動試験装置（ＡＴＥ）は、欠陥を有しない半導体８６における、副機能ユニットおよび／又は機能ユニット９２を識別する。半導体８６のアナログ部分を満足のいくように試験する為に、半導体８６上の副機能ユニット９２は、異なる論理ポートスライスを形成するように配置される。レーザで不活性化されるヒューズは永久的であるので、半導体８６の完全性を試験する為には、ヒューズ回路４２８内に不活性なヒューズを持たない様々な論理ポートスライスを形成することが望ましい。
シフトレジスタ４４４は、シフターロジックの製造欠陥に出会う確率を最小化するために使用される。ＴＣＫ信号は、シフトレジスタ４４４にクロックを与える。シフトレジスタ４４４は、ＴＣＫ信号の立ち上がりのエッジに合わせて、時間を測定する。データは、ＴＤＩ信号から、シフトレジスタ４４４へとシフトされる。シフトレジスタ４４４は、ｐビットおよびｎビットのデータの大きい方の値に１を加えたデータを有する。ＴＤＩ信号は、第３のマルチプレクサ・スイッチ４４６へと入力されるので、第３のマルチプレクサ・スイッチ４４６の為の制御信号として機能するＴＭＳ信号は、通常は、ローに設定される。
シフトレジスタ４４４は、２つの動作モードを有する。ダイレクトモードにおいて、シフトレジスタ４４４は、第１のマルチプレクサ・スイッチ４３８の入力へ、ｎビットの出力をする。ダイレクトモードは、ＡＴＥプログラミングの最中に利用される。シフトレジスタ４４４からのｎビット信号が、第１のマルチプレクサ・スイッチ４３８によって出力される場合に、ｎビット信号は、マップモジュール４４０によってマップされる。半導体８６の全ての機能ユニット９２におけるシフトレジスタ４４４は、ＴＤＩ信号からのデータによって一斉にロードされる。
バイパスモードにおいて、第１のマルチプレクサ・スイッチ４３８はバイパスされ、シフトレジスタ４４４によって出力されるｐビットは、第２のマルチプレクサ・スイッチ４４２へ入力される。従って、マップモジュール４４０もまた、バイパスされる。ＡＮＤゲート４４８の出力は、ＤＩＳ＿ＦＵＳＥ信号およびハイ信号で定められる。ＡＮＤゲート４４８の出力は、第２のマルチプレクサ・スイッチ４４２に対する制御信号である。バイパスモードでは、ＴＭＳ信号はハイに設定される。従って、データは、Ｓ＿ＩＮ信号からシフトレジスタ４４４へと入る。バイパスモードは、マップモジュール４４０に欠陥がある場合に利用される。隣接する物理ポートスライスのシフトレジスタ４４４は、Ｎ番目のシフトレジスタ４４４の出力が、（Ｎ＋１）番目のシフトレジスタ４４４の入力によって受信されるように、デイジーチェイン接続される。
試験の最中には、論理ポートスライスを構成する為に、管理インターフェイスを利用することが役立ってもよい。この場合、管理インターフェイスは、書込可能レジスタ４５０を利用する。書込可能レジスタ４５０は、リセット信号としてＴＲＳＴ信号を受信する。第１のマルチプレクサ・スイッチ４３８の入力は、書込可能レジスタ４５０から、ｎビットの幅の出力を受け取る。この場合、書込可能レジスタ４５０から出力を受け取る第１のマルチプレクサ・スイッチ４３８の入力が選択されるように、ＤＩＳ＿ＦＵＳＥ信号は、ハイに設定される。ＤＩＳ＿ＦＵＳＥ信号がハイに設定された後、書込可能レジスタ４５０は、コンフィギュレーションデータが書込可能レジスタ４５０によって生成されるのか、ヒューズ回路４２８のヒューズによって生成されるのかどうかを制御する。
ここで図２４を参照すると、表は、デコードモジュール４３６によって実装されるマッピングスキームを要約している。デコードモジュール４３６は、ＴＲＩＭ＿＊信号の値を、物理ポートスライスを示す、対応するＳＫＩＰ＿＊値にマップする。望ましい動作の為に不活性化されるヒューズの数が最小化されるように、ヒューズマッピングは実装される。ＴＲＩＭ［３：０］の値は、ヒューズが不活性化されない場合０と仮定され、１つのヒューズが不活性となる場合には１と仮定される。機能不全がある場合における多義性を避けるために、非使用のＴＲＩＭ［３：０］の組み合わせが、バイナリ値へとマップされる。図２４において、非使用の組み合わせのマッピングは、必要とされるマッピングのロジックを最小化する。
ＡＴＥが使用される場合、ＳＫＩＰ［３：０］の値は、シフトレジスタ４４４からのデータをシフトすることによって生成される。しかしながら、デコードされたＳＫＩＰ［３：０］の値は、好ましくは、レーザがヒューズを不活性とする場合に使用される。動作不能な副機能ユニット９２が検出されない場合には、ペア機能ユニットを使用禁止にすることが最も効率的である。従って、ＴＲＩＭ［３：０］の値が００００である場合、使用禁止ポートとして。ポート８が選択される。しかしながら、この場合、実際にヒューズを不活性化する必要はない。
ここで図２５を参照すると、表は、半導体８６における第１、第２および第３の副機能ユニットの為のトリミング信号を要約する。第１の副機能ユニットはブロックＰ１に対応し、第２の副機能ユニットはブロックＰ２に対応し、第３の副機能ユニットはブロックＰ３と対応する。図２４の表によると、与えられたＴＲＩＭ［３：０］の値は、対応するＳＫＩＰ［３：０］の値を有する。
ここで図２６を参照すると、半導体８６上の全てのポートは、ハードワイヤードな入力信号ＰＯＲＴ＿ＳＬＩＣＥ［３：０］を有する。ＰＯＲＴ＿ＳＬＩＣＥ［３：０］の値は、０から８の間であって、特定の物理ポートスライス番号を識別する。ＳＫＩＰ＿＊信号の値は、動作不能な副機能ユニット９２の物理ポートスライス番号を識別するので、ＰＯＲＴ＿ＳＬＩＣＥ［３：０］とＳＫＩＰ＿＊とは、論理ポートスライスのレイアウトを決めるために比較される。
図２６における式は、スイッチング・デバイスの為に制御信号を有している半導体８６上での制御信号の値を決定する。ＮＥ＿ＳＷ、ＮＷ＿ＳＥ、ＳＷ＿ＮＥ、およびＳＥ＿ＮＷの制御信号は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そして、第１および第３の副機能ユニット１Ｘおよび３Ｘの間のマルチプレクサ・スイッチ３７８および３８８が、それぞれ、図１９においてどのように動作するのかを定める。ＭＵＸ＿Ｘ制御信号は、第１の副機能ユニット１Ｘおよびパッド３９４の間、そして、第３の副機能ユニット３Ｘおよびパッド４１０の間の、マルチプレクサ・スイッチ３９０およびデュアルスイッチ３９２が、それぞれ、図２０および図２２においてどのように動作するのかを定める。
ここで図２７を参照すると、ＭＵＸ＿ＳＴとＭＵＸ＿ＣＲの制御信号は、ＳＫＩＰ＿＊およびＰＯＲＴ＿ＳＬＩＣＥの値を比較することにより決定される。例えば、ＳＫＩＰ＿＊か、ＰＯＲＴ＿ＳＬＩＣＥよりも小さい場合、第１の副機能ユニット１Ｘおよびパッド３９４の間のスイッチング・デバイス３９０および３９２は、それぞれ、第１の副機能ユニット１Ｘから左側に隣接する物理ポートスライス３９７へ、信号のルートを定める。同様に、第３の副機能ユニット３Ｘおよびパッド４１０の間のスイッチング・デバイス４０８は、それぞれ、第３の副機能ユニット３Ｘから左側に隣接する物理ポートスライス３９７へ、信号のルートを定める。反対方向へ伝達する信号に対しては、シフトの方向は逆となる。また、ＳＫＩＰ＿＊が、ＰＯＲＴ＿ＳＬＩＣＥよりも大きい場合、信号の進路は変更されない。
ここで図２８を参照すると、ＮＥ＿ＳＷおよびＮＷ＿ＳＥの制御信号の値は、ＳＫＩＰ＿ＴＯＰの値とＳＫＩＰ＿ＢＯＴの値とを、ＰＯＲＴ＿ＳＬＩＣＥの値と比較することにより決定される。図２８の表は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そして、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にそれぞれ配置された下方の信号フローを有するマルチプレクサ・スイッチ３７８の為の制御信号を決定する。マルチプレクサ・スイッチ３７８は、図１９に示すように、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そして、第１および第３の副機能ユニット１Ｘおよび３Ｘの間の信号のルートを、それぞれ定める。例えばＮＥ＿ＳＥがゼロに等しく、ＮＷ＿ＳＥが１に等しい場合、左側に隣接した物理ポートスライス３８２における副機能ユニット１Ｘからの信号は、現在の物理ポートスライス３８２における副機能ユニット２Ｘへと、ルートが定められる。
ここで図２９を参照すると、ＳＥ＿ＮＷおよびＳＷ＿ＮＥの制御信号の値は、ＳＫＩＰ＿ＴＯＰの値とＳＫＩＰ＿ＢＯＴの値とを、ＰＯＲＴ＿ＳＬＩＣＥの値と比較することによって決定される。図２９の表は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そして、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にそれぞれ配置された上方の信号フローを有するマルチプレクサ・スイッチ３８０の為の制御信号を決定する。マルチプレクサ・スイッチ３８０は、図１９に示すように、第２および第１の副機能ユニット２Ｘおよび１Ｘの間、そして、第３および第１の副機能ユニット３Ｘおよび１Ｘの間の信号のルートを、それぞれ定める。例えば、ＳＥ＿ＮＷが１に等しく、ＳＷ＿ＮＥがゼロに等しい場合、右側に隣接した物理ポートスライス３８２における副機能ユニット２Ｘからの信号は、現在の物理ポートスライス３８２における副機能ユニット１Ｘへと、ルートが定められる。
ここで図３０を参照すると、典型的なシフトレジスタの実施例が示される。各物理ポートスライスは、シフトレジスタ４５８およびマルチプレクサ・スイッチ４６０を含む。全てのマルチプレクサ・スイッチ４６０における第１の入力は、ＴＤＩ信号を受信する。全てのマルチプレクサ・スイッチ４６０における第２の入力は、その前のシフトレジスタ４５８からの出力を受け取る。ダイレクトモードにおいて、全てのシフトレジスタ４５８は、ＴＤＩ信号によって一斉にロードされる。１２のトリミングビットと、１の制御ビットとを有するシフトレジスタ４５８を構成するためには、１３ビットが必要とされる。しかしながら、典型的な実施形態では、シフトレジスタ４５８は、１５ビットのレジスタである。従って、各シフトレジスタ４５８における上位の２ビットは、ダイレクトモードの最中には使用されない。
ここで、本発明が教示する基板は、様々な形態で実装される事が出来ることは、当業者であれば、先の記載から明らかである。従って、本発明は特定の実施例に関連して述べられたが、図面、明細書、および特許請求の範囲を研究することにより、その他の改良が行われることは、当業者にとっては明らかであるので、本発明の本当の範囲は、そのような実施例に限定されるべきではない。
従来技術における、副機能ユニットを有する多数の機能ユニットを備えた半導体の機能ブロック図である。 従来技術における、ギガビットの物理レイヤ・デバイスの為の典型的な機能ユニットの機能ブロック図である。 スイッチング・デバイスへ命令を行い、試験・欠陥確認回路を追加的に有する、オンチップのコントローラの機能ブロック図を示す。 スイッチング・デバイスへ命令を行い、試験・欠陥確認回路を追加的に有する、オンチップのコントローラの機能ブロック図を示す。 １つの動作不能の機能ユニットを置換するスペア機能ユニットを備えた、本発明に係る第１の典型的な自己修正可能な半導体の機能ブロック図である。 １以上の動作不能の副機能ユニットを置換するスペア機能ユニットを備えた、本発明に係る第２の典型的な自己修正可能な半導体の機能ブロック図である。 １端にスペア機能ユニットを備えた、本発明に係る第３の典型的な自己修正可能な半導体の機能ブロック図である。 部分的なスペア機能ユニットを備えた、本発明に係る第４の典型的な自己修正可能な半導体の機能ブロック図である。 ２つの部分的なスペア機能ユニットが中央に配置された、本発明に係る第５の典型的な自己修正可能な半導体の機能ブロック図である。 ２つの部分的なスペア機能ユニットが１端に配置された、本発明に係る第６の典型的な自己修正可能な半導体の機能ブロック図である。 部分的なスペア機能ユニットと多重化されたスイッチング・デバイスとを備えた、本発明に係る第７の典型的な自己修正可能な半導体の機能ブロック図である。 複数の副機能ユニットと、２つの部分的なスペア機能ユニットと、多重化されたスイッチング・デバイスとを備えた、本発明に係る第８の典型的な自己修正可能な半導体の機能ブロック図である。 動作不能な副機能ユニットを、単一のスペア機能ユニットにおける副機能ユニットと置き換える為のステップを示すフローチャートである。 加算ノードスイッチの一例を示す図である。 従来技術において、通信を行う第１および第２の副機能ユニットと、通信を行う第１および第３の副機能ユニットとを備えた半導体の機能ブロック図である。 １つ以上の動作不能な副機能ユニットを置換するためのスペア機能ユニットを備えた、本発明に係る第１の典型的な８ポートの自己修正可能な半導体の機能ブロック図である。 １つ以上の動作不能な副機能ユニットを置換するためのスペア機能ユニットを備えた、本発明に係る第２の典型的な８ポートの自己修正可能な半導体の機能ブロック図である。 第１、第２、および第３の副機能ユニットを有する機能ユニットと、スイッチング・デバイスと、入力パッドおよび出力パッドと、副機能ユニット間に設定された信号パスとを備えた、本発明に係る半導体を示す。 スペア機能ユニットと、副機能ユニット間のスイッチング・デバイスと、入力パッドと、出力パッドとを備えた、本発明に係る典型的な、自己修正可能な３ポート半導体の機能ブロック図である。 第１および第２の副機能ユニット間に多重化されたスイッチング・デバイスを備えた自己修正可能な半導体における３つの機能ユニットの機能ブロック図である。 マルチプレクサと、第１の副機能ユニットおよび入力パッドの間にデュアルスイッチを有する自己修正可能な半導体における、３つの機能ユニットの機能ブロック図である。 それぞれの第１の副機能ユニットと入力パッドとの間のスイッチング・デバイス、および、それぞれの第３の副機能ユニットと出力パッドとの間のスイッチング・デバイスに対する制御信号の組み合わせを示す表である。 それぞれの第３の副機能ユニットと出力パッドの間の素子を切り替えるデュアルスイッチを備えた、自己修正可能な半導体における３つの機能ユニットの機能ブロック図である。 動作不能な副機能ユニットと、トリミング回路とをそれぞれ配置した、システムの機能ブロック図である。 動作不能な副機能ユニットと、トリミング回路とをそれぞれ配置した、システムの機能ブロック図である。 本発明に係る自己修正可能な半導体の為の、半導体の検査プロセスにおけるヒューズマッピングを示す表である。 機能ユニットにおける動作不能な副機能ユニットを識別する為のトリミング信号を示す表である。 自己修正可能な半導体におけるスイッチング・デバイスの為の制御信号を定める為の関数を示す表である。 副機能ユニットと、入力パッドおよび／又は出力パッドとの間の信号フローと、ＳＫＩＰ＿＊信号とＰＯＲＴ＿ＳＬＩＣＥ信号とに基づくスイッチング・デバイス制御信号の値とを示す表である。 第１および第２の副機能ユニット、および第１および第３の副機能ユニットの間の下方への信号フローと、ＳＫＩＰ＿ＴＯＰ信号、ＳＫＩＰ＿ＢＯＴ信号、およびＰＯＲＴ＿ＳＬＩＣＥ信号に基づくスイッチング・デバイス制御信号の値を示す表である。 第３および第１の副機能ユニット、および第２および第１の副機能ユニットの間の上方への信号フローと、ＳＫＩＰ＿ＴＯＰ信号、ＳＫＩＰ＿ＢＯＴ信号、およびＰＯＲＴ＿ＳＬＩＣＥ信号に基づくスイッチング・デバイス制御信号の値を示す表である。 副機能ユニット間、および、副機能ユニットと入力パッドおよび／または出力パッド間の信号パスを確認する為に使用される機能ユニットの為のシフトレジスタの機能ブロック図である。

Claims (15)

  1. 自己修正可能な半導体であって、
    第１の機能を実行する為に、互いに協力する第１、第２、および第３の副機能ユニットを有する第１の機能ユニットであって、前記第１の副機能ユニットは、前記第２の副機能ユニットと通信し、前記第２の副機能ユニットを通って前記第３の副機能ユニットと通信する、第１の機能ユニットと、
    第１、第２、および第３の副機能ユニットを有する第１のスペア機能ユニットであって、前記第１の機能ユニットの前記第１、第２及び第３の副機能ユニットのそれぞれと、前記第１のスペア機能ユニットの前記第１、第２、および第３の副機能ユニットのそれぞれとは、機能的に交換可能である、第１のスペア機能ユニットと、
    前記第１の機能ユニットおよび前記第１のスペア機能ユニットの前記第１、第２、および第３の副機能ユニットとそれぞれ通信し、前記第１の機能ユニットの前記第２の副機能ユニットが動作不能である場合に、前記第１の機能ユニットの前記第２の副機能ユニットを、前記第１のスペア機能ユニットの前記第２の副機能ユニットに置き換える複数のスイッチング・デバイスと
    を備え、
    前記第１の機能ユニットの前記第２の副機能ユニットが動作不能である場合に、前記第１の機能ユニットの前記第１の副機能ユニットは、前記第１のスペア機能ユニットの前記第２副機能ユニットと通信し、前記第１の機能ユニットの前記第２の副機能ユニットを通って前記第１の機能ユニットの前記第３の副機能ユニットと通信する自己修正可能な半導体。
  2. 前記自己修正可能な半導体における少なくとも１つの動作不能な副機能ユニットを識別し、そして、前記少なくとも１つの動作不能な副機能ユニットを置き換える為に前記スイッチング・デバイスの構成の為のコンフィグレーションデータを生成するコントローラを更に備えた請求項１に記載の自己修正可能な半導体。
  3. 前記コントローラは、前記自己修正可能な半導体の上に配置される請求項２に記載の自己修正可能な半導体。
  4. 前記コントローラは、前記自己修正可能な半導体から離れて配置されており、
    前記スイッチング・デバイスの為の前記コンフィグレーションデータを記憶する為に、前記自己修正可能な半導体の上に配置されたメモリを更に備える請求項２に記載の自己修正可能な半導体。
  5. 前記第１の機能ユニットおよび前記第１のスペア機能ユニットは、前記自己修正可能な半導体の上の列および行の一方に置かれ、
    前記第１の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける前記第１、第２、および第３の副機能ユニットは、列および行の他方に置かれる請求項１から４のいずれか一項に記載の自己修正可能な半導体。
  6. 第１、第２、および第３の副機能ユニットを有する第２の機能ユニットを更に備え、
    前記第１の機能ユニットにおける前記第１、第２、および第３の副機能ユニットと、前記第２の機能ユニットにおける前記第１、第２、および第３の副機能ユニットとは、それぞれ、機能的に交換可能であり、前記第１のスペア機能ユニットは、前記第１および第２の機能ユニットの間に配置されるか、或いは、前記第１および第２の機能ユニットのいずれかに隣接して配置される請求項１から５のいずれか一項に記載の自己修正可能な半導体。
  7. 前記第１の機能ユニット、前記第２の機能ユニット、および前記第１のスペア機能ユニットは、前記自己修正可能な半導体の上の列および行の一方に置かれ、
    前記第１の機能ユニット、前記第２の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける、前記第１、第２、および第３の副機能ユニットは、列および行の他方に置かれる請求項６に記載の自己修正可能な半導体。
  8. 前記スイッチング・デバイスの少なくとも１つは、ｙ個の入力を受信して、そして、前記ｙ個の入力のうちの１つを選択的に出力するマルチプレクサを有する請求項１から７のいずれか一項に記載の自己修正可能な半導体。
  9. 前記マルチプレクサは、機能的に交換可能な前記第１、第２、および第３の副機能ユニットからの出力信号を受信する請求項８に記載の自己修正可能な半導体。
  10. 前記スイッチング・デバイスの少なくとも１つは、入力を受信し、そして、第１および第２の制御信号に基づいて選択的に前記入力を出力する第１および第２のスイッチを有する請求項１から７のいずれか一項に記載の自己修正可能な半導体。
  11. 前記入力は、前記自己修正可能な半導体における副機能ユニットおよびパッドのいずれかの出力信号である、請求項１０に記載の自己修正可能な半導体。
  12. 前記スイッチング・デバイスは、アナログスイッチング・デバイスおよびデジタルスイッチング・デバイスの少なくとも１つを有する請求項１から７のいずれか一項に記載の自己修正可能な半導体。
  13. 前記アナログスイッチング・デバイスは、電流ベースである請求項１２に記載の自己修正可能な半導体。
  14. 前記第１の機能ユニット、および前記第１のスペア機能ユニットの少なくとも１つにおける、前記第１および第３の副機能ユニット間で通信される信号は、前記第１の機能ユニット、および／又は前記第１のスペア機能ユニットの少なくとも１つにおける、前記第２の副機能ユニットを通って、ルートが決定される、請求項１から１３のいずれか一項に記載の自己修正可能な半導体。
  15. １以上の追加のスペア機能ユニットを更に備える請求項１から１４のいずれか一項に記載の自己修正可能な半導体。
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