JP4946286B2 - Thin film transistor array, image display device using the same, and driving method thereof - Google Patents

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Description

本発明は、高品位な画像表示装置に用いられる薄膜トランジスタアレイ、それを用いた画像表示装置、その駆動方法に関する。   The present invention relates to a thin film transistor array used in a high-quality image display device, an image display device using the same, and a driving method thereof.

半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が製造され、液晶ディスプレイ等に応用されている。従来の薄膜トランジスタアレイの一例を、図２０に示す。この表示装置の製造方法の概要を示すと、先ず、絶縁基板１上に金属成膜およびフォトリソ、エッチングによってゲート電極２およびキャパシタ電極１０を形成する。次に、プラズマＣＶＤによってＳｉＮｘの絶縁層３およびアモルファスシリコン（ａ−Ｓｉ）からなる半導体層６を形成する。アモルファスシリコン（ａ−Ｓｉ）の最上部には薄くｎ＋ ドーピング層６’を形成しておく。そして、フォトリソによってａ−Ｓｉからなる半導体層６を島状にパターニングする。続いて画素電極８としてＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）を成膜し、フォトリソ・エッチングによって所定の形状にパターニングする。さらにソース電極４及びドレイン電極５用の金属膜を成膜し、フォトリソ・エッチングによってパターニングし、さらにチャネル部のｎ＋ −Ｓｉ層をエッチングする。このように現在の半導体製造プロセスは、真空プロセスと多数回のフォトプロセスを駆使したものであり、装置も大掛かりとなるのでその製造コストも高いものとなる。   Based on the transistor and integrated circuit technology based on the semiconductor itself, amorphous silicon (a-Si) and polysilicon (p-Si) thin film transistors (Thin Film Transistors: TFTs) are manufactured on a glass substrate. Has been applied. An example of a conventional thin film transistor array is shown in FIG. The outline of the manufacturing method of the display device will be described. First, the gate electrode 2 and the capacitor electrode 10 are formed on the insulating substrate 1 by metal film formation, photolithography, and etching. Next, the SiNx insulating layer 3 and the semiconductor layer 6 made of amorphous silicon (a-Si) are formed by plasma CVD. A thin n + doping layer 6 'is formed on the top of amorphous silicon (a-Si). Then, the semiconductor layer 6 made of a-Si is patterned into an island shape by photolithography. Subsequently, an ITO (Indium Tin Oxide) film is formed as the pixel electrode 8 and patterned into a predetermined shape by photolithography etching. Further, a metal film for the source electrode 4 and the drain electrode 5 is formed, patterned by photolithography and etching, and further the n + -Si layer in the channel portion is etched. Thus, the current semiconductor manufacturing process makes full use of a vacuum process and a large number of photo processes, and the apparatus becomes large, so that the manufacturing cost is high.

このような薄膜トランジスタを用いて、液晶ディスプレイや電気泳動ディスプレイ等の画像表示装置が製造されている。これらの画像表示装置の駆動方法としては、キャパシタ電極には対向電極と同じ電圧が印加され、かつその電圧はソース電圧波形の平均値に近い値に設定されており、ソース電圧の最高値より低く、最低値より高い値である（図２１、図２２、例えば非特許文献１参照）。ここで、Ｖｃはキャパシタ電圧、Ｖｃｏｍは対向電極の電圧、Ｖｓはソース電圧、Ｖｇはゲート電圧である。 An image display device such as a liquid crystal display or an electrophoretic display is manufactured using such a thin film transistor. As a driving method of these image display devices, the same voltage as that of the counter electrode is applied to the capacitor electrode, and the voltage is set to a value close to the average value of the source voltage waveform, which is lower than the maximum value of the source voltage. The value is higher than the minimum value (see FIGS. 21 and 22, for example, Non-Patent Document 1). Here, Vc is a capacitor voltage, Vcom is a counter electrode voltage, Vs is a source voltage, and Vg is a gate voltage.

また、最近、酸化物半導体や有機半導体を用いたＴＦＴが登場し、半導体層の形成温度を室温〜２００℃程度にまで低温化できることからプラスチック基板を用いることも可能になり、軽量かつフレキシブルなディスプレイが安価に得られるものと期待されている。   Recently, TFTs using oxide semiconductors and organic semiconductors have appeared, and the formation temperature of the semiconductor layer can be lowered from room temperature to about 200 ° C., so that it is possible to use a plastic substrate, and a lightweight and flexible display. Is expected to be obtained at low cost.

一般に、半導体はソース・ドレイン間のチャネル部のみにパターニングされるが、有機半導体を用いた場合には、半導体のパターニングは難しい。なぜなら、有機半導体は有機溶媒に溶解もしくは膨潤しやすく、また、紫外光で劣化しやすいために、フォトリソグラフィで半導体パターンを設けようとしても、パターンが消失するかあるいは半導体が損傷を受けてしまう。フォトリソグラフィを用いない方法として、例えば、ディスペンサ法が簡便であるが、精度が悪く、半導体材料インクが所望の半導体パターンを大きく超えて、円状に広く拡がってしまい、ソース電極の配線部分や画素電極にまでかかってしまうことがある。また、他の各種印刷法も可能であるが、アライメントずれを警戒して大きめにパターニングすると、同様に、半導体パターンがソース電極の配線部分や画素電極にまでかかってしまったり、半導体パターン同士がつながってしまうことがある。さらには、有機半導体のみならず、酸化物半導体においても、フォトリソグラフィを必要としない工程で形成することが、工程の簡略化において強く望まれている。   In general, a semiconductor is patterned only in a channel portion between a source and a drain. However, when an organic semiconductor is used, it is difficult to pattern the semiconductor. This is because an organic semiconductor easily dissolves or swells in an organic solvent and is easily deteriorated by ultraviolet light. Therefore, even if an attempt is made to provide a semiconductor pattern by photolithography, the pattern disappears or the semiconductor is damaged. As a method that does not use photolithography, for example, the dispenser method is simple, but the accuracy is poor, and the semiconductor material ink greatly exceeds the desired semiconductor pattern and spreads in a circular shape. It may reach the electrode. Although various other printing methods are possible, if a large pattern is warned against misalignment, the semiconductor pattern may reach the wiring part of the source electrode or the pixel electrode, or the semiconductor patterns may be connected. May end up. Furthermore, it is strongly desired to form not only an organic semiconductor but also an oxide semiconductor in a process that does not require photolithography in order to simplify the process.

そしてまた、上述のようにパターニング不良で所望のチャネル部以外にも半導体が形成され、半導体がソース電極の配線部分や画素電極にまでかかってしまったり、半導体パターン同士がつながってしまった場合、表示媒体を設けた画像表示装置の表示画像にクロストークが発生するという問題があった（図１９）。さらには、フォトリソグラフィを必要としない工程のみの、薄膜トランジスタ全体に半導体に設けた構成のものでも同様に、クロストークが発生するという問題があった。

松本正一著：「液晶ディスプレイ技術−アクティブマトリクスＬＣＤ−」ｐ．７１の図２．１５ In addition, as described above, when a semiconductor is formed other than the desired channel portion due to poor patterning, the semiconductor extends to the wiring portion of the source electrode and the pixel electrode, or the semiconductor patterns are connected to each other. There is a problem that crosstalk occurs in a display image of an image display device provided with a medium (FIG. 19). Furthermore, there is a problem in that crosstalk occurs in the same manner even in a configuration in which the entire thin film transistor is provided in a semiconductor only in a process that does not require photolithography.

Shoichi Matsumoto: “Liquid Crystal Display Technology—Active Matrix LCD” p. 71 Figure 2.15

本発明は、係る従来技術の状況に鑑みてなされたもので、半導体が所望のパターンよりも大きく形成されている場合や、薄膜トランジスタのほぼ全体に半導体が設けられた構成であっても、クロストークのない良好な表示を得るための薄膜トランジスタアレイ、画像表示装置、および駆動方法を提供することを課題とする。   The present invention has been made in view of the state of the related art, and even when the semiconductor is formed larger than a desired pattern, or even in a configuration in which the semiconductor is provided in almost the entire thin film transistor, the crosstalk is achieved. It is an object of the present invention to provide a thin film transistor array, an image display device, and a driving method for obtaining a good display with no problem.

請求項１に記載の発明は、絶縁基板上にゲート電極とキャパシタ電極とを有し、ゲート絶縁膜を介して、ソース電極とドレイン電極と前記ドレイン電極に接続された画素電極が配置され、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置されている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。 According to a first aspect of the present invention, a gate electrode and a capacitor electrode are provided on an insulating substrate, a source electrode, a drain electrode, and a pixel electrode connected to the drain electrode are disposed through a gate insulating film, and A thin film transistor array in which a semiconductor layer is disposed at least between the source electrode and the drain electrode, and in a planar view, at least in the region where the semiconductor layer is disposed, the capacitor electrode is more than the pixel electrode. And the pixel electrode is included in the capacitor electrode.

請求項２に記載の発明は、請求項１に記載の薄膜トランジスタアレイ上に、さらに前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられていることを特徴とする薄膜トランジスタアレイである。
The invention described in claim 2, on the TFT array according to claim 1, further wherein an interlayer insulating film having an opening on the pixel electrode, an upper pixel electrode connected to the pixel electrode through the opening The thin film transistor array is provided.

請求項３に記載の発明は、絶縁基板上にゲート電極とキャパシタ電極とを有し、ゲート絶縁膜を介して、ソース電極とドレイン電極と画素電極が配置され、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極に接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。
According to a third aspect of the present invention, a gate electrode and a capacitor electrode are provided on an insulating substrate, a source electrode, a drain electrode, and a pixel electrode are disposed via a gate insulating film, and at least a semiconductor layer is the source electrode. wherein disposed between the drain electrode, which and is connected to the interlayer insulating film having an opening on the upper and the pixel electrode of the drain electrode thereon, the pixel electrode and the drain electrode through the opening and A thin film transistor array provided with an upper pixel electrode, wherein the capacitor electrode is larger than the pixel electrode in at least the region where the semiconductor layer is disposed in a planar arrangement, and the pixel electrode is the capacitor The thin film transistor array is included in an electrode.

請求項４に記載の発明は、絶縁基板上にゲート電極とキャパシタ電極とを有し、その上にゲート絶縁膜を有し、その上に半導体層が配置され、且つ該半導体層の上、または該半導体層の下で前記ゲート絶縁膜の上にソース電極とドレイン電極と前記ドレイン電極に接続された画素電極が配置されている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。
The invention according to claim 4, and a gate electrode and a capacitor electrode on an insulating substrate, a gate insulating film formed thereon, the semiconductor layer disposed thereon, and on the said semiconductor layer, or A thin film transistor array in which a source electrode, a drain electrode, and a pixel electrode connected to the drain electrode are disposed on the gate insulating film under the semiconductor layer, wherein at least the semiconductor layer is arranged in a plan view In the arranged region, the capacitor electrode is larger than the pixel electrode, and the pixel electrode is included in the capacitor electrode.

請求項５に記載の発明は、請求項４に記載の薄膜トランジスタアレイ上に、さらに前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられていることを特徴とする薄膜トランジスタアレイである。
According to a fifth aspect of the invention, on the thin film transistor array according to the fourth aspect, an interlayer insulating film having an opening on the pixel electrode, and an upper pixel electrode connected to the pixel electrode through the opening The thin film transistor array is provided.

請求項６に記載の発明は、絶縁基板上にゲート電極とキャパシタ電極とを有し、その上にゲート絶縁膜を有し、その上に半導体層が配置され、且つ該半導体層の上、または該半導体層の下で前記ゲート絶縁膜の上にソース電極とドレイン電極と画素電極が配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極に接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。
The invention according to claim 6, and a gate electrode and a capacitor electrode on an insulating substrate, a gate insulating film formed thereon, the semiconductor layer disposed thereon, and on the said semiconductor layer, or the source electrode and the drain electrode and the pixel electrode on the gate insulating film under the semiconductor layer is disposed, and an interlayer insulating film having an opening over the pixel electrode and on said drain electrode thereon, the A thin film transistor array provided with an upper pixel electrode connected to the drain electrode and the pixel electrode through an opening , wherein, in a planar view, at least in the region where the semiconductor layer is disposed, the capacitor electrode is The thin film transistor array is larger than the pixel electrode, and the pixel electrode is included in the capacitor electrode.

請求項７に記載の発明は、絶縁基板上にソース電極とドレイン電極と前記ドレイン電極に接続された画素電極とを有し、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置され、且つ前記画素電極の上に開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つその上に前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。
The invention according to claim 7 has a source electrode, a drain electrode, and a pixel electrode connected to the drain electrode on an insulating substrate, and a semiconductor layer is disposed at least between the source electrode and the drain electrode. It is, and through the gate insulating film having an opening over the pixel electrode, is disposed the gate electrode and the capacitor electrode, and an interlayer insulating film having an opening over the pixel electrode thereon, via said opening wherein a thin-film transistor array pixel electrode and connected to the upper pixel electrode is provided Te, in a plan view arrangement, at least the semiconductor layer is disposed area, larger than the capacitor electrode is the pixel electrode, The thin film transistor array is characterized in that the pixel electrode is included in the capacitor electrode.

請求項８に記載の発明は、絶縁基板上にソース電極とドレイン電極と画素電極とを有し、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置され、且つ前記ドレイン電極の上と前記画素電極の上に開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極とが接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。
The invention according to claim 8, and a source electrode and a drain electrode and a pixel electrode on an insulating substrate, and the semiconductor layer is disposed between the drain electrode and at least the source electrode and the drain electrode via a gate insulating film having an opening on the upper and the pixel electrode, is disposed the gate electrode and the capacitor electrode, and an interlayer insulating film having an opening on the upper and the pixel electrode of the drain electrode thereon A thin film transistor array provided with an upper pixel electrode in which the drain electrode and the pixel electrode are connected via the opening , and in a planar view, at least in the region where the semiconductor layer is disposed, A thin film transistor, wherein a capacitor electrode is larger than the pixel electrode, and the pixel electrode is included in the capacitor electrode. It is an array.

請求項９に記載の発明は、絶縁基板上に半導体層を有し、且つ該半導体層の上、または該半導体層の下で前記ゲート絶縁膜の上にソース電極とドレイン電極と前記ドレイン電極に接続された画素電極が配置され、且つ前記画素電極の上に開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つ前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。
According to a ninth aspect of the present invention, a semiconductor layer is provided over an insulating substrate, and the source electrode, the drain electrode, and the drain electrode are formed on the semiconductor layer or on the gate insulating film below the semiconductor layer. are arranged pixel electrodes connected, and through the gate insulating film having an opening over the pixel electrode, is disposed the gate electrode and the capacitor electrode, an interlayer insulating film having an opening and on the pixel electrode, A thin film transistor array provided with an upper pixel electrode connected to the pixel electrode through the opening, wherein the capacitor electrode is disposed in the pixel electrode at least in a region where the semiconductor layer is disposed in a plan view. A thin film transistor array, wherein the pixel electrode is included in the capacitor electrode.

請求項１０の記載の発明は、絶縁基板上に半導体層を有し、且つ該半導体層の上または下にソース電極とドレイン電極と画素電極が配置され、且つ前記ドレイン電極の上と前記画素電極の上とに開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極に接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイである。
The invention described in claim 10 has a semiconductor layer on an insulating substrate, and the semiconductor layer on or source electrode and the drain electrode and the pixel electrode under are arranged, and the pixel electrode and on said drain electrode via a gate insulating film having an opening on the top, is disposed the gate electrode and the capacitor electrode, and an interlayer insulating film having an opening on the upper and the pixel electrode of the drain electrode thereon, the opening a thin film transistor array in which the upper pixel electrode is provided which is connected to the pixel electrode and the drain electrode through, in a plan view arrangement, at least the semiconductor layer is disposed region, said capacitor electrode is the pixel The thin film transistor array is larger than an electrode and the pixel electrode is included in the capacitor electrode.

請求項１１に記載の発明は、請求項１乃至請求項１０のいずれかに記載の薄膜トランジスタアレイと、対向電極を有する対向基板との間に、表示媒体が設けられた画像表示装置である。
An eleventh aspect of the invention is an image display device in which a display medium is provided between the thin film transistor array according to any of the first to tenth aspects and a counter substrate having a counter electrode.

請求項１２に記載の発明は、請求項１１に記載の画像表示装置の駆動方法であって、前記薄膜トランジスタアレイの半導体がｎチャネルであり、前記キャパシタ電極に印加する電圧が、前記ソース電極に印加される電圧波形の最低値よりも低いことを特徴とする駆動方法である。
A twelfth aspect of the present invention is the image display device driving method according to the eleventh aspect , wherein a semiconductor of the thin film transistor array is an n-channel, and a voltage applied to the capacitor electrode is applied to the source electrode. The driving method is characterized by being lower than the lowest value of the voltage waveform to be generated.

請求項１３に記載の発明は、請求項１１に記載の画像表示装置の駆動方法であって、前記薄膜トランジスタアレイの半導体がｐチャネルであり、前記キャパシタ電極に印加する電圧が、前記ソース電極に印加される電圧波形の最高値よりも高いことを特徴とする駆動方法である。 A thirteenth aspect of the present invention is the image display device driving method according to the eleventh aspect , wherein a semiconductor of the thin film transistor array is a p-channel, and a voltage applied to the capacitor electrode is applied to the source electrode. The driving method is characterized by being higher than the maximum value of the voltage waveform to be generated.

本発明によれば、平面視的配置において、キャパシタ電極が画素電極を包含した構造の薄膜トランジスタアレイにおいて、ソース電極から画素電極へ流入出する電流を防止する電圧をキャパシタ電極に印加することにより、オフ電流を小さくすることができ、クロストークを抑えた画像表示装置を提供することができた。 According to the present invention, in a thin film transistor array having a structure in which a capacitor electrode includes a pixel electrode in a planar view, a voltage that prevents current flowing from the source electrode to the pixel electrode is applied to the capacitor electrode. An image display device capable of reducing the current and suppressing crosstalk can be provided.

本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings used below, the scale is not accurately drawn for easy understanding.

我々は、上述のクロストーク（図１９）について鋭意検討を重ねた結果、平面視的配置において、ゲート電極２が存在しない部分において、半導体層６がソース電極４と画素電極８とに接している場合に起こることを見出した。この部分において、ソース電極４から画素電極８に、ゲート電圧で制御できない電流（オフ電流）が流れるため、クロストークが起こる。例えば、図１８の様にディスペンサ法等で半導体層６を形成し、半導体層６が所望のソース電極４とドレイン電極５の間付近のみならず、大きく超えて、円状に広く拡がってしまい、ゲート電極２が存在しない部分において、Ｉ’’―Ｉ’ ’ ’断面の様に半導体層６がソース電極４と画素電極８とに接している場合がこれにあたる。   As a result of intensive studies on the above-described crosstalk (FIG. 19), the semiconductor layer 6 is in contact with the source electrode 4 and the pixel electrode 8 in a portion where the gate electrode 2 does not exist in the planar arrangement. Found what happens when. In this portion, a current (off current) that cannot be controlled by the gate voltage flows from the source electrode 4 to the pixel electrode 8, so that crosstalk occurs. For example, as shown in FIG. 18, the semiconductor layer 6 is formed by a dispenser method or the like, and the semiconductor layer 6 extends not only in the vicinity between the desired source electrode 4 and drain electrode 5, but also greatly extends in a circular shape, This corresponds to the case where the semiconductor layer 6 is in contact with the source electrode 4 and the pixel electrode 8 as in the cross section of I ″ -I ′ ′ ′ in the portion where the gate electrode 2 does not exist.

そこで我々は、キャパシタ電極１０にゲート電極２と同様の役割を持たせることを思い立ち、本発明を完成させるに至った。すなわち、平面視的配置において、少なくとも半導体層６が配置された領域において、キャパシタ電極１０を画素電極８より大きくし、且つ画素電極８を包含する形状にすることである（図１、図３）。ここで包含とは、平面視的配置において、即ち、薄膜トランジスタの上から見て、画素電極がキャパシタ電極からはみ出ていないことを指す。そして、この構造の薄膜トランジスタを用い、キャパシタ電圧を、薄膜トランジスタがｎチャネルであればソース電圧波形の最低値よりも低い電圧にし、薄膜トランジスタがｐチャネルであればソース電圧波形の最高値よりも高い電圧にする。このようにすることで、画素電極８の電圧波形はソース電圧波形に近い波形であることから、キャパシタ電極１０の電位がゲート電極２の電位と同様の作用によって画素電極８への電流の出入りを制限する状態になり、オフ電流を小さく保つことができる。   Therefore, we conceived that the capacitor electrode 10 has a role similar to that of the gate electrode 2 and completed the present invention. That is, in a planar arrangement, the capacitor electrode 10 is made larger than the pixel electrode 8 and includes the pixel electrode 8 in at least the region where the semiconductor layer 6 is arranged (FIGS. 1 and 3). . Here, including means that the pixel electrode does not protrude from the capacitor electrode in a plan view arrangement, that is, when viewed from above the thin film transistor. Using the thin film transistor having this structure, the capacitor voltage is set to a voltage lower than the minimum value of the source voltage waveform if the thin film transistor is n-channel, and to a voltage higher than the maximum value of the source voltage waveform if the thin film transistor is p-channel. To do. By doing so, the voltage waveform of the pixel electrode 8 is a waveform close to the source voltage waveform, so that the potential of the capacitor electrode 10 causes the current to flow into and out of the pixel electrode 8 by the same action as the potential of the gate electrode 2. The state is limited, and the off-state current can be kept small.

即ち、ゲート電極２の電位により、ソース電極４とドレイン電極５をつなぐ半導体中のキャリアが制御されるのと同様に、キャパシタ電極１０の電位により、平面視的配置において、キャパシタ電極１０上の画素電極８より大きい部分に相当する部分の半導体のキャリアが制御され、ソース電極４から画素電極８への電流の出入りを制限する状態になり、オフ電流を小さく保つことができる。なお、ソース電極４・ドレイン電極５間に形成された半導体層６上に、封止層１２を設けてもよい。 That is, in the same manner as the carrier in the semiconductor connecting the source electrode 4 and the drain electrode 5 is controlled by the potential of the gate electrode 2, the pixel on the capacitor electrode 10 is arranged in plan view by the potential of the capacitor electrode 10. The semiconductor carriers in the portion corresponding to the portion larger than the electrode 8 are controlled, so that the current flowing from the source electrode 4 to the pixel electrode 8 is restricted, and the off-current can be kept small. Note that the sealing layer 12 may be provided on the semiconductor layer 6 formed between the source electrode 4 and the drain electrode 5.

なお、例えばｎチャネルの場合、キャパシタ電圧がソース電圧波形の最低値よりも低ければ低いほど良いというわけではない。（ソース電圧波形の最高値−キャパシタ電圧）が、キャパシタにかかる最大電圧となるので、これがキャパシタの耐電圧以下である必要がある。ｐチャネルの場合も同様であり、キャパシタ電圧がソース電圧波形の最高値よりも高ければ高いほど良いというわけではない。（キャパシタ電圧−ソース電圧波形の最低値）が、キャパシタにかかる最大電圧となるので、これがキャパシタの耐電圧以下である必要がある。   For example, in the case of n-channel, it is not necessarily better that the capacitor voltage is lower than the lowest value of the source voltage waveform. Since (the maximum value of the source voltage waveform−capacitor voltage) is the maximum voltage applied to the capacitor, this must be equal to or lower than the withstand voltage of the capacitor. The same applies to the p-channel, and the higher the capacitor voltage is than the highest value of the source voltage waveform, the better. Since (capacitor voltage-minimum value of the source voltage waveform) is the maximum voltage applied to the capacitor, this must be equal to or lower than the withstand voltage of the capacitor.

画素の開口率（表示を変えることのできる面積を、画素面積（画素の縦ピッチ×横ピッチ）で割ったもの）を大きくするために、上記薄膜トランジスタ上に画素電極部に開口を有する層間絶縁膜７と、開口部において画素電極と接続された上部画素電極１１を設ける構造にすることができる（図２、図１５）。あるいは、上部画素電極１１が層間絶縁膜７の開口部を介して画素電極８およびドレイン電極５に接続され、画素電極８は上部画素電極１１を経由してドレイン電極５に接続されていてもよい（図４、図１４）。なお、層間絶縁膜７と半導体層６の間に封止層１２を設けてもよい。   In order to increase the aperture ratio of the pixel (the area in which display can be changed divided by the pixel area (vertical pitch of pixel × horizontal pitch)), an interlayer insulating film having an opening in the pixel electrode portion on the thin film transistor 7 and an upper pixel electrode 11 connected to the pixel electrode in the opening can be provided (FIGS. 2 and 15). Alternatively, the upper pixel electrode 11 may be connected to the pixel electrode 8 and the drain electrode 5 via the opening of the interlayer insulating film 7, and the pixel electrode 8 may be connected to the drain electrode 5 via the upper pixel electrode 11. (FIGS. 4 and 14). Note that a sealing layer 12 may be provided between the interlayer insulating film 7 and the semiconductor layer 6.

また、本発明の画像表示装置６０は、上記薄膜トランジスタアレイ５０と、対向電極２２を有する対向基板２１との間に表示媒体４１を挟みこんだ構造である（図９）。表示媒体４１の例としては、液晶や、電気泳動媒体等が挙げられる。即ち、画像表示装置６０としては、液晶ディスプレイや、電気泳動ディスプレイ等を構成できる。   The image display device 60 of the present invention has a structure in which a display medium 41 is sandwiched between the thin film transistor array 50 and the counter substrate 21 having the counter electrode 22 (FIG. 9). Examples of the display medium 41 include a liquid crystal and an electrophoretic medium. That is, as the image display device 60, a liquid crystal display, an electrophoretic display, or the like can be configured.

本発明の駆動方法は、キャパシタ電圧（Ｖｃ）を、薄膜トランジスタがｎチャネルであればソース電圧波形（Ｖｓ）の最低値よりも低い電圧にし（図１１）、薄膜トランジスタがｐチャネルであればソース電圧波形の最高値よりも高い電圧にする（図１２）ことが特徴である。通常、対向電圧（Ｖｃｏｍ）はソース電圧波形の最高値と最低値の間の電圧であるから、必然的にキャパシタ電極１０には対向電極２２とは異なる電圧が印加されることになる。   According to the driving method of the present invention, the capacitor voltage (Vc) is set to a voltage lower than the minimum value of the source voltage waveform (Vs) if the thin film transistor is n-channel (FIG. 11), and the source voltage waveform if the thin film transistor is p-channel. A characteristic is that the voltage is higher than the maximum value of (Fig. 12). Usually, since the counter voltage (Vcom) is a voltage between the maximum value and the minimum value of the source voltage waveform, a voltage different from that of the counter electrode 22 is necessarily applied to the capacitor electrode 10.

本発明の薄膜トランジスタアレイでは、前記半導体層６が酸化物半導体または有機半導体からなるものが好ましい。酸化物半導体や有機半導体はシリコンで必要だったドーピングのプロセスが不要であり、工程が簡単である。また、低温成膜が可能なので、プラスチック基板上に薄膜トランジスタを形成できる。   In the thin film transistor array of the present invention, the semiconductor layer 6 is preferably made of an oxide semiconductor or an organic semiconductor. Oxide semiconductors and organic semiconductors do not require the doping process required for silicon, and the process is simple. In addition, since low temperature film formation is possible, a thin film transistor can be formed over a plastic substrate.

本発明の薄膜トランジスタアレイでは、基板上にゲート・キャパシタ電極、ゲート絶縁膜、ソース・ドレイン・画素電極、半導体層の順に積層したボトムゲート・ボトムコンタクト構造（図１）、基板上にゲート・キャパシタ電極、ゲート絶縁膜、半導体層、ソース・ドレイン・画素電極の順に積層したボトムゲート・トップコンタクト構造（図３）のどちらでもよい。さらに層間絶縁膜を介して上部画素電極を設けた構造については、上記２構造の上に層間絶縁膜、上部画素電極を積層した構造（図２、図４、図１４、図１５）でもよいし、基板上にソース・ドレイン・画素電極、半導体層、ゲート絶縁膜、ゲート・キャパシタ電極、層間絶縁膜、上部画素電極の順に積層したトップゲート・ボトムコンタクト構造（図１６）でもよいし、基板上に半導体層、ソース・ドレイン・画素電極、ゲート絶縁膜、ゲート・キャパシタ電極、層間絶縁膜、上部画素電極の順に積層したトップゲート・トップコンタクト構造（図１７）でもよい。ただし、ボトムゲートの場合、上部画素電極を画素電極に接続するためには層間絶縁膜に開口があればよいが、トップゲートの場合、ゲート絶縁膜にも開口が必要である。   In the thin film transistor array according to the present invention, a gate / capacitor electrode, a gate insulating film, a source / drain / pixel electrode, and a bottom gate / bottom contact structure in which a semiconductor layer is laminated in this order (FIG. 1). , A gate insulating film, a semiconductor layer, and a bottom gate / top contact structure (FIG. 3) in which source / drain / pixel electrodes are laminated in this order. Further, the structure in which the upper pixel electrode is provided through the interlayer insulating film may be a structure in which the interlayer insulating film and the upper pixel electrode are stacked on the two structures (FIGS. 2, 4, 14, and 15). A top gate / bottom contact structure in which a source / drain / pixel electrode, a semiconductor layer, a gate insulating film, a gate / capacitor electrode, an interlayer insulating film, and an upper pixel electrode are sequentially stacked on the substrate may be used. Alternatively, a top gate / top contact structure (FIG. 17) in which a semiconductor layer, a source / drain / pixel electrode, a gate insulating film, a gate / capacitor electrode, an interlayer insulating film, and an upper pixel electrode are stacked in this order. However, in the case of the bottom gate, an opening may be formed in the interlayer insulating film in order to connect the upper pixel electrode to the pixel electrode, but in the case of the top gate, an opening is also required in the gate insulating film.

本発明の薄膜トランジスタアレイにおいて、絶縁基板１としては、石英やガラスの他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等のプラスチックが使用できる。これらのプラスチック基板は薄いフィルム状でも強度があり、軽く、割れにくいという利点がある。   In the thin film transistor array of the present invention, as the insulating substrate 1, in addition to quartz and glass, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), polyimide (PI), polyetherimide (PEI) ), Polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE), polypropylene (PP), nylon (Ny), and other plastics. These plastic substrates have the advantage of being strong even in the form of a thin film, light and not easily broken.

ゲート電極２、キャパシタ電極１０、ソース電極４、ドレイン電極５、画素電極８、上部画素電極１１としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ等の導電性の良い金属膜や、ＩＴＯ等の透明導電膜が使用できる。これらの導電膜はスパッタ法や蒸着法を使用して形成することができるが、金属インクを印刷、焼成して形成することもできる。   The gate electrode 2, the capacitor electrode 10, the source electrode 4, the drain electrode 5, the pixel electrode 8, and the upper pixel electrode 11 have good conductivity such as Al, Cr, Au, Ag, Cu, Ti, Ni, Pd, and Pt. A metal film or a transparent conductive film such as ITO can be used. These conductive films can be formed by sputtering or vapor deposition, but can also be formed by printing and baking metal ink.

ここで、ドレイン電極と画素電極は直接接続していても、上部画素電極を介して間接的に接続していても良い。ドレイン電極と画素電極が直接接続している場合、ドレイン電極は、ソース電極に対向するように突き出た部分を指す。また、ソース電極は、ドレイン電極に対向するように突き出た部分とそれに連続した配線部分を含めたものを指す。   Here, the drain electrode and the pixel electrode may be directly connected or indirectly connected via the upper pixel electrode. In the case where the drain electrode and the pixel electrode are directly connected, the drain electrode refers to a portion protruding so as to face the source electrode. The source electrode refers to a portion including a portion protruding so as to face the drain electrode and a wiring portion continuous therewith.

ゲート絶縁膜３としては、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ等の無機物質や、ポリビニルフェノール、エポキシ、ポリイミド、アクリル等の有機物質を用いることができる。通常、無機物質の膜はスパッタ法や蒸着法を使用して形成し、有機物質はスピンコート法や印刷法を使用して形成することができる。ゲート絶縁膜に開口を形成する方法としては、フォトリソグラフィ＋エッチングによる方法、ゲート絶縁膜自体に感光性樹脂を用いて露光・現像でパターニングする方法、ゲート絶縁膜を印刷で形成する方法等が可能である。 As the gate insulating film 3, an inorganic material such as SiO 2 , Al 2 O 3 , SiN, or SiON, or an organic material such as polyvinyl phenol, epoxy, polyimide, or acrylic can be used. Usually, a film of an inorganic material can be formed using a sputtering method or a vapor deposition method, and an organic material can be formed using a spin coating method or a printing method. As a method of forming an opening in the gate insulating film, a method by photolithography + etching, a method of patterning by exposure / development using a photosensitive resin for the gate insulating film itself, a method of forming the gate insulating film by printing, and the like are possible. It is.

半導体層６を構成する半導体としては、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＺｎＧａＯ系、ＩｎＧａＯ系、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、あるいはこれらの混合物等の酸化物半導体や、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等の有機半導体を用いることができる。 Examples of the semiconductor constituting the semiconductor layer 6 include InGaZnO-based, InZnO-based, ZnGaO-based, InGaO-based, In 2 O 3 , ZnO, SnO 2 , oxide semiconductors such as mixtures thereof, polythiophene derivatives, polyphenylene vinylene derivatives, Organic semiconductors such as polythienylene vinylene derivatives, polyallylamine derivatives, polyacetylene derivatives, acene derivatives, oligothiophene derivatives, and the like can be used.

酸化物半導体層は、スパッタやレーザアブレーションによって得ることができる。有機半導体層は、原料の塗布・焼成によって得られるほか、蒸着によっても得ることができる。原料の使用効率のよい方法として、印刷法が有効である。具体的には、インクジェットやディスペンサによる形成が好適である。 The oxide semiconductor layer can be obtained by sputtering or laser ablation. The organic semiconductor layer can be obtained by vapor deposition as well as by applying and baking the raw materials. A printing method is effective as a method for efficiently using raw materials. Specifically, formation by an ink jet or a dispenser is suitable.

層間絶縁膜７は、感光性樹脂自体を使用して露光・現像によって形成する方法や、スクリーン印刷で形成する方法等によって、開口付きパターンを直接形成できる。   The interlayer insulating film 7 can directly form a pattern with an opening by a method of forming by exposure / development using a photosensitive resin itself or a method of forming by screen printing.

なお、本発明では、薄膜トランジスタのソース・ドレイン電極のうち、外部から電圧を印加されるべき方をソース電極４、画素電極８に接続されている方をドレイン電極５と呼んでいるが、この呼称は便宜的なものであり、逆に呼ぶことも可能である。   In the present invention, among the source / drain electrodes of the thin film transistor, the one to which a voltage is to be applied from the outside is called the source electrode 4 and the one connected to the pixel electrode 8 is called the drain electrode 5. Is for convenience and can be called in reverse.

（実施例１）
図５に示す工程図に従って、図１に示す構造の薄膜トランジスタアレイを作製した。絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを５０ｎｍスパッタ成膜した後フォトリソおよびエッチングによってゲート電極２とキャパシタ電極１０を作製した（図５（ａ）参照）。なお、図１ではほぼ１画素のみを表記しているが、実際にはマトリクス状に並べて多数個形成したアレイとなっている。 Example 1
A thin film transistor array having the structure shown in FIG. 1 was fabricated according to the process diagram shown in FIG. As the insulating substrate 1, polyethylene naphthalate (PEN) having a thickness of 125 μm was prepared, and after depositing Al with a thickness of 50 nm, a gate electrode 2 and a capacitor electrode 10 were formed by photolithography and etching (see FIG. 5A). Although only one pixel is shown in FIG. 1, it is actually an array in which a large number are arranged in a matrix.

次に、ＳｉＯＮを反応性スパッタによって成膜してゲート絶縁膜３とした（図５（ｂ）参照）。厚さは５００ｎｍとした。次いで、ソース電極４、ドレイン電極５、画素電極１１としてＣｒおよびＰｄを連続スパッタ成膜し、フォトリソグラフィおよびエッチングによって形成した（図５（ｃ）参照）。チャネル長は３０μｍ、チャネル幅は１０００μｍである。   Next, SiON was formed by reactive sputtering to form the gate insulating film 3 (see FIG. 5B). The thickness was 500 nm. Subsequently, Cr and Pd were continuously sputtered as the source electrode 4, the drain electrode 5, and the pixel electrode 11, and formed by photolithography and etching (see FIG. 5C). The channel length is 30 μm and the channel width is 1000 μm.

そして、ソース電極４とドレイン電極５の間隙（チャネル部）付近に、ペンタセンのクロロホルム溶液をディスペンサによって塗布し、乾燥によって半導体層６とした（図５（ｄ）参照）。最後に、ソース電極４とゲート電極５の間隙付近に、封止層１２としてフッ素樹脂であるサイトップをスクリーン印刷した（図５（ｅ））。   Then, a chloroform solution of pentacene was applied by a dispenser in the vicinity of the gap (channel portion) between the source electrode 4 and the drain electrode 5, and the semiconductor layer 6 was formed by drying (see FIG. 5D). Finally, CYTOP, which is a fluororesin, was screen-printed as the sealing layer 12 in the vicinity of the gap between the source electrode 4 and the gate electrode 5 (FIG. 5E).

このようにして図１に示す薄膜トランジスタアレイを得た。この薄膜トランジスタはｐチャネルである。キャパシタ電極の電位をソース電圧およびドレイン電圧より高い＋５Ｖに保つことにより、この薄膜トランジスタアレイのオフ電流を１０ｐＡ以下に抑えることができた。ただし、測定条件は、ソース電圧＝０Ｖ、ドレイン電圧＝−４０Ｖ、ゲート電圧＝＋２０Ｖ〜−４０Ｖとした。   Thus, the thin film transistor array shown in FIG. 1 was obtained. This thin film transistor is a p-channel. By keeping the potential of the capacitor electrode at +5 V, which is higher than the source voltage and the drain voltage, the off-state current of the thin film transistor array could be suppressed to 10 pA or less. However, the measurement conditions were a source voltage = 0V, a drain voltage = −40V, and a gate voltage = + 20V to −40V.

（実施例２）
実施例１で作製した薄膜トランジスタアレイに対して、引き続き図６の工程を行って図２の薄膜トランジスタアレイを作製した。まず、全面に感光性樹脂を成膜し、露光・現像することにより層間絶縁膜７を形成した（図６（ｆ）参照）。厚さは１０μｍ、開口径は１００μｍとした。次に、上部画素電極８としてＡｌを蒸着、フォトリソグラフィ、エッチングした（図６（ｇ）参照）。これらの工程によって、薄膜トランジスタの特性は実施例１の状態からほとんど変わらなかった。 (Example 2)
6 was continuously performed on the thin film transistor array produced in Example 1 to produce the thin film transistor array in FIG. First, a photosensitive resin was formed on the entire surface, and an interlayer insulating film 7 was formed by exposure and development (see FIG. 6F). The thickness was 10 μm and the opening diameter was 100 μm. Next, Al was vapor-deposited, photolithography, and etched as the upper pixel electrode 8 (see FIG. 6G). Through these steps, the characteristics of the thin film transistor were hardly changed from the state of Example 1.

（実施例３）
実施例１で作製した薄膜トランジスタアレイ５０と、表示媒体４１として液晶を用いて、図９に示す画像表示装置６０を作製した。その詳細を、図１０に示す。まず、ＰＥＴ上に対向電極２２（ＩＴＯ）を成膜して対向基板２１とした。次に、薄膜トランジスタアレイ５０および対向基板２１に配向膜３１としてＪＳＲのオプトマーＡＬを塗布し、ラビング処理を行った。そして、薄膜トランジスタアレイの周囲にシール剤３２として積水化学工業のフォトレックＳをディスペンスし、ガラスビーズ３３およびＴＮ液晶３４を滴下し、真空中で対向基板２１を重ねて貼り合せた。その後、大気中で対向基板２１側からＵＶ照射してシール剤３２を硬化させ、熱処理を行った後、偏光板３５と貼り合せた。このようにして作製した画像表示装置を、図１２の駆動波形で駆動したところ、図１３のようにクロストークのない良好な画像が得られた。なお、図２２の駆動波形で駆動したところ、クロストークが見られた。 (Example 3)
An image display device 60 shown in FIG. 9 was produced using the thin film transistor array 50 produced in Example 1 and liquid crystal as the display medium 41. The details are shown in FIG. First, the counter electrode 22 (ITO) was formed on the PET to form the counter substrate 21. Next, JSR optomer AL was applied as the alignment film 31 to the thin film transistor array 50 and the counter substrate 21, and a rubbing process was performed. Then, Sekisui Chemical Photorec S was dispensed around the thin film transistor array as a sealant 32, glass beads 33 and TN liquid crystal 34 were dropped, and the counter substrate 21 was laminated and bonded together in a vacuum. Thereafter, UV irradiation was performed from the counter substrate 21 side in the atmosphere to cure the sealing agent 32, heat treatment was performed, and then the polarizing plate 35 was bonded. When the image display device thus manufactured was driven with the drive waveform shown in FIG. 12, a good image without crosstalk was obtained as shown in FIG. In addition, when the drive waveform of FIG. 22 was used, crosstalk was observed.

（実施例４）
実施例２の薄膜トランジスタ５０を用いて、実施例３と同様の工程によって画像表示装置６０を作製した。図１２の駆動波形で駆動したところ、実施例３と同様に、クロストークのない表示が得られた。なお、図２２の駆動波形で駆動したところ、クロストークが見られた。 Example 4
Using the thin film transistor 50 of Example 2, an image display device 60 was manufactured by the same process as that of Example 3. When driven with the drive waveform of FIG. 12, a display without crosstalk was obtained as in Example 3. In addition, when the drive waveform of FIG. 22 was used, crosstalk was observed.

（実施例５）
図７に示す工程図に従って、図３に示す構造の薄膜トランジスタアレイを作製した。絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを５０ｎｍスパッタ成膜した後フォトリソおよびエッチングによってゲート電極２とキャパシタ電極１０を作製した（図７（ａ）参照）。なお、図３ではほぼ１画素のみを表記しているが、実際にはマトリクス状に並べて多数個形成したアレイとなっている。 (Example 5)
A thin film transistor array having the structure shown in FIG. 3 was fabricated according to the process diagram shown in FIG. As the insulating substrate 1, polyethylene naphthalate (PEN) having a thickness of 125 μm was prepared, and after depositing Al with a thickness of 50 nm, a gate electrode 2 and a capacitor electrode 10 were formed by photolithography and etching (see FIG. 7A). Although only one pixel is shown in FIG. 3, it is actually an array in which a large number are arranged in a matrix.

次に、ＳｉＯＮを反応性スパッタによって成膜してゲート絶縁膜３とした（図７（ｂ）参照）。厚さは５００ｎｍとした。さらに半導体層６としてＩｎＧａＺｎＯをスパッタ成膜した。厚さは５０ｎｍである（図７（ｃ）参照）。
次いで、ソース電極４、ドレイン電極５、画素電極１１としてＣｒおよびＰｄを連続スパッタ成膜し、フォトリソグラフィおよびエッチングによって形成した（図７（ｄ）参照）。チャネル長は３０μｍ、チャネル幅は１００μｍである。 Next, SiON was formed by reactive sputtering to form the gate insulating film 3 (see FIG. 7B). The thickness was 500 nm. Further, InGaZnO was formed by sputtering as the semiconductor layer 6. The thickness is 50 nm (see FIG. 7C).
Subsequently, Cr and Pd were continuously sputtered as the source electrode 4, the drain electrode 5, and the pixel electrode 11, and formed by photolithography and etching (see FIG. 7D). The channel length is 30 μm and the channel width is 100 μm.

最後に、ソース電極４とゲート電極５の間隙付近に、封止層１２としてフッ素樹脂であるサイトップをスクリーン印刷した（図７（ｅ））。  Finally, CYTOP, which is a fluororesin, was screen-printed as the sealing layer 12 in the vicinity of the gap between the source electrode 4 and the gate electrode 5 (FIG. 7E).

このようにして図３に示す薄膜トランジスタアレイを得た。この薄膜トランジスタはｎチャネルである。キャパシタ電極の電位をソース電圧およびドレイン電圧より低い−５Ｖに保つことにより、この薄膜トランジスタアレイのオフ電流を１０ｐＡ以下に抑えることができた。ただし、測定条件は、ソース電圧＝０Ｖ、ドレイン電圧＝＋４０Ｖ、ゲート電圧＝−２０Ｖ〜＋４０Ｖとした。  In this way, the thin film transistor array shown in FIG. 3 was obtained. This thin film transistor is n-channel. By keeping the potential of the capacitor electrode at -5 V, which is lower than the source voltage and the drain voltage, the off-state current of this thin film transistor array could be suppressed to 10 pA or less. However, the measurement conditions were set such that the source voltage = 0V, the drain voltage = + 40V, and the gate voltage = −20V to + 40V.

（実施例６）
図８に示す工程図に従って、図４に示す構造の薄膜トランジスタアレイを作製した。絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを５０ｎｍスパッタ成膜した後フォトリソおよびエッチングによってゲート電極２とキャパシタ電極１０を作製した（図８（ａ）参照）。なお、図４ではほぼ１画素のみを表記しているが、実際にはマトリクス状に並べて多数個形成したアレイとなっている。 (Example 6)
A thin film transistor array having the structure shown in FIG. 4 was fabricated according to the process chart shown in FIG. As the insulating substrate 1, polyethylene naphthalate (PEN) having a thickness of 125 μm was prepared, and after depositing Al with a thickness of 50 nm, a gate electrode 2 and a capacitor electrode 10 were formed by photolithography and etching (see FIG. 8A). Although only one pixel is shown in FIG. 4, it is actually an array in which a large number are arranged in a matrix.

次に、ＳｉＯＮを反応性スパッタによって成膜してゲート絶縁膜３とした（図８（ｂ）参照）。厚さは５００ｎｍとした。さらに半導体層６としてＩｎＧａＺｎＯをスパッタ成膜した。厚さは５０ｎｍである（図８（ｃ）参照）。
次いで、ソース電極４、ドレイン電極５、画素電極１１としてＣｒおよびＰｄを連続スパッタ成膜し、フォトリソグラフィおよびエッチングによって形成した（図８（ｄ）参照）。チャネル長は３０μｍ、チャネル幅は１００μｍである。 Next, SiON was formed by reactive sputtering to form the gate insulating film 3 (see FIG. 8B). The thickness was 500 nm. Further, InGaZnO was formed by sputtering as the semiconductor layer 6. The thickness is 50 nm (see FIG. 8C).
Subsequently, Cr and Pd were continuously sputtered as the source electrode 4, the drain electrode 5, and the pixel electrode 11, and formed by photolithography and etching (see FIG. 8D). The channel length is 30 μm and the channel width is 100 μm.

さらに、ソース電極４とゲート電極５の間隙付近に、封止層１２としてフッ素樹脂であるサイトップをスクリーン印刷した（図８（ｅ））。  Further, CYTOP, which is a fluororesin, was screen-printed as the sealing layer 12 in the vicinity of the gap between the source electrode 4 and the gate electrode 5 (FIG. 8E).

そして、全面に感光性樹脂を成膜し、露光・現像することにより層間絶縁膜７を形成した（図８（ｆ）参照）。厚さは１０μｍ、開口径は１００μｍとした。次に、上部画素電極８としてＡｌを蒸着、フォトリソグラフィ、エッチングした（図８（ｇ）参照）。こうして作製した薄膜トランジスタの特性は、実施例５と同等であった。   Then, a photosensitive resin was formed on the entire surface, and exposed and developed to form an interlayer insulating film 7 (see FIG. 8F). The thickness was 10 μm and the opening diameter was 100 μm. Next, Al was vapor-deposited, photolithography, and etched as the upper pixel electrode 8 (see FIG. 8G). The characteristics of the thin film transistor thus fabricated were the same as in Example 5.

（実施例７）
実施例５で作製した薄膜トランジスタアレイ５０と、表示媒体４１として液晶を用いて、図９に示す画像表示装置６０を作製した。その詳細を、図１０に示す。まず、ＰＥＴ上に対向電極２２（ＩＴＯ）を成膜して対向基板２１とした。次に、薄膜トランジスタアレイ５０および対向基板２１に配向膜３１としてＪＳＲのオプトマーＡＬを塗布し、ラビング処理を行った。そして、薄膜トランジスタアレイの周囲にシール剤３２として積水化学工業のフォトレックＳをディスペンスし、ガラスビーズ３３およびＴＮ液晶３４を滴下し、真空中で対向基板２１を重ねて貼り合せた。その後、大気中で対向基板２１側からＵＶ照射してシール剤３２を硬化させ、熱処理を行った後、偏光板３５と貼り合せた。このようにして作製した画像表示装置を、図１１の駆動波形で駆動したところ、実施例３と同様に、クロストークのない画像が得られた。なお、図２１の駆動波形で駆動したところ、クロストークが見られた。 (Example 7)
An image display device 60 shown in FIG. 9 was manufactured using the thin film transistor array 50 manufactured in Example 5 and liquid crystal as the display medium 41. The details are shown in FIG. First, the counter electrode 22 (ITO) was formed on the PET to form the counter substrate 21. Next, JSR optomer AL was applied as the alignment film 31 to the thin film transistor array 50 and the counter substrate 21, and a rubbing process was performed. Then, Sekisui Chemical Photorec S was dispensed around the thin film transistor array as a sealant 32, glass beads 33 and TN liquid crystal 34 were dropped, and the counter substrate 21 was laminated and bonded together in a vacuum. Thereafter, UV irradiation was performed from the counter substrate 21 side in the atmosphere to cure the sealing agent 32, heat treatment was performed, and then the polarizing plate 35 was bonded. When the image display device thus manufactured was driven with the drive waveform shown in FIG. 11, an image without crosstalk was obtained as in Example 3. Incidentally, when the drive waveform of FIG. 21 was used, crosstalk was observed.

（実施例８）
実施例６の薄膜トランジスタ５０を用いて、実施例７と同様の工程によって画像表示装置６０を作製した。図１１の駆動波形で駆動したところ、実施例３と同様に、クロストークのない表示が得られた。図２１の駆動波形で駆動したところ、クロストークが見られた。 (Example 8)
Using the thin film transistor 50 of Example 6, an image display device 60 was fabricated by the same process as in Example 7. When driven with the drive waveform of FIG. 11, a display without crosstalk was obtained as in Example 3. When driving with the driving waveform of FIG. 21, crosstalk was observed.

（比較例１）
実施例１と同様の工程によって、図１８の薄膜トランジスタアレイを作製した。この場合、平面視的配置において、画素電極８がキャパシタ電極１０よりも大きいので、ゲート電極２がない部分において、半導体層６がソース電極４と画素電極８の両方に接触した構造であるが、画素電極８に流入する電流を防止する手段がない。実際、キャパシタ電極１０の電圧に依らず、オフ電流は１μＡ程度と大きな値を示した。また、これを用いて実施例３と同様の工程で作製した液晶ディスプレイでは、図２２の駆動波形ではもちろんのこと、図１２の駆動波形を用いてもクロストークが観測された（図１９）。 (Comparative Example 1)
The thin film transistor array shown in FIG. 18 was fabricated by the same process as in Example 1. In this case, since the pixel electrode 8 is larger than the capacitor electrode 10 in a plan view arrangement, the semiconductor layer 6 is in contact with both the source electrode 4 and the pixel electrode 8 in a portion where the gate electrode 2 is not provided. There is no means for preventing current flowing into the pixel electrode 8. Actually, the off current showed a large value of about 1 μA regardless of the voltage of the capacitor electrode 10. Further, in the liquid crystal display manufactured by using the same process as in Example 3, crosstalk was observed not only with the drive waveform of FIG. 22 but also with the drive waveform of FIG. 12 (FIG. 19).

本発明の実施形態に係わる薄膜トランジスタアレイの一例を示す図である。It is a figure which shows an example of the thin-film transistor array concerning embodiment of this invention. 本発明の実施形態に係わる薄膜トランジスタアレイの他の例を示す図である。It is a figure which shows the other example of the thin-film transistor array concerning embodiment of this invention. 本発明の実施形態に係わる薄膜トランジスタアレイの他の例を示す図である。It is a figure which shows the other example of the thin-film transistor array concerning embodiment of this invention. 本発明の実施形態に係わる薄膜トランジスタアレイの他の例を示す図である。It is a figure which shows the other example of the thin-film transistor array concerning embodiment of this invention. 図１の薄膜トランジスタアレイの製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the thin-film transistor array of FIG. 図２の薄膜トランジスタアレイの製造工程を示す工程図である。FIG. 3 is a process diagram illustrating a manufacturing process of the thin film transistor array of FIG. 2. 図３の薄膜トランジスタアレイの製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the thin-film transistor array of FIG. 図４の薄膜トランジスタアレイの製造工程を示す工程図である。FIG. 5 is a process diagram illustrating a manufacturing process of the thin film transistor array of FIG. 4. 本発明の画像表示装置の一例を示す図である。It is a figure which shows an example of the image display apparatus of this invention. 本発明の画像表示装置の詳細を示す図である。It is a figure which shows the detail of the image display apparatus of this invention. 本発明の駆動方法の一例（ｎチャネルの場合）を示す電圧波形図である。It is a voltage waveform diagram which shows an example (in the case of n channel) of the drive method of this invention. 本発明の駆動方法の一例（ｐチャネルの場合）を示す電圧波形図である。It is a voltage waveform diagram which shows an example (in the case of p channel) of the drive method of this invention. 本発明の画像表示装置の表示状態を示す模式図である。It is a schematic diagram which shows the display state of the image display apparatus of this invention. 本発明の薄膜トランジスタアレイの他の構造を示す図である。It is a figure which shows the other structure of the thin-film transistor array of this invention. 本発明の薄膜トランジスタアレイの他の構造を示す図である。It is a figure which shows the other structure of the thin-film transistor array of this invention. 本発明の薄膜トランジスタアレイの他の構造を示す図である。It is a figure which shows the other structure of the thin-film transistor array of this invention. 本発明の薄膜トランジスタアレイの他の構造を示す図である。It is a figure which shows the other structure of the thin-film transistor array of this invention. 比較例の薄膜トランジスタアレイの構造を示す図である。It is a figure which shows the structure of the thin-film transistor array of a comparative example. 比較例の画像表示装置の表示状態を示す模式図である。It is a schematic diagram which shows the display state of the image display apparatus of a comparative example. 従来の薄膜トランジスタアレイの構造を示す図である。It is a figure which shows the structure of the conventional thin-film transistor array. 従来の駆動方法の一例（ｎチャネルの場合）を示す電圧波形図である。It is a voltage waveform diagram which shows an example (in the case of n channel) of the conventional drive method. 従来の駆動方法の一例（ｐチャネルの場合）を示す電圧波形図である。It is a voltage waveform diagram which shows an example (in the case of p channel) of the conventional drive method.

符号の説明Explanation of symbols

１・・・絶縁基板、２・・・ゲート電極、３・・・ゲート絶縁膜、４・・・ソース電極、５・・・ドレイン電極、６・・・半導体層、７・・・層間絶縁膜、８・・・画素電極、９・・・層間絶縁膜、１０・・・キャパシタ電極、１１・・・上部画素電極、１２・・・封止層、２１・・・対向基板、２２・・・対向電極、３１・・・配向膜、３２・・・シール剤、３３・・・ガラスビーズ、３４・・・液晶、３５・・・偏光板、４１・・・表示媒体、５０・・・薄膜トランジスタアレイ、６０・・・画像表示装置 DESCRIPTION OF SYMBOLS 1 ... Insulating substrate, 2 ... Gate electrode, 3 ... Gate insulating film, 4 ... Source electrode, 5 ... Drain electrode, 6 ... Semiconductor layer, 7 ... Interlayer insulating film , 8 ... Pixel electrode, 9 ... Interlayer insulating film, 10 ... Capacitor electrode, 11 ... Upper pixel electrode, 12 ... Sealing layer, 21 ... Counter substrate, 22 ... Counter electrode, 31 ... Alignment film, 32 ... Sealing agent, 33 ... Glass beads, 34 ... Liquid crystal, 35 ... Polarizing plate, 41 ... Display medium, 50 ... Thin film transistor array 60 ... Image display device

Claims (13)

絶縁基板上にゲート電極とキャパシタ電極とを有し、ゲート絶縁膜を介して、ソース電極とドレイン電極と前記ドレイン電極に接続された画素電極が配置され、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置されている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。   A gate electrode and a capacitor electrode are provided on an insulating substrate, a source electrode, a drain electrode, and a pixel electrode connected to the drain electrode are disposed via a gate insulating film, and a semiconductor layer is at least the source electrode and the capacitor electrode A thin film transistor array disposed between the drain electrode and the drain electrode, wherein the capacitor electrode is larger than the pixel electrode in at least a region where the semiconductor layer is disposed in a plan view; A thin film transistor array comprising a capacitor electrode. 請求項１に記載の薄膜トランジスタアレイ上に、さらに前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられていることを特徴とする薄膜トランジスタアレイ。 On the thin-film transistor array according to claim 1, further an interlayer insulating film having an opening over the pixel electrode, and characterized in that the upper pixel electrode connected to the pixel electrode through the opening is provided Thin film transistor array. 絶縁基板上にゲート電極とキャパシタ電極とを有し、ゲート絶縁膜を介して、ソース電極とドレイン電極と画素電極が配置され、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極に接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。 A gate electrode and a capacitor electrode are provided on an insulating substrate, a source electrode, a drain electrode, and a pixel electrode are disposed via a gate insulating film, and a semiconductor layer is disposed at least between the source electrode and the drain electrode. It is, and and an interlayer insulating film having an opening over the pixel electrode and on said drain electrode thereon, the connected upper pixel electrode is provided on the pixel electrode and the drain electrode through the opening A thin film transistor array, wherein the capacitor electrode is larger than the pixel electrode and is included in the capacitor electrode in at least a region where the semiconductor layer is disposed in a planar view. A thin film transistor array. 絶縁基板上にゲート電極とキャパシタ電極とを有し、その上にゲート絶縁膜を有し、その上に半導体層が配置され、且つ該半導体層の上、または該半導体層の下で前記ゲート絶縁膜の上にソース電極とドレイン電極と前記ドレイン電極に接続された画素電極が配置されている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。 And a gate electrode and a capacitor electrode on an insulating substrate, a gate insulating film formed thereon, the semiconductor layer disposed thereon, and said gate insulation under the top of the semiconductor layer, or the semiconductor layer a thin film transistor array the pixel electrode connected to the drain electrode and the source electrode and the drain electrode is disposed on the film, in a plan view arrangement, at least the semiconductor layer is disposed region, said capacitor electrode A thin film transistor array, wherein is larger than the pixel electrode, and the pixel electrode is included in the capacitor electrode. 請求項４に記載の薄膜トランジスタアレイ上に、さらに前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられていることを特徴とする薄膜トランジスタアレイ。 On the thin-film transistor array according to claim 4, further an interlayer insulating film having an opening over the pixel electrode, and characterized in that the upper pixel electrode connected to the pixel electrode through the opening is provided Thin film transistor array. 絶縁基板上にゲート電極とキャパシタ電極とを有し、その上にゲート絶縁膜を有し、その上に半導体層が配置され、且つ該半導体層の上、または該半導体層の下で前記ゲート絶縁膜の上にソース電極とドレイン電極と画素電極が配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極に接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。 And a gate electrode and a capacitor electrode on an insulating substrate, a gate insulating film formed thereon, the semiconductor layer disposed thereon, and said gate insulation under the top of the semiconductor layer, or the semiconductor layer It is disposed a source electrode and a drain electrode and a pixel electrode on the film, and the interlayer insulating film having an opening over the pixel electrode and on said drain electrode thereon, and the drain electrode through the opening A thin film transistor array provided with an upper pixel electrode connected to a pixel electrode, wherein the capacitor electrode is larger than the pixel electrode in at least a region where the semiconductor layer is arranged in a planar arrangement, and A thin film transistor array, wherein a pixel electrode is included in the capacitor electrode. 絶縁基板上にソース電極とドレイン電極と前記ドレイン電極に接続された画素電極とを有し、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置され、且つ前記画素電極の上に開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つその上に前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。 A source electrode, a drain electrode, and a pixel electrode connected to the drain electrode on an insulating substrate; and a semiconductor layer disposed at least between the source electrode and the drain electrode; and on the pixel electrode A gate electrode and a capacitor electrode are disposed through a gate insulating film having an opening, and an interlayer insulating film having an opening on the pixel electrode thereon and an upper portion connected to the pixel electrode through the opening A thin film transistor array provided with a pixel electrode, wherein the capacitor electrode is larger than the pixel electrode and the pixel electrode serves as the capacitor electrode at least in a region where the semiconductor layer is disposed in a planar arrangement. A thin film transistor array comprising: 絶縁基板上にソース電極とドレイン電極と画素電極とを有し、且つ半導体層が少なくとも前記ソース電極と前記ドレイン電極との間に配置され、且つ前記ドレイン電極の上と前記画素電極の上に開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極とが接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。 And a source electrode and a drain electrode and a pixel electrode on an insulating substrate, and the semiconductor layer is disposed at least between the source electrode and the drain electrode, and an opening on the pixel electrode and on said drain electrode via a gate insulating film having, disposed gate electrode and the capacitor electrode, and an interlayer insulating film having an opening over the pixel electrode and on said drain electrode thereon, the drain electrode through the opening And an upper pixel electrode connected to the pixel electrode, wherein the capacitor electrode is larger than the pixel electrode in a planar arrangement at least in a region where the semiconductor layer is arranged The pixel electrode is included in the capacitor electrode. 絶縁基板上に半導体層を有し、且つ該半導体層の上、または該半導体層の下で前記ゲート絶縁膜の上にソース電極とドレイン電極と前記ドレイン電極に接続された画素電極が配置され、且つ前記画素電極の上に開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つ前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記画素電極と接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。 A pixel electrode connected to the source electrode, the drain electrode, and the drain electrode is disposed on the gate insulating film on the insulating substrate, and on the gate insulating film under the semiconductor layer . In addition, a gate electrode and a capacitor electrode are arranged through a gate insulating film having an opening on the pixel electrode, and an interlayer insulating film having an opening on the pixel electrode, and the pixel electrode through the opening A thin film transistor array provided with a connected upper pixel electrode, wherein, in a plan view arrangement, at least in the region where the semiconductor layer is arranged, the capacitor electrode is larger than the pixel electrode, and the pixel electrode is A thin film transistor array included in the capacitor electrode. 絶縁基板上に半導体層を有し、且つ該半導体層の上または下にソース電極とドレイン電極と画素電極が配置され、且つ前記ドレイン電極の上と前記画素電極の上とに開口を有するゲート絶縁膜を介して、ゲート電極とキャパシタ電極が配置され、且つその上に前記ドレイン電極の上と前記画素電極の上に開口を有する層間絶縁膜と、前記開口を介して前記ドレイン電極と前記画素電極に接続された上部画素電極が設けられている薄膜トランジスタアレイであって、平面視的配置において、少なくとも前記半導体層が配置された領域において、前記キャパシタ電極が前記画素電極よりも大きく、且つ前記画素電極が前記キャパシタ電極に包含されていることを特徴とする薄膜トランジスタアレイ。 Having a semiconductor layer on an insulating substrate, and the source electrode and the drain electrode and the pixel electrode above or below the semiconductor layer is disposed, the gate insulating and having an opening in the upper of the upper and the pixel electrode of the drain electrode through the membrane, it is arranged a gate electrode and the capacitor electrode, and an interlayer insulating film having an opening over the pixel electrode and on said drain electrode thereon, the pixel electrode and the drain electrode through the opening A thin film transistor array provided with an upper pixel electrode connected to the capacitor electrode, wherein the capacitor electrode is larger than the pixel electrode in at least a region where the semiconductor layer is disposed in a planar arrangement, and the pixel electrode Is included in the capacitor electrode. 請求項１乃至請求項１０のいずれかに記載の薄膜トランジスタアレイと、対向電極を有する対向基板との間に、表示媒体が設けられた画像表示装置。   An image display device in which a display medium is provided between the thin film transistor array according to claim 1 and a counter substrate having a counter electrode. 請求項１１に記載の画像表示装置の駆動方法であって、前記薄膜トランジスタアレイの半導体がｎチャネルであり、前記キャパシタ電極に印加する電圧が、前記ソース電極に印加される電圧波形の最低値よりも低いことを特徴とする駆動方法。 12. The method for driving an image display device according to claim 11 , wherein the semiconductor of the thin film transistor array is an n-channel, and a voltage applied to the capacitor electrode is lower than a minimum value of a voltage waveform applied to the source electrode. A driving method characterized by being low. 請求項１１に記載の画像表示装置の駆動方法であって、前記薄膜トランジスタアレイの半導体がｐチャネルであり、前記キャパシタ電極に印加する電圧が、前記ソース電極に印加される電圧波形の最高値よりも高いことを特徴とする駆動方法。
12. The method of driving an image display device according to claim 11 , wherein the semiconductor of the thin film transistor array is a p-channel, and a voltage applied to the capacitor electrode is higher than a maximum value of a voltage waveform applied to the source electrode. A driving method characterized by being expensive.
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