JP5365007B2 - Thin film transistor array and a manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film transistor array in which the electrical resistance increase in the electrodes and difficulty of manufacturing are suppressed, while reducing feedthrough of a thin-film transistor which uses interdigital electrodes. <P>SOLUTION: Source/drain electrodes are made into interdigital shape; width of the drain electrode is made shorter than that of the source electrode; and roots of the drain electrode or of source/drain electrodes are made tapered; thereby the electrical resistance increase is suppressed, and the yield is improved for the thin-film transistor array. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

本発明は、画像表示装置等に用いる薄膜トランジスタアレイに関する。 The present invention relates to a thin film transistor array used in an image display device or the like.

半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a−Si)やポリシリコン(poly−Si)の薄膜トランジスタ(Thin Film Transistor:TFT)が製造され、液晶ディスプレイに応用されている(非特許文献1)。 The semiconductor itself on the basis of the transistor and integrated circuit technology with the substrate, the thin film transistor of an amorphous silicon on a glass substrate (a-Si) or polysilicon (poly-Si) (Thin Film Transistor: TFT) is manufactured, the liquid crystal display It has been applied (non-Patent Document 1). TFTとしては、例えば図10のようなものが用いられている。 The TFT, and those are used as in FIG. 10 for example. ここでTFTはスイッチの役割を果たしており、ゲート配線2'に与えられた選択電圧によってTFTをオンにした時に、ソース配線4'に与えられた信号電圧をドレイン5に接続された画素電極8に書き込む。 Here TFT plays the role of a switch, 'when turning on the TFT by selective voltage applied to the source line 4' gate line 2 to the pixel electrodes 8 connected to the signal voltage applied to the drain 5 writes. 書き込まれた電圧は、画素電極8/ゲート絶縁膜3/キャパシタ電極10によって構成される蓄積キャパシタに保持される。 Written voltage is held configured storage capacitor by the pixel electrode 8 / gate insulating film 3 / capacitor electrode 10.

ここで、TFTアレイの場合、ソースとドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。 Here, if the TFT array since they depend polarity of the source and drain workings write voltage, not decide the name in operation. そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。 Therefore, conveniently the source one, keep unity and the drain of the other, the call it. 本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。 In the present invention, it referred to those who are connected to the wiring source and drain for persons who are connected to the pixel electrode.

近年、有機半導体や酸化物半導体が登場し、200℃以下の低温でTFTを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。 Recently, organic semiconductor or an oxide semiconductor appeared, been shown to be a TFT can be manufactured at a low temperature of 200 ° C. or less, there is an increasing expectation for a flexible display using a plastic substrate. フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。 Besides feature that a flexible, lightweight, unbreakable, is also expected advantage that can be thinned. また、印刷によってTFTを形成することにより、安価で大面積なディスプレイが期待されている。 Further, by forming a TFT by printing, large-area displays at low cost is expected.

ところで、ディスプレイを大面積化するには、大面積にパターニングできるだけでなく、on電流を大きくする必要がある。 Incidentally, the to large area is a display, not only can be patterned with a large area, it is necessary to increase the on current. チャネル幅をW、チャネル長をLとした時、on電流はW/Lに比例する。 When the channel width is W, the channel length was set to L, on current is proportional to W / L. 大きなon電流を得たい場合、ソース・ドレイン電極としては、直線状のクシ歯を交互に配置したクシ型電極がよく用いられる。 Large if it is desired to obtain on current, as the source and drain electrodes, comb-type electrodes arranged straight comb teeth alternately is often used. クシ型は、大きなWと小さなLを有するからである。 Comb is because having a large W and small L. ここで、通常、クシ型電極は、図9(a)のように等しい幅を有する。 Here, normally, a comb electrode has a width equal as shown in FIG. 9 (a).

しかし、クシ型電極の場合、クシの長さや歯の数が大きいため、ゲート・ドレイン間の電極重なり面積が大きくなって、フィードスルーが大きくなるという問題があった。 However, when the comb-type electrode, since a large number of lengths and teeth of the comb, the electrode area of ​​overlap between the gate and the drain is increased, there is a problem that the feed-through is increased.

ここで、フィードスルーとは、ゲート電位がonからoffに変わる際に、画素の電位が変化する現象であり、ゲート・ドレイン間のキャパシタンスが原因である。 Here, the feed-through, when the gate potential is changed to off from on, a phenomenon that the potential of the pixel changes, is due to the capacitance between the gate and the drain.
フィードスルーが大きいと、画素の電位が設計値からずれてしまうため、想定通りの表示ができなくなる。 When the feed-through is large, the potential of the pixel is deviated from the design value, it can not be displayed as expected.

一方、電極重なり面積を小さくする目的で電極幅を小さくすれば、電極の電気抵抗が大きくなる、電極の作製が難しくなる、という問題があった。 On the other hand, by reducing the electrode width in order to reduce the electrode overlap area, the electrical resistance of the electrode increases, the production of the electrode becomes difficult, there is a problem that.

本発明は、係る従来技術の状況に鑑みてなされたもので、クシ型電極を用いた薄膜トランジスタのフィードスルーを低減しつつ、電極の電気抵抗の増大や作製の難しさを改善した薄膜トランジスタアレイを提供することを課題とする。 The present invention relates has been made in view of the circumstances of the prior art, while reducing the thin film transistor of the feed-through using a comb-type electrodes, provide a thin film transistor array having an improved electrical increased and the manufacturing difficulty of the resistance of the electrode it is an object of the invention to.

上記課題を解決するための、請求項1に記載の発明は、絶縁基板上に、少なくともゲート配線に接続されたゲート電極と、ゲート絶縁膜と、ソース配線に接続されたソース電極と、画素電極に接続されたドレイン電極と、前記ソース電極と前記ドレイン間に形成された半導体層とを有する薄膜トランジスタをマトリクス状に配置した薄膜トランジスタアレイであって、前記ソース電極と前記ドレイン電極が各々幅10μm以下のクシ型であり、且つ前記ドレイン電極の幅が前記ソース電極の幅より小さく、前記ドレイン電極の前記画素電極との接続部分の形状及び前記ソース電極の前記ソース配線との接続部分の形状がテーパー形状であることを特徴とする薄膜トランジスタアレイである。 For solving the above problems, the invention according to claim 1, on an insulating substrate, a gate electrode connected to at least a gate wiring, a gate insulating film, a source electrode connected to the source line, the pixel electrode a drain electrode connected to said a thin film transistor array arranged thin film transistors in a matrix having a source electrode and a semiconductor layer formed between the drain, the source electrode and the drain electrode following each width 10μm a comb, and the width of the drain electrode is rather smaller than the width of the source electrode, the shape of the connecting portion is tapered with the source wiring shape and the source electrode of the connection portion between the pixel electrode of the drain electrode a thin film transistor array, which is a shape.

請求項に記載の発明は、前記半導体が、有機半導体または酸化物半導体であることを特徴とする請求項1に記載の薄膜トランジスタアレイである。 The invention according to claim 2, wherein the semiconductor is a thin-film transistor array according to claim 1, characterized in that the organic semiconductor or an oxide semiconductor.

請求項に記載の発明は、請求項1 または2に記載の薄膜トランジスタアレイの製造方法であって、前記ソース電極と前記ドレイン電極を、反転印刷によって形成することを特徴とする薄膜トランジスタアレイの製造方法である。 The invention according to claim 3, a method of manufacturing a thin film transistor array according to claim 1 or 2, the method of manufacturing the thin film transistor array, characterized in that the drain electrode and the source electrode are formed by reverse printing it is.

請求項1に記載の発明によれば、ソース電極の幅を太く保ちながらドレイン電極の幅を細くすることにより、電気抵抗の増大、作製時の断線の恐れの両方を、ドレイン電極側だけに留めることができる。 According to the invention described in claim 1, by narrowing the width of the drain electrode while keeping thicker width of the source electrode, increase in electric resistance, a risk both breakage during manufacturing, keep only the drain electrode side be able to. 従って、電気抵抗の増大を低減し、歩留まりを向上させることができる。 Therefore, to reduce the increase in electric resistance, it is possible to improve the yield. また、ドレイン電極の画素電極との接続部分及びソース電極のソース配線との接続部分の形状をテーパー形状にすることにより、ドレイン電極及びソース電極作製時の断線の恐れをより低減することができる。 Further, by making the shape of the connection portion of the source wiring of the connecting portion and a source electrode of the pixel electrode of the drain electrode in a tapered shape, it is possible to further reduce the risk of breakage during manufacturing drain and source electrodes.

請求項に記載の発明によれば、半導体として有機半導体または酸化物半導体を用いることにより、薄膜トランジスタアレイを200℃以下の低温で作製することが可能になり、熱に弱いプラスチック基板の使用ができて、フレキシブルディスプレイを作製できる。 According to the invention described in claim 2, by using an organic semiconductor or an oxide semiconductor as a semiconductor, it is possible to manufacture a thin film transistor array at a low temperature of 200 ° C. or less, can use weak plastic substrate to heat Te, it can be produced a flexible display.

請求項に記載の発明によれば、ソース・ドレイン電極を反転印刷法で形成することにより、高精度のパターニングを簡便かつ高速に行うことができ、性能のよい薄膜トランジスタアレイを容易に製造できる。 According to the invention described in claim 3, by forming the source and drain electrodes in reverse printing method, a highly accurate patterning can be done easily and fast, can be easily produced a good thin-film transistor array of performance.

本発明によれば、まず、ソース・ドレイン電極をクシ型とし、ドレイン電極の幅をソース電極の幅より細くすることにより、ゲート・ドレイン間容量を小さく抑えつつ、電気抵抗の増大を抑制し、かつ歩留まりを向上できた。 According to the present invention, first, a source-drain electrode and the comb, by the width of the drain electrode is narrower than the width of the source electrode, while suppressing decrease the gate-drain capacitance, suppressing an increase in electrical resistance, and it was able to improve the yield. また、ドレイン電極の画素電極との接続部分の形状をテーパー形状にすること、あるいはソース電極のソース配線との接続部分の形状及びドレイン電極のドレイン配線との接続部分の形状をテーパー形状にすることにより、さらに歩留まりを向上できた。 Also, the shape of the connecting portion between the pixel electrode of the drain electrode in a tapered shape, or to the shape of the connection portion between the drain wiring shape and the drain electrode of the connection portion of the source line of the source electrode into a tapered shape by, it was able to further improve the yield. さらには、半導体を、有機半導体または酸化物半導体とすることにより、低温での作製が可能になり、プラスチック基板を使用できた。 Furthermore, the semiconductor, by an organic semiconductor or an oxide semiconductor, it becomes possible to produce at low temperatures, it could be used a plastic substrate. さらにはソース・ドレイン電極を反転印刷法で形成することにより、高精度の素子を容易に製造できた。 Further by forming the source and drain electrodes in reverse printing, it could easily manufacture a device with high accuracy.

本発明の実施の形態について、以下に図面を使用して詳細に説明する。 Embodiments of the present invention will be described in detail using the accompanying drawings. なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。 In the drawings used in the following, the scale in order to facilitate understanding of the description are not drawn precisely.

本発明の実施形態に係わる薄膜トランジスタアレイの例を、図1に示す。 Examples of the thin film transistor array according to an embodiment of the present invention, shown in FIG. 薄膜トランジスタアレイの1画素領域を示す平面配置図を示している。 It shows a plan arrangement view showing one pixel region of a thin-film transistor array. 即ち、図1の画素をマトリクス状に並べたものが、本発明の薄膜トランジスタアレイである。 That is, those obtained by arranging pixels of Figure 1 in a matrix, a thin film transistor array of the present invention. 図1に示すように本発明の実施形態に係わる薄膜トランジスタアレイは、ソース電極4・ドレイン電極5がクシ型であり、ドレイン電極5の幅がソース電極4の幅より小さい。 Thin-film transistor array according to an embodiment of the present invention as shown in FIG. 1, the source electrode 4 and drain electrode 5 are comb-shaped, the width of the drain electrode 5 is smaller than the width of the source electrode 4. そのため、ソース電極4の電気抵抗の増大および歩留りの減少(形成時の断線)を抑えつつ、ゲート電極2・ドレイン電極5の重なり面積を小さくすることができる。 Therefore, it is possible while suppressing an increase and decrease in the yield of the electrical resistance of the source electrode 4 (broken during formation) to reduce the overlapping area of ​​the gate electrode 2 and the drain electrode 5.

ソース電極4およびドレイン電極5の電気抵抗の目安は、電極幅をそれぞれLs、Ldとし、クシの長さをw、厚さt、抵抗率ρとすれば、それぞれρw/Lst、ρw/Ldtと考えることができる。 Estimated electric resistance of the source electrode 4 and drain electrode 5, the electrode width Ls, and Ld respectively, if the length of the comb w, thickness t, and resistivity [rho, respectively ρw / Lst, and ρw / Ldt it can be considered. 即ち、電気抵抗は電極幅に反比例する。 That is, the electrical resistance is inversely proportional to the electrode width. 例えばソース電極4およびドレイン電極5の幅を両方とも半分にすれば電気抵抗は2倍になってしまうが、ドレイン電極5の幅のみを半分にすれば電気抵抗は1.5倍で済む。 For example electrical resistance when in half both the width of the source electrode 4 and drain electrode 5 becomes doubled, but the electric resistance if only a half width of the drain electrode 5 requires only 1.5 times. 一方、ドレイン電極5とゲート電極2との重なりは、1/2倍になる。 On the other hand, the overlap between the drain electrode 5 and the gate electrode 2 becomes 1/2 times. また、ソース電極4は太いので形成が容易であり、ドレイン電極5の歩留り減少(形成時の断線)が懸念事項となるのみである。 Further, it is easy formation since the source electrode 4 is thick, the yield reduction of the drain electrode 5 (formation breakage during) only becomes concern.

さらに改善されたソース電極4・ドレイン電極5の例を、図2に示す。 Further improved example of the source electrode 4 and drain electrode 5, shown in FIG. 図2(a)のようにドレイン電極5の画素電極8との接続部分の形状を、テーパー形状にすることにより、ドレイン電極5の歩留りの減少(形成時の断線)を抑えることができる。 The shape of the connecting portion between the pixel electrode 8 of the drain electrode 5 as shown in FIG. 2 (a), the by the tapered shape, it is possible to suppress a decrease in the yield of the drain electrode 5 (disconnected during formation). また、図2(b)のようにソース電極4のソース配線4'との接続部分の形状もテーパー形状にしてもよいし、図2(c)のようにテーパー部を曲線にしてもよい。 Further, it may be in the shape of the connecting portion is also tapered with a source wiring of a source electrode 4 4 ​​'as in FIG. 2 (b), may be curved tapered portion as shown in FIG. 2 (c).

なお、ソース電極4の歯の数をドレイン電極5の数よりも1本多くしているのも、ゲート電極2・ドレイン電極5の重なり面積を小さくするために有効である。 Even are you one more than the number of the drain electrodes 5 and the number of teeth of the source electrode 4, it is effective to reduce the overlapping area of ​​the gate electrode 2 and the drain electrode 5.

半導体層6は、ソース電極4・ドレイン電極5が近接している領域に形成され、ゲート絶縁膜3を挟んで、ゲート電極2と重なっている。 The semiconductor layer 6 is formed in a region where the source electrode 4 and drain electrode 5 are close, through the gate insulating film 3 is overlapped with the gate electrode 2. ゲート電極2の電位によって、半導体層6/ゲート絶縁膜3の界面の電荷を制御し、ドレイン電流を制御できる。 The potential of the gate electrode 2, and controls the interface of a charge of the semiconductor layer 6 / a gate insulating film 3, it can be controlled drain current. 素子構造は、ボトムゲートでもよいし、トップゲートでもよい。 Device structure may be a bottom gate may be a top gate. また、ボトムコンタクトでもよいし、トップコンタクトでもよい。 In addition, it may be a bottom-contact, may be at the top contact. これらについて、図3で説明する。 These are described in FIG. 図3は、図1の線A−A'の断面図である。 Figure 3 is a cross-sectional view taken along line A-A 'of FIG. 1. ボトムゲート・ボトムコンタクト(図3(a))では、積層順序が、基板1、ゲート電極2、ゲート絶縁膜3、ソース電極4およびドレイン電極5、半導体層6となる。 In a bottom-gate, bottom-contact (FIG. 3 (a)), stacked order, the substrate 1, a gate electrode 2, the gate insulating film 3, the source electrode 4 and drain electrode 5, the semiconductor layer 6. ボトムゲート・トップコンタクト(図3(b))では、積層順序が、基板1、ゲート電極2、ゲート絶縁膜3、半導体層6、ソース電極4およびドレイン電極5となる。 In the bottom-gate top-contact (Fig. 3 (b)), stacked order, the substrate 1, a gate electrode 2, the gate insulating film 3, the semiconductor layer 6, the source electrode 4 and drain electrode 5. トップゲート・ボトムコンタクト(図3(c))では、積層順序が、基板1、ソース電極4およびドレイン電極5、半導体層6、ゲート絶縁膜3、ゲート電極2となる。 In a top-gate bottom-contact (FIG. 3 (c)), stacked order, the substrate 1, the source electrode 4 and drain electrode 5, the semiconductor layer 6, the gate insulating film 3, the gate electrode 2. トップゲート・トップコンタクト(図3(d))では、積層順序が、基板1、半導体層6、ソース電極4およびドレイン電極5、ゲート絶縁膜3、ゲート電極2となる。 In a top-gate top-contact (FIG. 3 (d)), stacked order, the substrate 1, the semiconductor layer 6, the source electrode 4 and drain electrode 5, the gate insulating film 3, the gate electrode 2. ゲート電極2と同層にゲート配線2'を、ソース電極4・ドレイン電極5と同層にソース配線4'、画素電極8を有することは、言うまでもない。 A gate electrode 2 'and source wirings in the same layer as the source electrode 4 and drain electrode 5 4' gate line 2 in the same layer, it has a pixel electrode 8, needless to say. また、ゲート電極2と同層または別層に、キャパシタ電極10およびキャパシタ配線10'を有してもよい。 Further, in the same layer or another layer with the gate electrode 2 may have a capacitor electrode 10 and the capacitor line 10 '. ボトムゲートの場合、半導体層6上に封止層7を有してもよい。 For bottom gate, it may have a sealing layer 7 on the semiconductor layer 6.

また、さらに層間絶縁膜9および上部画素電極12を有し、上部画素電極12が画素電極8と接続されていてもよい。 Moreover, further comprising an interlayer insulating film 9 and the upper pixel electrode 12, the upper pixel electrode 12 may be connected to the pixel electrode 8. 特にトップゲートでは、層間絶縁膜9および上部画素電極12を有することが望ましい。 Particularly in top-gate, it is desirable to have an interlayer insulating film 9 and the upper pixel electrode 12.

ただし、上部画素電極12は画素電極8に接続されている必要があり、ボトムゲートでは層間絶縁膜9に、トップゲートでは層間絶縁膜9およびゲート絶縁膜3に開口が必要である。 However, the upper pixel electrode 12 must be connected to the pixel electrode 8, the bottom gate in the interlayer insulating film 9, a top gate is required openings in the interlayer insulating film 9 and the gate insulating film 3.

半導体層6としては、有機半導体や、酸化物半導体を用いる。 As the semiconductor layer 6, an organic semiconductor or an oxide semiconductor is used. 具体的には、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等の有機半導体や、InGaZnO系、ZnGaO系、InZnO系、InO系、GaO系、SnO系、あるいはそれらの混合物等の酸化物半導体を用いることができる。 Specifically, polythiophene derivatives, polyphenylene vinylene derivatives, polythienylenevinylene derivative, polyallylamine derivatives, polyacetylene derivatives, acene derivatives, and organic semiconductors such as oligothiophene derivatives, InGaZnO system, ZnGaO system, InZnO system, InO system, GaO system, it is possible to use an oxide semiconductor such as SnO system, or mixtures thereof. 有機半導体は、溶液をスピンコート、ダイコート、インクジェット等で塗布・焼成することにより、酸化物半導体は、スパッタ、蒸着、レーザアブレーション等により、200℃以下の低温で成膜できる。 Organic semiconductors solution spin coating, die coating, by coating and baking with an ink jet or the like, oxide semiconductor, sputtering, evaporation, laser ablation or the like, it can be deposited at a low temperature of 200 ° C. or less.

また、有機半導体は、溶液をフレキソ印刷で塗布・焼成することによっても、200℃以下の低温で成膜できる。 Further, the organic semiconductor solution by applying and baking in flexographic printing to be deposited at a low temperature of 200 ° C. or less.

そのため、絶縁基板1としてプラスチックを使用することが可能になる。 Therefore, it is possible to use plastic as the insulating substrate 1. 具体的には、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルフォン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)等が使用できる。 Specifically, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI), polyetherimide (PEI), polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE), polypropylene (PP), nylon (Ny) or the like can be used.

なお、半導体層6は全面形成でも動作可能だが、図1や図5〜8のようにパターニングされている方が、オフ電流を小さくできて好ましい。 The semiconductor layer 6 but also can operate in entire formation, is better to have been patterned as shown in FIG. 1 and 5-8, preferably made small off current. スピンコート、ダイコート、スパッタ、蒸着、レーザアブレーション等で全面成膜後に、フォトリソグラフィ、あるいはそれに類する方法を用いてパターニングするか、成膜とパターニングを同時に行うことができる印刷、マスク蒸着等を用いるか、あらかじめレジストパターンを形成しておき、全面成膜後にレジストを除去するリフトオフ法を用いることができる。 Spin coating, die coating, sputtering, vapor deposition, or after the entire surface formed by laser ablation or the like, or patterned by methods similar photolithography, or to, the printing which can form a film and patterning the same time, a mask vapor deposition or the like , formed in advance resist pattern, it is possible to use a lift-off method for removing the resist after the entire surface deposition. あるいは有機半導体の場合、後述する封止層7を形成後、封止層7をマスクとして、O プラズマ、N プラズマ、Arプラズマ等によるエッチングを行うか、封止層7を溶解せず半導体層6を溶解する液体でリンスする等の方法によっても、パターニングが可能である。 Or in the case of organic semiconductors, after forming the encapsulating layer 7 to be described later, the sealing layer 7 as a mask, O 2 plasma, N 2 plasma, or performing etching with Ar plasma and the like, the semiconductor does not dissolve the encapsulating layer 7 by methods such as rinsing with a liquid that dissolves the layer 6, it is possible to patterning.

ゲート電極2、キャパシタ電極10としては、Al、Cr、Au、Ag、Ni、Cu、Mo等の金属や、ITO等の透明導電膜を使用することができる。 A gate electrode 2, the capacitor electrode 10, can be used Al, Cr, Au, Ag, Ni, Cu, metal, such as Mo, a transparent conductive film such as ITO. 製法としては、蒸着やスパッタ成膜後にフォトリソ+エッチングで形成する方法が一般的であるが、印刷法(スクリーン印刷、フレキソ印刷、グラビア印刷、オフセット印刷、反転印刷等)を用いることができる。 The production method, a method of forming by photolithography + etching after deposition or sputtering is generally possible using a printing method (screen printing, flexo printing, gravure printing, offset printing, reverse printing, etc.). 印刷を用いる場合、Agインク、Niインク、Cuインク等を用いることができる。 When using the printing, it is possible to use Ag ink, Ni ink, Cu ink or the like.

ゲート絶縁膜3としては、ポリビニルフェノール、エポキシ、ポリイミド等の有機絶縁膜や、SiO 、SiN、SiON、Al 等の無機絶縁膜を用いることができる。 As the gate insulating film 3, it is possible to use polyvinyl phenol, epoxy, or an organic insulating film such as polyimide, SiO 2, SiN, SiON, an inorganic insulating film such as Al 2 O 3. 製法としては、溶媒可溶性有機物の場合にはスピンコート、ダイコート、インクジェット等を、それ以外の場合にはスパッタ、蒸着、レーザアブレーション等を用いることができる。 The method, spin in the case of the solvent-soluble organic material coating, die coating, ink jet, etc., can be used sputtering, vapor deposition, laser ablation or the like in other cases.

例えば、トップゲートのようにパターニングが必要な場合、フォトリソグラフィとエッチング、リフトオフ等でパターニングするか、インクジェット等の印刷法や、感光性有機物をゲート絶縁膜3の材料とし露光・現像するなどして、直接パターニングすることが可能である。 For example, if the required patterned as a top gate, or patterned photolithography and etching, lift-off or the like, a printing method, such as inkjet, a photosensitive organic material and the material of the gate insulating film 3, for example, by exposure and development , it is possible to direct patterning.

ソース電極4、ソース配線4'、ドレイン電極5、画素電極8としては、ゲート電極2等と同様の材料と同様の方法が使用できるが、特に反転印刷が最適である。 A source electrode 4, the source line 4 ', the drain electrode 5, the pixel electrode 8, can be used the same method as same material as the gate electrode 2 and the like, in particular reverse printing is optimal.

封止層7としては、フッ素化樹脂が好適である。 The sealing layer 7, the fluorinated resin is preferable. 製法としては、スクリーン印刷が好適である。 The method, screen printing is preferable. 層間絶縁膜9としては、ポリビニルフェノール、アクリル、エポキシ、ポリイミド等が使用可能である。 The interlayer insulating film 9, polyvinyl phenol, acrylic, epoxy, polyimide or the like can be used. 製法としては、スクリーン印刷が好適であるが、感光性膜を形成後、露光・現像によって形成してもよい。 The method, screen printing is preferable, after forming the photosensitive film may be formed by exposure and development. 上部画素電極12としては、Al、Cr、Au、Ag、Ni、Cu等の金属や、ITO等の透明導電膜等を用いることができる。 As the upper pixel electrode 12, it is possible to use Al, Cr, Au, Ag, Ni, metals and such as Cu, such as ITO transparent conductive film. 製法としては、蒸着、スパッタ等の成膜後にフォトリソ、エッチングする等の方法も可能であるが、Agインク、Niインク、Cuインク等をスクリーン印刷するのが好適である。 The method, vapor deposition, photolithography after forming such as sputtering, a method such as etching is also possible, Ag ink, Ni ink, the Cu ink or the like to screen printing is suitable.

次に、本発明の薄膜トランジスタの製造方法の特徴である、反転印刷について説明する。 Next, a feature of the manufacturing method of a thin film transistor of the present invention will be described reverse printing. 図4に、反転印刷の概略を示す。 4 shows a schematic of a reverse printing.

反転印刷は、インク剥離性を有するブランケット21上へインク液膜23を形成する工程と、該インク液膜23に凸版24を接触させて凸部形状のインクを除去する工程と、前記ブランケット21上に残ったインクを基材25に接触することにより基材25上に画像パターンを転写する工程とを有する印刷方法である。 Reverse printing includes forming the ink film 23 to the upper blanket 21 having an ink release properties, and removing the ink in the convex shape by contacting the relief plate 24 on the ink film 23, the blanket 21 above a printing method and a step of transferring an image pattern on a substrate 25 by remaining ink contacts the substrate 25. 通常、ブランケット21にはシリコーン樹脂を表面に有する円筒(転写胴)が用いられ、凸版24にはガラスに画像パターンのネガ形状の凸部を残したものが用いられる。 Typically, the blanket 21 cylinder (transfer cylinder) is used with a silicone resin on the surface, it is used that leave a convex portion of the negative shape of the image pattern in the glass on the relief plate 24.

使用するインクとしては、平均粒子径が50nm以下の金属粒子と、水性溶媒と、水溶性樹脂を含む導電性インクが望ましい。 The ink used, the average particle diameter of 50nm or less of the metal particles, and an aqueous solvent, is preferred conductive ink containing a water-soluble resin. 金属としてはAgが好適である。 As metals Ag is suitable. 印刷後に焼成することにより、低抵抗の電極が得られる。 By firing after printing, the low resistance electrode can be obtained.

図5及び図6は、図1の薄膜トランジスタの製造方法の一例である。 5 and 6, an example of a manufacturing method of a thin film transistor FIG. 絶縁基板1上にゲート電極2およびキャパシタ電極10を形成し(図5(a))、全面にゲート絶縁膜3を形成する(図5(b))。 Insulating substrate 1 on a gate electrode 2 and the capacitor electrode 10 (FIG. 5 (a)), is formed on the entire surface of the gate insulating film 3 (Figure 5 (b)). さらに、ソース電極4、ソース配線4'、ドレイン電極5、画素電極8を上記反転印刷によって形成し(図5(c))、半導体層6を形成する(図5(d))。 Further, the source electrode 4, the source line 4 ', the drain electrode 5, the pixel electrode 8 was formed by the reverse printing (Fig. 5 (c)), to form the semiconductor layer 6 (FIG. 5 (d)).

以上は、ボトムゲート・ボトムコンタクトの場合の手順であるが、ボトムゲート・トップトンタクトや、トップゲート・ボトムコンタクト、トップゲート・トップコンタクトの場合には、層順を入れ替えればよい。 The above is a procedure in the case of a bottom-gate, bottom-contact, and bottom-gate, top-ton tact, a top-gate, bottom-contact, in the case of a top-gate top-contact may be interchanged the layer order.

例えば、図7および図8はボトムゲート・トップコンタクトの場合であり、ソース電極4、ソース配線4'、ドレイン電極5、画素電極8を形成する工程と、半導体層6を形成する工程とを入れ替えている。 For example, FIGS. 7 and 8 shows the case of a bottom-gate top-contact, interchanging the source electrode 4, the source line 4 ', the drain electrode 5, and forming a pixel electrode 8, and a step of forming a semiconductor layer 6 ing.

また、さらに封止層7(図6(e))、層間絶縁膜9(図6(f))、上部画素電極12(図6(g))を形成してもよいことも、既に述べた。 Moreover, further sealing layer 7 (FIG. 6 (e)), an interlayer insulating film 9 (Fig. 6 (f)), also may be formed an upper pixel electrode 12 (FIG. 6 (g)), already mentioned .

(実施例1) (Example 1)
本発明の実施例について、図1および図5、図6を用いて説明する。 For the embodiment of the present invention, FIGS. 1 and 5, will be described with reference to FIG. 図1に示す素子を、図5(a)〜図6(g)の工程によって作製した。 The element shown in FIG. 1 was produced by the steps of FIG. 5 (a) ~ FIG 6 (g). まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した(図5(a))。 First, on the PEN is an insulating substrate 1, Al was 50nm deposited by evaporation, the gate electrode 2 by photolithography and wet etching to form the capacitor electrode 10 (Figure 5 (a)). 次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図5(b))。 Next, polyvinyl phenol solution was spin coated, followed by baking 0.99 ° C., and the polyvinyl phenol 1μm formed as the gate insulating film 3 (Figure 5 (b)). さらに、ソース電極4、ソース配線4'、ドレイン電極5、画素電極8として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図5(c))。 Further, the source electrode 4, the source line 4 ', the drain electrode 5, the pixel electrode 8, a pattern was formed with a thickness of 50nm by firing in reverse printing and 180 ° C. The Ag ink (FIG. 5 (c)). その時のソース電極4・ドレイン電極5の形状は、図1のようであり、ドレイン電極幅は5μm、ソース電極幅は10μm、チャネル長は5μm、チャネル幅は800μmである。 The shape of the source electrode 4 and drain electrode 5 at that time is like a 1, the drain electrode width 5 [mu] m, a source electrode width 10 [mu] m, the channel length is 5 [mu] m, the channel width is 800 [mu] m. 顕微鏡観察によれば、ソース電極の歩留りは90%、ドレイン電極の歩留りは60%であった。 According to microscopic observation, the yield of the source electrode is 90%, the yield of the drain electrode was 60%.

ここで、歩留まりとは、電極のクシの本数のうち、長さが設計値の90%以上のクシの割合である。 Here, the yield of the number of comb electrodes, which is more than 90% of the comb of the design value length.

さらに、ポリチオフェン溶液をスピンコート、100℃焼成することにより、半導体層6を形成した(図5(d))。 Moreover, spin coating polythiophene solution and fired 100 ° C., to form the semiconductor layer 6 (FIG. 5 (d)).

ただし、半導体層6は未パターニングである。 However, the semiconductor layer 6 is not patterned.

そして、フッ素化樹脂であるサイトップをスクリーン印刷して封止層7を形成した(図6(e))。 Then, Cytop fluorinated resin to form a sealing layer 7 by screen printing (FIG. 6 (e)).

その後、キシレンでリンスすることよって封止層下以外の半導体層を除去した(図6(e))。 Was then removed semiconductor layer other than under the sealing layer I by rinsing with xylene (FIG. 6 (e)).

さらにエポキシ樹脂をスクリーン印刷して層間絶縁膜9を形成し(図6(f))、Agペーストをスクリーン印刷して上部画素電極12を形成した(図6(g))。 Further epoxy resin to form an interlayer insulating film 9 by screen printing (FIG. 6 (f)), to form an upper pixel electrode 12 by the Ag paste screen printing (FIG. 6 (g)).

こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製した。 Thus the thin-film transistor array was fabricated to prepare an electrophoretic display sandwiched by electrophoretic display between the counter electrode with the substrate. ドレイン電極欠損分のばらつきはあるものの、ほぼ想定通りに動作することを確認した。 Although some variation in the drain electrode defective fraction was confirmed to work almost as expected.

詳しくは、電気泳動表示体の特性およびトランジスタの特性から計算される所定の書き込み動作(所定のソース電圧、ゲート電圧、ゲートパルス幅、書き込み周期、書き込み回数)を行ったところ、無欠陥の画素部分はほぼ想定通りの書き込み回数で動作することを確認した。 Specifically, a predetermined write operation is calculated from the characteristic properties and the transistor of electrophoretic display (predetermined source voltage, gate voltage, the gate pulse width, the write cycle, write count) was carried out, the pixel portion of the defect-free it was confirmed that operates in the number of times of writing almost as expected.

以下の実施例においても「想定通りの動作」とは所定の書き込み条件下、想定通りの書き込み回数で動作したという意味である。 Predetermined write conditions as "operation as expected" in the following examples, which means that it has operated in the write count as expected.

(実施例2) (Example 2)
ソース電極4・ドレイン電極5の形状が図2(a)である以外は、実施例1と同様の薄膜トランジスタアレイを作製した。 Except for the shape of the source electrode 4 and drain electrode 5 is shown in FIG. 2 (a) was produced in the same manner as the thin film transistor array of Example 1. 具体的には、ドレイン電極の画素電極と接している幅は25μmであり、この接している部分から20μm以上離れた部分で幅が一定(5μm)となるテーパー形状である。 Specifically, the width in contact with the pixel electrode of the drain electrode is 25 [mu] m, a tapered shape in which the width at a portion apart above 20μm from the portion to which this contact is constant (5 [mu] m). 顕微鏡観察によれば、ソース電極の歩留りは90%、ドレイン電極の歩留りも90%になった。 According to microscopic observation, the yield of the source electrode is 90%, the yield of the drain electrode became 90%.

(実施例3) (Example 3)
ソース電極4・ドレイン電極5の形状が図2(b)である以外は、実施例1と同様の薄膜トランジスタアレイを作製した。 Except for the shape of the source electrode 4 and drain electrode 5 is FIG. 2 (b), was produced in the same manner as the thin film transistor array of Example 1. 具体的には、ソース電極のソース配線と接している部分の幅は20μmであり、この接している部分から5μm以上離れた部分で幅が一定(10μm)となるテーパー形状である。 Specifically, the width of the portion in contact with the source wiring of the source electrode is 20 [mu] m, a tapered shape in which the width at a portion apart above 5μm from the portion to which this contact is constant (10 [mu] m). 顕微鏡観察によれば、ソース電極の歩留りは95%、ドレイン電極の歩留りは90%になった。 According to microscopic observation, the yield of the source electrode is 95%, the yield of the drain electrode became 90%.

(実施例4) (Example 4)
ソース電極4・ドレイン電極5の形状が図2(c)である以外は、実施例1と同様の薄膜トランジスタアレイを作製した。 Except for the shape of the source electrode 4 and drain electrode 5 is FIG. 2 (c) was produced in the same manner as the thin film transistor array of Example 1. 具体的には、ドレイン電極の画素電極と接している部分は半径10μmの円弧、ソース電極のソース配線と接している部分は半径7.5μmの円弧で丸めたテーパー形状である。 Specifically, the portion in contact with the pixel electrode of the drain electrode is the radius of the arc 10 [mu] m, the portion in contact with the source wiring of the source electrode is a tapered rounded by an arc having a radius of 7.5 [mu] m. 顕微鏡観察によれば、ソース電極の歩留りは95%、ドレイン電極の歩留りは90%になった。 According to microscopic observation, the yield of the source electrode is 95%, the yield of the drain electrode became 90%.

(実施例5) (Example 5)
本発明の実施例について、図1および図7、図8を用いて説明する。 For the embodiment of the present invention, FIGS. 1 and 7, will be described with reference to FIG. 図1に示す素子(ただし、ドレイン電極形状は図2(a))を、図7(a)〜図8(g)の工程によって作製した。 Element shown in FIG. 1 (however, the drain electrode shape FIG. 2 (a)) were prepared by the steps of FIG. 7 (a) ~ FIG 8 (g). まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した(図7(a))。 First, on the PEN is an insulating substrate 1, Al was 50nm deposited by evaporation, the gate electrode 2 by photolithography and wet etching to form the capacitor electrode 10 (FIG. 7 (a)). 次に、SiNをターゲットとし、Ar、O 、N を流してRFスパッタを行うことにより、ゲート絶縁膜3としてSiONを500nm形成した(図7(b))。 Next, an SiN as a target, Ar, by performing RF sputtering by flowing O 2, N 2, and the SiON to 500nm formed as the gate insulating film 3 (FIG. 7 (b)). さらに、InGaZnO をターゲットとし、Ar、O を流してRFスパッタを行うことにより、半導体層6としてInGaZnOを50nm成膜し、フォトリソおよび塩酸によるウェットエッチによりパターニングした(図7(c))。 Furthermore, the InGaZnO 4 as a target, Ar, by performing RF sputtering by flowing O 2, the InGaZnO to 50nm formed as a semiconductor layer 6 was patterned by wet etching using photolithography and hydrochloric acid (FIG. 7 (c)). さらに、ソース電極4、ソース配線4'、ドレイン電極5、画素電極8として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図7(d))。 Further, the source electrode 4, the source line 4 ', the drain electrode 5, the pixel electrode 8, a pattern was formed with a thickness of 50nm by firing in reverse printing and 180 ° C. The Ag ink (FIG. 7 (d)). その時のソース電極4・ドレイン電極5の形状は、図2(a)のようであり、ドレイン電極幅は5μm、ソース電極幅は10μm、チャネル長は5μm、チャネル幅は800μmである。 The shape of the source electrode 4 and drain electrode 5 at that time, is like FIG. 2 (a), the drain electrode width 5 [mu] m, a source electrode width 10 [mu] m, the channel length is 5 [mu] m, the channel width is 800 [mu] m.

また、ドレイン電極の画素電極と接している幅は25μmであり、この接している部分から20μm以上離れた部分で幅が一定(5μm)となるテーパー形状である。 The width in contact with the pixel electrode of the drain electrode is 25 [mu] m, a tapered shape in which the width at a portion apart above 20μm from the portion to which this contact is constant (5 [mu] m).

顕微鏡観察によれば、ソース電極の歩留りは90%、ドレイン電極の歩留りも90%であった。 According to microscopic observation, the yield of the source electrode was also 90% to 90%, of the drain electrode yield.

そして、フッ素化樹脂であるサイトップをスクリーン印刷して封止層7を形成した(図8(e))。 Then, to form a sealing layer 7 Cytop fluorinated resin by screen printing (FIG. 8 (e)). さらにエポキシ樹脂をスクリーン印刷して層間絶縁膜9を形成し(図8(f))、Agペーストをスクリーン印刷して上部画素電極12を形成した(図8(g))。 Further epoxy resin by screen printing to form an interlayer insulating film 9 (Fig. 8 (f)), a Ag paste to form an upper pixel electrode 12 by screen printing (FIG. 8 (g)).

こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製し、ほぼ想定通りに動作することを確認した。 A thin film transistor array thus fabricated, to prepare an electrophoretic display sandwiched by electrophoretic display between the counter electrode-bearing substrate, the system runs almost expected.

(実施例6) (Example 6)
本発明の実施例について、図1および図5、図6を用いて説明する。 For the embodiment of the present invention, FIGS. 1 and 5, will be described with reference to FIG. 図1に示す素子(ただし、ドレイン電極形状は図2(a))を、図5(a)〜図6(g)の工程によって作製した。 Element shown in FIG. 1 (however, the drain electrode shape FIG. 2 (a)) were prepared by the steps of FIG. 5 (a) ~ FIG 6 (g). まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した(図5(a))。 First, on the PEN is an insulating substrate 1, Al was 50nm deposited by evaporation, the gate electrode 2 by photolithography and wet etching to form the capacitor electrode 10 (Figure 5 (a)). 次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図5(b))。 Next, polyvinyl phenol solution was spin coated, followed by baking 0.99 ° C., and the polyvinyl phenol 1μm formed as the gate insulating film 3 (Figure 5 (b)). さらに、ソース電極4、ソース配線4'、ドレイン電極5、画素電極8として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図5(c))。 Further, the source electrode 4, the source line 4 ', the drain electrode 5, the pixel electrode 8, a pattern was formed with a thickness of 50nm by firing in reverse printing and 180 ° C. The Ag ink (FIG. 5 (c)). その時のソース電極4・ドレイン電極5の形状は、図2(a)のようであり、ドレイン電極幅は5μm、ソース電極幅は10μm、チャネル長は5μm、チャネル幅は800μm、ドレイン電極の画素電極と接している幅は25μmであり、この接している部分から20μm以上離れた部分で幅が一定(5μm)となるテーパー形状である。 The shape of the source electrode 4 and drain electrode 5 at that time, is like FIG. 2 (a), the drain electrode width 5 [mu] m, a source electrode width 10 [mu] m, the channel length is 5 [mu] m, the channel width is 800 [mu] m, the pixel electrode of the drain electrode width and in contact is 25 [mu] m, a tapered shape in which the width at a portion apart above 20μm from the portion to which this contact is constant (5 [mu] m). 顕微鏡観察によれば、ソース電極の歩留りは90%、ドレイン電極の歩留りも90%であった。 According to microscopic observation, the yield of the source electrode was also 90% to 90%, of the drain electrode yield.

さらに、ポリチオフェン溶液をフレキソ印刷、100℃焼成することにより、半導体層6を形成した(図5(d))。 Further, flexographic printing polythiophene solution and fired 100 ° C., to form the semiconductor layer 6 (FIG. 5 (d)). そして、フッ素化樹脂であるサイトップをスクリーン印刷して封止層7を形成した(図6(e))。 Then, Cytop fluorinated resin to form a sealing layer 7 by screen printing (FIG. 6 (e)). さらにエポキシ樹脂をスクリーン印刷して層間絶縁膜9を形成し(図6(f))、Agペーストをスクリーン印刷して上部画素電極12を形成した(図6(g))。 Further epoxy resin to form an interlayer insulating film 9 by screen printing (FIG. 6 (f)), to form an upper pixel electrode 12 by the Ag paste screen printing (FIG. 6 (g)).

こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製し、ほぼ想定通りに動作することを確認した。 A thin film transistor array thus fabricated, to prepare an electrophoretic display sandwiched by electrophoretic display between the counter electrode-bearing substrate, the system runs almost expected.

(比較例1) (Comparative Example 1)
ソース電極4・ドレイン電極5の形状が図9(a)である以外は、実施例1と同様の薄膜トランジスタアレイを作製した。 Except for the shape of the source electrode 4 and drain electrode 5 is FIG. 9 (a), was produced in the same manner as the thin film transistor array of Example 1. 具体的には、ドレイン電極幅は5μm、ソース電極幅も5μm、チャネル長は5μm、チャネル幅は800μmである。 Specifically, the drain electrode width 5 [mu] m, a source electrode width 5 [mu] m, the channel length is 5 [mu] m, the channel width is 800 [mu] m. 顕微鏡観察によれば、例えば、図9(b)のように一部の電極に欠損が見られ、ソース電極の歩留りは60%、ドレイン電極の歩留りも60%であった。 According to microscopic observation, for example, defects are observed in a part of the electrode as shown in FIG. 9 (b), the yield of the source electrode 60%, the yield of the drain electrode was also 60%. 図9(b)では、ソース電極3本のうち1本が欠損し、ドレイン電極2本のうち1本が欠損している。 9 (b), the missing one of the source electrode 3 present is one of the two drain electrodes is missing.

(比較例2) (Comparative Example 2)
ソース電極4・ドレイン電極5の形状が図9(a)である以外は、実施例1と同様の薄膜トランジスタアレイを作製した。 Except for the shape of the source electrode 4 and drain electrode 5 is FIG. 9 (a), was produced in the same manner as the thin film transistor array of Example 1. 具体的には、ドレイン電極幅は10μm、ソース電極幅も10μm、チャネル長は10μm、チャネル幅は1600μmである。 Specifically, the drain electrode width 10 [mu] m, a source electrode width 10 [mu] m, the channel length is 10 [mu] m, the channel width is 1600 .mu.m. 顕微鏡観察によれば、ソース電極の歩留りは90%、ドレイン電極の歩留りも90%であった。 According to microscopic observation, the yield of the source electrode was also 90% to 90%, of the drain electrode yield.

こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製したところ、フィードスルーが大きいため、想定の10倍の回数の書込みを行わないと表示できなかった。 A thin film transistor array thus fabricated, were manufactured electrophoretic display sandwiched by electrophoretic display between the counter electrode-attached substrate, a display because feedthrough is large, not write count 10 times the contemplated could not.

本発明の薄膜トランジスタアレイの一例を示す平面図である。 Is a plan view showing an example of a thin-film transistor array of the present invention. 本発明の薄膜トランジスタアレイのソース・ドレイン電極形状の他の例を示す平面図である。 Another example of the source-drain electrode shape of the thin-film transistor array of the present invention is a plan view showing. 図1の薄膜トランジスタアレイの積層構造の例を示す断面図である。 It is a cross-sectional view showing an example of a multilayer structure of the thin film transistor array of FIG. 反転印刷法を示す説明図である。 It is an explanatory view showing a reverse printing method. 本発明の薄膜トランジスタの製造工程の一例を示す断面図および平面図である。 An example of a thin film transistor fabrication process of the present invention is a cross-sectional view and a plan view showing. 本発明の薄膜トランジスタの製造工程の一例を示す断面図および平面図である。 An example of a thin film transistor fabrication process of the present invention is a cross-sectional view and a plan view showing. 本発明の薄膜トランジスタの製造工程の別の一例を示す断面図および平面図である。 It is a cross-sectional view and a plan view showing another example of a manufacturing process of the thin film transistor of the present invention. 本発明の薄膜トランジスタの製造工程の別の一例を示す断面図および平面図である。 It is a cross-sectional view and a plan view showing another example of a manufacturing process of the thin film transistor of the present invention. 従来のクシ型電極を有する薄膜トランジスタアレイのソース・ドレイン電極形状を示す平面図である。 It is a plan view illustrating a source-drain electrode shape of a thin film transistor array having the conventional interdigital electrode. 従来の薄膜トランジスタアレイの構造を示す平面図である。 It is a plan view showing a structure of a conventional thin film transistor array.

符号の説明 DESCRIPTION OF SYMBOLS

1 … 絶縁基板2 … ゲート電極2' … ゲート配線3 … ゲート絶縁膜4 … ソース電極4' … ソース配線5 … ドレイン電極6 … 半導体層7 … 封止層8 … 画素電極9 … 層間絶縁膜10 … キャパシタ電極10' … キャパシタ配線12 … 上部画素電極21 … ブランケット22 … インク塗布機構23 … インク液膜24 … 凸版(除去版) 1 ... insulating substrate 2 ... gate electrode 2 '... gate line 3 ... gate insulating film 4 ... source electrode 4' ... source line 5 ... drain electrode 6 ... semiconductor layer 7 ... sealing layer 8 ... pixel electrode 9 ... interlayer insulating film 10 ... capacitor electrode 10 '... capacitor wiring 12 ... upper pixel electrode 21 ... blanket 22 ... inking mechanism 23 ... ink film 24 ... Toppan (removal Edition)
25 … 基材26 … ステージ 25 ... base 26 ... stage

Claims (3)

  1. 絶縁基板上に、少なくともゲート配線に接続されたゲート電極と、ゲート絶縁膜と、ソース配線に接続されたソース電極と、画素電極に接続されたドレイン電極と、前記ソース電極と前記ドレイン間に形成された半導体層とを有する薄膜トランジスタをマトリクス状に配置した薄膜トランジスタアレイであって、前記ソース電極と前記ドレイン電極が各々幅10μm以下のクシ型であり、且つ前記ドレイン電極の幅が前記ソース電極の幅より小さく、前記ドレイン電極の前記画素電極との接続部分の形状及び前記ソース電極の前記ソース配線との接続部分の形状がテーパー形状であることを特徴とする薄膜トランジスタアレイ。 Formed on an insulating substrate, a gate electrode connected to at least a gate wiring, a gate insulating film, a source electrode connected to the source line, a drain electrode connected to the pixel electrode, between said source electrode and the drain a thin film transistor array arranged thin film transistors in a matrix having a semiconductor layer with the source electrode and the drain electrode is comb-shaped and each having a width 10μm or less, and width of said source electrode of said drain electrode more rather small, thin-film transistor array, characterized in that the shape of the connection portion of the source wiring shape and the source electrode of the connection portion between the pixel electrode of the drain electrode is tapered.
  2. 前記半導体が、有機半導体または酸化物半導体であることを特徴とする請求項1に記載の薄膜トランジスタアレイ。 Said semiconductor thin film transistor array according to claim 1, characterized in that the organic semiconductor or an oxide semiconductor.
  3. 請求項1 または2に記載の薄膜トランジスタアレイの製造方法であって、前記ソース電極と前記ドレイン電極を、反転印刷によって形成することを特徴とする薄膜トランジスタアレイの製造方法。 A method of manufacturing a thin film transistor array according to claim 1 or 2, the method of manufacturing the thin film transistor array, characterized in that the drain electrode and the source electrode are formed by reverse printing.
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