JP4940150B2 - 導体通路上での分子構造の構築方法及び分子メモリマトリックス - Google Patents
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Description
この発明は、導体通路上に分子の構造を構築する方法及び分子メモリマトリックスに関する。
分子エレクトロニクスでは、例えば、非特許文献１や非特許文献２などにより、個々の分子を接触させることができる方法が知られている。その他の方法は、単分子層として分子を接触させるものである。単分子層として分子を構築する方法は、分子と溶剤とから成る浴内に基板（分子層の望ましい支持体）を浸漬させるものである。更に、単分子の分子層を製作することは、非特許文献３でも可能である。
単分子層を使用する場合、完全な層又は層体系だけを配置して、接触させることができるという欠点が有る。そのために、個々の分子のアドレッシングが不可能となる。この方法では、大きな負担でのみ分子層の構造を構築することが可能であるために、分子メモリマトリックスを実現することは非常に難しい。この場合、構造の大きさは、常にその時々の最良の構造化手法に依存する。目下のところ、２ｎｍまでの構造化が可能なのは、電子線リソグラフィーである。しかし、それは、時間がかかるシーケンシャルな手法である。この方法では、個々の分子の領域にまで進展させることはできない。
単分子層を構造化する場合、メモリ素子として配備される分子を損傷する虞が有る。更に、「ラングミュア・ブロジェット法」を用いて配置された分子は電極と化学的に結合しないという欠点が有る。この事実の結果、分子と電極の接触抵抗が高くなるとともに、分子層の安定性が低下する。同様に、「ナノギャップ法」又は「ブレークジャンクション法」では、多数の分子メモリ素子から成るスイッチングマトリックスを配置することはできない。
前記の方法では、基本的に、ナノメートル次元のメモリマトリックス内に複数の分子接点サイトを集積することは不可能である。更に、単一のマトリックス構造に対して、常に分子内の情報を「アドレッシングする」ための一対と「読み出す」ための一対の二つの電極対が必要である。そのため、現時点では、配列としてではなく、個別分子接点としてのみ個々の分子を目的通り呼び出す方法が種々存在するだけである。
従来技術では、分子を接触させるための下部電極として、これまで雲母又は金の単結晶上の薄い金の膜が主に用いられて来た。その根拠は、それらの下部電極が形成する表面粗さが小さく良好に再現可能であるとともに、金と硫黄の接点が有利であることにある。しかし、その欠点は、基板としてシリコンを使用する有力なＣＭＯＳプロセスを用いることができないことである。
"Nanogap-Methode" (C. Li, H. He, N.J. Tao, Applied Physics Letters 77, 3995 (2000)) "Break-Junction-Methode" (M.A. Reed, C. Zhou, C.J. Muller, T.P. Burgin, and J.M. Tour, Science 278, 252 (1997)) "Langmuir-Blodgett-Methode" (H. Wang, A. Reichert, J.O. Nagy, Langmuir 13, 6524 (1977)) J. Spatz, M. Moeller, P. Ziemann, Phy. Blaetter 55, 49 (1999)
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以上のことから、この発明の課題は、前記の欠点を克服することができる、導体通路上に分子の構造を構築する改善された方法及び分子メモリマトリックスを提供することである。
この課題は、この発明にもとづき、請求項１の上位概念を出発点として、請求項１の特徴部に挙げた特徴により解決される。更に、この課題は、この発明にもとづき、請求項１１の上位概念を出発点として、請求項１１の特徴部に挙げた特徴により解決される。
この発明にもとづく方法により、任意の数の分子又は分子メモリ素子の構造を導体通路上に目的通り安価に構築することが初めて可能になるとともに、それによりメモリマトリックスを分子レベルで準備することが初めて可能となる。そこで、この発明にもとづくメモリマトリックスにより、従来から周知のメモリ媒体では実現することができなかった非常に高いメモリ密度を達成することが可能である。
有利な改善構成は、従属請求項に示されている。
図面は、この発明による方法の多くの可能な実施構成を模式的に図示している。
図１は、例えば、導体通路上に分子の構造を構築するとともに、分子メモリマトリックスを製作する方法の可能な工程を模式的に図示している。工程ａ）は、基板１を図示している。工程ｂ）は、フォトレジスト２をコーティングされた基板１を図示している。工程ｃ）は、フォトレジスト２内に生成された所望の構造３を図示している。工程ｄ）は、導体通路４としての役割を果たす、フォトレジストの構造上に配置された層を図示している。工程ｅ）は、「リフトオフ」後に基板１上に残った導体通路４を図示している。工程ｆ）は、導体通路４と基板１上に塗布されたフォトレジスト２を図示している。工程ｇ）は、周知の構造化手法を用いてフォトレジスト２を取り去った導体通路４を図示している。工程ｈ）は、導体通路４とフォトレジスト２上に配置されたミセル５を図示している。工程ｉ）は、例えば、プラズマエッチングによりポリマー鎖を除去された、分子のアンカーサイトとしての役割を果たすことができる金属クラスタ６を図示している。工程ｊ）は、「リフトオフ」により露出され、金属クラスタ６を上に配置した導体通路４を図示している。工程ｋ）は、保護層７で被われた導体通路４と基板１を図示している。工程ｌ）は、保護層７内のエッチングにより露出された金属クラスタ６を図示している。工程ｍ）は、金属クラスタ（６）の露出されたアンカーサイトと結合された機能分子８を図示している。工程ｎ）は、保護層７内の基板１上に組み込まれ、機能分子８と結合された金属クラスタ６の上に有る、例えば、インプリントにより形成された上部電極９を図示している。
図２は、疎水性（Ａ）と親水性（Ｂ）の分子部分から成るミセルの構造とその化合物を図示しており、「ｍ」は疎水性の分子部分の数を、「ｎ」は親水性の分子部分の数を示している。非極性の溶剤内では、ミセル構造（Ｃ）となる。（Ｄ）は、金属クラスタを組み込んだミセルを図示している。
以下では、この発明による方法の個々の工程の例を詳しく述べるが、この方法の工程ａ）〜ｅ）は、複数の従来技術で周知の導体通路の構造化方法を示している。工程ｆ）からは、この発明による導体通路上に分子の構造を構築する方法を図解している。
先ずは、ＣＭＯＳプロセスの主な材料であるシリコンから成る基板１（工程ａ）に回転塗布によりフォトレジスト２をコーティングする（工程ｂ）。次に、フォトレジスト２の一部を露光し（工程ｃ）、その結果それに続く現像後には、例えば、約２〜２０ｎｍの幅の狭い軌道３などの導体通路４に関する所望の構造が、フォトレジスト２の層内に出来上がる。このことは、例えば、電子線リソグラフィーにより行うことができ、導体通路の構造を構築することが可能な周知の全ての直接的及び間接的な方法も同様に適している。従来技術により周知の方法を用いて、フォトレジスト２の層内に所望の任意の如何なる構造及び面を作り出すとともに、それにより導体通路４として任意の構造を使用することも可能である。
次の工程では、リソグラフィーにより露出させた構造３上及びフォトレジスト２が依然として残っている面上に導体通路４に関する材料を配置する（工程ｄ）。この場合、例えば、蒸着やスパッタリングなどの周知の方法を用いることができる。導体通路４が満たさなければならない基本的な条件は、導電率が良好なことである。この理由から、例えば、金、銅、アルミニウム、プラチナなどの材料を使用すべきである。この方法の次の（「リフトオフ」とも呼ばれる）工程（工程ｅ）では、溶剤、例えば、アセトンを用いた処理により、導体通路４の材料を上に載せたフォトレジスト２の層を基板１から取り去り、その結果基板１の直ぐ上に有る導体通路４だけが依然として残ることとなる。ここで、フォトレジスト２の層を再び塗布して、基板１と導体通路４の上に配置する（工程ｆ）。この方法の次の工程（工程ｇ）では、例えば、電子線照射とそれに続く現像によって、再度導体通路４上のフォトレジスト２の層を取り除き、導体通路４を露出させる。この構造を、例えば、金イオンや金クラスタなどの金属イオン又はクラスタ６を組み込まれたミセル５を含む溶液内に浸漬させることによって、ミセル５が、フォトレジスト２の上と導体通路４の直ぐ上に配置されることとなる（工程ｈ）。
ミセル５は、疎水性と親水性の分子部分から成る両親媒性の分子で構成されており、それらの分子は、例えば、トルエンなどの非極性の溶剤内でミセル５を形成する（非特許文献４）。
これらのミセル５のコア部には、例えば、金、プラチナ、パラジウム、チタン、インジウム、銀、銅、ガリウム又はその他の所望の金属クラスタなどの非常に様々な金属を組み込むことができる。この発明の範囲内において、「クラスタ」という用語は、複数の金属原子から成るクラスタと、還元によりクラスタに移行することができる金属イオンの集合体との両方を意味するものとする。ポリマーの除去では、例えば、プラズマ反応、所謂プラズマエッチングの処理によって、プラズマの強さと形式に応じて、ポリマーを気化又は化学的に取り除いている（工程ｉ）。この気化プロセスによって、導体通路４又はフォトレジストの層の上には、ミセル内に組み込まれた金属クラスタ６だけが残る。次の工程（工程ｊ）では、溶剤（例えば、アセトン）を用いた処理により、フォトレジスト２を除去し、その結果例えば、金クラスタなどの金属クラスタ６が安定的に結合した導体通路４だけが残る。次の工程（工程ｋ）では、後で分子用のアンカーサイトとしての役割を果たす個々の金属クラスタ６は、例えば、酸化シリコンなどの電気絶縁材料から成る保護層７（protection-layer）を重ねて載せることにより、電気的に絶縁されるとともに、周囲環境の直接的な影響からも保護される。例えば、「ＲＩＢＥ（Reactive Ion Beam Echting ）」などの除去方法により表面を処理することによって、金属クラスタ６は、再び保護層７を除去され、その結果金属クラスタ６の表面にアクセスすることが可能となる（工程ｌ）。ここで、この金属クラスタ６上に、機能分子８が配置される（工程ｍ）。このことは、例えば、分子が濃縮された溶液内に浸漬することによって、或いはガス相の分子を蒸着させることによっても実現することができる。機能分子８を金属クラスタ６のアンカーサイトに結合させることは、例えば、金と硫黄の架橋によって行うことができる。例えば、インプリント（imprint ）により上部電極９を取り付けることによって、この方法は終了する（工程ｎ）。
この発明は、導体通路上に分子の構造を構築する方法に関し、次の工程を有する。
−構造化された導体通路４上に金属クラスタ６を組み込んだミセル５を配置する工程
−金属クラスタ６の周りからミセル５のポリマー鎖を除去する工程
−電気絶縁性の保護層７内に金属クラスタ６を組み入れる工程
−機能分子８のために金属クラスタ６を露出させる工程
−機能分子８を金属クラスタ６と結合させる工程
金属クラスタ６の相互間隔は、ミセル５を形成する分子のポリマー鎖の長さを変化させることにより直接所定通り設定することができる。金属クラスタ６当りの機能分子８の数は、露出される金属クラスタ６の大きさにより（例えば、金属クラスタ６の大きさと金属クラスタ６の露出される横断面の大きさの両方によって）所定通り設定することができる。ミセル５自体は、構造化された導体通路上に整然とした形で配置することができるので、メモリマトリックスを構造化するための負担と費用のかかる工程が省略される。そのため、最終的に高密度のメモリマトリックスを安価に簡単な手法で構成することが可能となり、その点密度は、専ら機能分子の分子サイズによって制限される。
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金属クラスタ６の相互間隔は、ミセル５を形成する分子のポリマー鎖の長さを変化させることにより直接所定通り設定することができる。金属クラスタ６当りの機能分子８の数は、露出される金属クラスタ６の大きさにより（例えば、金属クラスタ６の大きさと金属クラスタ６の露出される横断面の大きさの両方によって）所定通り設定することができる。ミセル５自体は、構造化された導体通路上に整然とした形で配置することができるので、メモリマトリックスを構造化するための負担と費用のかかる工程が省略される。そのため、最終的に高密度のメモリマトリックスを安価に簡単な手法で構成することが可能となり、その点密度は、専ら機能分子の分子サイズによって制限される。
この方法の別の有利な実施形態では、基板表面上に相異なる幅の導体通路４が実現される。更に、金属クラスタ６を相異なる形で組み込んだ、相異なる大きさのミセル５が使用される。ミセル５の大きさは、ミセル５の疎水性と親水性の成分量によって設定することができる。そうすることによって、そのために配備され事前に構造化された導体通路４の相異なる幅だけに対応した、或いはその面積に対応したミセル５の配置が実現される。例えば、先ずは「大きな」ミセル５を配置することによって、幅の広い導体通路４を占有する。そして、次に別の金属クラスタを組み込んだ「小さい」ミセル５を幅の狭い導体通路４に配置する。即ち、単一の基板表面上に非常に様々な金属クラスタ６を構造化された形態で配置することができる。この方法の有利な実施形態では、金属クラスタ６として、Ａｕ、Ｐｔ、Ｐｄ、Ｔｉ、Ｆｅ、Ｉｎ、Ａｇ、Ｃｏ、Ｇａから成るグループの中の少なくとも一つの成分が用いられる。相異なる大きさの金属クラスタ６が、ミセル５の大きさに応じて、導体通路４の相異なる大きさの面又は幅の上に配置される。この利点は、相異なるスイッチング能力を持つ分子を、相異なるアンカーグループに応じて、所定の位置の金属クラスタと（例えば、ＣＯＯＨアンカーグループの分子はＴｉクラスタと、ＳＨアンカーグループの分子は金クラスタと）選択的に結合させることができることである。この利点は、選択した様々な（少なくとも二つの相異なる）機能分子８を、金属クラスタ６の予め決められた様々な種類のアンカーサイトと限定的に結合させることができる、即ち、様々な特性を規定することが可能なメモリマトリックスを構成することができるということである。
この方法の有利な実施形態は、相異なる長さのポリマー鎖を有するミセル５を用いることを特徴とする。即ち、例えば、１０〜２００ｎｍのポリマー鎖を有するミセル５を用いることができる。このことによって、機能分子８の点密度を所定通り設定することが可能となり、分子メモリ素子の密度を、例えば、約１０9 〜１０11個／ｍｍ2 とすることができる。
この方法の別の有利な実施形態では、相異なる大きさの金属クラスタ６を用いる。即ち、面積当りの機能分子８の数を所定通り設定することができる。金属クラスタ６は、例えば、０．５〜２０ｎｍの直径を持つことができる。機能分子８は、０．１〜１．５ｎｍ2 の面積を占めることができるので、金属クラスタ６の直径に応じて、約１〜３５００個の機能分子８を金属クラスタ６のアンカーサイトと結合させることができる。
この方法の有利な実施形態では、エッチングプロセスによって、金属クラスタ６の表面へのアクセス可能性とそのため金属クラスタ６当りのアンカーサイト数を変化させるものである。保護層を除去された金属クラスタ６の表面が大きくなるのに応じて、より多くのアンカーサイトが機能分子８に対して提供することが可能となる。従って、金属クラスタ６上における機能分子８の数を所定通り設定する別の可能性が得られる。
この方法の有利な実施形態は、電界、電磁気的条件、光及び電気化学的条件の中の一つ以上が変化した場合に、電荷密度、電子構造、配座、原子グループの運動、電子の励起状態及び磁気スピンの中の一つ以上を変化させる形で反応する機能分子８を用いることを含むものである。
この発明による方法の利点は、メモリ素子（分子メモリ素子）として用いることができる機能分子が、小数の分子群（Ｎは分子の数に等しく、その数はアンカーサイトの大きさによって規定され、１＜Ｎ、Ｎ＜１００で、有利には、Ｎ≒２〜１０）の形で１０〜２００ｎｍの所定の間隔で任意の材料の導体通路上に配置することができることである。この手法によってのみ、メモリ又は回路素子に関して、個々の分子の離散的なエネルギー準位を活用することが可能である。
この方法の実施に関して、その目的に適っている場合には、この方法に反しない限り、別の工程を取り入れることができる。
更に、この発明の対象は、この発明にもとづく方法により製作された分子メモリマトリックスである。
Claims (13)
- 導体通路上に分子の構造を構築する方法であって、
−構造化された導体通路（４）上に金属クラスタ（６）を組み込んだミセル（５）を配置する工程と、
−金属クラスタ（６）の周りからミセル（５）のポリマー鎖を除去する工程と、
−電気絶縁性の保護層（７）内に金属クラスタ（６）を組み入れる工程と、
−機能分子（８）のために金属クラスタ（６）を露出させる工程と、
−機能分子（８）を金属クラスタ（６）と結合させる工程と、
を有する方法。 - 配置するミセル（５）の大きさに依存して、導体通路（４）の面を露出させることを特徴とする請求項１に記載の方法。
- 金属クラスタ（６）として、Ａｕ、Ｐｔ、Ｐｄ、Ｔｉ、Ｆｅ、Ｉｎ、Ａｇ、Ｃｏ、Ｇａから成るグループの中の少なくとも一つの成分を用いることを特徴とする請求項１又は２に記載の方法。
- ミセル（５）の配置が、ミセル（５）を含む溶液内に基板（１）を浸漬することによって行われることを特徴とする請求項１から３までのいずれか一つに記載の方法。
- 相異なる長さのポリマー鎖を有するミセル（５）を用いることを特徴とする請求項１から４までのいずれか一つに記載の方法。
- １０〜２００ｎｍのポリマー鎖を有するミセル（５）を用いることを特徴とする請求項１から５までのいずれか一つに記載の方法。
- 相異なる大きさの金属クラスタ（６）を用いることを特徴とする請求項１から６までのいずれか一つに記載の方法。
- ０．５〜２０ｎｍの大きさの金属クラスタ（６）を用いることを特徴とする請求項１から７までのいずれか一つに記載の方法。
- エッチングプロセスによって、金属クラスタ（６）のアンカーサイトの大きさを変化させることを特徴とする請求項１から８までのいずれか一つに記載の方法。
- 電界、電磁気的条件、光及び電気化学的条件の中の一つ以上が変化した場合に、電荷密度、電子構造、配座、原子グループの運動、電子の励起状態及び磁気スピンの中の一つ以上を変化させる形で反応する機能分子（８）を選択することを特徴とする請求項１から９までのいずれか一つに記載の方法。
- 請求項１から１０までのいずれか一つに記載の方法により製造された分子メモリマトリックスにおいて、
導体通路（４）上に、機能分子（８）を結合させた金属クラスタ（６）を有し、
上部電極（９）が、導体通路（４）と交差するように配置されている、
ことを特徴とする分子メモリマトリックス。 - 分子メモリ素子の点密度が、１０９〜１０１１個／ｍｍ２であることを特徴とする請求項１１に記載の分子メモリマトリックス。
- 導体通路（４）上の所定の位置に所定の数の分子メモリ素子を有することを特徴とする請求項１１又は１２に記載の分子メモリマトリックス。
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