JP4931315B2 - 三次元での相互接続の方法及びその方法により得られる電子デバイス - Google Patents

Description

【０００１】
本発明は、少なくとも一つの電子的な構成要素を含むパッケージのための三次元での相互接続の方法に関する。また、本発明は、その方法によって得られる電子デバイスにも関する。
【０００２】
現在の電子的なシステムの生産では、軍事用にしても民間用にしても、含められる回路数の絶え間ない増大のために、絶えず増大する高密度化の要請を考慮しなければならなくなっている。
【０００３】
この高密度化をより進めるための探求においては、集積回路チップを積み重ねたもの、すなわち、フランス国特許ＦＲ ２ ６８８ ６３０に開示されているように、チップ−カプセル封じ型のパッケージを積み重ねたものを生産することが既に提案されている。そのチップ−カプセル封じ型のパッケージの積重ねでは、積み重ねる各面を出力リード線間の必要な接続をなすための相互接続面として利用し、相互接続を三次元で成し遂げることとしている。
【０００４】
例えば、ＳＯＪ（Small Outline J-lead）、ＴＳＯＰ（Thin Small Outline Package）ないしはＣＳＰ（Chip Scale Package）等のタイプによる標準的なパッケージのようなプラスチック・パッケージにおけるチップのカプセル封じには、多くの利点がある。まず第１に、試験やバーンインの工程をベアチップに対して実施するのは非常に難しいが、それらのパッケージについては、その試験やバーンインが製造業者によってなされている。また、試験やバーンインの工程をベアチップに対して実施するのは非常に難しい上に、製造業者からベアチップを入手するのも一般に困難であることから、それらの理由が組み合わさってかなり低廉で入手や取扱いの容易なパッケージを使用することが優先されるようになっている。
【０００５】
上述した特許の解決策によるパッケージの積重ねは、主に、アライメント及び成形を容易にするために出力リード線をまっすぐに伸ばす工程と、プラスチック・パッケージを積み重ねる工程と、樹脂によりカプセル封じをして硬化させる工程と、ブロックを切断する工程と、金属を被覆する工程と、ブロックの各面上に接続のアウトラインをエッチングする工程とを、伴うものとなっている。さらに、パッケージの外側に対して切断を実行してパッケージの出力リード線を三次元での相互接続に用いるようにするので、得られる３Ｄモジュールは、パッケージの平らな面において、もとのパッケージよりも常に大きな寸法を有するものとなっている。
【０００６】
本発明の目的は、一方では３Ｄモジュールを製造する工程を簡単にすることであり、また、他方では専有される容積をかなりの程度にまで減らすことである。これは、もはやパッケージの外側でブロックを切断するのではなく、それらのパッケージ中を通ってブロックを切断するという思想に基づくものである。
【０００７】
このようなことから、本発明の最も概括的な側面によって提供されるのは、少なくとも一つの電子的な構成要素を含む少なくとも一つのパッケージのための三次元での相互接続の方法であって、前記パッケージの外部へと向かう出力リード線に対して前記構成要素における接続パッドを前記パッケージの内部で接続する接続導体が前記パッケージに備え付けられ、その方法は、
ａ）相互接続する要素を積み重ねて組み立てる過程と、
ｂ）前記構成要素の近くで一つ若しくは複数の前記パッケージ中を切断し、前記接続導体の断面が同じ面に残っているブロックを形成する過程と、
ｃ）前記ブロックの面上でそれぞれ異なる要素の導体間に電気的な接続を生成する過程と
を有することを特徴としている。
【０００８】
また特に、いくつかのパッケージを共に相互接続するためには、前記積み重ねて組み立てる過程ａ）について、それらのパッケージを積み重ねて接着剤でボンディングすることによる構成が提供される。
【０００９】
したがって、この方法によれば、出力リード線をまっすぐに伸ばす工程とカプセル封じをして硬化させる工程とが不要とされており、後者の工程が簡単な接着剤ボンディングの工程に置き換えられている。この方法は、このようにして簡単化されている。
【００１０】
さらに、ブロックの切断は、チップの近くで実行され、したがってパッケージ中を貫いて実行され、もはやパッケージの外側で実行されるものとはなっていない。これにより、パッケージに平行な平面においてブロックの領域が約５０％近く縮小される。
【００１１】
電子デバイスの容積を減らすという課題に対し、この解決策に到達するためには、一方で、パッケージが様々な機能ないし役割（すなわち、外部環境からの保護、チップに対する危険を伴わない取扱い及び外部への電気的な接続）のために必要であってパッケージを切断してはならないという思想に逆行することが必要不可欠であったのが明らかであり、また他方で、半導体産業によりパッケージの内部で使用されているトランスファー成形樹脂が従来技術で使用されているカプセル封じ樹脂と実質的に同じ組成で充填剤の内容物を実質的に同じくしていたことを明示することが必要不可欠であったのが明らかである。
【００１２】
特に有益な別の適用としては、例えば、器機の旧い部品の新たに続くものを製造しなければならない場合において、旧型になった（すなわち、もはや市場では入手できなくなった）複合的な構成要素を置き換えないしは取り替えることに関するものが挙げられる。その器機のオリジナルを最初に設計している間に、ＡＳＩＣの回路を個別的には定めることができたが、それらの回路が供給者によって生産されるもので、その供給者が後から技術的な変更をしたとする。すると、今まででは、新たなＡＳＩＣを再開発することが必要であった。ところがその一方で、オリジナルのＡＳＩＣの回路と同じ機能をプログラムすることを可能にするＦＰＧＡ（Field Programmable Gate Array）の、非常に多くのポートを有するプログラム可能な集積回路はある。その難点は、ＡＳＩＣの回路の、配置、出力の数及び寸法が、利用可能なＦＰＧＡの回路のそれらとは異なる点である。すなわち、一般的に、超大規模集積回路によるＦＰＧＡの回路は、それによる置換えないし取替えが望まれることになるＡＳＩＣの回路よりもかなり多い数の出力を有している。例えば、４４の出力を有するＡＳＩＣの機能を生じさせるためには、その数の分だけ（例えば１４４の出力を有する）ＦＰＧＡの回路の出力が使用されることになる。また、それらの出力の配置は同じにはならないので、その回路を搭載すべきカードないし回路基板との関係でミスマッチが生じる。そして最終的には、ＦＰＧＡの回路のフットプリント（footprint）が異なっていて一般により大きなものとなっているという危険性がある。
【００１３】
本発明は、その原理を通じて、これらの課題を解決することを可能にする。この新たな適用によれば、パッケージに含まれる複合的な回路と第１の選択導体のアレイ及び第２のマッチング・アレイのプリント回路から構成されるマッチング回路を結び付けることが提供され、前記第１の選択導体のアレイは、それを前記パッケージの適切な出力に接続することを可能にし、前記第２のマッチング・アレイのリード線は、数と配置に関して、望まれるパターンを再形成し、これらの２つのアレイの間の相互接続を前記プリント回路が与える。
【００１４】
このように、本発明を実施することにより、望まれる適用に対して適切な、小さいフットプリントの、三次元での相互接続による電子回路を作ることが可能である。
【００１５】
したがって、この本発明の別の側面によれば、概略的には上に定めたように、出力リード線のアレイをマッチングするための回路にパッケージを相互接続する方法が提供され、その方法は、前記積み重ねて組み立てる過程ａ）が、接着剤ボンディングないしカプセル封じによって前記マッチング回路を前記パッケージに対して積み重ねて組み立てることで構成されることを特徴とする。
【００１６】
以下の説明と添付図面から、本発明がより明確に理解されると共にさらなる特徴や利点が明らかとなるであろう。添付図面において、
−図１は、出力リード線に対するチップの接続を示すパッケージの上から見た内部の図であり、
−図２は、図１のパッケージの面Ｂにおける断面図であり、
−図３は、本発明に基づく方法のブロック図を示しており、
−図４は、本発明に基づく方法における一つのステップの間でパッケージが如何にして組み立てられるかを示した断面図であり、
−図５は、得られる３Ｄモジュールの部分的な透視図であり、
−図６は、本発明の適用の変形における最初のステップを例示した図であり、
−図７及び図８は、図６の変形における成功したステップの間の断面図を示したものであり、
−図９は、得られるモジュールの側面図であり、
−図１０は、その本発明の変形に基づく方法のブロック図である。
【００１７】
図１は、一例として、上から見たＴＳＯＰパッケージの内部を簡略化して示したものである。チップ１（例えばメモリ・チップ）は、２つの列に並べて配置された接続パッド１０を有している。これらのパッドは、接続導体３０の組３を介して出力リード線４０のアレイ４に接続されている。パッド１０と導体３０の間のリンクは、ワイヤ１１を配線して接続することによって行われている。この組立品は、プラスチック・パッケージ２に封入ないし封止されている。
【００１８】
図２は、パッケージ２の面Ｂにおける断面を示している。導体３０は、末端部が屈むように曲がった出力リード線４０になっている。
【００１９】
パッケージの三次元での互いの相互接続に適用した、本発明に基づく方法は、図３のブロック図によって例示してある。第１のステップ１００においては、図４に示したようにパッケージが積み重ねられて接着剤ボンディングにより組み立てられる。図４における参照符号５は、各パッケージ間の接着剤の膜ないし層を示している。
【００２０】
第２のステップ１０１においては、その組立品が切断される。この切断では、その組立品を、従来技術におけるように例えば（図１の）面Ａにおける出力リード線の所で切断するのではなく、チップ１に近い切断をする面Ａ′（若しくはＢ′）において、パッケージ２の中を貫いて切断し、各接続導体３０を切断して、接続導体３０の断面３１が得られるブロックの面と同じ面にあるようにする。
【００２１】
見ても分かるように、Ａ′ないしＢ′のような断面の面は、チップ１に非常に接近しているので、フットプリントを著しく縮小する。例えば、半導体の製造で用いられたチップ・ワイヤ−ボンディングの手法に応じて、チップの周囲の０．５から２ｍｍの間の距離の所で鋸による切断を行うことにしてもよい。
【００２２】
その後のステップ１０２は、得られるブロックの面に対するそれぞれ異なるパッケージの各導体間の接続を行うことから構成される。これを行うに当たっては、様々な手法を用いることができる。好ましくは、第１のステージ１０２１でブロックの各面を金属で被覆すると共に、第２のステージ１０２２で接続ないし結線のアウトラインを例えばレーザ・エッチングによってエッチングするのがよい。得られるブロック６は図５に示してある。見ても分かる通り、各パッケージ２の接続導体の断面３１は、ブロック６の面上の結線７１によって接続されており、それらの結線７１は、外部へと向かう接続パッド７２において終端するものとしてもよく、あるいは、ブロックの出力アレイ７８の断面７７へと終端するものとしてもよい。このプロセスのステップについては、例えば、上述した特許ＦＲ ２ ６８８ ６３０において詳細に説明されている。
【００２３】
これらのことからも分かるように、本発明に基づく方法は、出力のリード線ないしタブをまっすぐに伸ばす工程を（それらが切断中に取り除かれるので）省き、かつ、カプセル封じと硬化のステップを単一の接着剤ボンディングの工程に置き換えることにより、３Ｄモジュールの製造を簡単にすることができるものとなっている。
【００２４】
次に、ＡＳＩＣタイプの特定の回路をＦＰＧＡタイプの汎用の回路で置き換える場面において、本発明の別の適用を説明する。ＦＰＧＡタイプの汎用の回路は、オリジナルのＡＳＩＣの回路の機能を果たすようにプログラムし得るものである。既に説明したように、かかるプログラムの工程では、一般に、ＦＰＧＡの回路のポート及び出力のうちのいくつかしか使用されないことになり、また、出力の配置を再割当ないし再配線して想像した適用に対してマッチングするようにしなければならないことになる。
【００２５】
これを行うため、使用する出力の数とそれらの割当てを理解し、マッチング回路ＣＡ（図６）を作る。マッチング回路ＣＡは、ＦＰＧＡの回路のパッケージ２０に対向したプリント回路５０の一方の面とエッジの上に置かれた第１の選択アレイ５２を有している。そのパッケージは、少なくとも一つのチップ１２を含んでおり、そのチップ１２の接続パッド（図示略）が導体４１を介して出力アレイのリード線４２に接続されている。選択アレイの各リード線５２は、切断をする面Ｃとなる所で使用される導体４１に対応するように位置決めされる。さらに、プリント回路５０の反対側の面は、そのエッジに沿って、出力リード線５３のマッチング・アレイを保持しており、それらの出力リード線５３の位置決めは、それが置換えを望まれているＡＳＩＣの回路のリード線の位置決めとなっている。２つのアレイの間の相互接続は、プリント回路５０の線路によってもたらされる。各リード線５２は、各はんだ接続部５４によってそれらの線路にはんだ付けされ、各リード線５３は、各はんだ接続部５５によってそれらの線路にはんだ付けされる。パッケージとマッチング回路ＣＡを組み立てるため、アレイ支持部材６０を設け、そのアレイ支持部材の各スロットにアレイ５３の各リード線の端部５６を入れて取り付ける。
【００２６】
第１のステップ１００′（図１０）においては、切断をする面Ｃがチップ１２に近くなり、かつ、切断をする面Ｃがアレイ５２及び５３の各端部を切り離すこととなるように、パッケージ２０とマッチング回路ＣＡを組み立てる。この組立ての工程は、例えば、プリント回路５０の両側の面上に据える接着剤のビードを用いて実施する。接着剤の総量は、プリント回路５０とパッケージ２０の間にある容積とプリント回路５０とアレイ支持部材６０の間にある容積をそれぞれ満たすのに十分な量とする必要があり、かつ、過剰な分が組立て中に７０においてあふれ出るようにし、（何もない空間や穴を伴うことのない）接着剤の中心部を鋸が通って切断をすることができるようにする。パッケージ２０を支持部材６０に組み立てるのに用いる圧力の下では、ちょうど今述べたように、接着剤があふれ出て（図７中に７０で示したように）リード線５２及び５３の各端部を覆うようになる。また、組立ての工程は、エポキシ樹脂等のような硬化し得る樹脂によるパッケージと支持部材６０の間のカプセル封じないし封止によって実施することにしてもよい。
【００２７】
次のステップ１０１′は、前のように、面Ｃを通ってパッケージ中を切断することから構成される。
【００２８】
これにより、図８に一部の断面が見られるブロックＭが得られ、この図８の一部の断面において、導体４１並びにアレイ５２及び５３のリード線は、ブロックの面と同じ面にあり、ブロックの面と同一平面を成している。さらに、この図８は、マッチング・アレイのリード線の端部５６が適度に屈み込むように曲げられているのを示している。
【００２９】
その後のステップ１０２′（図１０）は、ブロックＭの各面に対し、通常用いられる任意の技術を利用して、パッケージの導体４１と第１の選択アレイ５２のリード線との間に望まれる三次元での接続ないし結線を成すことから構成される。
【００３０】
例えば、ブロックの面を金属で被覆する（１０２１′）と共に、それから接続ないし結線のアウトラインを例えばレーザ・エッチングによってエッチングする（１０２２′）。
【００３１】
図９は、側方から見た、得られるモジュールＭを示している。図示の面上では、選択アレイ５２及びマッチング・アレイ５３の、各導体４１の断面を見ることができる。金属被覆８０は、ブロックＭのすべての面を覆っている。レーザ・エッチング８１は、導体４１とアレイ５２のリード線との間の接続ないし結線のアウトラインをエッチングすると共に、マッチング・アレイ５３のリード線を隔離するのに利用されている。例えば、パッケージの使用される出力４１０は、接続ないし結線７３を介してリード線５２０に接続されている。これに対し、４１１のような出力は、使用されない。
【００３２】
当然のことだが、例示して説明した例は、如何なる点においても本発明を限定するものではなく、特に、ブロックの完全な金属被覆以外の手法を用いて３Ｄでの接続を行うこともでき、あるいは、レーザ・エッチング以外のエッチング方法を用いることもできる。また、プリント回路のエッジを越えてリード線５３を延ばすことにはしない構成を提供することもでき、この構成によれば、それらを必然的に同じ面にあるものとすることが回避され、したがって、それらをエッチングによって隔離する必要がなくなる。ただし、出力アレイ５６と電子回路１２の間の相互接続がプリント回路５０にアレイをはんだ付けすることによって成し遂げられるので、過酷な環境で高い信頼性が要求される適用に対しては、そこが、他のすべての構成要素を有するプリント回路基板に組立品自体をはんだ付けする場合にはんだ（一般に融点が１８０℃である錫／鉛）がリフローする危険性を伴うのは、望ましくない。したがって、ブロックの金属で被覆された面を介する相互接続は、そのアレイ５６の接続を危険性のない安全なものとする。ただし、危険性のない多くの適用に対しては、実際のプリント回路５０へのアレイの簡単なはんだ付けが本格的な簡単化を生ぜしめる。
【図面の簡単な説明】
【図１】 出力リード線に対するチップの接続を示すパッケージの上から見た内部の図である。
【図２】 図１のパッケージの面Ｂにおける断面図である。
【図３】 本発明に基づく方法のブロック図である。
【図４】 本発明に基づく方法における一つのステップの間でパッケージが如何にして組み立てられるかを示した断面図である。
【図５】 得られる３Ｄモジュールの部分的な透視図である。
【図６】 本発明の適用の変形における最初のステップを例示した図である。
【図７】 図６の変形における成功したステップの間の断面図を示したものである。
【図８】 図６の変形における成功したステップの間の断面図を示したものである。
【図９】 得られるモジュールの側面図である。
【図１０】 その本発明の変形に基づく方法のブロック図である。

Claims (12)

1. 複数のパッケージ（２）のための三次元での相互接続の方法であって、
   前記複数のパッケージのそれぞれには、少なくとも一つの電子的な構成要素（１）と、当該構成要素における接続パッド（１０）を当該パッケージの外部に突き出た出力リード線（４０）に当該パッケージの内部で接続する接続導体（３０）と、がカプセル封じされており、
   ａ）前記複数のパッケージを積み重ねて一体化する過程（１００）と、
   ｂ）前記構成要素から０．５ないし２ｍｍの間の距離の所で前記積み重ねられたパッケージを切断する過程（１０１）であって、前記接続導体の断面（３１）が当該切断により形成されるブロック（６）の面と同じ面にあるようにする過程と、
   ｃ）前記接続導体の断面（３１）の間に電気的な接続（７１、７２）を生成する過程（１０２）と、を有することを特徴とする方法。
2. 少なくとも一つのパッケージ（２０）と、第１の選択アレイ（５２）、第２のマッチング・アレイ（５３、５６）及びプリント回路（５０）によって構成されたマッチング回路（ＣＡ）と、のための、三次元での相互接続の方法であって、
   前記パッケージには、少なくとも一つの電子的な構成要素（１）と、当該構成要素における接続パッド（１０）を当該パッケージの外部に突き出た出力リード線（４０）に当該パッケージの内部で接続する接続導体（３０）と、がカプセル封じされており、
   前記第１の選択アレイと第２のマッチング・アレイとは前記プリント回路のエッジに沿って配置されており
   ａ）前記パッケージ（２０）に対して前記マッチング回路（ＣＡ）を積み重ねて一体化する過程（１００′）と、
   ｂ）前記構成要素から０．５ないし２ｍｍの間の距離の所で前記パッケージと前記マッチング回路とを切断する過程（１０１′）であって、前記接続導体（４１）、第１の選択アレイ（５２）及び第２のマッチング・アレイ（５３）の断面が当該切断により形成されるブロック（Ｍ）の面と同じ面にあるようにする過程と、
   ｃ）前記接続導体（４１）及び前記第１の選択アレイ（５２）の断面の間に電気的な接続（７３）を作る過程（１０２′）と、を有することを特徴とする方法。
3. 請求項１記載の方法において、前記積み重ねて一体化する過程ａ）が、前記パッケージ（２）を積み重ねて接着剤でボンディングすること（１０１）によって構成されることを特徴とする方法。
4. 請求項１記載の方法において、前記構成要素が電子チップであることを特徴とする方法。
5. 請求項２記載の方法において、前記積み重ねて一体化する過程ａ）が、接着剤ボンディングないしカプセル封じにより前記マッチング回路（ＣＡ）を前記パッケージ（２０）に対して積み重ねて一体化すること（１０１′）によって構成されることを特徴とする方法。
6. 請求項２または５記載の方法において、前記構成要素が電子チップであって、前記切断をする過程ｂ）を、前記チップから０．５ないし２ｍｍの間の距離の所で行うことを特徴とする方法。
7. 請求項２、５、６のいずれか１項に記載の方法において、
   前記プリント回路のエッジに沿って、前記パッケージと対向する面に、接続する前記パッケージの出力リード線（４２）を選択するための前記第１の選択アレイ（５２）が置かれ、かつ、他方の面に、前記第２のマッチング・アレイ（５３、５６）が置かれており、
   前記切断する過程ｂ）は、前記回路のアレイ（５２、５３）の端部を切り離す過程を含むことを特徴とする方法。
8. 請求項１ないし７のいずれかに記載の方法において、電気的な接続を作る過程ｃ）は、
   ｃ．１）前記ブロックの面を金属で被覆すること（１０２１；１０２１′）と、
   ｃ．２）前記接続（７１；７２；７３；７７）のアウトラインをエッチングすること（１０２２；１０２２′）とによって構成されることを特徴とする方法。
9. 前記接続のアウトラインをエッチングする過程ｃ．２）をレーザ・エッチングによって行うことを特徴とする請求項８記載の方法。
10. 三次元での相互接続による電子デバイスであって、複数のパッケージを有し、
    前記複数のパッケージのそれぞれには、少なくとも一つの電子的な構成要素（１）と、当該構成要素における接続パッド（１０）を前記パッケージの外部に突き出た出力リード線（４０）に前記パッケージの内部で接続する接続導体（３０）と、がカプセル封じされており、
    前記複数のパッケージは、積み重ねられて接着剤でボンディングされ、
    当該積み重ねられたパッケージ（２）は、前記構成要素（１）から０．５ないし２ｍｍの間の距離の所で切断され、
    前記接続導体の断面は、当該切断により形成されたブロック（６）の表面と同じ高さにあり、接続（７１、７２）により接続されていることを特徴とする電子デバイス。
11. 三次元での相互接続による電子デバイスであって、少なくとも一つのパッケージ（２０）を有し、前記パッケージには、少なくとも一つの電子的な構成要素（１）と、前記構成要素における接続パッド（１０）を前記パッケージの外部に突き出た出力リード線（４０）に前記パッケージの内部で接続する接続導体（３０）と、がカプセル封じされており、
    当該デバイスは、
    第１の選択アレイ（５２）、第２のマッチング・アレイ（５３、５６）及びプリント回路（５０）によって構成されたマッチング回路（ＣＡ）をさらに有し、前記パッケージが前記マッチング回路と一体化され、
    前記第１の選択アレイ及び第２のマッチング・アレイは、それぞれ前記プリント回路のエッジに沿って、当該プリント回路の２つの面上に、置かれ、前記第1の選択アレイを保持する面が前記パッケージと対向し、
    前記パッケージ／マッチング回路の一体化品は、前記構成要素から０．５ないし２ｍｍの間の距離の所で切断され、
    前記接続導体の断面（４１）と前記第１の選択アレイと第２のマッチング・アレイ（５２、５３）の断面とは、当該切断により形成されるブロック（Ｍ）の表面と同じ高さであり、
    前記接続導体の断面（４１）と前記第１の選択アレイ（５２）の断面とは、接続（７３）により接続されていることを特徴とする電子デバイス。
12. 請求項１１記載の電子デバイスにおいて、前記ブロック（Ｍ）の面が、金属で被覆され（８０）、かつ、エッチングされており（８１）、前記接続（７３）のアウトラインを定めると共に前記第２のアレイ（５３）の断面を隔離するようになっている、ことを特徴とする電子デバイス。

Images