JP4927849B2 - スペクトル拡散無線通信に関する分数的に間隔を隔てられた等化器 - Google Patents

Description

米国特許法第１１９条（３５Ｕ．Ｓ．Ｃ．§１１９）に基づく優先権の主張
本特許出願は、本出願の譲渡人に譲渡され、かつここにその全体が参照によって本明細書に明白に組み込まれる、２００５年９月１５日に出願された「ＦＲＡＣＴＩＯＮＡＬＬＹ−ＳＰＡＣＥＤ ＥＱＵＡＬＩＺＥＲＳ ＦＯＲ ＳＰＲＥＡＤ ＳＰＥＣＴＲＵＭ ＷＩＲＥＬＥＳＳ ＣＯＭＭＵＮＩＣＡＴＩＯＮ」と題する米国特許仮出願第６０／７１７７８５号に基づいて優先権を主張する。

いくつかのスペクトル拡散無線通信技法が開発されている。例えば、無線通信において使用される１つの一般的なスペクトル拡散技法は、符号分割多元接続（ＣＤＭＡ）信号変調である。ＣＤＭＡ信号変調において、複数の通信が、共通のスペクトル拡散無線（ＲＦ）チャネルにわたっていくつかの送信デバイスによって同時に送信されることができる。異なる受信デバイスが、ＣＤＭＡ符号を使用してスペクトル拡散ＲＦチャネルから異なる信号を抽出することができる。

ＣＤＭＡ信号変調に関して、各送信デバイスは、情報の各ビットを「チップ(chips)」と呼ばれる２進単位の流れへ拡散するために独特な直交符号を使用する。チップは、一般にアナログベースバンド信号に変換され、アナログベースバンド信号は、次に、例えば搬送波形上のベースバンド信号の変調および恐らく送信周波数へのアップコンバージョン（ｕｐｃｏｎｖｅｒｓｉｏｎ）によって、無線送信されることができる。従来ＣＤＭＡ拡散技法において、チップは、一般に、直交「ウォルッシュ(Ｗａｌｓｈ)符号」および擬似雑音（ｐｓｅｕｄｏ−ｎｏｉｓｅ）（ＰＮ）符号を使用して生成される。他の拡散技法は、チップへのビットの拡散を容易にするために、直交可変拡散要因（ＯＶＳＦ）符号を使用することができる。

受信デバイスは、搬送波形を受信し、搬送波形は、送信されたチップを含むが、例えば他の送信デバイスまたは非ＣＤＭＡ送信機からのチャネル雑音も含む。受信デバイスは、ベースバンド周波数に受信した信号をダウンコンバート（ｄｏｗｎｃｏｎｖｅｒｔ）し、搬送波形からベースバンド信号を抽出し、かつベースバンド信号を、チップを表すデジタルサンプルに変換する。受信デバイスは、次にチップから情報ビットを抽出するために知られている符号を使用する。例えば、受信デバイスは、チップを符号化された情報をからなるビットに逆拡散（ｄｅｓｐｒｅａｄ）するために、逆拡散およびデカバリング（ｄｅｃｏｖｅｒｉｎｇ）技法を実施することができる。復調技法が、次にビットから符号化された情報を抽出するために使用される。

マルチパス(multi-path)現象を取り扱うために、ＣＤＭＡ受信機アーキテクチャは、一般的に「ＲＡＫＥ」受信機と呼ばれるものを実装する。ＲＡＫＥ受信機は、いくつかの異なる時間遅延で同一の信号を抽出する複数の「フィンガ(fingers)」を含む受信機と考えられることができる。送信される信号は、例えば、受信デバイスへのマルチプル(multiple)経路をたどることができ、異なる経路は、異なる時間遅延を導入することがある。さらに、マルチパス信号の異なる経路は、マルチパス信号の他の経路に対して雑音を生成する。異なる時間遅延でＲＡＫＥフィンガを規定することによって、ＲＡＫＥ受信機は、同一の信号のマルチプル例を抽出し、かつ復調に関して最も強力な経路を選択し、または復調に関して信号を規定するためにマルチプル経路を結合することができる。

マルチパス雑音および他のシステム雑音を取り扱うために、等化技法が開発された。等化器は、受信信号からシステム雑音をフィルタ(filter)するために、受信デバイスで一般に実装される。等化器は、本質的に、望ましくないチャネル雑音を取り除くために受信した信号をフィルタする可変および適応フィルタである。等化器で行われるフィルタリング(filtering)は、典型的に、チャネル雑音が変化するにつれ、時間にわたって変化する。さらに、等化器は、受信した信号の復調において不可欠な役割を果たすことができる。

ＣＤＭＡ通信に使用されてきた１つのタイプの等化設計は、ゼロ強制等化器(zero forcing equalizer)である。ゼロ強制等化器は、送信デバイスに関連するチャネル応答を取り除くために、予想されるチャネル雑音を反転させる。特に、ゼロ強制等化器は、
１／（チャネルの周波数応答）
に従って適応フィルタリングを規定することができる。このアプローチは、マルチパス現象から結果的に生じる雑音および干渉を適切に考慮できるが、、同一のチャネルで通信する他のデバイス（基地局など）からのシステム雑音は適切に考慮しない。この理由のために、ゼロ強制等化技法は、特にチャネルが非常に低い利得を有するときに、有効ではないことがある。そのような場合、他の基地局からのシステム雑音は、ゼロ強制等化器によって実際に増幅されることがあり、非常に望ましくない。

ＣＤＭＡ受信機に使用される他のタイプの等化器は、最小２乗平均誤差（ＭＭＳＥ）等化器と呼ばれる。ゼロ強制等化器と同様に、ＭＭＳＥ等化器は、送信基地局に関連するチャネル応答を取り除くためにチャネルを反転する。しかしながら、ゼロ強制等化器とは異なり、ＭＭＳＥ等化器は、無線チャネルにわたって通信する他の源からの雑音の望ましくない増幅を低減または避けるために、チャネル分散も考慮する。

ＭＭＳＥ等化器は、一般に、チャネルインパルス応答を推定し、かつチャネル分散を推定する。ＭＭＳＥ等化器は、次に、推定されたチャネルインパルス応答およびチャネル分散に基づいて等化に関するフィルタ係数（フィルタタップ）を選択する。従来のＭＭＳＥ等化器は、フィルタ係数が、ＲＡＫＥ受信機の時間遅延の整数倍数(multiples)であることを一般に想定する。時間遅延は、チップ間隔で規定され、したがって従来のＭＭＳＥ等化器におけるフィルタ係数は、整数のチップ数で規定される。

［発明の概要］
一般に、本開示は、スペクトル拡散無線通信のための等化技法を説明する。本技法は、チャネルインパルス応答を推定することと、チャネル分散を推定することと、推定されたチャネルインパルス応答および推定されたチャネル分散に基づいて等化器に関するフィルタ係数を選択することとを含むことができる。本開示によれば、チャネル分散推定は、異なる受信サンプルに関する２つ以上の共分散の推定を含む。

特に、等化器は、「分数的に間隔を隔てられ(fractionally spaced)」、それは、フィルタリング係数が整数チップ間隔で規定されると想定される従来の等化器とは異なり、等化器が、分数フィルタリング係数（フィルタタップ）を規定することを意味する。本技法は、等化器が、受信ダイバシティ、送信ダイバシティ、または場合によっては両方などのアンテナダイバシティを考慮することを可能にすることもできる。

一実施形態において、本開示は、スペクトル拡散無線通信システムにおける等化の方法を説明し、方法は、チャネルインパルス応答を推定することと、異なる受信サンプルに関する２つ以上の共分散を計算することによってチャネル分散を推定することと、推定されたチャネルインパルス応答および推定されたチャネル分散に基づいて、等化器に関するフィルタ係数を選択することとを含む。

他の実施形態において、本開示は、スペクトル拡散無線通信に関する等化の方法を説明し、方法は、推定されたチャネルインパルス応答および推定されたチャネル分散に基づいて、２つ以上の等化フィルタに関するフィルタリング係数を選択することと、アンテナダイバシティに基づき２つ以上の等化フィルタの出力を結合することとを含む。

他の実施形態において、本開示は、スペクトル拡散無線通信デバイスを説明し、スペクトル拡散無線通信デバイスは、無線信号を受信する受信機と、等化器であって、チャネルインパルス応答を推定し、信号の異なる受信サンプルに関する２つ以上の共分散を計算することによってチャネル分散を推定し、かつ推定されたチャネルインパルス応答および推定されたチャネル分散に基づいて、等化器に関するフィルタ係数を選択する等化器とを備える。

他の実施形態において、本開示は、スペクトル拡散無線通信デバイスのための等化器を説明し、等化器は、推定されたチャネルインパルス応答および推定されたチャネル分散に基づいて、２つ以上の等化フィルタに関するフィルリング係数を選択し、かつアンテナダイバシティに基づき２つ以上の等化フィルタの出力を結合するように構成される。

本明細書に説明される技法は、ハードウエア、ソフトウエア、ファームウエア、または任意のその組合せにおいて実施されることができる。ソフトウエアにおいて実施される場合、該技法はコンピュータ可読媒体において実現されることができ、該コンピュータ可読媒体は、スペクトル拡散無線通信デバイスで実行されると、本明細書に説明される１つ以上の技法にしたがって等化をデバイスに実行させるプログラムコードを具備する。

これらおよび他の実施形態のさらなる詳細は、添付の図面および以下の説明に示される。他の特徴、目的、および利点は、説明および図面、ならびに特許請求の範囲から明らかになる。

［詳細な説明］
一般に、本開示は、スペクトル拡散無線通信に関する等化技法を説明する。説明された等化技法は、従来の最小２乗平均誤差（ＭＭＳＥ）等化技法に関して等化フィルタリングを改善することができる。技法は、チャネルインパルス応答を推定することと、チャネル分散を推定することと、推定されたチャネルインパルス応答および推定されたチャネル分散に基づいて、等化器に関するフィルタ係数を選択することとを含む。

本開示の教示によれば、等化器は、「分数的に間隔を隔てられ」、それは、等化器が、分数フィルタリング係数（フィルタタップ）を規定することを意味する。そのような分数的に間隔を隔てられた等化器は、フィルタ係数が、マルチパス信号の時間遅延の整数倍数であると想定される従来の等化器とは対照的である。特に、従来のＭＭＳＥ等化技法は、整数のチップ数に対応する間隔を有するフィルタ係数を規定する。

分数的に間隔を隔てられた等化に関するチャネル分散を計算するために、異なる受信サンプルから２つ以上の共分散が必要とされ得る。例えば、共分散は、受信信号の奇数および偶数のサンプルに関して決定されることができる。等化器に関するフィルタ係数は、次に、推定されたチャネルインパルス応答、ならびに奇数および偶数のサンプルに関して決定された共分散に基づき規定されることができる。

本明細書に説明される技法は、等化器が、受信ダイバシティ、送信ダイバシティ、または場合によっては両方などのアンテナダイバシティを考慮することを可能にすることもできる。アンテナダイバシティとは、送信または受信デバイスが、無線信号の送信または受信のためのマルチプルアンテナを実装する無線通信のことである。送信ダイバシティは、マルチプル送信アンテナからの信号送信を含む。受信ダイバシティは、マルチプル受信アンテナを使用する信号の受信を含む。

図１は、通信チャネル１５にわたって受信デバイス１４へスペクトル拡散無線通信を送信する送信デバイス１２を含む無線通信システム１０を示すブロック図である。送信デバイス１２は、基地局を備えることができ、かつ受信デバイス１４は、移動体ハンドセットを備えることができる。代わりに、送信デバイス１２は、移動体ハンドセットを備えることができ、かつ受信デバイスは、基地局を備えることができる。いずれの場合も、受信デバイス１４は、本明細書に説明されるように等化技法を実行する等化器１６を含む。

例えば、以下に概説されるように、等化器１６は分数的に間隔を隔てられる。したがって、等化器１６は、分数フィルタリング係数（フィルタタップ）を規定する。等化器１６は、チャネル分散を計算するために、異なる受信サンプルからの２つ以上の共分散を決定することができる。共分散は、受信信号の奇数および偶数サンプルに関して決定されることができる。等化器１６に関するフィルタ係数は、次に、奇数および偶数のサンプルに関して決定された共分散ならびに推定されたチャネルインパルス応答に基づき規定されることができる。

図２は、図１のシステム１０に対応することができるシステム２０のより詳細なブロック図である。図２のシステム２０は、スペクトル拡散無線通信を通信チャネル２５にわたって受信デバイス２４に送信する送信デバイス２２を含む。

図２に示されるように、送信デバイス２２は、パルス成形器(shaper)３１を含むことができる。パルス成形器３１は、一般に、スペクトル拡散無線通信基準に従って搬送波形へのベースバンドチップの変調を行う様々なユニットまたはコンポーネント(components)を表す。送信デバイス２２はまた、送信フィルタ３２を含む。情報は、通信チャネル２５を介して受信デバイス２４へ送信デバイス２２から送信される。

受信デバイス２４は、加算器３５および受信フィルタ３６などの様々なＲＦ処理コンポーネントを含む。加算器への示される入力「Ｎ（０、ｓｉｇｍａ^２）」は、平均ゼロおよび２乗分散シグマを有する雑音を表す。等化器３８は、分数チップ値で入力を扱うことができるプログラム可能なタップを有する。受信デバイス２４は、成形解除器（ｄｅ−ｓｈａｐｅｒ）３９も含み、成形解除器３９は、一般に、スペクトル拡散無線通信基準に従って搬送波形からベースバンドチップを取り除くために、ダウンコンバージョンを実行するユニットまたはコンポーネントを表す。送信デバイス２２でのデジタルアナログ変換および受信デバイス２４でのアナログデジタル変換が、図２に示されていないことに留意すべきである。送信デバイス２２でのデジタルアナログ変換は、典型的に、送信フィルタ３２によるフィルタリングの前に生じ、一方、アナログデジタル変換は、典型的に、受信フィルタ３６によるフィルタリングの前に生じる。

図２の表記は、複素数値のチップを考慮する。送信機および受信機でのフィルタリングは、典型的に、チップレートのＭ倍で行われ、ここで、Ｍは、チップ毎のサンプルの数を表す。しかしながら、他のフィルタリングレートが使用されることもできる。チャネルインパルス応答は、チップレート間隔のＭ倍に対応することができる。等化器３８は、Ｔｃ／Ｍだけ間隔を隔てられたタップを有し、ここで、Ｔｃは秒単位のチップ期間を表し、Ｍはチップ毎のサンプルの数を表す。

以下の表１は、本開示で使用される様々な記号、およびそのような記号の対応する説明を概説する：

再び図１を参照すると、等化器１６への入力は、

として表されることができ、一般的に以下の式によって与えられることができる。

送信されたチップｘ（ｔＴ_ｃ）の線形表現を達成するＭＭＳＥを識別することが望ましく、ここで、ｔは受信されたｙストリームの有限数の記号に基づく整数である。これは、結果として以下の式になる：

フィルタリングのエンドポイント(end points)は、両方のエンドが含まれる時間インスタンス（time instance）ａＴ_ｃ／ＭおよびｂＴ_ｃ／Ｍであり得る。フィルタ間隔Ｌタップに関して、量ａおよびｂは、例えば、ａ＝−Ｌ／２＋１およびｂ＝Ｌ／２であり得る。量ｃ（ｋＴ_ｃ／Ｍ）は、等化器フィルタ係数を構成する。

本開示による１つのゴールは、以下によって表される平均２乗誤差を最小化することである：

この最小化の実行において、等化器のチップ間隔を隔てられた出力は、非常に重要であり、したがってターゲット時間インスタンスｔＴ_ｃは、また非常に重要であり、ここでｔは整数である。

によって与えられる誤差は、推定を生成する観察(observations)に直交であるべきである。換言すれば、固定された

について、以下の式が成り立つ：

この予測は、入力（Ｉ_ＯＲに向かって寄与する）の全てのコンポーネントの統計、スクランブル(scrambling)シーケンスの統計、および雑音の統計に関して適用される。Ｉ_ＯＲは、全基地局パワーを表す。式の上記組は、固定された

について

として書き直されることができる。

交差相関(cross correlation)項は、式１を使用して決定されることができ、以下のようである：

式５を生じる上記一連の等式において、式１を使用することにより、第１の等式が続き、ｋがｔＭ−ｊによって置換される。送信された記号ｘ（ｔＴ_ｃ）が、雑音シーケンスｗに無関係であり、かつ、スクランブルシーケンスは、ゼロ平均を有するｉ．ｉ．ｄ．（独立同一分布）シーケンスであるので、ｎがｔに等しくないときに、ｘ（ｎＴ_ｃ）に相関されていないので、第２の等式が続く。送信された記号ｘ（ｔＴ_ｃ）が、異なる直交可変拡散係数（ＯＶＳＦ）符号に無関係のゼロ平均データを含むので、第３の等式が続く。さらに、

自動相関 (auto-correlation)項は、以下のように評価されることができる:

式６を導く上記一連の式は、以下のように得られることができる。第１の等式は、第１のｙ項におけるｔＭ−ｋおよび第２のｙ^＊項におけるｔＭ−ｊによって置き換えられたｋで式１の置き換えに続く。パルス成形フィルタの入力での信号ｘ（ｔＴ_ｃ）が、チャネルによって追加された雑音に無関係であるので、第２の式が続く。スクランブルシーケンスは０平均を有するｉ．ｉ．ｄ．であるので、第３の式における第１の項が続き、したがって、

すなわち、ｘ（ｔＴ_ｃ）が、単位エネルギと相関されない。したがって、（ｎおよびｍにわたる）二重の合計は、（ｍにわたる）単一の合計になる。これは、受信機の平方根レイズドコサイン波形(root-raised-cosign waveform）によってフィルタリングされた白色雑音の結果であるので、第２の項が続く。最後の式は、ｌ＝ｔ−ｍを設定することによって、および、１が整数を通して続く(runs through)とき、ｍもそうであることを観測することによって、得られる。

平方行列ＡおよびＲ（（ｂ−ａ＋１）^２要素の）は、以下のように規定されることができる：

および

式４における直交性条件は、次に以下のように表現されることができる：

これは、以下のような行列形態で同等に表現される：

式１０が直感的な意味を作ることを理解するために、Ｍ−１（チップ間隔を隔てられた等化器に関して）であるとき、雑音が優勢である、すなわち、Ｒ＋Ａ≒σ^２Ｉである特別な場合を考慮することができる。この場合、ｃが、ｈ^＊（−ｎ）、すなわちチャネルインパルス応答に一致するレイク(rake）フィルタに比例することは明らかである。ベクトルｃが、フィルタが書き込まれるときに丁度書き込まれるが、ｈを含む式１０の右側のベクトルは、時間が逆の順番で書き込まれることに留意すべきである。

いくつかの重要な観察は、式１０に関して行われることができる。第１に、ＡおよびＲが、エルミート行列である。これらは、それぞれ式７および式８から、およびｒシーケンスが対称的であり実数である特性から容易に確認できる。

第２に、Ａは、一般にＴｏｅｐｌｉｔｚ行列ではない。これを理解するために、単純にＭ＝２であるとして、Ａ（０、０）およびＡ（１、１）を考える。これらは、以下によって与えられる：

第１の量は、複合チャネル応答の複数のオンタイムコンポーネントのエネルギである（複合チャネルが送信される場合、チャネルおよび受信機フィルタがまとめられる(taken together)）。第２の量は、複合チャネル応答の複数の早期コンポーネントのエネルギである。これら２つの要素は必ずしも同一ではない。Ａの非Ｔｏｅｐｌｉｔｚ性質となる重要な事実は、パルス成形フィルタになるｃｈｉｐｘＭ入力シーケンスの静的でない（より厳密には、広い意味で静的でない）性質である。そのため、等化器フィルタへの入力のＭの位相のそれぞれは異なる統計を有する。

Ａ（ｊ、ｋ）は、Ｍ＝２である場合に関して以下のように単純化されることができる。

に関して、量Ａ_０（ｊ−ｋ）は、以下のように規定されることができる：

同様に、

に関して、量Ａ_１（ｊ−ｋ）は、以下のように規定されることができる：

量Ａ_０（ｊ−ｋ）は、オンタイムサンプルに対応する開始アドレスを有する、（ｊ−ｋ）Ｔ_ｃ／２秒だけ間隔を隔てられたサンプル相関を表す。量Ａ_１（ｊ−ｋ）は、（ｊ−ｋ）Ｔ_ｃ／２秒だけ間隔を隔てられたサンプル相関を表すが、早期のサンプルに対応する開始アドレスを有する。

ａが奇数整数であると仮定され、かつｂが偶数整数であると仮定されるなら、行列Ａは、以下の形態に特定される。

上記行列の対角線要素は、Ｍ＝２の場合について交互する。一般に、対角線要素は、Ｍの周期性で繰り返す。行列が、もはやＴｏｅｐｌｉｔｚではないので、周波数領域等化を用いるときに、注意を払わなければならない。これを行うために、行列は、４つのより小さいＴｏｅｐｌｉｔｚ行列に分解されることができ、４つのより小さいＴｏｅｐｌｉｔｚ行列は、周波数領域等化を実行するために使用されることができる。

文献［S.U.H Qureshi氏による、「Adaptive Equalizaton」、Proceeding of the IEEE 、第73巻、第9号、第1349〜1387頁、1985年9月］に記載されるように、１より小さい過剰帯域幅を有するシステムにおいて（特に、ＷＣＤＭＡシステム内のパルス幅は、０．２２の過剰帯域幅を有する）、有限数の等化器タップに対応する相関行列は、雑音が存在しないときでも正則(nonsingular)である。最小２乗平均（ＬＭＳ）アルゴリズムは、したがって高い幾何学条件(geometry conditions)においてさえ唯一の解に収束する(converge)。

図１を再び参照すると、受信デバイス１４の等化器１６において、相関およびチャネルインパルス応答は、等化器１６によるフィルタリングに関する分数タップ間隔となるＴ_ｃ／２の間隔、すなわちＭ＝２で得られる。上記で示されるように、ｋが整数であるとき、

と

とは異なる。第１の量は、オンタイム開始アドレスに対応し、第２の量は、早期の開始アドレスに対応する。したがって、等化器１６が以下の量の推定に戻されることができることが非常に望ましい：

これらは、下記のように推定される（真の値の代わりに推定された値を示す脱字記号（caret symbol)を有する）：

上記これらの式から直接見られることができるように、開始アドレスは、２つの推定に関して１／２チップだけオフセットされる。さらに、ｓにわたる累算(accumulation)はチップ間隔である。最後に、累算長さは、プログラム可能な設定であり得るパラメータである。この累算長さを、例えば２５６の倍数であるように設定することが都合がよいかもしれない。これは、行列Ａ＋Ｒの対角線要素の改善された推定を提供することもできる。

量２^＊（ｂ−ａ＋１）は、等化器への入力の相関行列を記述する。特に、この量は、Ａ＋Ｒ行列の下側三角形部分を記述する。行列の上側三角形部分は、ＡおよびＲの両方がエルミート行列であるので、自動的に決定されることができる。

一実施形態において、等化器１６の機能性は、ソフトウエアおよびハードウエアで実施される。ソフトウエアは、アドレスｔＴ_ｃで始まる均一の相関累算をプログラムするデジタル信号プロセッサ（ＤＳＰ）（図１に示されていない）で実行することができる。この場合、等化器１６内のハードウエアは、

を与える相関の第１の部分集合(subset)に関する開始アドレスｔＴ_ｃの累算、および

を与える相関の第２の部分集合に関する開始アドレスｔＴ_ｃ−Ｔ_ｃ／２の累算に対応する推定の両集合(sets)を戻すことができる。

等化器１６の代替の第２の実施について、ＤＳＰで実行するソフトウエアは、第１の時間に関する開始アドレスｔＴ_ｃおよび第２の時間に関して開始アドレスｔＴ_ｃ−Ｔ_ｃ／２をプログラムすることによって、相関を２回トリガーする(trigger)ことができる。等化器１６におけるハードウエアは、プログラムされた開始アドレスが「オンタイム」サンプルに対応するのか、あるいは「早期」サンプルに対応するのかに依存して、

または

のいずれかに戻ることができる。この場合、ＤＳＰは、上述の第１の実施で得られた同一情報を得るために２つのタスクをプログラムする。いずれの場合においても、ハードウエアは、従来のチャネルインパルス応答推定技法に従って、チャネルインパルス応答を推定するために使用されることもできる。

ＤＳＰ上で実行するソフトウエアは、相関行列がＴｏｅｐｌｉｔｚではない事実を考慮することによって相関推定を利用することができるが、４つのＴｏｅｐｌｉｔｚサブマトリックス(sub-matrices)に分割されることができる。これらＴｏｅｐｌｉｔｚサブマトリックスは、次に、所望であれば周波数領域等化を実施するために利用されることができる。

上述のように、本明細書に説明される等化技法は、アンテナダイバシティを扱うことができる。再び、アンテナダイバシティとは、送信または受信デバイスが、無線信号の送信または受信のためにマルチプルアンテナを実装する無線通信のことを指す。送信ダイバシティは、マルチプル送信アンテナからの信号送信を含む。受信ダイバシティは、マルチプル受信アンテナを使用する信号の受信を含む。

送信ダイバシティに関して、パイロットおよびデータチャネルが、符号分割多重化（ＷＣＤＭＡシステムにおけるように）されていると仮定する。２つの異なるアンテナ上のパイロットパターンは、サーチャ（ｓｅａｒｃｈｅｒ）が送信機から受信機への経路上のチャネルのインパルス応答を識別することを可能にすることができる。特に、共通パイロットチャネル（ＣＰＩＣＨ）上のパターンは、以下のようであることができる：

上記で示される各符号（１または−１）は、複素記号（後でスクランブルされる）を生じるために（１＋ｊ）だけ乗算される２５６チップ記号である。フレーム内に１５０個の記号が存在することができる。特に、周期性は、１５０ＭＯＤ４＝２および１５０個の記号内で４であり得る。したがって、最後のパターンは完成されていない可能性があり、上記パターンはフレームの開始でリセットされる可能性がある。

閉ループ送信機ダイバシティにおいて、第２のアンテナ（Ａｎｔ１）上のデータは、第１のアンテナ（Ａｎｔ０）上のデータに対して一定の位相オフセットを有することができる。この位相オフセットは、スロット毎に１回のレートで変化することができる。以下の表現

は、２つの異なるアンテナからの結合された送信として示される。次に、

が、送信アンテナａから受信機（この実施例において単一のアンテナ受信機であると仮定される）へのチャネル応答を表すとする。受信された信号は、次に、

によって与えられる。

２つの送信アンテナ上のデータ信号の位相オフセットは、受信機でデータ信号が互いに強化するように、データを位置合わせするように設定されることができる。したがって、ＭＭＳＥの意味で、一方の等化器を、

を生成するように構成し、他方の等化器を、

を生成するように構成することは、正しい基準ではない。これは、等化の実施において、チャネル間の位相オフセットが存在することを知らせる情報が失われ、かつデータがこれを補償するために再度位置合わせされる必要があるからである。

ｄ（ｋＴ_ｃ／Ｍ）が、０番目のアンテナにわたって送信される半チップデータコンポーネントを表し、かつ（ｗ_１）ｄ（ｋＴ_ｃ／Ｍ）が、１番目のアンテナにわたって送信される半チップデータコンポーネントを表すとする。この場合、目標は、チップインスタンス（chip instances）で

を最小化することであり、ｚ（ｔＴ_ｃ）は、ｃ_ｄで置き換えられたｃを有する式２によって与えられ、下付き文字ｄは、ＭＭＳＥの意味で実際のデータを生成するように構成されるフィルタを表す。図３の直交性原理は、式５と類似する方法で交差項の評価を必要とすることがある。これは、以下のように与えられる：

上記一連の等式において、第１の等式は、式１１を使用することによって、ｔＭ−ｊによって置き換えられたｋに従う。送信された記号ｄ（ｔＴ_ｃ）が、雑音シーケンスｗに無関係であり、かつ、スクランブルシーケンスは、ｉ．ｉ．ｄ．シーケンスであるので、ｎがｔに等しくなく、ａ＝０、１のとき、ｘａ（ｎＴ_ｃ）に相関されていないので、第２の等式が続く。送信された記号ｄ（ｔＴ_ｃ）が、異なるＯＶＳＦ符号に無関係のゼロ平均データを含むので、第３の等式が続く。さらに、２つのアンテナ上のこのデータの重み(weights)は１およびｗ_１である。

自己共分散行列（autocovariance matrix）は、ちょうど上記で概説されたように、Ａ＋Ｒとして示されることができる。ＡおよびＲがｈ０およびｈ１に依存する方法は異なるが、自己共分散を推定し、かつ等化器フィルタを得るためにこの推定された行列を使用することができるので、これは重要ではない。

解くべき最終的な行列式は、

である。式１２における行列Ａは、式１０における行列Ａとは異なることがあることを強調すべきである。

この点で、時間ｔでのパイロットチップ、すなわちｐ（ｔＴ_ｃ）を等化することが望ましい。これは、任意の受信機で生じる位相アーチファクト（artifact）を補償するために必要であり、等化後に実行される。上記で概説された技法に類似する技法は、

を最小化するために使用されることができ、ここで、ｚ_ｐは、等化されたパイロットシーケンスである。式１２に類似する以下の式が得られる：

ここで、ｗ_ｐ，ｉは、対象のチップｔに関するアンテナ０に対するアンテナ１のパイロット重みである。これは、１０ミリ秒のフレーム内の２５６チップ位相に応じて１または−１のいずれかである。この重みに従って、等化器フィルタはｃ_ｐ，ｉによって表され、ここでＩ＝０または１が使用され、ここにおいて、ｃは等化フィルタ重み（ｔａｐ）を表し、ｐはパイロットを表し、ｉは送信アンテナ数を表す。

特に、データおよびパイロット等化は、ｉ＝０、１に関する以下の式を満足する２つの組の等化器コンポーネントフィルタｃ_ｉを使用して同時に達成されることができる：

以下の式は、コンポーネントフィルタｃ_０およびｃ_１から、データおよびパイロット等化器係数を与える：

および

ここで、ｗ_ｐ，ｉは、１または−１である。

パイロットおよびデータ等化器フィルタの両方に関する出力を達成するために、等化器１６（図１）は、コンポーネントフィルタｃ_０およびｃ_１を実施するようにプログラムされたデジタル信号プロセッサ（ＤＳＰ）を含むことができる。同一のデータは、２回フィルタされることができ（データフィルタおよびパイロットフィルタそれぞれで１回）、かつ閉ループ送信ダイバシティ（ＣＬＴＤ）重みに基づいて集められる(put together)ことができる。

のスケーリング(scaling)は、既に含められるべきである。同様に、パイロットは、フレーム内の記号に関するパイロット重みに基づいて集められる。等化後のドット・クロスブロック(dot-cross block)は、パイロットエネルギスケールに対して過剰なトラフィックを有する。特に、

の代わりに、等化後のドット・クロスブロックは、復調器バックエンド（backend）へ信号を送信する前に、スケーリングにおいて補償されることができる

のスケール(scale)を有する。

図３は、受信信号をフィルタリングする等化器６０を含む無線通信デバイス５０の一実施形態を示すブロック図である。無線通信デバイス５０は、スペクトル拡散無線信号を受信するために１つ以上のアンテナ５２を含むことができる。本明細書で概説したように、説明された等化技法は、アンテナダイバシティまたはダイバシティなしを取り扱うために実施されることができる。

無線通信デバイス５０は、フロントエンド（ｆｒｏｎｔｅｎｄ）５１およびバックエンド６１を有するとして特徴付けられることができる。フロントエンド５１は、受信信号の任意の必要または望ましいアナログ処理を実施するために、ＲＦアナログ処理コンポーネント５４を含む。フロントエンド５１は、受信信号をデジタルサンプルへ変換するためにアナログデジタル変換器５６も含む。

等化器６０は、本明細書に説明される１つ以上の等化技法を実施する。特に等化器６０は、チャネルインパルス応答を推定し、異なる受信信号に関する２つ以上の共分散を計算することによってチャネル分散を推定し、かつ推定されたチャネルインパルス応答および推定されたチャネル分散に基づいて、等化器に関するフィルタ係数を選択するように構成されることができる。等化器６０は、１／２チップだけ間隔を隔てられたフィルタタップを有し分数的に間隔を隔てられる。

バックエンド６１は、フロントエンド５１によって生成される記号を処理するために使用されることができる様々なコンポーネントを含む。一実施例において、バックエンド６１は、データに加えられる任意のインタリーブを取り除くためのデインタリーバ（ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）と、デレートマッチング（ｄｅ−ｒａｔｅ ｍａｔｃｈｉｎｇ）を実行するためのデレートマッチングユニットと、データを復号するための復号器とを含む。直交増幅変調に関して、損失尤度比(loss likelihood ratio)（ＬＬＲ）抽出は、デインタリービングの前にバックエンド６１によって実行されることができる。いずれの場合においても、デジタル信号プロセッサ（ＤＳＰ）は、スペクトル拡散復調によるバックエンド６１技法を実施するために使用されることができる。いくつかの実施形態において、バックエンド６１で実行されるＤＳＰは、等化の様々な態様を実行するために等化器６０によってもたらされることができる。

図４は、等化器７０の様々な例示的なステージを示す一例示的なブロック図である。図４に示されるステージは、典型的に、後続の図面で示される他のステージが続く。したがって、等化器７０は、一般に、等化器６０によって実行される等化のより早期にステージ（図３）に対応することができる。例示的なビット長さが図４に示されるが、ビット長さは、実施に関して所望であれば変更されることができる。同様に、以下に説明される多くの他の図は、例示的なビット長さを示す。しかしながら、これらは、他の実施に関して変更されることができる。

サンプルサーバ７２は、一般的に、アナログデジタル変換の後でサンプルを格納するメモリの一部を表す。回転子（rotator）７３は、受信サンプル内の周波数誤差を相殺し、かつそれらをドット・クロス７４に転送する。ドット・クロス７４および合計ユニット（summation unit）７５は、まとめて等化器７０のフィルタと見なされることができる。

ドット・クロス７４は、ドット・クロス動作を実行し、ここにおいて、

である。図５Ａおよび図５Ｂは、それぞれ以下を解くために使用されることができるハードウエアを示す：

ハードウエアにおける便宜のために、対称の飽和が使用されることができ、すなわち、範囲は、［−（２＾（Ｋ−１）−１）、（２＾（Ｋ−１）−１）］であることを許容することができ、ここで、Ｋは飽和後に使用されるビット数を表す。図５Ａに示されるように、実数積ユニット（product real unit）８４は、それぞれの入力を受け（示されるように）、かつ加算器ユニット８７によって互いから減算される出力を生成する２つの乗算ユニット８５、８６を含む。図５Ｂに示されるように、虚数積ユニット（product imaginary unit）９４は、それぞれの入力を受け（示されるように）、かつ加算器ユニット９７によって互いに加算される出力を生成する２つの乗算ユニット９５、９６を含む。

再び図４を参照すると、より多いまたはより少ないタップが規定されることができるが、合計ユニットは、６４個のタップにわたって合計する。プログラム可能な丸めユニット７６（programmable rounding unit）は、実施に従った丸めを実行する（この例において、［３．．．１３］の範囲にビットを丸める）。飽和ユニット７７は、信号に飽和を実行し、デスクランブル(descramble)ユニット７８は、知られている符号を使用して信号をデスクランブルする。等化器出力ボックス７９は、一般に、メモリ内に格納されることができる等化器７０の出力を表す。異なるメモリアドレスが、異なるダイバシティシナリオに関連する異なる等化器出力に関して規定されることができる。

図６Ａ〜図６Ｃは、本開示の実施形態による異なるダイバシティシナリオに関するメモリに書き込まれた等化器出力をそれぞれ示すブロック図である。特に、図６Ａは、ダイバシティなしシナリオを示し、送信デバイスおよび受信デバイスが、それぞれ単一の（非ダイバシティ（non-diverse））アンテナを有することを意味する。図６Ｂは、受信（Ｒｘ）ダイバシティのシナリオを示し、受信デバイスが、２つ以上の受信アンテナを有することを意味する。図６Ｃは、送信（Ｔｘ）ダイバシティのシナリオを示し、送信デバイスが、２つ以上の送信アンテナを有することを意味する。移動体ユニットに関して、ダイバシティシナリオ（Ｔｘダイバシティ、Ｒｘダイバシティ、またはダイバシティなし）は、通信基地局によって移動体に識別されることができる。次に、移動体は、基地局によって識別されたダイバシティ状態に従って動作することができる。

図６Ａ〜図６Ｃから理解されることができるように、本明細書に説明されるような無線通信デバイスは、等化器を含むことができ、等化器は、ダイバシティなしに関する第１の手段で（図６Ａ）で２つ以上の等化フィルタの出力を結合し、無線通信デバイスに信号を送信する送信デバイスが、マルチプル送信アンテナを含む送信ダイバシティに関する第２の手段で（図６Ｃ）２つ以上の等化フィルタの出力を結合し、かつ無線通信デバイスが、マルチプル受信アンテナを含む受信ダイバシティに関する第３の手段で（図６Ｂ）２つ以上の等化フィルタの出力を結合するように構成される。

ダイバシティなしに関して、図６Ａに示されるように、１０２で示される等化器出力０は、１０４で示されるメモリ位置「等化器コンバイナ（combiner）ＲＡＭ」に単に書き込まれる。受信ダイバシティに関して、図６Ｂに示されるように、再び１０２で示される等化器出力０は、１０６で示される等化器出力１と結合される。特に、図６Ｂに示されるように、１０２で示される等化器出力０は、１０４で示される等化器コンバイナＲＡＭに格納される。１０６で示される等化器出力１は、次に、加算器１０５によって等化器コンバイナＲＡＭ０の内容と合計され、等化器コンバイナＲＡＭ０内に格納して戻される前にユニット１０７によって８ビットまで飽和される。

送信ダイバシティに関して、図６Ｃに示されるように、１０２で示される等化器出力０は、１０４で示される等化器コンバイナＲＡＭ０に格納され、一方、１０６で示される等化器出力１は、１０８で示される等化器コンバイナＲＡＭ１に格納される。

図７は、異なるＣＰＩＣＨ信号を生成するための共通パイロットチャネル（ＣＰＩＣＨ）生成ユニット１２０を示すブロック図である。ＣＰＩＣＨ生成ユニット１２０は、等化器６０の一部を形成することができる（図３）。等化器ＲＡＭ１１０は、一般に、図６Ａから図６Ｃにおいて１０４で示される等化器ＲＡＭ０か、または図６Ｃにおいて１０８で示される等化器ＲＡＭ１のいずれかを表す。以下により詳細に概説されるように、異なるＣＰＩＣＨ信号が、ダイバシティに基づき生成されることができる。再びダイバシティは、基地局が、移動体ユニットへこの情報を通信する限り移動体ユニットで知られる。

ｃｐｉｃｈＤＭＡ、ｃｐｉｃｈ２５６、ｃｐｉｃｈＰｒｉ５１２、およびｃｐｉｃｈＤｉｖ５１２は、ユニット１２０によって生成されることができる異なるＣＰＩＣＨ信号をそれぞれ言及する。異なるＣＰＩＣＨ信号は、以下により詳細に概説されるように、異なるアンテナダイバシティシナリオのために使用されることができる。ｃｐｉｃｈＤＭＡは、全てのモードで生成され、かつ変調器、例えば変調器６５（図３）に送信される。ｃｐｉｃｈ２５６は、「ｄｉｖｅｒｓｉｔｙＰｉｌｏｔ」記号が無いなら生成される。ｃｐｉｃｈＰｒｉ５１２およびｃｐｉｃｈＤｉｖ５１２は、「ｄｉｖｅｒｓｉｔｙＰｉｌｏｔ」記号が存在するなら生成される。高速共有制御チャネル（ＨＳ−ＳＣＣＨ）または高速物理データ共有チャネル（ＨＳ−ＰＤＳＣＨ）のいずれも、送信ダイバシティを使用しない場合でも、「ｄｉｖｅｒｓｉｔｙＰｉｌｏｔ」記号が存在することを可能にすることができることに留意すべきである。

図７に示されるように、等化器ＲＡＭ１１０は、ＣＰＩＣＨ生成ユニット１２０に入力を提供する。ＣＰＩＣＨ生成ユニット１２０は、ＯＶＳＦディスプレディング（ｄｉｓｐｒｅａｄｉｎｇ）ユニット１２２を含み、ＯＶＳＦディスプレディングユニット１２２は、パイロットチャネルの累算を容易にするように符号による入力を乗算するために、直交可変拡散係数（ＯＶＳＦ）を加える。アキュムレータ１２４は、パイロットチャネルを回復するために、例えば２５６個のサンプルにわたって累算する。アキュムレータ１２４の出力は、ｃｐｉｃｈＤＭＡに対応する。

ｃｐｉｃｈ２５６を生成するために、アキュムレータ１２４の出力は、回転子１２６によって４５度回転される。回転子１２６の出力は、次に、４ビットを取り除くために丸めユニット１２８によって丸められ、かつ飽和ユニット１３０によって１０ビットに飽和される。飽和ユニット１３０の１０ビット出力は、ｃｐｉｃｈ２５６である。しかしながら、再びＣＰＩＣＨ信号の生成の様々な段階でのビット長さは、他の実施に関して異なることができる。

ｃｐｉｃｈＰｒｉ５１２およびｃｐｉｃｈＤｉｖ５１２信号は、以下により詳細に説明されるように、送信ダイバシティ状態で使用される。ｃｐｉｃｈＰｒｉ５１２を生成するために、回転子１２６の出力は、バタフライ（ｂｕｔｔｅｒｆｌｙ）加算ユニット１３２に送信され、バタフライ加算ユニット１３２は、第２の送信アンテナに関連付けられる信号の一部を相殺するために一対の連続するＣＰＩＣＨ信号を加算し、それによって、第１の送信アンテナに関連付けられる信号の一部だけを保存する。バタフライ加算ユニット１３２の出力は、次に、５ビットを取り除くために丸めユニット１３４によって丸められ、かつ飽和ユニット１３６によって１０ビットに飽和される。飽和ユニット１３６の１０ビット出力は、ｃｐｉｃｈＰｒｉ５１２である。

ｃｐｉｃｈＤｉｖ５１２を生成するために、回転子１２６の出力は、バタフライ減算ユニット１３８に送信され、バタフライ減算ユニット１３８は、第１の送信アンテナに関連付けられる信号の一部を相殺するために一対の連続するＣＰＩＣＨ信号を減算し、それによって、第２の送信アンテナに関連付けられる信号の一部だけを保存する。バタフライ減算ユニット１３８の出力は、次に、５ビットを取り除くために丸めユニット１４０によって丸められ、かつ飽和ユニット１４２によって１０ビットに飽和される。飽和ユニット１４２の１０ビット出力は、ｃｐｉｃｈＤｉｖ５１２である。

図８〜図１３は、異なるＣＰＩＣＨ信号が生成される異なるシナリオを示すブロック図である。図８〜図１３に示されるいくつかのシナリオまたは全てのシナリオは、等化器６０（図３）によって実施されることができる。図８に示されるように、移動体ユニットで検出される送信（Ｔｘ）ダイバシティパイロット記号が存在しないとき、等化器コンバイナＲＡＭ０（１０４）は、ｃｐｉｃｈ２５６を生成しかつ出力するＣＰＩＣＨ生成ユニット１２０に入力を提供する。

図９に示されるように、送信（Ｔｘ）ダイバシティパイロット記号が存在するが、ユーザ機器（ＵＥ）のための空間時間送信ダイバシティ（ＳＴＴＤ）または閉ループ送信ダイバシティ（ＣＬＴＤ）が存在しないときに、ｃｐｉｃｈＰｒｉ５１２が生成されかつ使用される。ＵＥは、一般に移動体装置、すなわちユーザ機器を示す。この場合、コンバイナＲＡＭ０（１０４）は、ｃｐｉｃｈ２５６を生成しかつ出力するＣＰＩＣＨ生成ユニット１２０に入力を提供する。

図１０に示されるように、空間時間送信ダイバシティ（ＳＴＴＤ）が使用されるとき、ｃｐｉｃｈＰｒｉ５１２が、０番目の送信アンテナに関して生成され、かつｃｐｉｃｈＤｉｖ５１２が、１番目の送信アンテナに関して生成される。示されるように、この場合、等化器コンバイナＲＡＭ０（１０４）は、送信アンテナ０のためのＣＰＩＣＨ生成ユニット１２０への入力に対応し、等化器コンバイナＲＡＭ１（１０８）は、送信アンテナ１のためのＣＰＩＣＨ生成ユニット１２０への入力に対応する。ＣＰＩＣＨ生成ユニット１２０は、０番目の送信アンテナのためのｃｐｉｃｈＤｉｖ５１２を生成するためにこれらそれぞれの入力を使用し、ｃｐｉｃｈＤｉｖ５１２は、１番目の送信アンテナのために生成される。

図１１に示されるように、受信（Ｒｘ）ダイバシティに関して、図７に示されるコンポーネントへのわずかな修正は、単一のｃｐｉｃｈ２５６を生成するために、２つの受信アンテナに対応する、２つの入力を結合するために使用されることができる。この場合、等化器出力０（図６Ｂ、１０２参照）は、受信（Ｒｘ）アンテナ０に対応し、等化器出力１（図６Ｂ、１０６参照）は、受信（Ｒｘ）アンテナ１に対応する。これらそれぞれの入力は、各入力のためのｃｐｉｃｈＤＭＡを生成するＣＰＩＣＨ生成ユニット１２０にそれぞれ提供される。各それぞれのｃｐｉｃｈＤＭＡは、次に、回転子１４１、１４３によって４５度回転され、回転子１４１、１４３の出力は、加算器１４４によってともに加算される。加算器１４４の出力は、４ビットを取り除くために丸めユニット１４６によって丸められ、かつ次に飽和ユニット１４８によって１０ビットに飽和される。飽和ユニット１４８の出力は、受信ダイバシティの場合に関してｃｐｉｃｈ２５６を含む。

図１２は、特に２ラン（ｒｕｎ）モードの閉ループ送信ダイバシティ（ＣＬＴＤ）のためのＣＰＩＣＨ信号の生成を示す。２ランモードとは、２つの送信アンテナのそれぞれについて１回の２回データを等化するモードのことを言う。示されるように、ＣＬＴＤに関して、等化器コンバイナＲＡＭ０（１０４）は、送信アンテナ（Ｔｘ）０に関連付けられ、等化器コンバイナＲＡＭ１（１０８）は、送信アンテナ（Ｔｘ）１に関連付けられる。ＣＰＩＣＨ生成ユニット１２０は、０番目の送信アンテナのためにｃｐｉｃｈＰｒｉ５１２およびｃｐｉｃｈＤｉｖ５１２を生成し、かつ１番目の送信アンテナのために別個のｃｐｉｃｈＰｒｉ５１２およびｃｐｉｃｈＤｉｖ５１２を生成するようにこれらそれぞれの入力を使用する。

図１３は、ｃｐｉｃｈＣＬＴＤの生成を示す図であり、それは、図１２の図示から生成されるそれぞれのＣＰＩＣＨ信号に基づき、閉ループ送信ダイバシティに関する制御信号である。特に、図１３は、「２ランモード」に関するＣＰＩＣＨ信号の生成を示す。１ランモードにおけるＣＬＴＤに関して、ｃｐｉｃｈＰｒｉ５１２Ｔｘ１およびｃｐｉｃｈＤｉｖ５１２Ｔｘ１に対応する図１３のブランチは、除去されることができる。

図１３への入力は、表示されるように図１２の出力である。示されるように、ｃｐｉｃｈＰｒｉ５１２Ｔｘ０およびｃｐｉｃｈＤｉｖ５１２Ｔｘ０は、加算器１６０によって合計され、合計は、乗算器１６２を使用してｗ０だけ乗算される。変数ｗ０は、送信アンテナ０に関する閉ループ送信ダイバシティ重みを示す。同様の方法で、ｃｐｉｃｈＰｒｉ５１２Ｔｘ１およびｃｐｉｃｈＤｉｖ５１２Ｔｘ１は、加算器１６４によって合計され、合計は、乗算器１６６を使用してｗ１だけ乗算される。変数ｗ１は、送信アンテナに関する閉ループ送信ダイバシティ重みを示す。

乗算器１６２および１６６の出力は、加算器１６８を使用して合計される。加算器１６８の出力は、次に、プログラム可能な丸め(rounding)ユニット１７０に供給され、それは、この実施例において、８ビットまたは９ビットを丸めて切り捨てるために範囲［８、９］にプログラムされることができる。ユニット１７０の出力は、次に、飽和ユニット１７２によって１０ビットに飽和される。飽和ユニット１７２の出力は、閉ループ送信ダイバシティに関するＣＰＩＣＨ信号、すなわちｃｐｉｃｈＣＬＴＤを有する。

図１４は、どのように等化器コンバイナＲＡＭ１８０の内容が、格納されたビットから対象のデータを抽出するために使用されることができるかを示すブロック図である。図１４に示されるアーキテクチャは、図３の等化器６０の一部を形成することができる。等化器コンバイナＲＡＭ１８０は、等化器コンバイナＲＡＭ０（１０４）または等化器コンバイナＲＡＭ０（１０８）のいずれかに対応することができる。同一のハードウエアが、両方のメモリ位置に格納されたビットからデータを抽出するために使用されることができる。示されるように、等化器コンバイナＲＡＭ１８０は、データビットの抽出を実行するＦＨＴ１６（１８２）への入力を提供する。ＦＨＴ１６は、１６のブロックサイズを有する高速アダマール変換（ＦＴＨ）ユニットである。

示されるように、ＦＨＴ１６（１８２）は、ＯＶＳＦディスプレディングユニット１８４、１６サイクルにわたって累算するアキュムレータ１８６、１ビットを丸めて切り捨てる丸めユニット１８８、および９ビットに飽和する飽和ユニット１９０を含む。ＦＨＴ１６（１８２）の出力はデータ１６であり、それは、高速物理データ共有チャネル（ＨＳ−ＰＤＳＣＨ）チャネル上の単一の変調記号を表す。「ドット・クロス」動作は、典型的に、チャネルによって導入されるランダム位相変化を相殺するために、そのようなデータに実行される。

図１５〜図２２は、「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図である。再び、チャネルによって導入されるランダム位相変化を相殺するために、等化の間にデータに対するそのようなドット・クロス動作が使用される。図１５〜図２２に示されるいくつかのアーキテクチャまたは全てのアーキテクチャは、図３の等化器６０の一部を形成することができる。

図１５は、ダイバシティのないパイロットがチャネル上に存在するとき、「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す例示的なブロック図である。図１５に示されるように、等化器コンバイナＲＡＭ１８０は、例えば、図１４に関して上記で説明されたように、データビットの抽出を実行するＦＨＴ１６（１８２）へ入力を提供する。

ＦＨＴ１６（１８２）の出力は乗算器２００に供給され、それは、ｃｐｉｃｈ２５６の共役（conjugate）だけＦＨＴ１６（１８２）の出力を乗算する。乗算器２００の出力は、７ビットを取り除くために丸めユニット２０２によって丸められ、かつ飽和ユニット２０４によって９ビットに飽和される。飽和ユニット２０４の出力は、記号バッファ２０６内に格納されるダイバシティなしに関する記号である。記号バッファ２０６内に格納される任意の記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図１６は、ダイバシティパイロットが存在するが、ＵＥのための空間時間送信ダイバシティ（ＳＴＴＤ）または閉ループ送信ダイバシティ（ＣＬＴＤ）が存在しないときに、「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す例示的なブロック図である。図１６は、図１５に非常に類似し、いくつかの実施形態において、同一のコンポーネントが、乗算、丸め、飽和、および記号バッファリング(buffering)を実行するために使用されることができる。しかしながら、これらのコンポーネントは、図１５および図１６では異なって表示される。

図１６に示されるように、等化器コンバイナＲＡＭ１８０は、例えば図１４に関して上記で説明されたように、データビットの抽出を実行するＦＨＴ１６（１８２）へ入力を提供する。ＦＨＴ１６（１８２）の出力は、ｃｐｉｃｈＰｒｉ５１２の共役だけＦＨＴ１６（１８２）の出力を乗算する乗算器２１０に提供される。乗算器２１０の出力は、７ビットを取り除くために丸めユニット２１２によって丸められ、かつ飽和ユニット２１４によって９ビットに飽和される。飽和ユニット２１４の出力は、ダイバシティパイロットが存在するが、ＵＥのための空間時間送信ダイバシティ（ＳＴＴＤ）または閉ループ送信ダイバシティ（ＣＬＴＤ）が存在しないときの場合に関する記号として、記号バッファ２１６内に格納される。記号バッファ２１６内に格納される任意の記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図１７は、２ラン閉ループ送信ダイバシティ（ＣＬＴＤ）のための「ドット・クロス」動作を実施するために使用されることができる、アーキテクチャを示す例示的なブロック図である。図１６に示されるように、各等化器コンバイナＲＡＭ０（１０４）および等化器コンバイナＲＡＭ１（１０８）は、異なる回数でＦＨＴ１６（１８２）への入力を提供し、または、アーキテクチャは、両方のＲＡＭ入力からデータの同時生成のためにＦＨＴ１６を複製する（１８２Ａおよび１８２Ｂとして示される）ことができる。等化器コンバイナＲＡＭ０（１０４）からの入力に関するＦＨＴ１６（１８２Ａ）の出力は、最初は、記号バッファ２２０内に格納される。等化器コンバイナＲＡＭ０（１０８）からの入力に関するＦＨＴ１６（１８２Ｂ）の出力は、次に、加算器２２２によって記号バッファ２２０のこの一時的な内容に加算され、飽和ユニット２２４によって９ビットに飽和される。

乗算器２２６は、ｃｐｉｃｈＣＬＴＤの共役だけ飽和ユニット２２４の出力を乗算する。乗算器２２６の出力は、７ビットを取り除くために丸めユニット２２８によって丸められ、かつ飽和ユニット２２９によって９ビットに飽和される。飽和ユニット２２９の出力は、次に、２ラン閉ループ送信ダイバシティ（ＣＬＴＤ）に関する記号として記号バッファ２２０内に格納される。等化器コンバイナＲＡＭ０（１０４）からの入力に関するＦＨＴ１６（１８２Ａ）の出力は、記号バッファ２２０内のユニット２２９の出力によって置換されることを認識することができる。記号バッファ２２０内に格納される任意の記号は、次に、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図１８は、空間時間送信ダイバシティ（ＳＴＴＤ）のための「ドット・クロス」動作を実施するために使用されることができる、アーキテクチャを示す例示的なブロック図である。図１８に示されるように、各等化器コンバイナＲＡＭ０（１０４）および等化器コンバイナＲＡＭ１（１０８）は、それぞれＦＨＴ１６（１８２Ａ）およびＦＨＴ１６（１８２Ｂ）への入力を提供する。ＦＨＴ１６（１８２Ａ）およびＦＨＴ１６（１８２Ｂ）は、順次異なるデータを処理する同一のコンポーネント、または図１４に示されるようなＦＨＴ１６（１８２Ｂ）の複製(duplicate)バージョンであり得る。

ＦＨＴ１６（１８２Ａ）の出力は乗算器２３０に供給され、乗算器２３０はｃｐｉｃｈＰｒｉ５１２Ｔｘ０の共役とＦＨＴ１６（１８２Ａ）の出力を乗算する。乗算器２３０の出力は、７ビットを取り除くために丸めユニット２３２によって丸められ、かつ次に飽和ユニット２３４によって９ビットに飽和される。飽和ユニット２３４の出力は、最初は、記号バッファ２２０内に格納される。

ＦＨＴ１６（１８２Ｂ）の出力は、乗算器２３８に供給され、乗算器２３８は、ｃｐｉｃｈＤｉｖ５１２Ｔｘ１の共役とＦＨＴ１６（１８２Ａ）の出力を乗算する。乗算器２３８の出力は、７ビットを取り除くために丸めユニット２４０によって丸められ、かつ飽和ユニット２４２によって９ビットに飽和される。共役（Ｃｏｎｊ）ユニット２４４は、飽和ユニット２４２の出力の共役を生成しそれは、一般に複素数の虚数部分を無効にすることを含む。記号バッファ２３６（飽和ユニット２３４から）内に最初に格納されたデータは、次に、加算器／減算器２４６によって共役ユニット２４４の出力と結合される。加算器／減算器２４６の出力は、次に、空間時間送信ダイバシティに関する記号として記号バッファ２３６内に格納される前に、飽和ユニット２４８によって９ビットに飽和される。加算器／減算器２４６の機能（すなわち、加算または減算）は、入力の実または虚の性質に基づく。実成分は減算され、一方、虚成分は加算される。これは、複素乗算を規定する図１８のアーキテクチャに帰す。いずれの場合でも、記号バッファ２３６０内の任意の記号は、次に、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図１９は、１ラン閉ループ送信ダイバシティ（ＣＬＴＤ）のための「ドット・クロス」動作を実施するために使用されることができる、アーキテクチャを示す例示的なブロック図である。図１９に示されるように、等化器コンバイナＲＡＭ１８０は、例えば図１４に関して上記で説明されたように、データビットの抽出を実行するＦＨＴ１６（１８２）へ入力を提供する。

ＦＨＴ１６（１８２）の出力は乗算器２６０に供給され、それはｃｐｉｃｈＣＬＴＤの共役とＦＨＴ１６（１８２）の出力を乗算する。乗算器２６０の出力は、７ビットを取り除くために丸めユニット２６２によって丸められ、かつ飽和ユニット２６４によって９ビットに飽和される。飽和ユニット２６４の出力は、１ラン閉ループ送信ダイバシティに関する記号であり、記号バッファ２６６内に格納される。記号バッファ２６６内に格納される任意の記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図２０〜図２２は、チャネルによって導入された無作為の位相変化を相殺するために、データに対する「ドット・クロス」動作を実装するために使用されることができる等化器アーキテクチャを示す追加のブロック図である。図２０〜図２２に示されるＳＣＣＨレジスタは、一般に、共有された制御チャネルに関する記号を格納するために使用されるメモリである。ＳＣＣＨが、ＳＣＣＨ生成をブロック毎に１６ビットを有する８個の別個のブロックに分解する実施で１２８個のチップの拡散係数を使用することを可能にするために、８回のサンプリングが生じる。各ブロックは、ＦＨＴ１６を使用して処理され、結果は、ともに加算されまたは減算されるかのいずれかである。この場合において、加算または減算は、所定の記号に関するＨＳ−ＳＣＣＨ ＯＦＳＦ符号数に応じる。一般に、用語ＳＣＣＨおよびＨＳ−ＳＣＣＨは、本開示で同時に使用される。

図２０は、ダイバシティなしパイロットが存在するシナリオに関する等化器アーキテクチャを示すブロック図である。図２０に示されるように、等化器コンバイナＲＡＭ１８０はＦＨＴ１６（１８２）へ入力を供給し、それは、例えば図１４に関して上記で説明されたように、データビットの抽出を実行する。ＦＨＴ１６（１８２）の出力は乗算器３００に供給され、それは、ｃｐｉｃｈ２５６の共役とＦＨＴ１６（１８２）の出力を乗算する。乗算器３００の出力は、７ビットを取り除くために丸めユニット３０２によって丸められ、かつ飽和ユニット３０４によって９ビットに飽和される。飽和ユニット３０４の出力は、加算器／減算器３０６を使用して８サイクルに関して累算され、ここにおいて、加算または減算は、所定の記号に関するＨＳ−ＳＣＣＨ ＯＦＳＦ符号数に依存する。この累算の最終結果は、ＨＳ−ＳＣＣＨ共有制御チャネル記号を有し、ダイバシティなしパイロットが存在するシナリオに関する共有制御チャネル（ＳＣＣＨ）レジスタ３０８内に格納される。ＳＣＣＨレジスタ３０８内に格納される任意の記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図２１は、ダイバシティパイロットが存在するが、ＵＥのための空間時間送信ダイバシティ（ＳＴＴＤ）または閉ループ送信ダイバシティ（ＣＬＴＤ）が存在しないシナリオに関するアーキテクチャを示すブロック図である。図２１に示されるように、等化器コンバイナＲＡＭ１８０は、例えば図１４に関して上記で説明されたように、データビットの抽出を実行するＦＨＴ１６（１８２）へ入力を提供する。ＦＨＴ１６（１８２）の出力は、ｃｐｉｃｈＰｒｉ５１２の共役とＦＨＴ１６（１８２）の出力を乗算する乗算器３１０に提供される。乗算器３１０の出力は、７ビットを取り除くために丸めユニット３１２によって丸められ、かつ飽和ユニット３１４によって９ビットに飽和される。飽和ユニット３１４の出力は、加算器／減算器３１６を使用して８サイクルに関して累算され、ここにおいて、加算または減算は、所定の記号に関するＨＳ−ＳＣＣＨ ＯＦＳＦ符号数に依存する。この累算の最終結果は、ＨＳ−ＳＣＣＨ共有制御チャネル記号を有し、ダイバシティパイロットが存在するが、ＵＥのための空間時間送信ダイバシティ（ＳＴＴＤ）または閉ループ送信ダイバシティ（ＣＬＴＤ）が存在しないシナリオに関する共有制御チャネル（ＳＣＣＨ）レジスタ３１８内に格納される。ＳＣＣＨレジスタ３１８内に格納される制御記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１のような）に転送されることができる。

図２２は、空間時間送信ダイバシティ（ＳＴＴＤ）のシナリオに関するアーキテクチャを示すブロック図である。図２２に示されるように、等化器コンバイナＲＡＭ０（１０４）は、例えば図１４のＦＨＴ１６（１８２）に関して上記で説明されたように、データビットの抽出を実行するＦＨＴ１６（１８２Ａ）へ入力を提供する。ＦＨＴ１６（１８２Ａ）の出力は、ｃｐｉｃｈＰｒｉ５１２Ｔｘ０の共役とＦＨＴ１６（１８２Ａ）の出力を乗算する乗算器３５０に提供される。乗算器３５０の出力は、７ビットを取り除くために丸めユニット３５２によって丸められ、かつ飽和ユニット３５４によって９ビットに飽和される。飽和ユニット３５４の出力は、加算器／減算器３５６を使用して８サイクルに関して累算され、ここにおいて、加算または減算は、所定の記号に関するＨＳ−ＳＣＣＨ ＯＦＳＦ符号数に依存する。この累算の最終結果は、送信アンテナ０に関するＨＳ−ＳＣＣＨ共有制御チャネル記号を有し、空間時間送信ダイバシティ（ＳＴＴＤ）のシナリオに関する共有制御チャネル（ＳＣＣＨ）レジスタ３５８内に格納される。ＳＣＣＨレジスタ３５８内に格納されるそのような記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

さらに、送信アンテナ１に関して、等化器コンバイナＲＡＭ１（１０８）は、データビットの抽出を実行するＦＨＴ１６（１８２Ｂ）へ入力を提供する。ＦＨＴ１６（１８２Ｂ）の出力は、ｃｐｉｃｈＤｉｖ５１２Ｔｘｔの共役とＦＨＴ１６（１８２Ｂ）の出力を乗算する乗算器３６２に提供される。乗算器３６２の出力は、７ビットを取り除くために丸めユニット３６４によって丸められ、かつ飽和ユニット３６６によって９ビットに飽和される。共役ユニット３６８は、一般に複素数の虚数部分を無効にすることを含む飽和ユニット３６６の出力の共役を生成する。共役ユニット３６８の出力は、加算器／減算器３６９を使用して８サイクルに関して累算され、ここにおいて、加算または減算は、所定の記号に関するＨＳ−ＳＣＣＨ ＯＦＳＦ符号数に依存する。この累算の最終結果は、送信アンテナ１に関するＨＳ−ＳＣＣＨ制御記号を有し、空間時間送信ダイバシティ（ＳＴＴＤ）のシナリオに関する共有制御チャネル（ＳＣＣＨ）レジスタ３６０内に格納される。

図２３は、図３の等化器６０の一部を形成することができる高速物理データ共有チャネル（ＨＳ−ＰＤＳＣＨ）に関するアーキテクチャを示すブロックである。図２３において、記号バッファ３８０は、異なるダイバシティシナリオに関して上記で議論された任意の記号バッファに対応することができる。示されるように、記号バッファ３８０の内容は、乗算器３８２を使用してＨＳ−ＰＤＳＣＨ記号メトリック（ｍｅｔｒｉｃ）スケール係数と乗算される。ＨＳ−ＰＤＳＣＨ記号メトリックスケール係数は、ＨＳ−ＰＤＳＣＨ記号をスケーリングするためのスケール係数であり、一般に符号のない（ｕｎｓｉｇｎｅｄ）量である。乗算器３８２の出力は、７ビットを取り除くために丸めユニット３８４によって丸められ、かつ飽和ユニット３８６によって９ビットに飽和される。飽和ユニット３５４の出力は、書き込み制御バッファ（ＷＣＢ）３８８内に格納された復調記号を有する。ＷＣＢ３８８内に格納された復調記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図２４は、図３の等化器６０の一部を形成することができる高速共有制御チャネル（ＨＳ−ＳＣＣＨ）に関するアーキテクチャを示すブロックである。図２４において、ＳＣＣＨレジスタ３９０は、異なるダイバシティシナリオに関して上記に示されたＳＣＣＨレジスタの任意のものに対応することができる。示されるように、ＳＣＣＨレジスタ３９０の内容は、１ビットだけ丸めユニット３９２によって丸められ、かつ飽和ユニット３９４によって１１ビットに飽和される。乗算器３９６は、ＨＳ−ＳＣＣＨ記号メトリックスケール係数と飽和ユニット３９４の出力とを乗算するために使用される。ＨＳ−ＳＣＣＨ記号メトリックスケール係数は、ＨＳ−ＳＣＣＨ記号をスケーリングするためのスケール係数であり、一般に符号のない量である。

乗算器３９６の出力は、４ビットを取り除くために丸めユニット３９８によって丸められ、かつ飽和ユニット４００によって５ビットに飽和される。飽和ユニット４００の出力はＨＳ−ＳＣＣＨ記号を有し、それは、ＨＳ−ＳＣＣＨコントローラ４０６に提供される。ＨＳ−ＳＣＣＨコントローラ４０６は、単に、ＨＳ−ＳＣＣＨ記号を格納するための独特のメモリ位置である意味でレジスタと同じである。いずれの場合においても、ＨＳ−ＳＣＣＨコントローラ４０６内に格納された記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図２５は、特に受信ダイバシティおよび閉ループ送信ダイバシティ（ＣＬＴＤ）の両方に関するＣＰＩＣＨ信号の生成を示すブロック図である。図２５のアーキテクチャは、図３の等化器６０の一部を形成することができる。この場合、等化器コンバイナＲＡＭ０（１０４）は、ＣＰＩＣＨ生成ユニット１２０に入力を提供し、ＣＰＩＣＨ生成ユニット１２０は、０番目の送信アンテナに関するｃｐｉｃｈＰｒｉ５１２Ｔｘ０およびｃｐｉｃｈＤｉｖ５１２Ｔｘ０を生成するために入力を使用する。

図２６は、ｃｐｉｃｈＣＬＴＤの生成を示すブロック図であり、それは、図２５の図示から生成されるそれぞれのＣＰＩＣＨ信号に基づく、閉ループ送信ダイバシティに関する制御信号である。図２６のアーキテクチャは、図３の等化器６０の一部を形成することができる。特に、図２６への入力は、表されるように図２５の出力である。示されるように、ｃｐｉｃｈＰｒｉ５１２Ｔｘ０は、乗算器４２０を使用してｗ０と乗算される。再び、変数ｗ０とは、送信アンテナ０に関する閉ループ送信ダイバシティ重みのことである。同様の方法で、ｃｐｉｃｈＤｉｖ５１２Ｔｘ０は、乗算器４２２を使用してｗ１と乗算される。変数ｗ１は、送信アンテナに関する閉ループ送信ダイバシティ重みを示す。乗算器４２０および４２２の出力は加算器４２６によって合計され、加算器４２６の出力は９ビットを取り除くために丸めユニット４２８によって丸められ、かつ飽和ユニット４３０によって１０ビットに飽和される。飽和ユニット４３０の出力は、受信ダイバシティおよび閉ループ送信ダイバシティ（ＣＬＴＤ）のシナリオに関するｃｐｉｃｈＣＬＴＤを有する。

図２７は、特に、受信ダイバシティおよび空間時間送信ダイバシティ（ＳＴＴＤ）の両方に関するＣＰＩＣＨ信号の生成を示すブロック図である。図２７のアーキテクチャは、図３の等化器６０の一部を形成することができる。この場合、等化器コンバイナＲＡＭ０（１０４）は、ＣＰＩＣＨ生成ユニット１２０ＡおよびＣＰＩＣＨ生成ユニット１２０Ｂへの入力を提供する。ＣＰＩＣＨ生成ユニット１２０Ａおよび１２０Ｂは、一般に、ＣＰＩＣＨ生成ユニット１２０（図７）に従い、連続して使用される同一のユニットを備えることができ、または複製ユニットを備えることができる。いずれの場合も、ＣＰＩＣＨ生成ユニット１２０Ａおよび１２０Ｂは該入力を使用して、０番目の送信アンテナに関するｃｐｉｃｈＰｒｉ５１２Ｔｘ０およびｃｐｉｃｈＤｉｖ５１２Ｔｘ０を生成する。

図２８は、受信ダイバシティ（ＲｘＤ）および閉ループ送信ダイバシティ（ＣＬＴＤ）に関する「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す例示的なブロック図である。図２８のアーキテクチャは、図３の等化器６０の一部を形成することができる。図２８に示されるように、等化器コンバイナＲＡＭ０（１０４）は、ＦＨＴ１６（１８２Ａ）およびＦＨＴ１６（１８２Ｂ）への入力を提供する。ＦＨＴ１６（１８２Ａ）およびＦＨＴ１６（１８２Ｂ）は、データを順次処理する同一のコンポーネント、または図１４に示されるようなＦＨＴ１６（１８２）の複製バージョンであり得る。ＦＨＴ１６（１８２Ａ）の出力は、記号バッファ４５０にロードされる。ＦＨＴ１６（１８２Ｂ）の出力は、加算器４５２を使用して記号バッファ４５０内のＦＨＴ１６（１８２Ａ）の出力と合計される。加算器４５２の出力は、次に、飽和ユニット４５４を使用して９ビットに飽和される。乗算器４５６は、ｃｐｉｃｈＣＬＴＤの共役と飽和ユニット４５４の出力を乗算する。乗算器４５６の出力は、７ビットを取り除くために丸めユニット４５８によって丸められ、かつ次に飽和ユニット４６０によって９ビットに飽和される。飽和ユニットの出力は、受信ダイバシティおよび閉ループ送信ダイバシティのシナリオに関する記号として記号バッファ４５０内に格納される。記号バッファ４５０内に格納されたそのような記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

図２９は、受信ダイバシティ（ＲｘＤ）および空間時間送信ダイバシティ（ＳＴＴＤ）に関する「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す例示的なブロック図である。図２９のアーキテクチャは、図３の等化器６０の一部を形成することができる。図２９に示されるように、等化器コンバイナＲＡＭ０（１０４）は、ＦＨＴ１６（１８２Ａ）およびＦＨＴ１６（１８２Ｂ）への入力を提供する。再び、ＦＨＴ１６（１８２Ａ）およびＦＨＴ１６（１８２Ｂ）は、データを順次処理する同一のコンポーネント、または図１４に示されるようなＦＨＴ１６（１８２）の複製バージョンであり得る。

乗算器４７０は、ｃｐｉｃｈＰｒｉ５１２Ｔｘ０の共役だけＦＨＴ１６（１８２Ａ）の出力を乗算する。乗算器４７０の出力は７ビットを取り除くために丸めユニット４７２によって丸められ、かつ飽和ユニット４７４によって９ビットに飽和される。飽和ユニット４７４の出力は、最初に、記号バッファ４７６内に格納される。

ＦＨＴ１６（１８２Ｂ）の出力は、乗算器４７８に供給され、それは、ｃｐｉｃｈＤｉｖ５１２Ｔｘ０の共役とＦＨＴ１６（１８２Ａ）の出力を乗算する。乗算器４７８の出力は７ビットを取り除くために丸めユニット４８０によって丸められ、かつ飽和ユニット４８２によって９ビットに飽和される。共役ユニット４８４は、一般に複素数の虚数部分を無効にすることを含む飽和ユニット４８２の出力の共役を生成する。記号バッファ４７６（飽和ユニット４７４から）内に最初に格納されたデータは、次に、加算器／減算器４８６によって共役ユニット４８４の出力と結合される。加算器／減算器２４６の出力は、次に、受信ダイバシティおよび空間時間送信ダイバシティに関する記号として記号バッファ４７６内に格納される前に、飽和ユニット４８８によって９ビットに飽和される。加算器／減算器４８８の機能（すなわち、加算または減算）は、入力の実または虚の性質に基づく。実成分は減算され、一方、虚成分は加算される。これは、複素乗算を規定する図２９のアーキテクチャに帰す。記号バッファ４７６内に格納される記号は、デインタリービング、デレートマッチング、および復号のためにバックエンド（図３に示されるようにバックエンド６１など）に転送されることができる。

いくつかの等化技法が説明された。説明された等化技法は、異なるアンテナダイバシティシナリオを扱うことができる分数的に間隔を隔てられた等化器アーキテクチャを使用する。説明された等化器は、ハードウエア、ソフトウエア、ファームウエア、または任意のその組合せで実施されることができる。等化器がソフトウエアで実施されるなら、ソフトウエアを実行するプロセッサは、マイクロプロセッサまたはデジタル信号プロセッサ（ＤＳＰ）の形態を取ることができ、無線通信デバイスまたは基地局と一体にされるまたは一部を形成することができる。メモリは、ソフトウエアを格納することができ、上記で説明された様々な技法を実行するためにプロセッサによってアクセスかつ実行されるプログラムコードを格納するランダムアクセスメモリ（ＲＡＭ）の形態を取ることができる。

例示的なハードウエア実施は、ＤＳＰ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）、プログラム可能な論理デバイス、専用に設計されたハードウエアコンポーネント、またはそれらの任意の組合せでの実施を含むことができる。

それにもかかわらず、様々な他の修正は、本発明の精神および範囲から逸脱することなく行われることができる。例えば、他のタイプのコンポーネントは、本明細書に説明される技法を実施するために使用されることができる。さらに、例示的なビット長さが、上述された様々な実施例に関して与えられたが、他のビット長さは、他の実施に関して使用されることができる。したがって、これらおよび他の実施形態は、特許請求の範囲内にある。

本明細書に説明されるような等化技法を実施する受信デバイスを含む無線通信システムを示すブロック図。 本明細書に説明されるような等化技法を実施するデバイスを含むシステムのより詳細なブロック図。 本開示の技法により受信信号をフィルタする等化器を含む無線通信デバイスの実施形態を示すブロック図。 等化器の様々な例示的ステージを示す一例示的なブロック図。 等化のためのドット・クロス技法を実施するために使用されることができるハードウエアを示すブロック図。 等化のためのドット・クロス技法を実施するために使用されることができるハードウエアを示すブロック図。 本開示の実施形態による異なるダイバシティシナリオに関するメモリに書き込まれている等化器出力を示すブロック図。 本開示の実施形態による異なるダイバシティシナリオに関するメモリに書き込まれている等化器出力を示すブロック図。 本開示の実施形態による異なるダイバシティシナリオに関するメモリに書き込まれている等化器出力を示すブロック図。 異なるＣＰＩＣＨ信号を生成するために使用されることができる共通パイロットチャネル（ＣＰＩＣＨ）生成ユニットを示すブロック図。 異なるＣＰＩＣＨ信号が生成される異なるシナリオを示すブロック図。 異なるＣＰＩＣＨ信号が生成される異なるシナリオを示すブロック図。 異なるＣＰＩＣＨ信号が生成される異なるシナリオを示すブロック図。 異なるＣＰＩＣＨ信号が生成される異なるシナリオを示すブロック図。 異なるＣＰＩＣＨ信号が生成される異なるシナリオを示すブロック図。 異なるＣＰＩＣＨ信号が生成される異なるシナリオを示すブロック図。 等化器内の該格納されたビットから対象のデータを抽出するために使用されることができる、１６のブロックサイズを有する高速アダマール変換（ＦＴＨ）を示すブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す様々な例示的なブロック図。 等化器における高速物理データ共有チャネル（ＨＳ−ＰＤＳＣＨ）に関する記号を生成するためのアーキテクチャを示すブロック図。 等化器内における高速共有制御チャネル（ＨＳ−ＳＣＣＨ）に関する記号を生成するためのアーキテクチャを示すブロック図。 特に受信ダイバシティおよび閉ループ送信ダイバシティ（ＣＬＴＤ）に関する、等化器内におけるＣＰＩＣＨ信号の生成を示すブロック図。 等化器内の、閉ループ送信ダイバシティのための制御信号であるｃｐｉｃｈＣＬＴＤの、図２５の図示から生成されたそれぞれのＣＰＩＣＨ信号に基づく生成を示すブロック図。 特に受信ダイバシティおよび空間時間送信ダイバシティ（ＳＴＴＤ）の両方に関する、等化器内におけるＣＰＩＣＨ信号の生成を示すブロック図。 受信ダイバシティ（ＲｘＤ）および閉ループ送信ダイバシティ（ＣＬＴＤ）に関する、等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す例示的なブロック図。 受信ダイバシティ（ＲｘＤ）および空間時間送信ダイバシティ（ＳＴＴＤ）に関する、等化器における「ドット・クロス」動作を実施するために使用されることができるアーキテクチャを示す例示的なブロック図を示す図。

Claims (25)

1. (a1) スペクトル拡散無線通信システムにおける等化方法であって、
   (a2) チャネルインパルス応答を推定することと、
   (a3) 複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する共分散を計算することによってチャネル分散を推定することと、
   (a4) 前記推定されたチャネルインパルス応答および前記推定されたチャネル分散に基づいて、最小２乗平均誤差（ＭＭＳＥ）等化器に関する複数のフィルタ係数を選択することと
   を含む、
   (a5) ここにおいて、前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタ係数を有する最小２乗平均誤差（ＭＭＳＥ）等化器の１つまたは複数の等化フィルタを含む分数的に間隔を隔てられた等化器であり、および
   (a6) 前記複数のフィルタ係数を選択することは、複数の分数的に間隔を隔てられたチップの受信サンプルに関する前記推定されたチャネル分散および前記推定されたチャネルインパルス応答に基づき、
   前記方法は、
   (a7)ダイバシティなしに関する第１の手段で前記１つの等化フィルタの出力を結合することと、
   (a8) 送信ダイバシティに関する第２の手段で前記２つ以上の等化フィルタの出力を結合することと、および
   (a9) 受信ダイバシティに関する第３の手段で前記２つ以上の等化フィルタの出力を結合することと
   (a10) をさらに具備する方法。
2. 前記等化器は、１／２チップの間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた等化器である請求項１に記載の方法。
3. 送信および受信ダイバシティに関する第４の手段で前記２つ以上の等化フィルタの出力を結合することをさらに具備する請求項１に記載の方法。
4. 複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する前記共分散は、奇数および偶数の複数の受信サンプルに関する複数の値を計算することを具備する、請求項１に記載の方法。
5. 等化器出力を生成することと、
   前記等化器出力およびアンテナダイバシティに基づき共通パイロットチャネル（ＣＰＩＣＨ）信号を生成することとをさらに具備する請求項１に記載の方法。
6. スペクトル拡散無線通信に関する等化の方法であって、
   複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する共分散を計算することによってチャネル分散を推定することと、
   推定されたチャネルインパルス応答および前記推定されたチャネル分散に基づいて、最小２乗平均誤差（ＭＭＳＥ）等化器の１つまたは複数の等化フィルタを具備する等化器に関する複数のフィルタリング係数を選択することと、および
   ダイバシティなしに関する第１の手段で前記１つの等化フィルタの出力を結合することと、
   送信ダイバシティに関する第２の手段で前記２つ以上の等化フィルタの出力を結合することと、および
   受信ダイバシティに関する第３の手段で前記２つ以上の等化フィルタの出力を結合することと
   を具備し、
   前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタリング係数を有する分数的に間隔を隔てられた最小２乗平均誤差（ＭＭＳＥ）等化器であり、および前記複数のフィルタリング係数を選択することは、複数の分数的に間隔を隔てられたチップの受信サンプルに関する前記推定されたチャネル分散および前記推定されたチャネルインパルス応答に基づく、方法。
7. 送信および受信ダイバシティに関する第４の手段で前記２つ以上の等化フィルタの出力を結合することをさらに具備する、請求項６に記載の方法。
8. 前記チャネルインパルス応答を推定することをさらに具備する請求項６に記載の方法。
9. 前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた等化器である、請求項８に記載の方法。
10. 無線信号を受信する受信機と、
    最小２乗平均誤差（ＭＭＳＥ）等化器であって、チャネルインパルス応答を推定し、複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する共分散を計算することによってチャネル分散を推定し、かつ前記推定されたチャネルインパルス応答および前記推定されたチャネル分散に基づいて、前記等化器に関する複数のフィルタ係数を選択する等化器とを備えるスペクトル拡散無線通信デバイスであって、
    前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタ係数を有する分数的に間隔を隔てられた等化器であり、および複数のフィルタ係数は、複数の分数的に間隔を隔てられたチップの受信サンプルに関する前記推定されたチャネル分散および前記推定されたチャネルインパルス応答に基づいて選択され、
    前記等化器は、最小２乗平均誤差（ＭＭＳＥ）等化器の２つ以上の等化フィルタを含み、および
    ダイバシティなしに関する第１の手段で前記１つの等化フィルタの出力を結合し、
    送信ダイバシティに関する第２の手段で前記２つ以上の等化フィルタの出力を結合し、ここで、前記無線通信デバイスに前記複数の信号を送信する送信デバイスは、複数の送信アンテナを含む、および
    受信ダイバシティに関する第３の手段で前記２つ以上の等化フィルタの出力を結合する、ここで、前記無線通信デバイスは、複数の受信アンテナを含む
    ように構成される、スペクトル拡散無線通信デバイス。
11. 前記等化器は、１／２チップの間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた等化器である請求項１０に記載の無線通信デバイス。
12. 前記等化器は、送信および受信ダイバシティに関する第４の手段で前記２つ以上の等化フィルタの出力を結合するように構成される、請求項１０に記載の無線通信デバイス。
13. 前記等化器は、奇数および偶数の複数のサンプルに関する複数の値を計算することによって、複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する前記共分散を計算する請求項１０に記載の無線通信デバイス。
14. スペクトル拡散無線通信デバイスのための等化器であって、
    複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する共分散マトリックスを計算することによってチャネル分散を推定し、
    推定されたチャネルインパルス応答および前記推定されたチャネル分散に基づいて、最小２乗平均誤差（ＭＭＳＥ）等化器の２つ以上の等化フィルタに関する複数のフィルタリング係数を選択し、および
    ダイバシティなしに関する第１の手段で前記１つの等化フィルタの出力を結合し、
    送信ダイバシティに関する第２の手段で前記２つ以上の等化フィルタの前記出力を結合し、および
    受信ダイバシティに関する第３の手段で前記２つ以上の等化フィルタの前記出力を結合するように構成され、
    前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタリング係数を有する分数的に間隔を隔てられた最小２乗平均誤差（ＭＭＳＥ）等化器であり、および複数のフィルタリング係数は、複数の分数的に間隔を隔てられたチップの受信サンプルに関する前記推定されたチャネル分散および前記推定されたチャネルインパルス応答に基づいて選択される、等化器。
15. 前記等化器は、送信および受信ダイバシティに関するさらなる手段で前記２つ以上の等化フィルタの前記出力を結合する、請求項１４に記載の等化器。
16. 前記等化器は、前記チャネルインパルス応答を推定する、請求項１４に記載の等化器。
17. 前記等化器は、１／２チップだけ間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた等化器である請求項１６に記載の等化器。
18. スペクトル拡散無線通信デバイスで実行されたときに、前記無線通信デバイスに、
    チャネルインパルス応答を推定させ、
    複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する共分散を計算することによってチャネル分散を推定させ、
    前記推定されたチャネルインパルス応答および前記推定されたチャネル分散に基づいて、最小２乗平均誤差（ＭＭＳＥ）等化器に関する複数のフィルタ係数を選択させ、
    ダイバシティなしに関する第１の手段で前記等化器における前記１つの等化フィルタの出力を結合させ、
    送信ダイバシティに関する第２の手段で前記等化器における前記２つ以上の等化フィルタの出力を結合させ、および
    受信ダイバシティに関する第３の手段で前記等化器における前記２つ以上の等化フィルタの前記出力を結合させることによって等化を実行させるプログラムコードを含み、
    前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた最小２乗平均誤差（ＭＭＳＥ）等化器であり、および前記複数のフィルタ係数を選択することは、複数の分数的に間隔を隔てられた複数のチップの受信サンプルに関する前記推定されたチャネル分散および前記推定されたチャネルインパルス応答に基づく、メモリ記録デバイス。
19. 前記等化器は、１／２チップだけ間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた等化器である、請求項１８に記載のメモリ記録デバイス。
20. 複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する前記共分散を計算することは、奇数および偶数の複数の受信サンプルに関する複数の値を計算することを具備する、請求項１８に記載のメモリ記録デバイス。
21. 実行されるとき、前記デバイスに、
    最小２乗平均誤差（ＭＭＳＥ）等化器出力の生成、および
    前記等化器出力およびアンテナダイバシティに基づく共通パイロットチャネル（ＣＰＩＣＨ）信号の生成
    を行わせるプログラムコードをさらに具備する請求項１８に記載のメモリ記録デバイス。
22. スペクトル拡散無線通信デバイスにおいて実行されたときに、前記デバイスに、
    複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する分散マトリックスを計算することによってチャネル分散を推定することと、
    推定されたチャネルインパルス応答および前記推定されたチャネル分散に基づいて、最小２乗平均誤差（ＭＭＳＥ）等化器の２つ以上の等化フィルタに関する複数のフィルタリング係数を選択することと、
    ダイバシティなしに関する第１の手段で前記１つの等化フィルタの出力を結合することと、
    送信ダイバシティに関する第２の手段で前記２つ以上の等化フィルタの前記出力を結合することと、および
    受信ダイバシティに関する第３の手段で前記２つ以上の等化フィルタの前記出力を結合することと
    による等化を行わせるプログラムコードを具備するメモリ記録デバイスであって、
    前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタリング係数を有する分数的に間隔を隔てられた最小２乗平均誤差（ＭＭＳＥ）等化器であり、および複数のフィルタリング係数は、複数の分数的に間隔を隔てられたチップの受信サンプルに関する前記推定されたチャネル分散および前記推定されたチャネルインパルス応答に基づいて選択される、メモリ記録デバイス。
23. 前記スペクトル拡散無線通信デバイスにおいて実行されたときに、前記デバイスに、
    前記チャネルインパルス応答の推定を行わせるプログラムコードをさらに具備する請求項２２に記載のメモリ記録デバイス。
24. 前記等化器は、１／２チップだけ間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた等化器である、請求項２２に記載のメモリ記録デバイス。
25. スペクトル拡散無線通信デバイスのための等化器であって、前記等化器は、
    複数の分数的に間隔を隔てられたチップの受信サンプルに関する複数の値を具備する共分散を計算することによってチャネル分散を推定するための手段と、
    推定されたチャネルインパルス応答および前記推定されたチャネル分散に基づいて、最小２乗平均誤差（ＭＭＳＥ）等化器の２つ以上の等化フィルタに関するフィルタリング係数を選択するための手段と、および
    ダイバシティなしに関する第１の手段で前記１つの等化フィルタの出力を結合するための手段と、
    送信ダイバシティに関する１つの手段で前記２つ以上の等化フィルタの前記出力を結合するための手段と、および
    受信ダイバシティに関する他の手段で前記２つ以上の等化フィルタの前記出力を結合するための手段と
    を具備し、
    前記等化器は、数分の１チップの間隔を隔てられた複数のフィルタタップを有する分数的に間隔を隔てられた最小２乗平均誤差（ＭＭＳＥ）等化器であり、および前記複数のフィルタリング係数を選択するための手段は、複数の分数的に間隔を隔てられたチップの受信サンプルに関する前記推定されたチャネル分散および前記推定されたチャネルインパルス応答に基づいて複数のフィルタリング係数を選択する、等化器。

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