JP4924673B2 - 弾性表面波素子の製造方法 - Google Patents

Description

本発明は、弾性表面波素子の製造方法、及びこの製造方法によって製造される弾性表面波素子に関し、詳しくは、半導体基板の表面周縁部にバンクを形成して中央部に凹部を設け、この凹部の内部にＩＤＴ電極を形成する弾性表面波素子の製造方法と、弾性表面波素子の構造に関する。

最近では、携帯電話に代表される携帯型の電子機器が普及してきており、しかも、高機能化と小型化が要求されている。従って、携帯型の電子機器に用いられる電子デバイスも当然ながら小型化が要求される。
このような電子デバイスの小型化技術としては、従来、半導体素子チップを備える機能デバイスユニットにおいて、表面に凹部が形成された絶縁性の基板と、この基板がシリコン（Ｓｉ基板）であり、その凹部の底面、側面及び上面に絶縁膜が形成され、この絶縁膜によって形成された溝内に、前記凹部の底面から側面を経て上面まで連続するようにパターン形成された配線層を形成し、基板の凹部内において、半導体素子チップが、前記配線層との間でフリップチップ実装され、上述の凹部を樹脂封止してなる機能デバイスユニット、及び機能デバイスユニットの製造方法が知られている（例えば、特許文献１参照）。

また、セラミックからなるモジュール基板に設けられた凹部内に弾性表面波素子（チップ状態）を配置し、周辺回路が実装されたサブ基板を弾性表面波素子に電気的に接続するとともに、サブ基板にて弾性表面波素子を凹部内に封止する弾性表面波素子モジュールの製造方法というものも知られている（例えば、特許文献２参照）。

特開２００２−３３４１０号公報（第５，６頁、図２） 特開平５−１５２８８１号公報（第３，４頁、図２，３）

このような特許文献１では、半導体素子チップを絶縁性を有する基板の凹部内にフリップチップ実装し、その後、樹脂封止することにより機能デバイスユニットを形成しているが、たとえ、基板の凹部内に半導体素子チップを収納する構造であっても、半導体素子チップに対して基板の底部の厚さ及び、封止樹脂層の厚さ分だけ厚くなってしまう他、この基板の分だけ大きくなってしまう。この半導体素子チップを、後述する本発明の弾性表面波素子に置き換えて考えることができるが、上述したような理由から薄型、小型の弾性表面波素子の実現は困難である。

また、電子機器等に、この半導体素子チップを機能デバイスユニットに搭載する場合には、さらに外部回路との接続をしなければならず、基板にフリップチップ実装した後、再度、外部回路との接続工程を行うことになり、少なくとも２度の実装工程が必要となる。従って、製造工程が長くなると共に、半導体素子チップを実装する基板を有することからコスト低減は困難である。

また、前述した特許文献２によれば、モジュール基板に設けられた凹部内に弾性表面波素子（チップ状態）を配置し、サブ基板にて弾性表面波素子を凹部内に封止しているため、弾性表面波素子の表面を汚染等から保護することができるが、モジュール基板、弾性表面波素子、サブ基板がそれぞれ単体で構成された状態で実装して弾性表面波素子モジュールを構成するため、薄型化には限界があり、また実装工程等、製造工程が多くなるという課題を有している。

さらに、弾性表面波素子のＩＤＴ電極形成領域は、所定の共振特性を得るためには平坦性、平滑性が重要な要素であることが知られており、前述した特許文献２のように、モジュール基板の凹部底部に設けられる配線パターン表面の平坦性、平滑性を得ることは困難であることが推測され、高精度な共振周波数等の特性を実現することは難しいと考えられる。

本発明の目的は、前述した課題を解決することを要旨とし、小型、薄型化の実現と、パッケージングが容易で、しかも、高信頼性を有する弾性表面波素子と、その製造方法を提供することである。

本発明の弾性表面波素子の製造方法は、半導体基板の表面に櫛歯形状のＩＤＴ電極が形成される弾性表面波素子の製造方法であって、前記半導体基板の能動面側表面に絶縁層を形成する工程と、前記絶縁層の表面全体に基台層を形成する工程と、前記基台層の表面を平坦化処理する工程と、平坦化処理された前記基台層の表面に圧電体を形成する工程と、前記圧電体の表面に前記ＩＤＴ電極を形成する工程と、前記基台層の表面周縁部に、前記基台層の表面から前記ＩＤＴ電極の表面までの高さよりも高く、且つ、前記圧電体を取り囲むバンクを形成する工程と、を含むことを特徴とする。

ここで、半導体基板は、例えばＳｉを基材として発振回路等の回路素子を含み、弾性表面波素子は、この半導体基板上に圧電体とＩＤＴ電極を形成することにより構成される。本発明による弾性表面波素子は、圧電体及びＩＤＴ電極をバンクによって取り囲まれた凹部内に形成しているため、ＩＤＴ電極表面が、バンク表面よりも突出することがなく、その後のパッケージングにおいて、治具等がＩＤＴ電極に接触してＩＤＴ電極を損傷する機会を減じ、信頼性の高い弾性表面波素子を提供することができる。
また、外形形状が半導体基板の範囲内にあり、突出するものがなく小型化が実現できる。

上述した製造方法は、ウエハの状態で、半導体製造プロセスで一貫して製造することができ、また、前述した特許文献２のように、チップ化された弾性表面波素子、サブ基板、モジュール基板を実装する工程が不要で、製造工程の短縮化と製造コストの低減を可能にする。

さらに、圧電体が形成される基台層を、突出部のない絶縁層の表面全体にわたって形成した後、基台層表面を平坦化処理しているため、弾性表面波素子領域の優れた平坦性、平滑性が得られることにより、高精度な共振特性を実現することができる。
なお、平坦化処理としては、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の手段を採用することが好適である。

また、前記基台層を形成する工程が、一層の絶縁層を形成する工程であることが好ましい。基台層を形成する絶縁層としては、例えば窒化シリコン（ＳｉＮ）が用いられる。

基台層は、半導体基板の能動面側表面に設けられる絶縁層の表面に形成される。この絶縁層を仮に酸化シリコン（ＳｉＯ₂）とすれば、ＳｉＮは、通常の半導体製造プロセスによって容易に形成することができる。また、ＳｉＮは、ＣＭＰによる平坦化処理が一般的に実施しやすい材料とされている。

また、前記基台層を形成する工程が、Ａｌ層と前記絶縁層とを積層して形成する工程と、少なくとも前記Ａｌ層の表面を平坦化処理する工程と、を含むことが望ましい。

ここで、基台層を形成するＡｌ層とＳｉＮ層は、半導体基板表面上の絶縁層（ＳｉＯ₂）の最上層表面から順に、Ａｌ層、ＳｉＮ層、またはＳｉＮ層、Ａｌ層の２層構成、あるいはＳｉＮ層、Ａｌ層さらにＳｉＮ層という３層構成とすることができる。Ａｌ層は、半導体製造プロセスにおいて平坦化及び平滑化処理をするためのメタルストッパーとして用いられることが多く、平坦化処理によって優れた平坦性及び平滑性を有する。弾性表面波素子形成領域が優れた平坦性、平滑性を得られることにより、より一層、高精度な共振特性を実現することができる。
なお、Ａｌ層の他、ＳｉＮ層も平坦化処理を行うことがより好ましい。

また、前記バンクを形成する工程には、前記基台層の表面に前記バンクと同じ高さのバンク層を形成する工程と、前記圧電体を配設する領域において、前記基台層の表面に至るまでエッチングにより前記バンク層を除去して凹部を形成する工程と、を含み、前記凹部の底部に前記圧電体を形成する工程と、前記圧電体の表面に前記ＩＤＴ電極を形成する工程と、を含むことが好ましい。
なお、凹部の周縁部がバンクである。

このようにすれば、凹部の底部には、平坦化処理された基台層表面が露出しているので、圧電体自体の平坦性を得ることができ、高精度な共振特性を実現することができる。
このバンク形成も、半導体基板がウエハの状態において、半導体製造プロセスによって精度よく容易に形成することが可能である。

また、前記圧電体の表面に前記ＩＤＴ電極を形成する工程の後に、前記バンクを形成する工程を有し、前記バンクを形成する工程が、前記基台層の表面周縁部の前記バンクの形成領域範囲に、ＳｉＯ₂の前駆体化合物を含有する液状体を前記バンクの所定形状に液滴吐出法を用いて形成する工程と、前記液状体を加熱処理により固化する工程とを含むことが好ましい。

バンクの形成を液滴吐出法を用いて行うことにより、任意の形状のバンクを形成することが可能となり、詳しくは後述する実施の形態で説明するが、バンクの一部にビアホールを形成するためのスルーホールを同じ工程内で形成することができ、製造工程の短縮化がはかれる。

また、平坦化処理された基台層の同一平面上に圧電体及びＩＤＴ電極を形成するため、前述したような予め形成された凹部内に形成する方法よりも、周辺に突出部がないので、圧電体及びＩＤＴ電極を容易に形成することができる。

また、前記バンクを形成する工程が、前記基台層の表面周縁部の前記バンクの形成領域範囲に、ＳｉＯ₂の前駆体化合物を含有する液状体を液滴吐出法を用いて前記バンクの所定の形状に形成する工程と、前記液状体を加熱処理により固化する工程とを含むバンクを形成する工程であって、前記バンクを形成する工程の後に、前記バンクによって形成される凹部内の平坦化処理された前記基台層の表面に圧電体を形成する工程と、前記圧電体の表面に前記ＩＤＴ電極を形成する工程と、を含むことが好ましい。

液滴吐出法を用いてバンクを形成する工程の後工程は、前述したエッチングにより凹部を形成、つまりバンクを形成する方法の後工程と同じ方法を採用できる。
このような方法によれば、バンク形成時に、基台層の表面にエッチング液等が接触することがないので、基台層の表面は平坦化処理をした状態を保持しているため、圧電体との接合の信頼性を高めることができる。

さらに、前記バンクがＳｉＯ₂からなり、ＳｉＯ₂の前駆体化合物が、Ｓｉを含んだ有機金属化合物Ｓｉ（ＯＲ）₄（Ｒ＝ＣＨ₃，Ｃ₂Ｈ₅，Ｃ₃Ｈ₇，Ｃ₄Ｈ₉）を含む液状体であり、前記液状体を加熱処理により固化することにより前記バンクを形成することが好ましい。

ＳｉＯ₂の前駆体化合物を上述した構成とすることにより、液滴吐出法により、自在に所望のバンク形状、高さに形成することができ、その後、加熱処理により固化することでＳｉＯ₂からなる所望形状のバンクを容易に形成することができる。

さらに、前記加熱処理の温度が、３５０℃〜４００℃の範囲であることが望ましい。

このような温度範囲にすることで、液状体の固化を確実に行うことができる他、半導体基板内の回路素子や配線への熱的影響を排除することができる。

また、本発明の弾性表面波素子は、半導体基板の表面に櫛歯形状のＩＤＴ電極が形成される弾性表面波素子であって、前記半導体基板の能動面側表面に形成される絶縁層と、前記絶縁層の表面全体に形成され平坦化処理が施された基台層と、平坦化処理が施された前記基台層の表面に形成される圧電体と、前記圧電体の表面に前記ＩＤＴ電極を形成する工程と、前記基台層の表面周縁部に、前記基台層の表面から前記ＩＤＴ電極の表面までの高さよりも高く、前記圧電体を取り囲んで形成されるバンクと、を備えることを特徴とする。

この発明によれば、圧電体及びＩＤＴ電極がバンクによって取り囲まれた凹部内に形成されているため、ＩＤＴ電極表面が、バンク表面よりも突出することがなく、その後の回路実装等の工程等において治具等が、またはパッケージングの際に蓋体がＩＤＴ電極に接触してＩＤＴ電極を損傷する機会を減じ、信頼性の高い弾性表面波素子を提供することができる。
また、厚み及び外形形状も半導体基板の範囲内にあり、突出するものがなく小型化も実現できる。

さらに、圧電体が形成される基台層を、突出部のない絶縁層の表面全体にわたって形成し、基台層の表面を平坦化処理しているため、弾性表面波素子形成領域が優れた平坦性、平滑性が得られることにより、高精度な共振特性を実現することができる。

さらに、前記バンクによって形成される凹部内を密閉封止する封止部材が、前記バンクの上面にさらに備えられ、パッケージングされていることが好ましい。

バンクによって形成される凹部を封止部材にて密閉封止することで、ＩＤＴ電極を外部からの水分や塵埃から保護することができる。

本発明に係る弾性表面波素子の概略構造を模式的に表し、（ａ）はその平面図、（ｂ）は、（ａ）のＡ−Ａ切断面を示す断面図。 本発明の実施形態１に係る弾性表面波素子の製造工程を模式的に表した部分断面図。 本発明の実施形態１に係る弾性表面波素子の製造工程を模式的に表した部分断面図。 本発明の実施形態２に係る製造方法の一部を模式的に示す部分断面図。 本発明の実施形態２の変形例の一部を模式的に示す部分断面図。 本発明の実施形態３に係る弾性表面波素子の製造方法の主な製造工程を模式的に示す部分断面図。 本発明の実施形態４に係る弾性表面波素子の製造方法の主な製造工程を模式的に示す部分断面図。

以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明に係る弾性表面波素子の構造を示し、図２、図３は本発明の実施形態１に係る弾性表面波素子の製造方法、図４、図５は実施形態２とその変形例、図６は、実施形態３、図７は実施形態４に係る弾性表面波素子の製造方法を示している。
（弾性表面波素子の構造）

図１は、本発明に係る弾性表面波素子の概略構造を模式的に表し、（ａ）はその平面図、（ｂ）は、（ａ）のＡ−Ａ切断面を示す断面図である。図１（ａ）は、蓋体９０を透視した状態を表している。図１（ａ）、（ｂ）において、本発明の弾性表面波素子１０は、シリコン（Ｓｉ）を基材とする半導体基板２０の能動面側表面に形成される酸化シリコン（ＳｉＯ₂）からなる絶縁層２１〜２３と、最上層の絶縁層２３の表面全体にわたって形成される基台層３０と、この基台層３０の表面に形成される酸化亜鉛（ＺｎＯ）に代表される圧電材料からなる圧電体５１と、圧電体５１の上面に形成される櫛歯形状のＡｌからなるＩＤＴ電極（Ｉｎｔｅｒｄｉｇｉｔａｌ Ｔｒａｎｓｄｕｃｅｒ）６０と、から構成されている。

半導体基板２０には、発振回路等の回路素子（図示せず）を含んでいる。絶縁層２１〜２３のそれぞれの間には層間電極（図示せず）が形成され、各層間電極にはパッド８１〜８６が形成されており、上下の層間電極がビアホール（コンタクトホール）にて電気的に接続されている。また、これら層間電極は、半導体基板２０内の回路素子等を接続する接続電極でもある。これら絶縁層２１〜２３の各層の表面はＣＭＰ法（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理によって、平坦化及び平滑化されている。
なお、半導体基板２０の表面には、パッシベーション膜が形成されていることが好ましい。また、図１（ｂ）では、絶縁層は３層構成を例示しているが、特に限定されず、１層でも、もっと多くてもよい。

絶縁層２３の表面には、ＳｉＮからなる基台層３０が形成されている。この基台層３０の表面はＣＭＰ法により平坦化処理が施されている。また、基台層３０の表面には、圧電体５１が形成され、さらにその表面には櫛歯状のＩＤＴ電極６０が形成されている。

絶縁層２３の表面外周部には、圧電体５１、ＩＤＴ電極６０を取り囲むバンク４１が形成されている。バンク４１は、基台層３０の表面からＩＤＴ電極６０の表面までの高さよりも高く形成されている。

バンク４１の上面には、封止部材としての蓋体９０が固着され、バンク４１によって形成されている凹部４２内の空間を密閉封止している。蓋体９０の材質は、特に限定されないが、金属、ガラス、セラミック等を採用することができ、金属材料の場合にはシールド効果を有する。

蓋体９０の外側のバンク４１の表面にはパッド８７が設けられており、図１（ａ）では、６個のパッド８７ａ〜８７ｆが図示されている。ここで、パッド８７ａ〜８７ｆは、少なくとも発振回路駆動のための電力供給電極パッド、ＩＤＴ電極６０に接続されるＧＮＤ、入力／出力信号電極パッド等を含む。
なお、以降、パッド８７ａ〜８７ｆは、総称してパッド８７と表す。

ＩＤＴ電極６０はＡｌからなり、圧電体５１の表面に櫛歯状のＧＮＤ電極６１と入力電極（出力電極共通）６２が相互に交錯して形成され、バスバーの一端が、それぞれ圧電体５１の端部まで延在される接続電極６１ａ，６２ａとなり、ビアホール７１ａ，７１ｂまで延在されて、パッド８６に接続している。なお、ビアホール７１ａ，７１ｂは、総称してビアホール７１と表すことがある。

パッド８７もそれぞれ絶縁層の層間に設けられているパッド８３にビアホール７２を介して接続される。なお、パッド８３，８６は、図１（ｂ）では、１個ずつ図示しているが、パッド８３は上述した少なくとも発振回路駆動のための電力供給電極、パッド８６はＧＮＤ、入力／出力信号電極に対応して設けられている。パッド８１，８２，８４，８５も同様にパッド８３，８６に対応して設けられる。

ここで、半導体基板２０、絶縁層２１〜２３までの形成範囲は、従来の半導体製造プロセス領域であり、基台層３０から圧電体５１、ＩＤＴ電極６０、バンク４１の範囲が、本発明による弾性表面波素子の製造プロセス領域として説明する。

従って、上述した本発明による弾性表面波素子１０は、圧電体５１及びＩＤＴ電極６０がバンク４１によって取り囲まれた凹部４２内に形成されているため、ＩＤＴ電極６０の表面が、バンク４１の表面よりも突出することがなく、その後のパッケージング等の工程において、治具等または蓋体９０の裏面がＩＤＴ電極に接触してＩＤＴ電極を損傷する機会を減じ、パッケージングが容易となり、また、信頼性の高い弾性表面波素子を提供することができる。
また、外形形状が半導体基板２０の範囲内にあり、突出するものがなく小型化が実現できる。

さらに、圧電体５１が形成される基台層３０を、突出部のない絶縁層２３の表面全体にわたって形成し、基台層３０の表面を平坦化処理しているため、弾性表面波素子の形成領域が優れた平坦性及び平滑性が得られることにより、安定した共振特性を実現することができる。

さらに、バンク４１によって形成される凹部４２を蓋体９０にて密閉封止することで、ＩＤＴ電極６０を外部の水分や塵埃から保護することができ、信頼性が高い弾性表面波素子１０を提供することができる。
（実施形態１）

続いて、本発明の弾性表面波素子の製造方法について図面を参照して説明する。
図２、図３は、本発明の実施形態１に係る弾性表面波素子１０の製造工程を模式的に表した部分断面図であり、上述した従来の半導体製造プロセス領域の工程の説明及び図示を省略し、本発明による弾性表面波素子１０の製造プロセス領域の主な工程を図示し説明する。
まず、半導体基板２０の上面に絶縁層２１〜２３及びパッド８１〜８６を従来の半導体製造プロセス領域における製造工程を用いて形成し、図２（ａ）に示すように、絶縁層２３の表面をＣＭＰ法により平坦化処理した後、絶縁層２３の表面全体にわたって基台層３０を形成する。

基台層３０の表面をＣＭＰ法により平坦化処理を施した後、基台層３０の表面の全体にわたってＳｉＯ₂からなるバンク層４０を形成する（図２（ｂ））。バンク層４０の高さ（厚さ）は、ＩＤＴ電極６０（図１（ｂ）、参照）の表面より高く、本実施形態では、４μｍ程度である。
次に、エッチングによりバンク４１を形成する。

図２（ｃ）は、バンク形成工程を示す。まず、バンク層４０の表面にレジスト層１０１を形成する。そしてレジスト層１０１を露光、現像工程によりバンク４１を形成するための凹部４２に対応する開口部１０１ａとパッド８７と接続するビアホール７２（図１（ｂ）、参照）に対応する開口部１０１ｂとを有するレジストパターンを形成し、ウエットエッチングまたはドライエッチングにより凹部４２及び、ビアホール７２形成のためのスルーホール４３とを形成する。凹部４２の周縁部がバンク４１である。
その後、レジスト層１０１を剥離、洗浄し、再度レジスト層１０２を形成する。

図２（ｄ）に、レジスト層１０２形成工程を示す。レジスト層１０２は、バンク４１の表面及び凹部４２、スルーホール４３の内部にまで形成する。続いて基台層３０にスルーホール４４，４５を開設する。

図２（ｅ）に、スルーホール４４，４５を開設する工程を示す。まず、レジスト層１０２を露光、現像工程によりスルーホール４４，４５それぞれに対応する開口部１０２ａ，１０２ｂが開口されたレジストパターンを形成した後、エッチングにより、基台層３０にスルーホール４４，４５を開設する。そして、絶縁層２３にスルーホール４６，４７を開設する工程に移行する。

図２（ｆ）に示すようにレジスト層（ここでは、レジストパターンを示す）１０２の上面に、さらにレジスト層１０３を形成する。レジスト層１０３は、レジスト層１０２の上面、スルーホール４４，４５の内部にまで侵入する。そして、図３（ｇ）に示すように、露光、現像工程により開口部１０３ａ，１０３ｂを有するレジストパターンを形成し、エッチングにより絶縁層２３にパッド８３，８６の表面に連通するスルーホール４６，４７を開設、洗浄する。

なお、上述した各スルーホール４３、スルーホール４４，４５、スルーホール４６，４７とは、それぞれＳｉＯ₂、ＳｉＮ、ＳｉＯ₂というように異なる材料が交互に積層されており、それぞれの材質に対応するエッチャントが異なるため、別々の工程を要する。
次に、圧電体層５０を形成する。

図３（ｈ）は、圧電体層５０の形成工程を示す。圧電体層５０は、バンク４１の表面及び凹部４２の底部４２ａの表面全体にわたって形成する。先の工程で開設された各スルーホール４３〜４７内にも圧電材料が浸入する。
続いて、圧電体５１を形成する。

図３（ｉ）、図３（ｊ）に圧電体形成工程を示す。まず、圧電体層５０の表面にレジスト層１０４を形成し、露光、現像工程により、圧電体５１の形状に合わせて周囲のレジスト層を除去したレジストパターンを形成する（図３（ｉ）、参照）。

図３（ｊ）に示すように、圧電体５１をエッチングにより所望の形状に形成する。この際、上述した各スルーホールの内部に侵入していた圧電材料も除去される。このように形成された圧電体５１の表面にＩＤＴ電極６０と各ビアホール（ビアホール７１，７２を例示）を形成する。

図３（ｋ）にＩＤＴ電極６０の形成工程を示す。圧電体５１の表面に図１（ａ）に示すＧＮＤ電極６１と入力電極（出力電極共通）６２が相互に交錯して構成されるＩＤＴ電極６０を形成する。ＩＤＴ電極６０は、蒸着またはＣＶＤ法等の手段で形成する。バスバーの一端は、それぞれ圧電体５１の端部まで延在される接続電極６１ａ，６２ａとなり、ビアホール７１（７１ａ，７１ｂ）まで延在されてパッド８６に接続する。また、もう一方のビアホール７２とパッド８７及びパッド８３とも接続する。

そして、図１（ｂ）に示すように、封止部材としての蓋体９０をバンク４１の上面に固着しパッケージングする。バンク４１の表面はＩＤＴ電極６０の表面よりも高い位置にあるため、蓋体９０の下面がＩＤＴ電極６０と接触することはない。
上述したような工程を経て、弾性表面波素子１０が形成される。

従って、前述した実施形態１によれば、圧電体５１及びＩＤＴ電極６０をバンク４１によって取り囲まれた凹部４２内に形成しているため、ＩＤＴ電極６０の表面が、バンク４１の表面よりも突出することがなく、その後の回路実装等の工程において、治具等がＩＤＴ電極６０に接触して損傷する機会を減じ、信頼性の高い弾性表面波素子１０を提供することができる。
また、外形形状も半導体基板２０の範囲内にあり、突出するものがなく小型化も実現できる。

また、このような製造方法では、ウエハの状態にて、半導体製造プロセスで一貫して製造することができ、また、前述した特許文献２のように、チップ化された弾性表面波素子、サブ基板、モジュール基板を実装する工程が不要で、製造工程の短縮化と製造コストの低減を可能にする。

さらに、基台層３０を、突出部のない絶縁層２３の表面全体にわたって形成した後、基台層３０の表面を平坦化処理しているため、弾性表面波素子の形成領域が優れた平坦性、平滑性が得られることにより、高精度な共振特性を実現することができる。

さらに、基台層３０は、半導体基板２０の能動面側表面に設けられる絶縁層２３の表面に形成される。この絶縁層２３は酸化シリコン（ＳｉＯ₂）であるため、ＳｉＮは、通常の半導体製造プロセスによって容易に形成することができるという効果もある。また、ＳｉＮは、ＣＭＰによる平坦化処理が一般的に実施しやすい材料とされている。
（実施形態２）

続いて、本発明の実施形態２に係る弾性表面波素子の製造方法について図面を参照して説明する。実施形態２は、前述した実施形態１による製造方法を基本としながら、基台層３０の構成を変えたところに特徴を有し、相違部分のみ図示し説明する。
図４は、実施形態２に係る製造方法の一部を模式的に示す部分断面図である。実施形態２では、基台層３０がＡｌ層３５とＳｉＮ層３６とから構成されている。

絶縁層２３の表面にまずＡｌ層３５を形成し、ＣＭＰ法により平坦化処理をした後、ＳｉＮ層３６を形成する。このＳｉＮ層３６表面に平坦化処理をすればなおよい。基台層３０の形成工程以降の工程は、前述した実施形態１（図２（ｂ）〜図３（ｋ）、参照）と同じ工程を経て、弾性表面波素子１０を形成する。

なお、基台層としてＡｌ層３５を採用する際には、Ａｌ層３５が導電体であるので、ビアホール７１，７２とは、ＧＮＤ以外は接続させないため、単にスルーホール構成とする。

また、図５に実施形態２の変形例を示す。この変形例は、基台層３０の構成を、絶縁層２３側からＳｉＮ層３６、Ａｌ層３５としている。Ａｌ層３５の表面にはさらにＳｉＮ層３７を形成した３層構造としているところに特徴を有している。ここで、Ａｌ層３５の表面は平坦化処理を行う。ＳｉＮ層３７は、必ずしもなくてもよいが、圧電体５１を形成する際の保護層として形成する。

従って、上述した実施形態２、及びその変形例によれば、Ａｌ層は、半導体製造プロセスにおいて平坦化及び平滑化処理をするためのメタルストッパーとして用いられることが多く、平坦化処理によって優れた平坦性及び平滑性を有し、弾性表面波素子の形成領域が優れた平坦性、平滑性が得られることにより、より一層、高精度な共振特性を実現することができる。
（実施形態３）

続いて、本発明の実施形態３に係る弾性表面波素子１０の製造方法について図面を参照して説明する。実施形態３は、前述した実施形態１による製造方法（図２、図３、参照）が、バンク層４０を形成した後、エッチングにより凹部４２を穿設しバンク４１を形成していることに対し、液滴吐出法にてバンク４１を積み上げて形成するところに特徴を有している。なお、弾性表面波素子１０の完成した形態は、実施形態１（図１、参照）と大略同じとなるため説明を省略し、同じ機能要素には同じ符号を付して説明する。

図６は、実施形態３に係る弾性表面波素子１０の製造方法の主な製造工程を模式的に示す部分断面図である。半導体基板２０の上面に絶縁層２１〜２３及びパッド８１〜８６を従来の半導体製造プロセス領域の工程を用いて形成し、図２（ａ）に示すように、絶縁層２３の表面をＣＭＰ法により平坦化処理した後、絶縁層２３の表面全体にわたってＳｉＮからなる基台層３０を形成する。
そして、基台層３０の表面をＣＭＰ法により平坦化処理した後、パッド８３，８６の表面に連通するスルーホール４４〜４７を開設する。

図６（ａ）は、基台層３０及び絶縁層２３のそれぞれにスルーホール４４，４５とスルーホール４６，４７を開設した状態を示している。まず、基台層３０の表面にレジスト層１０１を形成し、露光、現像工程によりスルーホール４４，４５に対応する開口部１０１ａ，１０１ｂを有するレジストパターンを形成した後、エッチングによりスルーホール４４，４５を開設する。続いて、図示しないが、レジスト層１０１（レジストパターンを示す）の表面に、もう一層のレジスト層を形成し、スルーホール４６，４７に対応する開口部を有するレジストパターンを形成し、エッチングによりスルーホール４６，４７を開設する。
スルーホール４４〜４７が開設された状態を図６（ｂ）に示す。なお、スルーホール４４〜４７の開設方法は、前述した実施形態１において図２（ｅ）〜図３（ｇ）に示す工程に準じている。

スルーホール４４〜４６を開設した後、圧電体層５０を形成する。
図６（ｃ）に、圧電体層５０の形成工程を示す。圧電体層５０は、基台層３０の表面全体に所定の厚さで形成される。この際、圧電体層５０の一部が、スルーホール４４〜４７の内部にまで侵入している。
次に圧電体５１を所定の形状に形成する。

図６（ｄ）、図６（ｅ）は、圧電体５１の形成工程を示している。まず、図６（ｄ）に示すように、圧電体層５０の表面全体にレジスト層１０４を形成し、露光、現像工程により、圧電体５１に対応するレジストパターンを形成し、エッチングによりレジストパターン外のレジストを除去する。続いて、エッチングにより圧電体５１の所定形状を形成する。

図６（ｅ）は、圧電体５１が形成された状態を示している。図６（ｅ）に示すように、基台層３０の表面には圧電体５１が形成され、スルーホール４４〜４７が開設されている。
続いて、ＩＤＴ電極６０を形成する。

図６（ｆ）にＩＤＴ電極６０の形成工程を示す。圧電体５１の表面に図１（ａ）に示すＧＮＤ電極６１と入力電極（出力電極共通）６２が相互に交錯して構成されるＩＤＴ電極６０を形成する。ＩＤＴ電極６０は、蒸着またはＣＶＤ法等の手段で形成する。バスバーの一端は、それぞれ圧電体５１の端部まで延在される接続電極６１ａ，６２ａとなり、ビアホール７１（７１ａ，７１ｂ）まで延在されてパッド８６に接続する。
続いて、バンク４１を形成する。

図６（ｇ）にバンク４１の形成工程を示す。バンク４１は、圧電体５１とＩＤＴ電極６０を含む領域の外側を取り囲むように、液体吐出法にてＳｉＯ₂を積み上げて所定の形状に形成し、加熱処理により固化して形成する。この際、バンク４１には、パッド８３に連通するスルーホール４３も形成される。

バンク４１の形成方法について、さらに詳しく説明する。本実施形態におけるバンク４１の形成は、液体吐出法を用いて行われる。液滴吐出法とは、液状体からなる液滴を所望のパターンに吐出することにより、基体上に所望のパターンを形成する方法であり、インクジェット法などの総称であり、液滴吐出装置を用いて行われる。

なお、液滴吐出装置としては、液滴吐出ヘッドに圧電素子（ピエゾ素子）を用いた電気機械変換体や、エネルギー発生素子として電気熱変換体を用いた方式や、帯電制御型、加圧振動型といった連続方式、静電吸引方式、さらにはレーザーなどの電磁波を照射して発熱させ、この発熱による作用で液状体を吐出させる方式を採用することもできる。
（バンク４１の形成方法）

まず、上述した液滴吐出法（インクジェット法）により、ＳｉＯ₂の前駆体材料を含む液状体をバンク形成箇所に配設する。液状体中に含有されるＳｉＯ₂前駆体材料としては、ＳｉのアルコキシドＳｉ（ＯＲ）₄（Ｒ＝ＣＨ₃，Ｃ₂Ｈ₅，Ｃ₃Ｈ₇，Ｃ₄Ｈ₉）が挙げられるが、その他類似のものでもよい。

ＳｉＯ₂前駆体材料を含む液状体を分散させるための溶媒または分散媒としては、室温での蒸気圧が０．００１ｍｍＨｇ以上２００ｍｍＨｇ以下であるものが好ましい。蒸気圧が２００ｍｍＨｇを越えると、吐出により塗布膜を形成した際に分散媒が先に蒸発してしまい、良好な塗布膜が形成し難くなるからである。一方、室温での蒸気圧が０．００１ｍｍＨｇ未満であると、乾燥速度が遅くなって塗布膜中に分散媒が残留しやすくなり、後工程の熱光処理後に良質の塗布膜が得られ難くなるからである。また、特に前記分散媒の蒸気圧が、５０ｍｍＨｇ以下であれば、液滴吐出ヘッドから液滴を吐出する際に乾燥によるノズル詰まりが起こり難くなり、安定な吐出が可能となるためより好ましい。

使用する溶媒としては、前記の液状体の凝集を生じさせることなく良好に分散させることができるものであれば、特に限定されることはない。具体的には、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系溶媒、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系溶媒、更にプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性溶媒を挙げることができる。これらのうち、金属微粒子の分散性と分散液の安定性、またインクジェット法への適用のし易さの点で、水、アルコール類、炭化水素系溶媒、エーテル系溶媒が好ましく、更に好ましい溶媒としては水、炭化水素系分散媒を挙げることができる。これらの分散媒は、単独でも、あるいは２種以上の混合物としても使用可能である。

前述したＳｉＯ₂前駆体材料を分散媒に分散させて液状体を形成する際の、液状体中の前駆体化合物の濃度としては、１重量％以上８０重量％以下とするのが好ましく、特に、この範囲において、形成するＳｉＯ₂バンクの膜厚に応じて調整するのが望ましい。８０重量％を越えると、塗布膜のひび割れが起こりやすくなるからであり、また、１重量％未満では分散媒を蒸発させるための乾燥に長時間を要することとなり、生産性が低下するからである。

尚、このＳｉＯ₂前駆体材料を含んだ液状体にあっては、目的の機能を損なわない範囲で、必要に応じてフッ素系、シリコン系、ノニオン系などの表面張力調節材を微量添加してもよい。
ノニオン系表面張力調節材は、分散液の塗布対象物への濡れ性を良好にし、塗布した膜のレベリング性を改良し、塗膜のぶつぶつの発生、ゆず肌の発生などの防止に役立つものとなる。このノニオン系表面張力調節材を添加して調製した金属微粒子分散液については、その粘度を１ｍＰａ・ｓ以上５０ｍＰａ・ｓ以下にするのが好ましい。粘度が１ｍＰａ・ｓ未満であると、液滴吐出ヘッドのノズル周辺部が液状体の流出により汚れ易くなってしまい、また、粘度が５０ｍＰａ・ｓを越えると、ノズル孔での目詰まり頻度が高くなってしまうからである。

さらに、このようにして調製したＳｉＯ₂バンク前駆体化合物を含有する液状体としては、その表面張力が２０ｄｙｎ／ｃｍ以上７０ｄｙｎ／ｃｍ以下の範囲に入ることが望ましい。表面張力が２０ｄｙｎ／ｃｍ未満であると、インク組成物のノズル面に対する濡れ性が増大するため飛行曲りが生じ易くなり、７０ｄｙｎ／ｃｍを越えるとノズル先端でのメニスカスの形状が安定しないため、インク組成物の吐出量、吐出タイミングの制御が困難になるからである。

このような液状体を液滴吐出ヘッドによって所望位置に均一な厚さとなるように配設する。この配設された液状体に加熱処理を施す。次いで、所定温度で所定時間乾燥し、液状体中の液分を除去する。さらに、この乾燥後、大気雰囲気下において所定の高温（例えば３００℃）で所定時間（例えば３０分間）脱脂し、これによってＳｉに配位している有機成分を熱分解し、（−Ｏ−Ｓｉ−Ｏ）ｎ重合体にする。そして、このような塗布→乾燥→脱脂の各工程を所定回数繰り返し、重合体を所望の厚さにする。
その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）炉で酸素フローしながら所定温度、好ましくは３５０℃〜４００℃、さらに好ましくは４００℃で熱処理を行い、前記重合体を焼成して図６（ｇ）に示すようにＳｉＯ₂バンクを厚さ４μｍ程度に形成する。

加熱処理の条件は、特に限定されることなく一般的な条件が採用可能である。例えば、熱処理雰囲気としては、大気中で行ってもよく、また、必要に応じて窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行ってもよい。熱処理温度としては、分散媒の沸点（蒸気圧）、圧力および金属微粒子の熱的挙動を考慮して適宜に決定されるが、特に４００℃以下とするのが好ましい。４００℃以下とすることにより、半導体基板２０内の回路素子やＡｌ配線への熱的影響を減ずることができる。

熱処理における加熱方法としては、通常のホットプレート、電気炉などによる処理の他に、ランプアニールによっても行うこともできる。
また、ランプアニールに使用する光の光源としては、特に限定されないものの、赤外線ランプ、キセノンランプ、ＹＡＧレーザー、アルゴンレーザー、炭酸ガスレーザー、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザーなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ以上５０００Ｗ以下の範囲のものが用いられるが、本実施形態では１００Ｗ以上１０００Ｗ以下の範囲で十分である。

このようにしてバンク４１を形成した後、図６（ｈ）に示すように、バンク４１の表面からパッド８７に接続するビアホール７２、及びパッド８７を形成し、図１（ｂ）に示すように蓋体９０を固着し、パッケージングして弾性表面波素子１０が形成される。

従って、前述した実施形態３によれば、バンク４１の形成を液滴吐出法を用いて行うことにより、任意の形状のバンク４１を形成することが可能となり、バンク４１の一部にビアホール７２を形成するためのスルーホール４３を同じ工程内で形成することができ、製造工程の短縮化がはかれる。

また、圧電体５１及びＩＤＴ電極６０は、平坦化処理された基台層３０の突出部がない同一平面上に形成するため、前述した実施形態１のように予め形成された凹部内に形成する方法よりも、圧電体５１及びＩＤＴ電極６０を容易に形成することができる。

さらに、ＳｉＯ₂の前駆体化合物が、Ｓｉを含んだ有機金属化合物Ｓｉ（ＯＲ）₄（Ｒ＝ＣＨ₃，Ｃ₂Ｈ₅，Ｃ₃Ｈ₇，Ｃ₄Ｈ₉）を含む液状体であり、前述した液滴吐出法により、所望のバンク形状、高さに容易に形成することができ、その後、加熱処理により固化するでＳｉＯ₂からなる所望形状のバンクを容易に形成することができる。

さらに、加熱処理の温度が、３５０℃〜４００℃の範囲にしているので、液状体の固化を確実に行うことができる他、半導体基板２０内の回路素子やＡｌ配線への熱的影響を排除することができる。
（実施形態４）

続いて、本発明の実施形態４に係る弾性表面波素子１０の製造方法について図面を参照して説明する。実施形態４では、バンク４１の形成方法は前述した実施形態３による製造方法に準じているが、バンク４１を形成した後に、圧電体５１及びＩＤＴ電極６０を形成するところに特徴を有している。相違工程を中心に説明し、同じ機能要素については同じ符号を付して説明する。
図７は、本実施形態に係る弾性表面波素子１０の製造方法を模式的に示す部分断面図である。

図７（ａ）に、バンク４１の形成工程を示す。バンク４１は、基台層３０の表面周縁に所定の形状及び高さで液滴吐出法を用いて形成する。液滴吐出法は、前述した実施形態３と同様な方法、条件が用いられる。バンク４１によって凹部４２が形成され、凹部４２の底面には、平坦化処理が施された基台層３０の表面の一部が露出されている。また、パッド８３に連通するスルーホール４３も同じ工程により形成されている。
次に、基台層３０にパッド８３，８６に連通するスルーホールを形成する。

図７（ｂ）〜図７（ｅ）に、スルーホール４４〜４７を形成する工程を示す。まず、図７（ｂ）に示すように、凹部４２の底面（つまり、基台層３０の表面）とバンク４１の表面にわたってレジスト層１０２を形成し、露光、現像工程によりスルーホール４４，４５に対応する開口部１０２ａ，１０２ｂを有するレジストパターンを形成する。

そして、図７（ｃ）に示すように、スルーホール４４，４５を開設する工程を示す。エッチングによりスルーホール４４，４５を開設し、レジスト層１０２を除去し、洗浄する。
次に、絶縁層２３にスルーホール４６，４７を開設する。

まず、図７（ｄ）に示すように、凹部４２の底面（つまり、基台層３０の表面）とバンク４１の表面にわたってレジスト層１０３を形成し、露光、現像工程によりスルーホールに対応する開口部１０３ａ，１０３ｂを有するレジストパターンを形成する。
そして、エッチングにより、絶縁層２３にスルーホール４６，４７を開設する（図７（ｅ）。

続いて、凹部４２内の基台層３０の表面に圧電体層５０を形成する。図７（ｆ）にその状態を示す。
次いで、圧電体層５０の表面にレジスト層（図示せず）を形成した後、露光、現像工程により、圧電体５１の形状に対応したレジストパターンを形成し、エッチングにより圧電体５１を形成する（図７（ｇ）、参照）。そして、レジスト層を除去してＩＤＴ電極６０を形成する。

ＩＤＴ電極の形成工程を図７（ｈ）に示す。ＩＤＴ電極形成工程は、前述した実施形態１（図３（ｋ）、参照）と同様な方法、工程により形成される。つまり、ここでは、ＩＤＴ電極６０、接続電極６１ａ，６２ａ、ビアホール７１，７２、パッド８７を形成する。そして、蓋体９０を固着し、パッケージングして（図１（ｂ）、参照）、弾性表面波素子１０が完成する。

従って、このような実施形態４による製造方法によれば、完成品としては実施形態１（図１（ａ）、図１（ｂ）参照）と同じ構成の弾性表面波素子１０を形成することができ、同様な効果が得られる。
また、バンク４１を形成した後に、圧電体５１及びＩＤＴ電極６０を形成する工程順としているので、バンク４１の形成時に、基台層３０の表面にエッチング液等が接触することがないので、基台層３０の表面は平坦化処理をした状態のままのため、圧電体５１との接合の信頼性を高めることができる。

さらに、バンク４１の形成時には、基台層３０の表面には、ＩＤＴ電極６０等の突出部がなく同一平面状態であり、バンク形成時に、例えば、ＩＤＴ電極にヘッドノズルがＩＤＴ電極６０に接触して表面を損傷することがないというような効果がある。

なお、前述した実施形態３，４においても、実施形態２及び変形例（図４、図５、参照）のように、基台層３０の構成を、ＳｉＮとＡｌの積層構造とすることができる。

なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。

以上述べたように、上述した実施形態１〜実施形態４によれば、小型、薄型の実現と、パッケージングが容易で、しかも、高信頼性を有する弾性表面波素子の製造方法と、その製造方法により製造される弾性表面波素子を提供することができる。

１０…弾性表面波素子、２０…半導体基板、２１〜２３…絶縁層、３０…基台層、４１…バンク、５１…圧電体、６０…ＩＤＴ電極。

Claims (1)

1. 半導体基板の表面に絶縁層を形成する工程と、
   前記絶縁層の表面に、前記絶縁層に接する面の反対側の表面に少なくともＡｌ層を有する基台層を形成する工程と、
   前記Ａｌ層の表面を平坦化処理する工程と、
   前記Ａｌ層の表面にバンク層を形成する工程と、
   エッチングにより前記Ａｌ層の表面に至るまで前記バンク層の一部を除去し、前記バンク層によって取り囲まれ、前記Ａｌ層を底面とする凹部を形成する工程と、
   前記凹部の前記Ａｌ層の表面に圧電体を形成する工程と、
   前記圧電体の表面に櫛歯形状のＩｎｔｅｒｄｉｇｉｔａｌ Ｔｒａｎｓｄｕｃｅｒ電極を形成する工程と、
   を含むことを特徴とする弾性表面波素子の製造方法。

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