JP4921080B2 - メモリ制御回路及びメモリ制御方法 - Google Patents
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以下、本発明の実施形態について図面を参照しながら詳述する。
まず、本発明の第1の実施形態に係るメモリシステムについて説明する。
図1は、本実施形態に係るメモリシステムについて説明する図である。
本実施形態のデータ判定部2031は、データ並び替え部0〜n(110−0〜110−n)、データ切り替わりカウント部0〜n(120−0〜120−n)、最小値判定回路130、データ選択回路140等により構成されている。
並び替え0(0→1→2→3、データの並び替えをしない)の場合、バースト0〜バースト1の間に4ビット、バースト1〜バースト2の間に8ビット、バースト2〜バースト3の間に4ビットのデータが切り替わる。これをまとめると、1バースト中にデータの切り替わりが16回発生する。
先ず、最初のステップS101において、ライトデータバッファ2033内のライトデータのバースト順番を並び替えてn種類のライトデータを生成する。
次に、本発明の第2の実施形態に係るメモリシステムについて説明する。
図5は、本実施形態に係るメモリシステムについて説明する図である。
3000はメモリコントローラ、3100はメモリである。メモリコントローラ3000は、バスインターフェース3010、コマンド生成回路3040、ライトデータ生成回路3030、リードデータ受信回路3020等より構成されている。
データ判定部3031は、データ比較回路(210−0〜210−n)、データパターン保持回路220、データヒットフラグ生成回路230等より構成されている。本実施形態では、バースト長4を使用して説明する。
先ず、ステップS101において、ライトデータを、パターン0〜パターンnと比較する。図7に示したように、ライトデータが「FF→00→FF→00」の場合、パターン1に一致するため、データ判定部3031は、ヒット1とヒットフラグが「1」となる。エンコード部3032は、ヒット0〜nの結果を元に「0010」をエンコードする。また、データ固定制御部3034は、ヒットフラグが立っているため、データを「0」に固定して送信する。なお、パターン0〜パターンnは、データの切り替え回数の多いパターンである。
リードデータ選択部3022は、データパターン選択回路310及びデータパターン保持回路320より構成されている。本実施形態ではデータパターン保持回路220、320をリード、ライト個別に設けたが、同一のデータを保持するため共用も可能である。デコード部3023からのデコード結果に基づき、リードデータを選択する。
前述した本発明の実施形態におけるメモリ制御回路を構成する各手段、並びにメモリ制御方法の各ステップは、コンピュータのRAMやROMなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び前記プログラムを記録したコンピュータ読み取り可能な記録媒体は本発明に含まれる。
2100 メモリ
2010 バスインターフェース
2020 リードデータ受信回路
2030 ライトデータ生成回路
2040 コマンド生成回路
2021 リードデータバッファ
2022 データ並び替え制御回路
2023 デコード部
2031 データ判定部
2032 エンコード部
2033 ライトデータバッファ回路
Claims (5)
- 複数個のバーストから成るライトデータをメモリに書き込む制御を行うとともに、前記メモリに書き込まれたデータを読み出す制御を行うメモリ制御回路であって、
前記バーストの順番を並べ替えてn種類のライトデータを生成するライトデータ生成手段と、
前記ライトデータ生成手段によって生成されたn種類のライトデータの中から、メモリに書き込む際のデータ切り替え回数が前記バーストの順番を並べ替える前よりも少ないライトデータを選択するライトデータ選択手段と、
前記ライトデータ選択手段によって選択されたライトデータのバースト並び順を冗長ビットにエンコードするエンコード手段と、
前記ライトデータ選択手段によって選択されたライトデータと、前記エンコード手段によってエンコードされた冗長ビットとを前記メモリに書き込む書き込み手段と、
前記書き込み手段によって書き込まれたライトデータと冗長ビットとを前記メモリから読み出す読み出し手段と、
前記読み出し手段によって読み出された冗長ビットをデコードするデコード手段と、
前記デコード手段のデコーダ結果に従って、前記読み出し手段によって前記メモリから読み出されたリードデータのバースト並び順を検出するバースト並び順検出手段と、
前記バースト並び順検出手段の検出結果に従って前記リードデータのバースト並び順を並べ替えて前記並び替えを行う前のバーストの順番となるように復元するデータ復元手段とを有することを特徴とするメモリ制御回路。 - 前記ライトデータ選択手段は、前記ライトデータの切り替え回数が最小となるように前記バーストの順番が並べ替えられたライトデータを選択することを特徴とする請求項1に記載のメモリ制御回路。
- 複数個のバーストから成るライトデータをメモリに書き込む制御を行うとともに、前記メモリに書き込まれたデータを読み出す制御を行うメモリ制御回路であって、
前記バーストと所定のデータパターンとを比較する比較手段と、
前記比較手段の比較結果を冗長ビットにエンコードするエンコード手段と、
前記比較手段の比較により前記バーストが前記所定のデータパターンと一致しなかった場合、前記バーストをそのまま、ライトデータの一部として、一方、前記比較手段の比較により前記バーストが前記所定のデータパターンと一致した場合、前記所定のデータパターンと一致した前記バーストに代えて、固定の値のライトデータを、ライトデータの一部として出力するデータ固定制御手段と、
前記データ固定制御手段によって出力されたライトデータの一部と、前記エンコード手段によってエンコードされた冗長ビットとを前記メモリに書き込む書き込み手段と、
前記書き込み手段によって書き込まれたライトデータと冗長ビットとを前記メモリから読み出す読み出し手段と、
前記読み出し手段によって読み出された冗長ビットをデコードするデコード手段と、
前記デコード手段のデコード結果に従って、前記読み出し手段によって読み出されたライトデータをリードデータとして出力するか、前記所定のデータパターンをリードデータとして出力するか選択する選択手段とを有することを特徴とするメモリ制御回路。 - 複数個のバーストから成るライトデータをメモリに書き込む制御を行うとともに、前記メモリに書き込まれたデータを読み出す制御を行うメモリ制御方法であって、
前記バーストの順番を並べ替えてn種類のライトデータを生成するライトデータ生成工程と、
前記ライトデータ生成工程において生成されたn種類のライトデータの中から、メモリに書き込む際のデータ切り替え回数が前記バーストの順番を並べ替える前よりも少ないライトデータを選択するライトデータ選択工程と、
前記ライトデータ選択工程において選択されたライトデータのバースト並び順を冗長ビットにエンコードするエンコード工程と、
前記ライトデータ選択工程において選択されたライトデータと、前記エンコード工程においてエンコードされた冗長ビットとを前記メモリに書き込む書き込み工程と、
前記書き込み工程において書き込まれたライトデータと冗長ビットとを前記メモリから読み出す読み出し工程と、
前記読み出し工程において読み出された冗長ビットをデコードするデコード工程と、
前記デコード工程におけるデコーダ結果に従って、前記読み出し工程において前記メモリから読み出されたリードデータのバースト並び順を検出するバースト並び順検出工程と、
前記バースト並び順検出工程における検出結果に従って前記リードデータのバースト並び順を並べ替えて前記並び替えを行う前のバーストの順番となるように復元するデータ復元工程とを有することを特徴とするメモリ制御方法。 - 複数個のバーストから成るライトデータをメモリに書き込む制御を行うとともに、前記メモリに書き込まれたデータを読み出す制御を行うメモリ制御手順をコンピュータに実行させるためのプログラムであって、
前記バーストの順番を並べ替えてn種類のライトデータを生成するライトデータ生成手順と、
前記ライトデータ生成手順において生成されたn種類のライトデータの中から、メモリに書き込む際のデータ切り替え回数が前記バーストの順番を並べ替える前よりも少ないライトデータを選択するライトデータ選択手順と、
前記ライトデータ選択手順において選択されたライトデータのバースト並び順を冗長ビットにエンコードするエンコード手順と、
前記ライトデータ選択手順において選択されたライトデータと、前記エンコード手順においてエンコードされた冗長ビットとを前記メモリに書き込む書き込み手順と、
前記書き込み手順において書き込まれたライトデータと冗長ビットとを前記メモリから読み出す読み出し手順と、
前記読み出し手順において読み出された冗長ビットをデコードするデコード手順工程と、
前記デコード手順におけるデコーダ結果に従って、前記読み出し手順において前記メモリから読み出されたリードデータのバースト並び順を検出するバースト並び順検出手順と、
前記バースト並び順検出手順における検出結果に従って前記リードデータのバースト並び順を並べ替えて前記並び替えを行う前のバーストの順番となるように復元するデータ復元手順とをコンピュータに実行させるためのプログラム。
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