JP4919776B2

JP4919776B2 - Reference voltage circuit

Info

Publication number: JP4919776B2
Application number: JP2006311916A
Authority: JP
Inventors: 一之宮島
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2006-11-17
Filing date: 2006-11-17
Publication date: 2012-04-18
Anticipated expiration: 2026-11-17
Also published as: JP2008129717A

Description

本発明は、ＣＭＯＳ構成の半導体集積回路内において用いられる基準電圧回路に係り、特に、電源電圧変動による出力電圧の変動の抑圧等を図ったものに関する。 The present invention relates to a reference voltage circuit used in a semiconductor integrated circuit having a CMOS configuration, and more particularly, to a circuit that suppresses fluctuations in output voltage due to fluctuations in power supply voltage.

シリコン半導体集積回路において、その内部で温度に対して変動の少ない参照電圧（基準電圧）を得ることは、電源用ＩＣなどを初め、多くの回路において必須のこととなっている。通常、温度に対して変動の少ない回路を得るには、バンドギャップリファレンス回路が用いられるが、この場合、バイポーラトランジスタが必要であり、ユニポーラの素子であるＣＭＯＳプロセスを用いる回路の場合、この回路を構成することは難しく、また、仮に、回路を構成し得たとしても回路規模が大きくなり、レイアウト面積も大きくなるといった問題を招来することとなる。 In a silicon semiconductor integrated circuit, obtaining a reference voltage (reference voltage) with little fluctuation with respect to temperature inside is essential in many circuits including a power supply IC. Usually, a bandgap reference circuit is used to obtain a circuit with little variation with respect to temperature. In this case, a bipolar transistor is required, and in the case of a circuit using a CMOS process which is a unipolar element, this circuit is used. It is difficult to configure, and even if a circuit can be configured, the circuit scale increases and the layout area increases.

このため、従来、ＣＭＯＳ構成の回路において、温度に対して変動の少ない電圧源を得るには、例えば、特許文献１等で提案された回路を用いる必要があった。
図５には、かかる特許文献１等において開示された従来のＭＯＳトランジスタを用いた基準電圧回路が示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
この回路は、ゲート・ソース間が短絡されたデプレッション型ＮＭＯＳトランジスタＭ１Ａと、ゲート・ドレイン間が短絡されたエンハンスメント型ＮＭＯＳトランジスタＭ２Ａとを有してなり、トランジスタＭ１ＡのソースとトランジスタＭ２Ａのドレインとが接続されて、直列接続された構成となっている。 For this reason, conventionally, in a circuit having a CMOS configuration, in order to obtain a voltage source with little variation with respect to temperature, for example, it has been necessary to use a circuit proposed in Patent Document 1 or the like.
FIG. 5 shows a reference voltage circuit using a conventional MOS transistor disclosed in Patent Document 1 and the like. Hereinafter, such a conventional circuit will be described with reference to FIG.
This circuit has a depletion type NMOS transistor M1A whose gate and source are short-circuited, and an enhancement type NMOS transistor M2A whose gate and drain are short-circuited. The source of the transistor M1A and the drain of the transistor M2A are connected to each other. Connected and connected in series.

かかる構成において、トランジスタＭ１Ａのドレインに、電圧源Ｖ１の電圧を印加すると、２つのトランジスタＭ１Ａ，Ｍ２Ａには等しいドレイン電流が流れ、エンハンスメント型ＮＭＯＳトランジスタＭ２Ａのゲート・ソース間電圧Ｖｇｓ２は、下記する式１の大きさとなる。 In such a configuration, when the voltage of the voltage source V1 is applied to the drain of the transistor M1A, equal drain currents flow in the two transistors M1A and M2A, and the gate-source voltage Vgs2 of the enhancement type NMOS transistor M2A is expressed by the following equation: 1 size.

Ｖｇｓ２＝−(β1／β2)^１／２×ＶT1＋ＶT2・・・式１ Vgs2 = − (β1 / β2) ^1/2 × VT1 + VT2 (formula 1)

ここで、β1は、トランジスタＭ１Ａのトランスコンダクタンス係数、β2は、トランジスタＭ２Ａのトランスコンダクタンス係数、ＶT1は、トランジスタＭ１Ａの閾値電圧、ＶT2は、トランジスタＭ２Ａの閾値電圧である。 Here, β1 is the transconductance coefficient of the transistor M1A, β2 is the transconductance coefficient of the transistor M2A, VT1 is the threshold voltage of the transistor M1A, and VT2 is the threshold voltage of the transistor M2A.

そして、トランジスタＭ１ＡとＭ２Ａのゲートのアスペクト比を調整して、β1とβ2をほぼ等しくすると、上記の式１は、下記する式２の如くとなり、２つのＭＯＳトランジスタＭ１Ａ，Ｍ２Ａの閾値電圧の差に等しい基準電圧出力が得られることとなる。 Then, by adjusting the aspect ratios of the gates of the transistors M1A and M2A and making β1 and β2 substantially equal, the above equation 1 becomes the following equation 2, and the difference between the threshold voltages of the two MOS transistors M1A and M2A A reference voltage output equal to is obtained.

Ｖｇｓ２＝−ＶT1＋ＶT2・・・式２ Vgs2 = −VT1 + VT2 Equation 2

トランジスタＭ１ＡとトランジスタＭ２Ａが、同一のチップ内に構成された場合、その閾値電圧の温度変化は、ほぼ等しくなるため、双方の閾値電圧の差分であるＶｇｓ２の値は、温度に対してほぼ一定となり、温度変化の小さな基準電圧源として利用することができるものとなる。
このような回路は、少ない素子数で温度変化の小さな電圧源を得ることができるため、ＣＭＯＳプロセスを用いた集積回路においては、基準電圧源として多用されている。 When the transistor M1A and the transistor M2A are configured in the same chip, the temperature change of the threshold voltage is almost equal. Therefore, the value of Vgs2, which is the difference between the two threshold voltages, is substantially constant with respect to the temperature. Thus, it can be used as a reference voltage source with a small temperature change.
Since such a circuit can obtain a voltage source with a small temperature change with a small number of elements, it is frequently used as a reference voltage source in an integrated circuit using a CMOS process.

ところで、Ｐ型の半導体基板を用いたＣＭＯＳ集積回路においては、Ｎ型ＭＯＳトランジスタの基板電位は、全て最低電位に共通になる。このため、図５に示されたデプレッション型ＮＭＯＳトランジスタＭ１Ａのソース・基板間には、上述の式１におけるＶｇｓ２に相当する電圧が印加されることとなる。 By the way, in a CMOS integrated circuit using a P-type semiconductor substrate, the substrate potentials of the N-type MOS transistors are all common to the lowest potential. For this reason, a voltage corresponding to Vgs2 in the above equation 1 is applied between the source and the substrate of the depletion type NMOS transistor M1A shown in FIG.

また、一般に、ＭＯＳトランジスタの閾値電圧ＶTHは、下記する式３に表されるものとなる。 In general, the threshold voltage VTH of the MOS transistor is expressed by the following Equation 3.

ＶTH＝ＶT0＋γ｛（｜２φF＋ＶSB｜）^１／２−（｜２φF｜）^１／２｝・・・式３ VTH = VT0 + γ {(| 2φF + VSB |) ^1/2 − (| 2φF |) ^1/2 } Equation 3

なお、γは、下記する式４によって表される。 Note that γ is expressed by the following Equation 4.

γ＝（２ｑ・εsi・Ｎsub）^１／２／Ｃox・・・式４ γ = (2q · εsi · Nsub) ^1/2 / Cox Equation 4

上記の式３及び式４において、ＶT0はＶSB＝０Ｖ時の閾値電圧、ＶSBはソース・基板間電位差、γは基板バイアス効果係数、φFはフェルミレベルで、大凡０.３程度である。また、ｑは電子の電荷量、εsiはシリコン誘電率（＝１.０４×１０^−１２ｆ／ｃｍ）、Ｎsubは基板アクセプタ濃度、Ｃoxは単位面積当たりのゲート容量である。 In the above formulas 3 and 4, VT0 is the threshold voltage when VSB = 0V, VSB is the source-substrate potential difference, γ is the substrate bias effect coefficient, and φF is the Fermi level, which is about 0.3. Further, q is the charge amount of electrons, εsi is the silicon dielectric constant (= 1.04 × 10 ⁻¹² f / cm), Nsub is the substrate acceptor concentration, and Cox is the gate capacitance per unit area.

したがって、基板バイアス効果係数はＣoxの値が小さいほど大きくなり、ソース・基板間電位差に対して、ＶTHが＋側に大きく変動するようになる。このため、デプレッション型トランジスタＭ１Ａの閾値電圧は大きく変化し、最悪の場合、閾値電圧は正の値となり、ゲート・ソース間が短絡されたトランジスタＭ１Ａのドレイン電流は、ほぼ０となる。その結果、トランジスタＭ２Ａのゲート・ソース間の電圧は不安定となり、基準電圧として用いることができなくなる。 Therefore, the substrate bias effect coefficient increases as the value of Cox decreases, and VTH greatly fluctuates on the + side with respect to the source-substrate potential difference. For this reason, the threshold voltage of the depletion type transistor M1A changes greatly, and in the worst case, the threshold voltage becomes a positive value, and the drain current of the transistor M1A in which the gate and the source are short-circuited becomes almost zero. As a result, the voltage between the gate and source of the transistor M2A becomes unstable and cannot be used as a reference voltage.

上述のような問題を解決する方策として、従来から、例えば図６に示されたような構成の回路が提案されている。
かかる回路においては、トランジスタＭ１Ｂ，Ｍ２Ｂのソース・基板間電圧は、デプレッション型ＮＭＯＳトランジスタＭ１Ｂの閾値電圧に近くなり、大凡０.２〜０.１Ｖ程度に抑えることができるものとなっている。
しかしながら、この回路では、回路自身の発振を防止するため、位相補償用のコンデンサＣ１を、ＰＭＯＳトランジスタＭ５Ｂのゲート・ドレイン間に接続する必要がある。このため、この回路に電圧を供給する電圧源Ｖ１の変動が、ＰＭＯＳトランジスタＭ５Ｂのゲート・ドレイン間の寄生容量を介して、回路の出力電圧に重畳されてしまい、特に、周波数が高くなるほど、電圧源Ｖ１の変動成分の除去が困難になるという欠点を有している。このような特性を改善するには、出力端子とグランドとの間に設けられたコンデンサＣ２の容量値を増加する必要があるが、容量値の増加は、集積回路化における回路面積の増大を招くという問題がある。
特公平４−６５５４６号公報（第２−５頁、図１−図３） As a measure for solving the above problem, a circuit having a configuration as shown in FIG. 6 has been proposed.
In such a circuit, the source-substrate voltages of the transistors M1B and M2B are close to the threshold voltage of the depletion type NMOS transistor M1B, and can be suppressed to about 0.2 to 0.1 V.
However, in this circuit, in order to prevent oscillation of the circuit itself, it is necessary to connect a phase compensation capacitor C1 between the gate and drain of the PMOS transistor M5B. For this reason, the fluctuation of the voltage source V1 that supplies the voltage to this circuit is superimposed on the output voltage of the circuit via the parasitic capacitance between the gate and drain of the PMOS transistor M5B. In particular, the higher the frequency, the higher the voltage There is a drawback that it is difficult to remove the fluctuation component of the source V1. In order to improve such characteristics, it is necessary to increase the capacitance value of the capacitor C2 provided between the output terminal and the ground. However, the increase in the capacitance value causes an increase in circuit area in the integrated circuit implementation. There is a problem.
Japanese Examined Patent Publication No. 4-65546 (page 2-5, FIGS. 1 to 3)

ところで、近年、車載の半導体集積回路の要求が高まりつつあるが、半導体集積回路を車載するためには、最低でも１２Ｖ以上の電源電圧で動作し、また、瞬間的にそれ以上の電圧が印加されても破壊に至らない特性が求められる。
この様な半導体集積回路を構成するＣＭＯＳトランジスタは、ゲートが破壊する電圧を上げるため、ゲート酸化膜の厚みを厚くする傾向にある。このため、先の式４におけるＣoxが小さくなり、それに伴い閾値電圧に対する基板電圧効果の影響が大きくなる。
Ｎ型基板のウェハを使用すれば、ＮＭＯＳは各素子毎に基板電圧を分離することができるが、Ｎ型基板の場合、基板全体が電源に接続されるため、電源電圧の変動が各配線と基板間の寄生容量を介して伝わり、電源電圧の変動に対して影響を受け易い回路となってしまうという欠点がある。 By the way, in recent years, the demand for in-vehicle semiconductor integrated circuits is increasing. However, in order to mount in-vehicle semiconductor integrated circuits, it operates with a power supply voltage of 12 V or more at the minimum, and a voltage higher than that is applied instantaneously. However, characteristics that do not lead to destruction are required.
The CMOS transistors constituting such a semiconductor integrated circuit tend to increase the thickness of the gate oxide film in order to increase the voltage at which the gate is broken. For this reason, Cox in Equation 4 is reduced, and accordingly, the influence of the substrate voltage effect on the threshold voltage is increased.
If an N-type substrate wafer is used, the NMOS can separate the substrate voltage for each element. However, in the case of the N-type substrate, the entire substrate is connected to the power supply, so that the fluctuation of the power supply voltage is different from that of each wiring. There is a drawback that the circuit is transmitted through the parasitic capacitance between the substrates and is easily affected by fluctuations in the power supply voltage.

本発明は、上記実状に鑑みてなされたもので、ＮＭＯＳトランジスタの基板電圧効果の影響を受けることなく、電源電圧の変動や、温度変化に対する変動が小さく、安定した基準電圧を得ることができる基準電圧回路を提供するものである。 The present invention has been made in view of the above circumstances, and is a reference that can obtain a stable reference voltage without being affected by the substrate voltage effect of the NMOS transistor and with little fluctuation in power supply voltage and fluctuation in temperature. A voltage circuit is provided.

上記本発明の目的を達成するため、本発明に係る基準電圧回路は、
デプレッション型の第１のＮＭＯＳトランジスタと、エンハンスメント型の第２のＮＭＯＳトランジスタとを有すると共に、第１のカレントミラー回路を構成するよう接続された第３及び第４のＰＭＯＳトランジスタを有してなる基準電圧回路であって、
前記第１のカレントミラー回路を構成する前記第３及び第４のＰＭＯＳトランジスタは、ソース及びバックゲートが相互に接続される一方、ゲートが相互に接続されると共に、前記第３のＰＭＯＳトランジスタのドレイン及び前記第２のＮＭＯＳトランジスタのゲート及び前記第１のＮＭＯＳトランジスタのドレインが接続され、
前記第２のＮＭＯＳトランジスタのドレインは、前記第４のＰＭＯＳトランジスタのドレインに接続されると共に第５のＰＭＯＳトランジスタのゲートに接続され、前記第５のＰＭＯＳトランジスタのドレインはグランドに接続される一方、
前記第１のＮＭＯＳトランジスタのゲート、ソース及びバックゲートと、前記第２のＮＭＯＳトランジスタのソース及びバックゲートは、共にグランドに接続され、
前記第３及び第４のＰＭＯＳトランジスタのソース及びバックゲートは、前記第５のＰＭＯＳトランジスタのソース及びバックゲートに接続されると共に、第６のＰＭＯＳトランジスタのドレインに接続され、
前記第６のＰＭＯＳトランジスタのゲートは、第７のＰＭＯＳトランジスタのゲート及びドレインと相互に接続される一方、前記第６及び第７のＰＭＯＳトランジスタのソース及びバックゲートは共に電圧源に接続され、前記第７のＰＭＯＳトランジスタのドレインとグランドとの間には電流源が直列接続されて、前記第６及び第７のＰＭＯＳトランジスタにより第２のカレントミラー回路が構成され、
前記第１のＮＭＯＳトランジスタのドレイン、前記第２のＮＭＯＳトランジスタのゲート、前記第３及び第４のＰＭＯＳトランジスタのゲート、及び、前記第３のＰＭＯＳトランジスタのドレインの相互の接続点に、一定に保持された基準電圧が出力可能に構成されてなるものである。
かかる構成において、前記第２のＮＭＯＳトランジスタのゲートと接続された前記第３のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタのゲートに接続された前記第１のＮＭＯＳトランジスタのドレインとの間に、一定電位差を生成するよう電位差発生手段を設けてなるものが好適である。 In order to achieve the above object of the present invention, a reference voltage circuit according to the present invention includes:
A reference having a depletion-type first NMOS transistor and an enhancement-type second NMOS transistor, and having third and fourth PMOS transistors connected to form a first current mirror circuit A voltage circuit,
The third and fourth PMOS transistors constituting the first current mirror circuit have a source and a back gate connected to each other, a gate connected to each other, and a drain of the third PMOS transistor. And the gate of the second NMOS transistor and the drain of the first NMOS transistor are connected,
Drain before Symbol second NMOS transistor, the conjunction should be connected to the drain of the fourth PMOS transistor is connected to the gate of the fifth PMOS transistor, a drain of said fifth PMOS transistor are connected to ground on the other hand,
The first gate of the NMOS transistor, a source and a back gate, a source and a back gate of said second NMOS transistor is connected both to ground,
The sources and back gates of the third and fourth PMOS transistors are connected to the source and back gate of the fifth PMOS transistor and to the drain of the sixth PMOS transistor,
The gate of the sixth PMOS transistor is connected to the gate and drain of the seventh PMOS transistor, while the source and back gate of the sixth and seventh PMOS transistors are both connected to a voltage source, A current source is connected in series between the drain of the seventh PMOS transistor and the ground, and a second current mirror circuit is configured by the sixth and seventh PMOS transistors,
Constantly held at mutual connection points of the drain of the first NMOS transistor, the gate of the second NMOS transistor, the gates of the third and fourth PMOS transistors, and the drain of the third PMOS transistor The configured reference voltage can be output.
In this configuration, the drain of the third PMOS transistor connected to the gate of the second NMOS transistor and the drain of the first NMOS transistor connected to the gate of the third PMOS transistor. It is preferable to provide a potential difference generating means so as to generate a constant potential difference.

本発明によれば、第１及び第２のＮＭＯＳトランジスタのドレイン電流が同一となるように、第３及び第４のＰＭＯＳトランジスタにより制御されるため、第２のＮＭＯＳトランジスタは、ほぼ第１及び第２のＮＭＯＳトランジスタの閾値電圧の差に維持でき、安定した基準電圧を得るができる。
本発明によれば、第１及び第２のＮＭＯＳトランジスタのソース及びバックゲート電位が、最低電位であるグランドに接続されるため、いわゆる基板電圧効果（式３及び式４参照）の影響を受けることが無く、また、広い周波数帯域に電源電圧の変動の影響を受けることが無く、出力の安定した基準電圧回路を提供することができる。
特に、第３及び第４のＰＭＯＳトランジスタに対して、カレントミラー回路の電流が供給されるような構成を採ることで、電源電圧が変動しても、基準電圧出力の変動を極力最小に抑圧することができ、より信頼性の高い基準電圧回路を提供することができる。 According to the present invention, since the drain currents of the first and second NMOS transistors are controlled by the third and fourth PMOS transistors so that the drain currents are the same, the second NMOS transistor is substantially the first and second NMOS transistors. The difference between the threshold voltages of the two NMOS transistors can be maintained, and a stable reference voltage can be obtained.
According to the present invention, since the source and back gate potentials of the first and second NMOS transistors are connected to the ground that is the lowest potential, they are affected by the so-called substrate voltage effect (see Equations 3 and 4). In addition, it is possible to provide a reference voltage circuit having a stable output without being affected by fluctuations in the power supply voltage in a wide frequency band.
In particular, by adopting a configuration in which the current of the current mirror circuit is supplied to the third and fourth PMOS transistors, even if the power supply voltage fluctuates, the fluctuation of the reference voltage output is minimized as much as possible. And a more reliable reference voltage circuit can be provided.

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例における基準電圧回路は、基準電圧を発生する第１及び第２のＮＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、第１のカレントミラー回路を構成する第３及び第４のＰＭＯＳトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４と、第５のＰＭＯＳトランジスタ（図１においては「Ｍ５」と表記）５と、第２のカレントミラー回路を構成する第６及び第７のＰＭＯＳトランジスタ（図１においては、それぞれ「Ｍ６」、「Ｍ７」と表記）６，７と、電流Ｉ１を出力する電流源１１とを主たる構成要素として構成されてなるものである。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first configuration example of the reference voltage circuit according to the embodiment of the present invention will be described with reference to FIG.
The reference voltage circuit in the first configuration example includes first and second NMOS transistors (indicated as “M1” and “M2” in FIG. 1, respectively) 1 and 2 that generate a reference voltage, The third and fourth PMOS transistors (indicated as “M3” and “M4” in FIG. 1) 3 and 4 and the fifth PMOS transistor (in FIG. 1, “M5”) constituting the current mirror circuit, respectively. (Notation) 5, sixth and seventh PMOS transistors (indicated as “M6” and “M7” in FIG. 1) 6 and 7 constituting the second current mirror circuit, and currents that output current I 1, respectively. The source 11 is configured as a main component.

本発明の実施の形態において、第１のＮＭＯＳトランジスタ１には、デプレッション型が、第２のＮＭＯＳトランジスタ２には、エンハンスメント型が、それぞれ用いられている。
第１及び第２のＮＭＯＳトランジスタ１，２は、それぞれバックゲートとソースがグランドに接続されると共に、第１のＮＭＯＳトランジスタ１は、さらにゲートがグランドに接続されたものとなっている。 In the embodiment of the present invention, a depletion type is used for the first NMOS transistor 1 and an enhancement type is used for the second NMOS transistor 2.
Each of the first and second NMOS transistors 1 and 2 has a back gate and a source connected to the ground, and the first NMOS transistor 1 further has a gate connected to the ground.

一方、第３及び第４のＰＭＯＳトランジスタ３，４は、第１のカレントミラー回路を構成し、その負荷側に次述するように第１及び第２のＮＭＯＳトランジスタ１，２が設けられて、第１及び第２のＮＭＯＳトランジスタ１，２に等しいドレイン電流を流すことができるようになっている。
以下、具体的な接続を説明すれば、まず、第３及び第４のＰＭＯＳトランジスタ３，４は、各々のゲートと第３のＰＭＯＳトランジスタ３のドレインとが相互に接続される一方、それぞれのソース及びバックゲートが相互に接続されて、後述する第２のカレントミラー回路を構成する第６のＰＭＯＳトランジスタ６のドレインに接続されたものとなっている。 On the other hand, the third and fourth PMOS transistors 3 and 4 constitute a first current mirror circuit, and the first and second NMOS transistors 1 and 2 are provided on the load side as described below. A drain current equal to that of the first and second NMOS transistors 1 and 2 can flow.
In the following, specific connections will be described. First, the third and fourth PMOS transistors 3 and 4 have their gates connected to the drain of the third PMOS transistor 3 while their respective sources are connected. And the back gate are connected to each other and connected to the drain of a sixth PMOS transistor 6 constituting a second current mirror circuit described later.

そして、第１のＮＭＯＳトランジスタ１のドレインと第２のＮＭＯＳトランジスタ２のゲートが、第３及び第４のＰＭＯＳトランジスタ３，４の相互のゲート及び第３のＰＭＯＳトランジスタ３のドレインの相互の接続点に接続されたものとなっている一方、第２のＮＭＯＳトランジスタ２のドレインは、第４のＰＭＯＳトランジスタ４のドレインに接続されたものとなっている。 The drain of the first NMOS transistor 1 and the gate of the second NMOS transistor 2 are connected to each other between the gates of the third and fourth PMOS transistors 3 and 4 and the drain of the third PMOS transistor 3. On the other hand, the drain of the second NMOS transistor 2 is connected to the drain of the fourth PMOS transistor 4.

また、第５のＰＭＯＳトランジスタ５は、ソースとバックゲートが相互に接続されると共に、第３及び第４のＰＭＯＳトランジスタ３，４のソースに接続される一方、ドレインは、グランドに接続されており、さらに、ゲートは、第２のＮＭＯＳトランジスタ２と第４のＰＭＯＳトランジスタ４の相互のドレインの接続点に接続されたものとなっている。 The fifth PMOS transistor 5 has a source and a back gate connected to each other, and is connected to the sources of the third and fourth PMOS transistors 3 and 4, while a drain is connected to the ground. Further, the gate is connected to the connection point between the drains of the second NMOS transistor 2 and the fourth PMOS transistor 4.

第６及び第７のＰＭＯＳトランジスタ６，７は、第２のカレントミラー回路を構成しており、第１のカレントミラー回路を構成する第３及び第４のＰＭＯＳトランジスタ３，４へ、電流を供給するようになっている。
すなわち、第６及び第７のＰＭＯＳトランジスタ６，７は、相互のゲートと、第７のＰＭＯＳトランジスタ７のドレインとが相互に接続される一方、各々のソースとバックゲートが相互に接続されて電圧源１２に接続されたものとなっている。 The sixth and seventh PMOS transistors 6 and 7 constitute a second current mirror circuit, and supply current to the third and fourth PMOS transistors 3 and 4 constituting the first current mirror circuit. It is supposed to be.
That is, in the sixth and seventh PMOS transistors 6 and 7, the gates and the drains of the seventh PMOS transistors 7 are connected to each other, while the sources and back gates are connected to each other. It is connected to the source 12.

そして、第６のＰＭＯＳトランジスタ６のドレインは、第３及び第４のＰＭＯＳトランジスタ３，４のソースに接続される一方、第７のＰＭＯＳトランジスタ７のドレインとグランドとの間には、電流源１１が直列接続されて設けられたものとなっている。
なお、第１のＮＭＯＳトランジスタ１のドレインと第３のＰＭＯＳトランジスタ３のドレインの接続点には、基準電圧出力端子２１が接続されている。 The drain of the sixth PMOS transistor 6 is connected to the sources of the third and fourth PMOS transistors 3 and 4, while the current source 11 is connected between the drain of the seventh PMOS transistor 7 and the ground. Are provided in series connection.
A reference voltage output terminal 21 is connected to a connection point between the drain of the first NMOS transistor 1 and the drain of the third PMOS transistor 3.

しかして、かかる構成における動作について説明すれば、本発明の実施の形態における基準電圧回路においては、第５のＰＭＯＳトランジスタ５により、第１及び第２のＮＭＯＳトランジスタ１，２のドレイン電流が等しくなるように、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位が制御される。その結果、第２のＮＭＯＳトランジスタ２のゲート・ソース間電圧、すなわち、基準電圧出力端子２１の電圧は、電流源１１の出力電流Ｉ１が変動しても、一定に保持されるものとなる。
第２のＮＭＯＳトランジスタ２のゲート・ソース間電圧、すなわち、基準電圧出力端子２１の電圧は、背景技術で説明したように、下記に再度示す式２によって表される大きさとなる。そのため、温度変化に対して変動が少なく、しかも、ＮＭＯＳトランジスタの基板バイアス効果の影響を受けず、さらには、電圧源１２の電圧変動に対しても影響を受け難い基準電圧出力が得られることとなる。 Thus, the operation in such a configuration will be described. In the reference voltage circuit in the embodiment of the present invention, the drain currents of the first and second NMOS transistors 1 and 2 are equalized by the fifth PMOS transistor 5. Thus, the source and back gate potentials of the third and fourth PMOS transistors 3 and 4 are controlled. As a result, the gate-source voltage of the second NMOS transistor 2, that is, the voltage of the reference voltage output terminal 21, is held constant even if the output current I1 of the current source 11 fluctuates.
The gate-source voltage of the second NMOS transistor 2, that is, the voltage of the reference voltage output terminal 21 has a magnitude represented by the following equation 2 again as described in the background art. Therefore, it is possible to obtain a reference voltage output that is less affected by changes in temperature, is not affected by the substrate bias effect of the NMOS transistor, and is less affected by voltage fluctuations of the voltage source 12. Become.

Ｖｇｓ２＝−ＶT1＋ＶT2・・・式２ Vgs2 = −VT1 + VT2 Equation 2

ここで、ＶT1は、第１のＮＭＯＳトランジスタ１の閾値電圧、ＶT2は、第２のＮＭＯＳトランジスタ２の閾値電圧である。 Here, VT1 is the threshold voltage of the first NMOS transistor 1, and VT2 is the threshold voltage of the second NMOS transistor 2.

次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、第１のＮＭＯＳトランジスタ１のドレインと第３のＰＭＯＳトランジスタ３のドレインの間に、出力電圧Ｖ２の電位差発生手段としての第２の電圧源１３を、その正極に第３のＰＭＯＳトランジスタ３のドレインが、負極に第１のＮＭＯＳトランジスタ１のドレインが、それぞれ接続されるように設けたものである。 Next, a second configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
In the second configuration example, a second voltage source 13 serving as a potential difference generating means for the output voltage V2 is provided between the drain of the first NMOS transistor 1 and the drain of the third PMOS transistor 3 at the positive electrode. The drain of the three PMOS transistors 3 is provided so that the drain of the first NMOS transistor 1 is connected to the negative electrode.

そして、第２のＮＭＯＳトランジスタ２のゲートは、第２の電圧源１３の正極に、第３のＰＭＯＳトランジスタ３のゲートは、第２の電圧源１３の負極に、それぞれ接続されて、第２のＮＭＯＳトランジスタ２のゲートと、第３のＰＭＯＳトランジスタ３のゲートの間に、一定電圧Ｖ２が生ずるよう構成されたものとなっている。 The gate of the second NMOS transistor 2 is connected to the positive electrode of the second voltage source 13, and the gate of the third PMOS transistor 3 is connected to the negative electrode of the second voltage source 13, respectively. A constant voltage V2 is generated between the gate of the NMOS transistor 2 and the gate of the third PMOS transistor 3.

かかる第２の構成例は、次述するような観点からなされたものである。
まず、先の図１に示された第１の構成例においては、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位は最低であっても、背景技術で説明したように、下記に再度示す式１に示される第２のＮＭＯＳトランジスタ２のゲート・ソース間電圧と、第３のＰＭＯＳトランジスタ３の閾値電圧の和以上は必要である。 The second configuration example is made from the viewpoint described below.
First, in the first configuration example shown in FIG. 1, even if the source and back gate potentials of the third and fourth PMOS transistors 3 and 4 are the lowest, as described in the background art, More than the sum of the gate-source voltage of the second NMOS transistor 2 and the threshold voltage of the third PMOS transistor 3 shown in Equation 1 shown below again is necessary.

一般的なＣＭＯＳプロセスの場合、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位は、約２〜２.４Ｖ程度であり、電圧源１２の電圧Ｖ１がこれより低い場合、第１の構成例においては、意図した特性を得ることができなくなってしまう。
第２の構成例は、かかる観点から、上述のように第２の電圧源１３を設けることで、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位を一定電圧Ｖ２分だけ低下させることができる。したがって、その分、上述のように所望する動作特性が得られなくなる電圧源１２の電圧レベルが引き下げられることとなるため、電圧源１２の電圧が多少低下しても、即座に所望する動作特性が確保困難になることが防止できるものとなっている。 In the case of a general CMOS process, the source and back gate potentials of the third and fourth PMOS transistors 3 and 4 are about 2 to 2.4 V, and when the voltage V1 of the voltage source 12 is lower than this, In the first configuration example, the intended characteristics cannot be obtained.
In the second configuration example, from this point of view, the source of the third and fourth PMOS transistors 3 and 4 and the back gate potential of the third and fourth PMOS transistors 3 and 4 are reduced by a constant voltage V2 by providing the second voltage source 13 as described above. Can be made. Therefore, since the voltage level of the voltage source 12 at which the desired operating characteristics cannot be obtained as described above is lowered accordingly, even if the voltage of the voltage source 12 is somewhat lowered, the desired operating characteristics are immediately obtained. It is possible to prevent difficulty in securing.

次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、図２における第２の電圧源１３についてのより具体的な回路構成例を示したものである。
この第３の構成例においては、デプレッション型の第８のＮＭＯＳトランジスタ（図３においては「Ｍ８」と表記）８が、次述するように第１のＮＭＯＳトランジスタ１と第３のＰＭＯＳトランジスタ３の間、及び、第２のＮＭＯＳトランジスタ２と第３ＰＭＯＳトランジスタ３との間に設けられたものとなっている。 Next, a third configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 or FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
This third configuration example shows a more specific circuit configuration example for the second voltage source 13 in FIG.
In this third configuration example, a depletion-type eighth NMOS transistor (denoted as “M8” in FIG. 3) 8 includes the first NMOS transistor 1 and the third PMOS transistor 3 as described below. And between the second NMOS transistor 2 and the third PMOS transistor 3.

すなわち、まず、第８のＮＭＯＳトランジスタ８のドレインは、ゲートと相互に接続されると共に、第２のＮＭＯＳトランジスタ２のゲート、第３のＰＭＯＳトランジスタ３のドレイン及び基準電圧出力端子２１に接続されている。
また、第８のＮＭＯＳトランジスタ８のソースは、第１のＮＭＯＳトランジスタ１のドレイン及び第３のＮＭＯＳトランジスタ３のゲートに接続されている。
そして、第８のＮＭＯＳトランジスタ８のバックゲートは、グランドに接続されたものとなっている。 That is, first, the drain of the eighth NMOS transistor 8 is connected to the gate and connected to the gate of the second NMOS transistor 2, the drain of the third PMOS transistor 3, and the reference voltage output terminal 21. Yes.
The source of the eighth NMOS transistor 8 is connected to the drain of the first NMOS transistor 1 and the gate of the third NMOS transistor 3.
The back gate of the eighth NMOS transistor 8 is connected to the ground.

かかる構成により、第８のＮＭＯＳトランジスタ８のドレイン・ソース間には、第１のＮＭＯＳトランジスタ１のドレイン電流に応じた一定の電位差が発生するが、第８のＮＭＯＳトランジスタ８は、第１のＮＭＯＳトランジスタ１と同じデプレッション型であるため、その電位差は、第１のＮＭＯＳトランジスタ１の閾値電圧のばらつきの影響を受け難い。そのため、製造に起因する閾値電圧のばらつきがあっても、第８のＮＭＯＳトランジスタ８のドレイン・ソース間電圧の変動が極力小さいものとなり、先に図２の構成例で説明したように、電圧源１２の電圧レベルの低下による所望する動作特性の低下を極力防止することができるものとなる。 With this configuration, a constant potential difference corresponding to the drain current of the first NMOS transistor 1 is generated between the drain and source of the eighth NMOS transistor 8, but the eighth NMOS transistor 8 is Since the same depletion type as the transistor 1 is used, the potential difference is hardly affected by variations in threshold voltage of the first NMOS transistor 1. Therefore, even if there is a variation in threshold voltage due to manufacturing, the fluctuation of the drain-source voltage of the eighth NMOS transistor 8 is as small as possible. As described in the configuration example of FIG. Therefore, it is possible to prevent a decrease in desired operation characteristics due to a decrease in the voltage level of 12 as much as possible.

次に、第４の構成例について、図４を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の構成例は、図２に示されれた構成例における電圧Ｖ２を生成するための具体的な回路構成例の１つである。かかる構成例においては、第１のカレントミラー回路を構成する第３及び第４のＰＭＯＳトランジスタ３，４と、第１及び第２ＮＭＯＳトランジスタ１，２との間に、次述するように第９及び第１０のＰＭＯＳトランジスタ（図４においては、それぞれ「Ｍ９」、「Ｍ１０」と表記）９，１０が設けられている。 Next, a fourth configuration example will be described with reference to FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The fourth configuration example is one of specific circuit configuration examples for generating the voltage V2 in the configuration example shown in FIG. In this configuration example, the ninth and fourth PMOS transistors 3 and 4 constituting the first current mirror circuit and the first and second NMOS transistors 1 and 2 are connected between the first and second NMOS transistors 1 and 2 as described below. Tenth PMOS transistors (represented as “M9” and “M10” in FIG. 4) 9 and 10, respectively, are provided.

以下、具体的に説明すれば、まず、第３のＰＭＯＳトランジスタ３のゲート・ドレイン間に、ゲート・ドレイン間が短絡された第９のＰＭＯＳトランジスタ９が、第３のＰＭＯＳトランジスタ３とゲート同士が共通になるように設けられている。
そして、第９のＰＭＯＳトランジスタ９は、そのソースが第３のＰＭＯＳトランジスタ３のドレイン及び第２のＮＭＯＳトランジスタ２のゲートと共に接続され、さらに、基準電圧出力端２１に接続されている。また、第９のＮＭＯＳトランジスタ９のバックゲートは、第３のＰＭＯＳトランジスタ３のバックゲート及びソースに接続されたものとなっている。 Specifically, first, the ninth PMOS transistor 9 in which the gate and the drain are short-circuited between the gate and the drain of the third PMOS transistor 3, and the third PMOS transistor 3 and the gate are connected to each other. It is provided to be common.
The source of the ninth PMOS transistor 9 is connected together with the drain of the third PMOS transistor 3 and the gate of the second NMOS transistor 2, and is further connected to the reference voltage output terminal 21. The back gate of the ninth NMOS transistor 9 is connected to the back gate and the source of the third PMOS transistor 3.

また、第９のＰＭＯＳトランジスタ９は、第１０のＰＭＯＳトランジスタとゲートが相互に接続されたものとなっている。
そして、第１０のＰＭＯＳトランジスタ１０は、そのソースが第４のＰＭＯＳトランジスタ４のドレインに接続される一方、ドレインが第２のＮＭＯＳトランジスタ２のドレイン及び第５のＰＭＯＳトランジスタ５のゲートに接続されている。
また、第１０のＰＭＯＳトランジスタ１０のバックゲートは、第４のＰＭＯＳトランジスタ４のバックゲート及びソースに接続されたものとなっている。 The ninth PMOS transistor 9 has a tenth PMOS transistor and a gate connected to each other.
The tenth PMOS transistor 10 has its source connected to the drain of the fourth PMOS transistor 4 and its drain connected to the drain of the second NMOS transistor 2 and the gate of the fifth PMOS transistor 5. Yes.
The back gate of the tenth PMOS transistor 10 is connected to the back gate and the source of the fourth PMOS transistor 4.

かかる構成において、第９及び第１０のＰＭＯＳトランジスタ９，１０は、同一のゲートアスぺクト比に設定されており、第９のＰＭＯＳトランジスタ９のゲート・ソース間には、下記する式５で表される電位差Ｖｇｓ9が生ずるものとなっている。 In this configuration, the ninth and tenth PMOS transistors 9 and 10 are set to the same gate aspect ratio, and the gate-source between the ninth PMOS transistor 9 is expressed by the following equation (5). Potential difference Vgs9 occurs.

Ｖｇｓ9＝−(2ＩD／βp)^１／２＋ＶT9・・・式５ Vgs9 = − (2ID / βp) ^1/2 + VT9 Expression 5

ここで、ＩDは、第９のＰＭＯＳトランジスタ９のドレイン電流、βpは第９のＰＭＯＳトランジスタ９のトランスコンダクタンス係数、ＶT9は第９のＰＭＯＳトランジスタ９の閾値電圧である。 Here, ID is the drain current of the ninth PMOS transistor 9, βp is the transconductance coefficient of the ninth PMOS transistor 9, and VT9 is the threshold voltage of the ninth PMOS transistor 9.

これにより、第２のＮＭＯＳトランジスタ２のゲートと第３のＰＭＯＳトランジスタ３のゲートの間には、第９のＰＭＯＳトランジスタ９のゲート・ソース分の電位差が発生することとなる。かかる電位差は、先の図２における電圧Ｖ２に相当するものである。
この構成例において、第９及び第１０のＰＭＯＳトランジスタ９，１０のゲートのアスペクト比を、第３及び第４のＰＭＯＳトランジスタ３，４のゲートのアスペクト比よりも大に設定することで、第３のＰＭＯＳトランジスタ３が飽和動作領域で動作するに十分なドレイン・ソース間電位差を確保することができるため、第３及び第４のＰＭＯＳトランジスタ３，４はカレントミラー回路として十分機能することができるものとなる。
なお、この第４の構成例における回路動作は、上述の構成の違いを除けば、図１に示された構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。 As a result, a potential difference corresponding to the gate and source of the ninth PMOS transistor 9 is generated between the gate of the second NMOS transistor 2 and the gate of the third PMOS transistor 3. Such a potential difference corresponds to the voltage V2 in FIG.
In this configuration example, by setting the aspect ratio of the gates of the ninth and tenth PMOS transistors 9 and 10 to be larger than the aspect ratio of the gates of the third and fourth PMOS transistors 3 and 4, Since the drain-source potential difference sufficient for the PMOS transistor 3 to operate in the saturation operation region can be secured, the third and fourth PMOS transistors 3 and 4 can sufficiently function as current mirror circuits. It becomes.
The circuit operation in the fourth configuration example is basically the same as the configuration example shown in FIG. 1 except for the difference in the configuration described above, and thus detailed description thereof is omitted here. I will do it.

本発明の実施の形態における基準電圧回路の第１の回路構成例を示す回路図である。It is a circuit diagram which shows the 1st circuit structural example of the reference voltage circuit in embodiment of this invention. 本発明の実施の形態における基準電圧回路の第２の回路構成例を示す回路図である。It is a circuit diagram which shows the 2nd circuit structural example of the reference voltage circuit in embodiment of this invention. 本発明の実施の形態における基準電圧回路の第３の回路構成例を示す回路図である。It is a circuit diagram which shows the 3rd circuit structural example of the reference voltage circuit in embodiment of this invention. 本発明の実施の形態における基準電圧回路の第４の回路構成例を示す回路図である。It is a circuit diagram which shows the 4th example of circuit structure of the reference voltage circuit in embodiment of this invention. 従来の基準電圧回路の一回路構成例を示す回路図である。It is a circuit diagram which shows one circuit structural example of the conventional reference voltage circuit. 図５に示された従来回路の欠点を解決するための他の従来回路の回路構成例を示す回路図である。FIG. 6 is a circuit diagram showing a circuit configuration example of another conventional circuit for solving the drawbacks of the conventional circuit shown in FIG. 5.

Explanation of symbols

１…第１のＮＭＯＳトランジスタ
２…第２のＮＭＯＳトランジスタ
３…第３のＰＭＯＳトランジスタ
４…第４のＰＭＯＳトランジスタ
５…第５のＰＭＯＳトランジスタ
６…第６のＰＭＯＳトランジスタ
７…第７のＰＭＯＳトランジスタ
８…第８のＮＭＯＳトランジスタ
９…第９のＰＭＯＳトランジスタ
１０…第１０のＰＭＯＳトランジスタ
１２…電圧源 DESCRIPTION OF SYMBOLS 1 ... 1st NMOS transistor 2 ... 2nd NMOS transistor 3 ... 3rd PMOS transistor 4 ... 4th PMOS transistor 5 ... 5th PMOS transistor 6 ... 6th PMOS transistor 7 ... 7th PMOS transistor 8 8th NMOS transistor 9 9th PMOS transistor 10 10th PMOS transistor 12 Voltage source

Claims

A reference having a depletion-type first NMOS transistor and an enhancement-type second NMOS transistor, and having third and fourth PMOS transistors connected to form a first current mirror circuit A voltage circuit,
The third and fourth PMOS transistors constituting the first current mirror circuit have a source and a back gate connected to each other, a gate connected to each other, and a drain of the third PMOS transistor. And the gate of the second NMOS transistor and the drain of the first NMOS transistor are connected,
Drain before Symbol second NMOS transistor, the conjunction should be connected to the drain of the fourth PMOS transistor is connected to the gate of the fifth PMOS transistor, a drain of said fifth PMOS transistor are connected to ground on the other hand,
The first gate of the NMOS transistor, a source and a back gate, a source and a back gate of said second NMOS transistor is connected both to ground,
The sources and back gates of the third and fourth PMOS transistors are connected to the source and back gate of the fifth PMOS transistor and to the drain of the sixth PMOS transistor,
The gate of the sixth PMOS transistor is connected to the gate and drain of the seventh PMOS transistor, while the source and back gate of the sixth and seventh PMOS transistors are both connected to a voltage source, A current source is connected in series between the drain of the seventh PMOS transistor and the ground, and a second current mirror circuit is configured by the sixth and seventh PMOS transistors,
Constantly held at mutual connection points of the drain of the first NMOS transistor, the gate of the second NMOS transistor, the gates of the third and fourth PMOS transistors, and the drain of the third PMOS transistor The reference voltage circuit is configured to output the reference voltage.

There is a constant potential difference between the drain of the third PMOS transistor connected to the gate of the second NMOS transistor and the drain of the first NMOS transistor connected to the gate of the third PMOS transistor. 2. The reference voltage circuit according to claim 1, further comprising a potential difference generating means.