JP4908756B2

JP4908756B2 - 半導体装置の製造方法

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Publication number: JP4908756B2
Application number: JP2004372037A
Authority: JP
Inventors: 実渡辺
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2012-04-04
Anticipated expiration: 2024-12-22
Also published as: JP2006179721A; US20060134563A1

Description

本発明は、半導体装置の製造方法、特に、半導体ウエハなどの基板に露光後の現像処理を施す半導体装置の製造方法に関する。

近年、半導体装置のパターン形成を行うリソグラフィ工程では、半導体装置の高集積化、微細化に対応するため、露光波長の短いエキシマレーザーと高感度の化学増幅型レジストとを組み合わせた露光手法が広く用いられている。この化学増幅型レジストは、露光によりレジスト中に発生した酸がレジスト中を拡散し、同レジスト中に含まれる溶解抑止剤を分解することで露光部が現像液に対して可溶となるものである。一方、露光後の現像処理においては、ウエハの中心部と周縁部とにおける現像液吐出量の差違を解消するため、現像液供給ノズルをウエハ上でスキャンさせながら現像液を吐出し、ウエハ上に現像液を塗布するスキャン方式が採用されつつある。

半導体装置のリソグラフィに関する発明が、例えば、特許文献１乃至３に記載されている。

特許文献１に記載の発明は、化学増幅型レジストを用いてパターン形成する方法であって、複数のウエハを露光するにあたり、ウエハが放置される各環境下、すなわち、１）露光前真空中放置、２）露光後真空中放置、３）露光前大気中放置、４）露光後大気中放置の各環境下におけるレジストの単位時間当たりの感度変化を測定し、この感度変化と放置時間とをパラメータに最適露光量を算出してウエハ間またはウエハ内で露光量を調整するものである。これにより、ウエハ間またはウエハ内の寸法バラツキを抑制している。

特許文献２に記載の発明は、半導体装置の現像処理方法であって、現像液供給ノズルをウエハ上で２回以上スキャンして現像液を塗布することにより、１回目のスキャンでウエハ上に形成された現像液パドルを２回目以降のスキャンの現像液吐出によって撹拌させるものである。これにより、現像処理を均一に行い、パターン寸法の均一性を向上させている。

特許文献３に記載の発明は、化学増幅型レジストを用いてパターン形成する方法であって、露光装置からの情報、すなわち、ウエハ面照度情報を基に露光工程タクトタイムを計算し、その露光工程タクトタイムと、塗布工程タクトタイムと、現像工程タクトタイムとを比較し、三者の大小関係によってレジスト塗布工程タクトタイムを調整するものである。これにより、各ウエハのプロセス処理時間を一定に保ち、ウエハ間またはウエハ内の寸法バラツキを抑制している。
特開平９−２３７７４５号公報（第３−５頁、第１図）特開２００１−５７３３４号公報（第６−９頁、第７図）特開２００３−２７２９９１号公報（第４−６頁、第１図）

化学増幅型レジストは、半導体装置の微細化に非常に有効な材料ではあるが、その性質上いくつかの寸法変動要因を含んでいる。第１の変動要因は、大気中の塩基性物質、例えば、アンモニア（ＮＨ_３）などとの中和反応による酸の失活である。既述したように、化学増幅型レジストは光化学反応で発生する酸を利用しているため、この酸が大気中の塩基性物質と中和反応を起こして失活すると、レジスト表面で溶解抑止剤の分解が起こりにくくなり、表面が難溶化してパターン寸法の変動が生じやすくなる。そのため、化学増幅型レジストを扱うクリーンルーム内のエリアでは、大気中の塩基性物質を除去するためにケミカルフィルターが用いられている。また、化学増幅型レジストの表面に酸性を有する保護膜を形成することなども行われている。第２の変動要因は、露光によりレジスト中に発生した酸の拡散である。露光により発生した酸は、露光後からポストベーク、いわゆるＰＥＢ（ＰｏｓｔＥｘｐｏｓｕｒｅＢａｋｅ）までの引き置き時間でレジスト中を徐々に拡散し、露光領域よりも広範囲に溶解抑止剤を分解する。その結果、パターンの線幅寸法が所望値に対して大きく減少してしまうのである。このような２つの変動要因、すなわち、酸の失活及び拡散による寸法変動現象は、一般にＰＥＤ（ＰｏｓｔＥｘｐｏｓｕｒｅｂａｋｅＤｅｌａｙｅｆｆｅｃｔ）と呼ばれている。

ＰＥＤの内、酸の失活による寸法変動に関しては、ケミカルフィルターや保護膜などを使用することでその影響を最小限にとどめることは可能である。しかしながら、酸の拡散による寸法変動に関しては、それが露光後からＰＥＢまでの引き置き時間に大きく依存することから、その影響を抑制することは困難であった。特に、同一ウエハ内での引き置き時間差、すなわち、ウエハ内の露光順序に起因する引き置き時間差で発生するパターン寸法差を解消することは困難であった。

一方、現像処理においては、レジストのパターン寸法の現像時間依存性が知られている。一般的にレジストにおいては、露光領域の溶解レートに比べれば遅いものの、未露光領域も現像液により徐々に溶解されていく。特に、露光領域と未露光領域との境界部分はより溶解されやすくなっている。そのため、現像時間、すなわち、ウエハ上への現像液の液盛りから現像後のリンス処理の前までの時間が長いほど、パターン寸法が減少するという傾向がある。従って、スキャン方式の現像処理の場合には、スキャン方向及びスキャンスピードに依存して同一ウエハ内でパターン寸法差を生じることになる。

特許文献１に記載の発明は、ＰＥＤによる寸法変動を露光処理により解消しようとするものであり、現像に関して特段の処理を行うものではない。

特許文献２に記載の発明は、現像液供給ノズルを複数回スキャンすることにより現像液を均一に塗布するものであり、ＰＥＤによる寸法変動を現像処理により解消するものではない。

特許文献３に記載の発明は、ＰＥＤによる寸法変動をレジスト塗布工程のタクトタイムの調整により解消しようとするものであり、現像に関して特段の処理を行うものではない。

本発明に係る半導体装置の製造方法は、互いに直交する第１の方向と第２の方向とにマトリックス状に配置されたチップレイアウトを備える半導体基板の表面に化学増幅型レジスト膜を形成するレジスト成膜工程と、半導体基板の第１の方向にチップレイアウトの一チップ列の一端を始点とし、一チップ列の他端までステップアンドリピートして露光した後、第２の方向に隣接する一チップ列に移動して第１の方向とは逆方向に一チップ列の他端から一端までステップアンドリピートして一チップ列の一端まで露光し、その後第２の方向に隣接する一チップ列に移動し、上記露光順序を繰り返して半導体基板上のチップレイアウトのチップを全て露光する露光工程と、長尺状の現像液供給ノズルを半導体基板上でスキャンするように移動させて、露光工程において最後に露光された一チップ列から、第１の方向については一斉に現像するとともに、第２の方向については、露光方向とは逆方向に一チップ列ずつ現像を行い、露光工程の最初に露光された一チップ列まで現像を行う現像工程であって、最後に露光された一チップ列と最初に露光された一チップ列との間の露光順序に起因する引き置き時間差によるレジストパターンの寸法変動が、最後に露光された一チップ列と最初に露光された一チップ列との間の現像時間差によるレジストパターンの寸法変動により相殺されるように現像を行う現像工程と、を含むことを特徴とする。

本発明に係る半導体装置の製造方法によれば、例えば、ウエハ内でのＰＥＤ（拡散）によるレジストパターンの寸法差を現像処理によって相殺することができる。これにより、同一ウエハ内でのパターン寸法差を低減することができる。

本発明をトランジスタのゲート形成工程に適用した場合を例に、その一実施形態を説明する。

〔現像処理方法〕
半導体ウエハ１００は、その主面に、例えば、図１に示すような６×６のチップレイアウトを持つものとする。すなわち、半導体ウエハ１００は、Ｘ軸方向のチップ数Ｎｘ＝６、Ｙ軸方向のチップ数Ｎｙ＝６の合計３６チップを備えている。そして、各チップには、トランジスタなどの半導体素子によって集積回路が形成されるものとする。

本実施形態におけるレジスト塗布〜露光後のＰＥＢまでの工程は、通常のリソグラフィと同様である。簡単に説明すると、まず、ゲート電極材料であるポリシリコンを半導体ウエハ１００の全面に形成した後、ポリシリコン上に反射防止膜であるＢＡＲＣ（ＢｏｔｔｏｍＡｎｔｉ−ＲｅｆｌｅｃｔｉｖｅＣｏａｔｉｎｇ）を介してパターン形成用の化学増幅型レジストをスピンコートする。化学増幅型レジストの膜厚は、例えば、膜厚２９０ｎｍとする。続いて、ホットプレート上で１２０℃／９０ｓｅｃの条件でプリベークを行った後、露光処理を行う。露光処理は、例えば、エキシマレーザーを光源に用い、図１に示すように、チップＡからチップＢにかけて破線で示す順序にステップアンドリピートする。続いて、ホットプレート上で１１０℃／９０ｓｅｃの条件でＰＥＢを行い、露光領域の酸触媒反応を起こさせる。

ところで、化学増幅型レジストに関しては、ＰＥＤ、特に露光後からＰＥＢまでの引き置き時間において発生する酸の拡散により、パターンの線幅寸法が減少する問題があることは既述した通りである。図２は、一例として、半導体ウエハ１００のａ〜ｆで示す各チップ（図１）のパターン寸法、すなわち、ゲート寸法のＰＥＤ（拡散）による変動の傾向を示している。なお、図２におけるゲート寸法は、半導体ウエハ１００の全面に対して一括で現像処理を行った場合（スキャン方式ではない）、すなわち、ａ〜ｆで示す各チップに対して同一の現像条件で処理を行った場合を示している。つまり、図２におけるゲート寸法の変動は、ＰＥＤ（拡散）による寸法変動の影響のみを示すものである。図２を見ると、目標寸法６５ｎｍに対してチップｆからチップａにかけて徐々に寸法が小さくなっている。本実施形態では、半導体ウエハ１００の露光処理を図１の破線で示す順序で行うこととしたため、露光後からＰＥＢまでの引き置き時間は、チップａからチップｆにかけて徐々に短くなる。従って、ＰＥＤ（拡散）の影響のみを考慮すれば、引き置き時間の長いチップａの寸法が一番小さくなり、引き置き時間の短いチップｆの寸法は所望の設計値、すなわち、６５ｎｍに近い寸法となるのである。

次に、ＰＥＢを終えた半導体ウエハ１００に対して現像処理を行う。一般に現像処理においては、現像時間が長くなるほどパターン寸法が減少する問題があることは既述した通りである。図３は、一例として、半導体ウエハ１００のパターン寸法、すなわち、ゲート寸法と現像時間との関係を示している。なお、図３におけるゲート寸法は、レジストの引き置き時間の影響を受けていない場合を示している。つまり、図３におけるゲート寸法の変動は、現像時間の影響のみを示すものである。図３のデータ取得においては、例えば、化学増幅型レジストを用いて同一の条件で露光処理された複数のウエハを準備し、各ウエハの引き置き時間を一定にした状態で各ウエハを異なる現像時間で処理する。これにより、化学増幅型レジストを使用した場合でも、ＰＥＤ（拡散）による寸法変動の影響を除外したデータを取得することができる。図３を見ると、現像時間が長くなるほどパターン寸法、すなわち、ゲート寸法が小さくなることがわかる。従って、現像時間の影響のみを考慮すれば、スキャン方式の現像処理の場合は、パターン寸法の変動量は現像液供給ノズルのスキャン方向及びスキャンスピードに依存することになる。

そこで本発明は、露光後からＰＥＢまでの引き置き時間が短いチップ側、すなわち、露光処理が最後に行われたチップ側から現像処理を行うことを特徴としている。特に、スキャン方式の現像処理方法においては、露光が最後に行われたチップ側から現像処理を行うように現像液供給ノズルのスキャン方向を調整することを特徴としている。本実施形態に関しては、図１に示すように、露光処理を半導体ウエハ１００の第１行Ｌ１から第６行Ｌ６にかけて行うこととしたので、この場合の現像処理は、図５に示すように、第６行Ｌ６に近いオリフラ（ＯＦ）側から現像処理を行うように現像液供給ノズル５のスキャン方向を調整する。なお、この時のスキャンスピードは、例えば、図３に示すゲート寸法と現像時間との相関関係に基づいて次のように設定する。今、ＰＥＤ（拡散）による同一ウエハ内のゲート寸法差、例えば、半導体ウエハ１００おけるチップａとチップｆとの間のゲート寸法差が図２に示すようにΔｄであった場合、図３の関係からゲート寸法差Δｄに相当する現像時間Ｔを求める。そして、現像スキャンの開始点から終了点、すなわち、チップｆが属する第６行Ｌ６側から、チップａが属する第１行Ｌ１側までのスキャン時間がＴとなるようにスキャンスピードを設定する。これにより、チップｆが属する第６行Ｌ６側の実質的な現像時間をＴだけ長くすることができる。言い換えると、チップｆの寸法をΔｄだけ細くすることができる。

図４は、半導体ウエハ１００のａ〜ｆで示す各チップ（図１）のパターン寸法、すなわち、ゲート寸法の現像処理後の寸法差を示している。実線は、ＰＥＤ（拡散）のみの影響によるゲート寸法差（図２と同一）を示している。破線は、ＰＥＤ（拡散）の影響下にある半導体ウエハ１００に対して本発明に係る現像処理方法、すなわち、現像液供給ノズル５のスキャン方向を引き置き時間が短いチップ側から行うように調整して現像処理を施した場合のゲート寸法差を示している。本実施形態の場合は、現像液供給ノズル５を半導体ウエハ１００のオリフラ（ＯＦ）側からスキャンさせている。点線は、ＰＥＤ（拡散）の影響下にある半導体ウエハ１００に対して従来の現像処理方法、すなわち、現像液供給ノズル５をウエハに対して任意の方向からスキャンして現像処理を施した場合のゲート寸法の最大寸法差を示している。なお、図４はすべて同一露光条件下における結果を示すものである。

従来の現像処理方法のように、半導体ウエハ１００に対して任意の方向から現像液供給ノズル５をスキャンさせると、ウエハごとにスキャン方向が異なることになる。そのため、露光後からＰＥＢまでの引き置き時間が長いチップ側、すなわち、露光が最初に行われたチップ側から現像スキャンが開始された場合は、ＰＥＤ（拡散）によるチップ間のゲート寸法差が現像処理によってさらに増大することになる。例えば、図１に示すような順序で露光された半導体ウエハ１００に対してオリフラ（ＯＦ）と反対側から現像液供給ノズル５をスキャンした場合は、図４の点線で示すように、引き置き時間が長くかつ現像時間の長いチップａの寸法がより細くなり、直線の傾きが大きくなる。すなわち、チップａ〜ｆ間のゲート寸法差が増大することになる。

一方、本発明に係る現像処理方法のように、半導体ウエハ１００に対して引き置き時間の短いチップ側から現像処理を開始するように現像液供給ノズル５のスキャン方向を調整した場合は、引き置き時間の短いチップに対しては現像時間が長く、引き置き時間の長いチップに対しては現像時間が短く設定されることになる。そのため、ＰＥＤ（拡散）によるチップ間のゲート寸法差が現像処理によって相殺されるようになる。例えば、図１に示すような順序で露光された半導体ウエハ１００に対してオリフラ（ＯＦ）側から現像液供給ノズル５をスキャンさせると、図４の破線で示すように、現像時間の長いチップｆの寸法が細くなり、直線の傾きが小さくなる。すなわち、チップａ〜ｆ間のゲート寸法差が小さくなり、同一ウエハ内でゲート寸法が均一化される。なお、図４において、現像処理後のゲート寸法の絶対値は目標値の６５ｎｍに対して細めに推移しているが、これは露光量を調整することでウエハ全体の寸法レベルを目標値の６５ｎｍ付近に仕上げることが可能である。

〔現像処理装置〕
図６は、本発明に係る現像処理方法を実現するための現像処理装置１０００の概略構成図である。図６（ａ）は上方からの平面図であり、図６（ｂ）は断面図である。

現像処理装置１０００の中央部には環状のカップ１が配置され、カップ１の底部には現像液や洗浄液を排出するための廃液管１ａが設けられている。また、カップ１の内側には、半導体ウエハ１００を保持するためのスピンチャック２が配置されている。スピンチャック２は、真空吸着によって半導体ウエハ１００を固定保持した状態で駆動モータ３によって回転駆動される。検出器４は、半導体ウエハ１００の面方位を示すオリフラ（ＯＦ）またはノッチを検出するためのセンサで、半導体ウエハ１００の近傍に配設されている。現像液供給ノズル５は、半導体ウエハ１００の表面に現像液を供給するためのノズルで、長尺状をなしてその長手方向を水平にして配置され、現像液供給管５ａを介して現像液供給部５ｂと接続されている。また、現像液供給ノズル５は、ノズルスキャンアーム５ｃの先端部に取り付けられ、このノズルスキャンアーム５ｃは一方向に敷設されたガイドレール７上で水平移動が可能となっている。リンスノズル６は、半導体ウエハ１００の表面に洗浄液を供給するためのノズルで、洗浄液供給管６ａを介して洗浄液供給部６ｂと接続されている。また、リンスノズル６は、ノズルスキャンアーム６ｃの先端部に取り付けられ、このノズルスキャンアーム６ｃは一方向に敷設されたガイドレール７上で水平移動が可能となっている。制御部８は、駆動用モータ３及び検出器４を制御するとともに、現像液供給ノズル５及びリンスノズル６の動作と、現像液供給部５ｂ及び洗浄液供給部６ｂからの液供給を制御する。なお、制御部８の内部には、後で説明する現像液供給ノズル５のスキャン方向やスキャンスピード、さらには半導体ウエハ１００の保持方向などの情報を含んだ複数のプロセスレシピを記憶するメモリ８ａが備えられており、一連の現像処理は操作部９からの指令により選択された所定のプロセスレシピで実行される。

次に、本発明に係る現像処理装置１０００の動作について説明する。まず、所定のパターンが露光されＰＥＢが実施された半導体ウエハ１００が、図示しないウエハ搬送機構によってカップ１の真上まで搬送され、スピンチャック２によって真空吸着されて保持される。

次いで、制御部８からの指令により、駆動用モータ３がスピンチャック２を回転駆動して半導体ウエハ１００を回転させる。検出器４が半導体ウエハ１００のオリフラ（ＯＦ）またはノッチを検出すると、制御部８は駆動用モータ３を制御してスピンチャック２を所定の位置、例えば、図６（ａ）に示すように、半導体ウエハ１００のオリフラ（ＯＦ）が現像液供給ノズル５の長辺部と平行になるように固定保持される位置でスピンチャック２を停止させる。

次いで、制御部８からの指令により、所定方向から現像液供給ノズル５のスキャンが開始される。本実施形態の場合は、露光処理がオリフラ（ＯＦ）と反対側から行われることとしたので、現像液供給ノズル５のスキャン方向は半導体ウエハ１００のオリフラ（ＯＦ）側からオリフラ（ＯＦ）と反対側へ、すなわち、図６（ａ）のＰ１からＰ２に向けて行われる。なお、露光処理がオリフラ（ＯＦ）側から行われる場合には、現像液供給ノズル５のスキャン方向を半導体ウエハ１００のオリフラ（ＯＦ）と反対側からオリフラ（ＯＦ）側へ、すなわち、図６（ａ）のＰ２からＰ１に向けて行うことも可能である。このような現像液供給ノズル５のスキャン方向の設定は、スキャンスピードなどの設定と共に現像処理装置１０００のプロセスレシピとして設定することが可能となっている。これにより、製品別、工程別に最適な寸法制御を簡便に行うことができる。

以後の工程は通常の現像処理方法と同様である。簡単に説明すると、スキャンにより現像液が塗布された後、所定時間静止現像が行われる。静止現像を終えると、スピンチャック２により半導体ウエハ１００が回転されて現像液が振り切られ、続いてリンスノズル６が半導体ウエハ１００上に移動して洗浄液を吐出し、洗浄液で半導体ウエハ１００上に残存する現像液を洗い流す。その後、スピンチャック２により半導体ウエハ１００が高速で回転され、半導体ウエハ１００上に残存する現像液及び洗浄液が吹き飛ばされて半導体ウエハ１００が乾燥される。このようにして一連の現像処理が完了する。

〔作用効果〕
本発明の一実施形態に係る半導体装置の製造方法によれば、露光後からＰＥＢまでの引き置き時間が短いチップ側、すなわち、露光が最後に行われたチップ側から現像処理を行うことにより、引き置き時間の短いチップに対しては現像時間が長く、引き置き時間の長いチップに対しては現像時間が短く設定されるため、ウエハ内のＰＥＤ（拡散）によるパターン寸法差を現像処理によって相殺することができる。特に、スキャン方式の現像処理方法においては、露光が最後に行われたチップ側から現像処理を行うように現像液供給ノズル５のスキャン方向を調整することにより、ＰＥＤ（拡散）によるパターン寸法差を現像処理によって相殺することができる。これにより、同一ウエハ内でのパターン寸法差を低減し、半導体装置を精度よく形成することができるようになる。また、製造歩留まりの向上も可能となる。

また、本発明の一実施形態に係る半導体装置の製造装置によれば、半導体ウエハ１００のオリフラ（ＯＦ）またはノッチを検出する検出器４を備えることで、半導体ウエハ１００をスピンチャック２上で常に所定の一方向で停止させることができる。これにより、半導体ウエハ１００の露光順序を考慮した現像処理方法、例えば、オリフラ（ＯＦ）を基準として、オリフラ（ＯＦ）側からオリフラ（ＯＦ）と反対側へ、または、オリフラ（ＯＦ）と反対側からオリフラ（ＯＦ）側へ、と所定の方向に現像液供給ノズル５をスキャンさせる本発明の現像処理方法を実現することが可能となる。

半導体ウエハのチップレイアウト図。ＰＥＤ（拡散）による半導体ウエハ内のゲート寸法の変動を示す図。ゲート寸法の現像時間依存性を示す図。現像処理後の半導体ウエハ内のゲート寸法差を示す図。一実施形態に係る半導体装置の製造方法における現像液供給ノズルのスキャン方向を示す図。一実施形態に係る半導体装置の製造方法を実現するための現像処理装置の概略構成図。

符号の説明

１００・・・半導体ウエハ
１・・・カップ
１ａ・・・廃液管
２・・・スピンチャック
３・・・駆動モータ
４・・・検出器
５・・・現像液供給ノズル
５ａ・・・現像液供給管
５ｂ・・・現像液供給部
５ｃ・・・ノズルスキャンアーム
６・・・リンスノズル
６ａ・・・洗浄液供給管
６ｂ・・・洗浄液供給部
６ｃ・・・ノズルスキャンアーム
７・・・ガイドレール
８・・・制御部
８ａ・・・メモリ
９・・・操作部

Claims

互いに直交する第１の方向と第２の方向とにマトリックス状に配置されたチップレイアウトを備える半導体基板の表面に化学増幅型レジスト膜を形成するレジスト成膜工程と、
前記半導体基板の前記第１の方向に前記チップレイアウトの一チップ列の一端を始点とし、一チップ列の他端までステップアンドリピートして露光した後、前記第２の方向に隣接する一チップ列に移動して第１の方向とは逆方向に一チップ列の他端から一端までステップアンドリピートして一チップ列の一端まで露光し、その後前記第２の方向に隣接する一チップ列に移動し、上記露光順序を繰り返して前記半導体基板上の前記チップレイアウトのチップを全て露光する露光工程と、
長尺状の現像液供給ノズルを前記半導体基板上でスキャンするように移動させて、前記露光工程において最後に露光された一チップ列から、前記第１の方向については一斉に現像するとともに、前記第２の方向については、露光方向とは逆方向に一チップ列ずつ現像を行い、前記露光工程の最初に露光された一チップ列まで現像を行う現像工程であって、前記最後に露光された一チップ列と前記最初に露光された一チップ列との間の前記露光順序に起因する引き置き時間差によるレジストパターンの寸法変動が、前記最後に露光された一チップ列と前記最初に露光された一チップ列との間の現像時間差によるレジストパターンの寸法変動により相殺されるように現像を行う前記現像工程と、
を含むことを特徴とする半導体装置の製造方法。
前記現像工程は、さらに前記現像液供給ノズルのスキャンスピードを調整して現像処理を行い、前記スキャンスピードは、前記最後に露光された一チップ列と前記最初に露光された一チップ列との間の前記露光順序に起因する引き置き時間差により発生する寸法差に相当する現像時間でスキャンを行うように調整されることを特徴とする、請求項１に記載の半導体装置の製造方法。