JP4899904B2 - Manufacturing method of circuit component built-in module and circuit component built-in module - Google Patents
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Description
この発明は、回路部品内蔵モジュールの製造方法及びその回路部品内蔵モジュールに関し、より具体的には製造過程において回路部品を内蔵した層に滞留する水分を外部に放出し、その後の水分の滞留を防止する構造に関する。なお、本願において、「ビア」とは後述の導体膜層と配線パターン層とを電気的に導通するめっき等されたビアホールであり、「有底穴」とは前記ビアを形成するためのめっき等が施される前の有底の穴である。 TECHNICAL FIELD The present invention relates to a method for manufacturing a circuit component built-in module and the circuit component built-in module, and more specifically, releases water staying in a layer containing circuit components in the manufacturing process to the outside, and prevents water from staying thereafter. Related to the structure. In the present application, the “via” is a plated via hole for electrically conducting a conductive film layer and a wiring pattern layer, which will be described later, and the “bottom hole” is a plating for forming the via. It is a hole with a bottom before being given.
従来、各種電子部品モジュールの分野においては、小型化、低背化の要求に応えるため、部品内蔵多層基板構造の回路部品内蔵モジュールが種々提案されている(例えば、特許文献1参照)。 2. Description of the Related Art Conventionally, in the field of various electronic component modules, various circuit component built-in modules having a component built-in multilayer substrate structure have been proposed in order to meet demands for miniaturization and low profile (see, for example, Patent Document 1).
この種の回路部品内蔵モジュールは、一般に、図11(a)〜(d)に示す工程「1−1」〜「1−4」および図12(a)〜(d)に示す工程「1−5」〜「1−8」を経て製造される。 In general, this type of circuit component built-in module includes steps “1-1” to “1-4” shown in FIGS. 11A to 11D and steps “1-” shown in FIGS. 12A to 12D. 5 ”to“ 1-8 ”.
まず、図11の工程「1−1」は、銅(Cu)等の導電性金属の配線パターン層1の表面に種々の回路部品2を載置して形成された第1構成物3を用意する工程である。配線パターン層1は、ベース板4の表面に電解めっき、無電解めっき、スパッタ等によって形成され、その所要の電極1a上に例えば半田バンプ5を介して回路部品2が載置される。
First, the process “1-1” in FIG. 11 prepares the
工程「1−2」は、熱硬化性樹脂からなる絶縁体層6の表面に銅箔の導体膜層7を一体に形成した構造の電気的絶縁性基板体8を用意し、プリプレグ(半硬化状態)の絶縁体層6を第1構成物3に上方から加圧して圧着し、配線パターン層1の裏面がベース板4に接した状態で回路部品2を電気的絶縁性基板体8に埋設する工程である。
In the step “1-2”, an electrically insulating
工程「1−3」は、例えば周知のコンフォーマルマスク法のパターニングにより導体膜層7の後述の各有底穴の位置にホール9を形成する工程である。
Step “1-3” is a step of forming
工程「1−4」は、各ホール9直下の絶縁層6に矢印線で示したレーザ加工で有底穴10aを形成する工程である。各有底穴10aは配線パターン層1の表面、より正確には配線パターン層1の所期の電極1aの表面を底面とする。
Step “1-4” is a step of forming the bottomed hole 10 a in the
工程「1−5」は、周知のデスミア処理の工程であり、各有底穴10aを形成した電気的絶縁性基板体8を薬液に浸したり、電気的絶縁性基板体8に薬液を吹き付ける等して有底穴10aの形成で生じたスミアと呼ばれる汚れを除去し、以降のめっき処理の工程におけるめっきの定着を促す。
The process “1-5” is a known desmear process, in which the electrically insulating
工程「1−6」は、導体膜層7と配線パターン層1の所期の電極1aとが各有底穴10aを介して電気的に導通するように、各有底穴10aをビア10bに加工して第2構成物11を形成する工程であり、上記デスミア処理後の電気的絶縁性基板体8において、導体膜層7の表面、各有底穴10aの周面及び底面を一様に覆うめっき層12を形成し、各有底穴10aをビア10bに加工する。
In the step “1-6”, each bottomed hole 10a is formed in the
工程「1−7」は、めっき層12の形成後の各有底穴10a、すなわち、各ビア10bの穴に非導電性ペースト13を充填する工程である。
Step “1-7” is a step of filling each bottomed hole 10 a after forming the
工程「1−8」は、非導電性ペースト13を充填した第2構成物11を加熱して、非導電性ペースト13を硬化させる工程であり、その加熱温度は例えば約180℃である。以上の工程を経て、回路部品内蔵モジュールが製造される。
前記工程1−1〜1−8を経て形成される従来のこの種の回路部品内蔵モジュールの場合、工程「1−3」でホール9を形成し、工程「1−4」で有底穴10aを形成することにより、電気的絶縁性基板体8の絶縁体層6が外気に曝された状態となり、水分が電気的絶縁性基板体8に(正確にはその絶縁体層6に)吸収される。また、工程「1−5」のデスミア処理を施すことにより、図12(a)の矢印線に示すように一層多量の水分が電気的絶縁性基板体8に吸収され、蓄積される。
In the case of this type of conventional circuit component built-in module formed through the steps 1-1 to 1-8, the
そして、工程「1−6」で有底穴10aを封止するようにめっき処埋が施されるため、その後は電気的絶縁性基板体8に含まれた水分の放出機会が失われる。なお、電気的絶縁性基板体8の周部もめっき処埋等の封止処理が施されるため、水分が電気的絶縁性基板体8の周部から放出されることもない。
Then, since plating is performed so as to seal the bottomed hole 10a in the step “1-6”, the opportunity for releasing the moisture contained in the electrically insulating
その後、工程「1−7」でビア10bに非導電性ペースト13を充填し、工程「
1−8」で加熱して非導電性ペースト13を硬化させるが、その際、加熱処理によって100℃を越える熱(具体的には約180℃の熱)が電気的絶縁性基板体8全体に加わるため、電気的絶縁性基板体8に含まれた水分が蒸気化して気泡15が発生する。
Thereafter, the
The
そのため、前記蒸気化に伴う気泡圧力によって電気的絶縁性基板体8の表面に形成された導体膜層7の銅箔のおよび、めっき層12が盛り上がるように膨れ、いわゆる「ポップコーン現象」が発生して導体膜層7の銅箔および、めっき層12が電気的絶縁性基板体8から剥離する事態が生じる。
Therefore, the copper foil of the
一方、例えばLSIのBGA(Ball Grid Array) やPGA(Pin Grid Array)を構成するプラスチック配線基板においては、一面のベタパターンの導体層上に半導体チップを搭載して加熱すると、プラスチック配線基板中の水分の蒸気化に起因する、「ポップコーン現象」によりプラスチック配線基板に搭載された半導体チップの一部が接着剤層から剥離し、半導体チップと接着剤層との接着強度が大きく低下することが知られている。 On the other hand, for example, in a plastic wiring substrate constituting an LSI BGA (Ball Grid Array) or PGA (Pin Grid Array), when a semiconductor chip is mounted on a solid pattern conductor layer and heated, It is known that part of the semiconductor chip mounted on the plastic wiring board is peeled off from the adhesive layer due to the “popcorn phenomenon” due to the vaporization of moisture, and the adhesive strength between the semiconductor chip and the adhesive layer is greatly reduced. It has been.
そして、「ポップコーン現象」による前記剥離を防止するため、図13に示すように、プラスチック配線基板100を構成するプラスチック基板101において、半導体チップが搭載されるマザーボード接続面102中央部のベタパターンの導体層103に水分放出用の開口部103aを形成することが提案されている(例えば、特許文献2参照)。なお、図13において、104はスルーホール、104aは導体層、105aはハンダボール用パッドである。
In order to prevent the peeling due to the “popcorn phenomenon”, as shown in FIG. 13, in the plastic substrate 101 constituting the
しかしながら、水分が開口部103aから蒸散するようにして「ポップコーン現象」を防止しても、その後、外部環境の変化により開口部103aから水分が容易に出入りし、プラスチック配線基板100の電気特性がその影響を受けるという問題がある。 However, even if the “popcorn phenomenon” is prevented by allowing the water to evaporate from the opening 103a, the water easily enters and exits from the opening 103a due to a change in the external environment. There is a problem of being affected.
本発明は、この種の回路部品内蔵モジュールにおいて、製造時の加熱による「ポップコーン現象」の発生を防止すると共に、その加熱後に水分が再度浸入しないようにして耐湿性を高め、特性の向上を図ることを目的とする。 The present invention prevents the occurrence of the “popcorn phenomenon” due to heating during manufacturing in this type of circuit component built-in module, and improves moisture resistance by preventing moisture from entering again after the heating, thereby improving characteristics. For the purpose.
上記した目的を達成するために、本発明の回路部品内蔵モジュールの製造方法は、配線パターン層に回路部品を載置して形成された第1構成物を用意する工程Aと、絶縁体層の表面に導体膜層を一体に形成した構造の電気的絶縁性基板体を用意し、前記配線パターン層が前記絶縁体層の裏面側に露出した状態で前記回路部品を前記電気的絶縁性基板体に埋設する工程Bと、前記電気的絶縁性基板体に前記配線パターン層の表面を底面とする有底穴を形成する工程Cと、前記導体膜層に開口部を形成して前記絶縁体層を部分的に露出する工程Dと、前記導体膜層と前記配線パターン層とが前記有底穴を介して電気的に導通するように前記有底穴をビアに加工して第2構成物を形成する工程Eと、前記第2構成物を所定温度に加熱する工程Fと、前記加熱の後に前記電気的絶縁性基板体の表面に少なくとも前記開口部を覆って封塞する電極層を一体に形成する工程Gと、を備え、前記工程Eは、前記導体膜層の表面、前記有底穴の周面及び底面、前記開口部から露出した前記絶縁体層の表面を一様に覆うめっき層を形成する工程と、前記めっき層の形成後に前記有底穴に非導電性ペーストを充填する工程と、前記非導電性ペーストの充填後に前記めっき層の表面を研磨することによって前記開口部に位置した前記絶縁体層の表面の前記めっき層を剥離し、前記開口部を通して前記絶縁体層を露出する工程とを含み、前記非導電性ペーストは、前記工程Fの加熱によって硬化することを特徴としている(請求項1)。 In order to achieve the above-described object, a method for manufacturing a circuit component built-in module according to the present invention includes a step A for preparing a first component formed by placing a circuit component on a wiring pattern layer, and an insulator layer An electrically insulating substrate body having a structure in which a conductor film layer is integrally formed on the surface is prepared, and the circuit component is disposed on the electrically insulating substrate body in a state where the wiring pattern layer is exposed on the back surface side of the insulator layer. A step B of embedding in the substrate, a step C of forming a bottomed hole with the surface of the wiring pattern layer as a bottom surface in the electrically insulating substrate body, and forming the opening in the conductor film layer to form the insulator layer And forming the second structure by processing the bottomed hole into a via so that the conductor film layer and the wiring pattern layer are electrically connected to each other through the bottomed hole. A step E of forming, a step F of heating the second component to a predetermined temperature, and And a step G to integrally form an electrode layer that seals busy covering at least the opening after the serial heating the surface of the electrically insulating substrate material, the step E, the surface of the conductive film layer, Forming a plating layer that uniformly covers a peripheral surface and a bottom surface of the bottomed hole and the surface of the insulator layer exposed from the opening; and a non-conductive paste in the bottomed hole after the formation of the plating layer Filling the non-conductive paste and polishing the surface of the plating layer to peel off the plating layer on the surface of the insulator layer located in the opening, and through the opening the insulation And the step of exposing the body layer, wherein the non-conductive paste is cured by heating in the step F (claim 1).
また、本発明の回路部品内蔵モジュールの製造方法において、前記工程Dは、前記開口部を前記絶縁体層に埋設された前記回路部品の上方位置に形成する工程であることが望ましく(請求項2)、前記工程Fの所定温度は、前記第2構成物の内部の水が蒸散する温度上の温度であることが好ましい(請求項3)。
Further, in the method for manufacturing a circuit component built-in module of the present invention, the step D, it is preferable the opening is a step of forming the upper position of the circuit components embedded in the insulating layer (
つぎに、本発明の回路部品内蔵モジュールは、回路部品が載置された配線パターン層と、絶縁体層および、前記絶縁体層の表面に一体に設けられ、前記絶縁体層を部分的に露出する開口部が形成された導体膜層を有し、前記配線パターン層が前記絶縁体層の裏面側に露出した状態で前記回路部品が前記絶縁体層に埋設された電気的絶縁性基板体と、前記配線パターン層の表面を底面とする前記電気的絶縁性基板体の有底穴を加工して形成され、前記導体膜層と前記配線パターン層とを電気的に導通するビアと、前記電気的絶縁性基体の表面に少なくとも前記開口部を覆って封塞するように形成された電極層と、を備え、前記ビアは、前記有底穴の周面及び底面をめっき層で覆い、前記めっき層で覆われた前記有底穴に非導電性ペーストを充填して形成されていることを特徴としている(請求項4)。 Next, the circuit component built-in module of the present invention is provided integrally with the wiring pattern layer on which the circuit component is placed, the insulator layer, and the surface of the insulator layer, and the insulator layer is partially exposed. An electrically insulating substrate body having a conductive film layer having an opening formed therein, wherein the circuit component is embedded in the insulator layer in a state where the wiring pattern layer is exposed on a back surface side of the insulator layer; A via hole that is formed by processing a bottomed hole of the electrically insulating substrate body having the surface of the wiring pattern layer as a bottom surface, and electrically connects the conductor film layer and the wiring pattern layer; An electrode layer formed on the surface of the electrically insulating substrate so as to cover and seal at least the opening, and the via covers a peripheral surface and a bottom surface of the bottomed hole with a plating layer, Fill the bottomed hole covered with layers with non-conductive paste It is characterized by being formed Te (claim 4).
そして、本発明の回路部品内蔵モジュールにおいて、前記導体膜層の前記開口部は、前記絶縁体層に埋設された前記回路部品の上方位置に形成されていることが好ましい(請求項5)。 Then, in the circuit component built-in module of the present invention, the opening of the front Symbol conductive film layer is preferably formed on the buried position above the circuit component on the insulating layer (claim 5).
請求項1の発明によれば、第2構成物を加熱する工程Fより前の工程Dにおいて、電気的絶縁性基板体の導体膜層に開口部が形成され、工程Fの加熱により蒸気化した電気的絶縁性基板体の水分は、導体膜層に形成された開口部から外部に蒸散し、「ポップコーン現象」の発生が防止される。 According to the first aspect of the present invention, in step D prior to step F of heating the second component, an opening is formed in the conductive film layer of the electrically insulating substrate body, and vaporized by heating in step F. The moisture of the electrically insulating substrate body evaporates to the outside from the opening formed in the conductor film layer, thereby preventing the “popcorn phenomenon” from occurring.
また、工程Fの後の工程Gにより、導体膜層に形成された開口部が電極層で覆って封塞されるため、工程Fの加熱処理後、外部環境の湿度変化等が生じても、導体膜層に形成した開口部から電気的絶縁性基板体内に水分が出入することはなく、電気的絶縁性基板体内は水分の多い湿った状態になることがない。 In addition, since the opening formed in the conductor film layer is covered and sealed by the electrode layer by the process G after the process F, even if the humidity change of the external environment occurs after the heat treatment of the process F, Moisture does not enter and exit from the opening formed in the conductor film layer into the electrically insulating substrate, and the electrically insulating substrate does not become wet.
したがって、この種の回路部品内蔵モジュールにおいて、製造時の加熱による「ポップコーン現象」の発生を防止すると共に、その加熱後に水分が再度浸入しないようにして耐湿性を高め、特性の向上を図ることができる。 Therefore, in this type of circuit component built-in module, it is possible to prevent the occurrence of a “popcorn phenomenon” due to heating during manufacturing, and to improve moisture resistance by preventing moisture from entering again after the heating, thereby improving characteristics. it can.
さらに、請求項2の発明によれば、前記工程Dにおいて、導電膜層の前記開口部を絶縁体層のうちの水が溜まり易く工程Fの加熱により蒸気化圧力が大きくなり易い回路部品の上方に形成するため、前記「ポップコーン現象」の発生を極めて効果的に防止することができ、この種の回路部品内蔵モジュールの特性を一層向上することができる。
Further, according to the invention of
また、請求項3の発明によれば、工程Fの所定温度が第2構成物の内部の水が蒸散する温度上の温度であり、極めて具体的で実用的である。
According to the invention of
つぎに、請求項4の発明によれば、電気的絶縁性基板体の導電膜層に絶縁体層を部分的に露出する開口部が形成されているので、製造時に、この開口部の形成後の加熱によって蒸気化した電気的絶縁性基板体の水分を、開口部から外部に蒸散し、「ポップコーン現象」の発生を防止することができる。
Next, according to the invention of
また、電気的絶縁性基体の表面に形成された電極層により、少なくとも前記開口部を覆って封塞しているため、前記加熱後に水分が再度浸入しないようにして耐湿性を高め、特性の向上を図ることができる。 In addition, since the electrode layer formed on the surface of the electrically insulating substrate covers and seals at least the opening, the moisture resistance is improved by preventing moisture from entering again after the heating and improving the characteristics. Can be achieved.
したがって、製造時の加熱による「ポップコーン現象」の発生を防止すると共に、その加熱後に水分が再度浸入しないようにして耐湿性を高め、特性の向上を図るようにした新規な回路部品内蔵モジュールを提供することができる。 Therefore, a new built-in circuit component module that prevents the occurrence of “popcorn phenomenon” due to heating during manufacturing, improves moisture resistance by preventing moisture from entering again after the heating, and improves characteristics is provided. can do.
さらに、請求項5の発明によれば、導体膜層の前記開口部が絶縁体層に埋設された前記回路部品の上方に位置しているので、前記「ポップコーン現象」の発生を極めて効果的に防止することができ、一層特性の優れた回路部品内蔵モジュールを提供することができる。
Furthermore, according to the invention of
つぎに、本発明をより詳細に説明するため、実施形態について、図1〜図10にしたがって詳述する。 Next, in order to describe the present invention in more detail, embodiments will be described in detail with reference to FIGS.
(第1の実施形態)
第1の実施形態について、図1〜図4を参照して説明する。
(First embodiment)
A first embodiment will be described with reference to FIGS.
図1は回路部品内蔵モジュールMaの断面図、図2〜図4はその製造方法の説明図である。なお、それらの図面において、図11および図12と同一符号は同一または相当するものを示す。 FIG. 1 is a cross-sectional view of a circuit component built-in module Ma, and FIGS. In these drawings, the same reference numerals as those in FIGS. 11 and 12 denote the same or corresponding elements.
(回路部品内蔵モジュールMaの構造)
回路部品内蔵モジュールMaは、回路部品2が載置された配線パターン層1と、絶縁体層6および、絶縁体層6の表面に一体に設けられ、絶縁体層6を部分的に露出する開口部16が形成された導体膜層7とを有し、配線パターン層1が絶縁体層6の裏面側に露出した状態で回路部品2が絶縁体層6に埋設された電気的絶縁性基板体8と、導体膜層7と配線パターン層1とを電気的に導通するビア10bと、電気的絶縁性基体8の表面に少なくとも開口部16を覆って封塞するように形成された電極層17と、を備えた構造である。
(Structure of the circuit component built-in module Ma)
The circuit component built-in module Ma is provided integrally with the
そして、配線パターン層1は絶縁体基板またはSUSの転写板からなるベース板4の表面に形成され、配線パターン層1を構成する所要の電極1a上に例えば半田バンプ5を介して回路部品2が載置されている。なお、回路部品2はリフロー方式により所要の電極1a上に形成することも可能である。
The
また、絶縁体層6は、本実施形態の場合、例えばエポキシ樹脂等の実用的な熱硬化性樹脂で形成されるが、紫外線硬化樹脂等で形成するものであってもよい。
In the case of this embodiment, the
さらに、後述するようにビア10bは配線パターン層1を底面とする有底穴10aを加工して形成され、具体的には、有底穴10aの周面及び底面をめっき層18で覆い、めっき層18で覆われた有底穴10aに安価な熱硬化樹脂からなる非導電性ペースト13を充填して形成されている。
Further, as will be described later, the via 10b is formed by processing a bottomed hole 10a having the
また、開口部16は、前記「ポップコーン現象」の発生を極めて効果的に防止するため、加熱により水分の蒸気化圧力が大きくなり易い回路部品2の上方位置、すなわち電気的絶縁性基板体8の主面方向から見て回路部品と重なり合う範囲に形成されている。
In addition, the
(回路部品内蔵モジュールMaの製造方法)
つぎに、回路部品内蔵モジュールMaの具体的な製造方法について、図2〜図4を参照して説明する。
(Method for manufacturing circuit component built-in module Ma)
Next, a specific method for manufacturing the circuit component built-in module Ma will be described with reference to FIGS.
本実施形態の製造方法は、概略、図2(a)〜(d)の工程「2−1」〜「2−4」、図3(a)〜(c)の工程「2−5」〜「2−7」、図4(a)〜(c)の工程「2−8」〜「2−10」からなる。 The manufacturing method of the present embodiment is roughly illustrated in steps “2-1” to “2-4” in FIGS. 2A to 2D and steps “2-5” in FIGS. 3A to 3C. “2-7”, comprising steps “2-8” to “2-10” of FIGS. 4A to 4C.
工程「2−1」は図11の工程「1−1」と同じ工程であり、本発明の工程Aを形成し、銅(Cu)等の導電性金属からなる配線パターン層1の表面に種々の回路部品2を載置して形成された第1構成物3を用意する。配線パターン層1は基板もしくはSUS等により構成される転写板であるベース板4に形成される。
The process “2-1” is the same as the process “1-1” in FIG. 11, and forms the process A of the present invention. Various processes are performed on the surface of the
工程「2−2」は図11の工程「1−2」と同じ工程であり、本発明の工程Bを形成し、絶縁体層6の表面に銅箔の導体膜層7を一体に形成した構造の電気的絶縁性基板体8を用意し、さらに、絶縁体層6が熱硬化性樹脂からなる本実施形態の場合、プリプレグ(半硬化状態)の絶縁体層6を第1構成物3に上方から加圧して圧着し、配線パターン層1の裏面が絶縁体層6の裏面側に露出し、配線パターン層1の裏面がベース板4に接した状態で回路部品2を電気的絶縁性基板体8に埋設する。
The process “2-2” is the same process as the process “1-2” in FIG. 11, forming the process B of the present invention, and integrally forming the
工程「2−3」は図11の工程「1−3」、「1−4」を含む工程であり、本発明の工程Cを形成し、例えば周知のコンフォーマルマスク法のパターニングによりホール9を形成し、各ホール9直下の絶縁体層6に矢印線で示したレーザ加工で有底穴10aを形成する。各有底穴10aは配線パターン層1の表面、より正確には配線パターン層1の所期の電極1aの表面を底面とする。
The process “2-3” is a process including the processes “1-3” and “1-4” of FIG. 11 and forms the process C of the present invention. For example, the
工程「2−4」は従来にはない工程であり、本発明の工程Dを形成し、電気的絶縁性基板体8を加熱する前に導体膜層7に水分を蒸散する開口部16を形成し、絶縁体層6を部分的に露出する。なお、開口部16は湿式、乾式の種々のエッチング処理等で形成することができる。
Process “2-4” is an unprecedented process, forming process D of the present invention, and forming
そして、本実施形態の場合、上記したように、「ポップコーン現象」の発生を極めて効果的に防止するため、加熱により水分の蒸気化圧力が大きくなり易い回路部品2の上方位置に形成されている。なお、開口部16の個数、大きさ、形成位置や形状等は、「ポップコーン現象」の発生を防止するのに適当なものであればよく、実験等によって適当に設定すればよいが、少なくとも回路部品2の上方位置に形成すると、高い効果が得られる。
In the case of the present embodiment, as described above, in order to prevent the occurrence of the “popcorn phenomenon” very effectively, it is formed at a position above the
工程「2−5」は図12の工程「1−5」と同じデスミア処理の工程であり、各有底穴10a及び開口部16を形成した電気的絶縁性基板体8を薬液に浸したり、電気的絶縁性基板体8に薬液を吹き付ける等して有底穴10aの形成で生じたスミアを除去し、以降のめっき処理の工程におけるめっきの定着を促す。
The process “2-5” is the same desmear process as the process “1-5” in FIG. 12, and the electrically insulating
そして、工程「2−3」、「2−4」の処理の間に電気的絶縁性基板体8の絶縁体層6が外気に曝された状態となり、水分が電気的絶縁性基板体8に吸収され易いだけでなく、本工程「2−5」のデスミア処理において、図中の矢印線に示すように一層多量の水分が電気的絶縁性基板体8に吸収され、絶縁体層6に蓄積される。なお、このデスミア処理の工程2−6は省略することも可能である。
During the processes “2-3” and “2-4”, the insulating
工程「2−6」は、図12の工程「1−6」と同様の工程であり、本発明の工程Eを形成し、導体膜層7と配線パターン層1とが有底穴10aを介して電気的に導通するように有底穴10aをビア10bに加工し、工程「1−6」の第2構成物11に対応する第2構成物17を形成する。
The process “2-6” is the same process as the process “1-6” in FIG. 12, forms the process E of the present invention, and the
具体的には、本実施形態の場合、導体膜層7の表面、各有底穴10aの周面及び底面、開口部16から露出した絶縁体層6の表面を一様に覆うめっき層18を形成し、各有底穴10aをビア10bに加工する。このとき、めっき層18は、まず、無電解めっきによって電気的絶縁性基板体8の表面を一様にメタライズし、その上に電解めっきの層を作成して形成される。この場合、電解めっきは厚く形成することができるため、電解めっきの層を通して電気的絶縁性基板体8の上面の導体膜層7と電気的絶縁性基板体8の底面の配線パターン層1との極めて良好な電気的導通を取ることができる。
Specifically, in the case of the present embodiment, a
工程「2−7」は、図12の工程「1−7」と同様の工程であり、本発明の工程Eに含まれる第2の工程である。そして、めっき層18の形成後にビア10bに非導電性ペースト13を充填する。この充填は単に穴埋めを目的としたものであり、非導電性ペースト13に代えて後述するように導電性ペーストを用いることも可能であるが、導電性ペーストは高価であることから、本実施形態においては、安価な非導電性ペースト13を充填する。
The process “2-7” is the same process as the process “1-7” in FIG. 12, and is a second process included in the process E of the present invention. Then, after the
また、本工程「2−7」においては、非導電性ペースト13の充填後、ペースト13を半硬化させるために、仮乾燥を必要に応じて施す。なお、後述する工程「2−8」の研磨が行なえるように80℃程度で仮乾燥することが好ましい。
Moreover, in this process "2-7", in order to semi-harden the
このとき、開ロ部16がめっき層18に覆われ、電気的絶縁性基板体8の絶縁体層6は露出していないので、仮乾燥によって電気的絶縁性基板体8内に含まれた水分が不用意に蒸発してしまわないように、仮乾燥の温度は水が蒸発しない1 0 0℃より低い温度に保たれる。このようにすることによって、仮乾燥によっては「ポップコーン現象」は発生しない。
At this time, since the
工程「2−8」は本発明の工程Eに含まれる第3の工程であり、非導電性ペースト13の充填、仮乾燥後にめっき層18の表面を研磨し、この研磨によってビア10bから突出した非導電性ペースト13を除去し、表面を平坦化する。この際、導体膜層7の表面のめっき層18を除去し、同時に、浅い開口部16に位置した絶縁体層6の表面のめっき層18を剥離して除去し、開口部16を通して絶縁体層6を露出する。
The process “2-8” is a third process included in the process E of the present invention. The surface of the
そして、めっき層18で覆われた開口部16の絶縁体層6を再露出させる専用の工程を用意するのではなく、電気的絶縁性基板体8の表面を研磨してビア10bから突出した非導電性ペースト13を除去する研磨の工程で開口部16の絶縁体層6を同時に露出することができるため、工程が増加しない利点もある。
Then, instead of preparing a dedicated process for re-exposing the insulating
工程「2−9」は本発明の工程Fを形成し、第2構成物17を所定温度に加熱して非導電性ペースト13を硬化する。
Step “2-9” forms Step F of the present invention, and the
このとき、熱硬化性樹脂からなる非導電性ペースト13は、約180℃に加熱することによって硬化する。
At this time, the
そして、この硬化のための加熱の温度は、第2構成物17の内部の水が蒸散する温度(通常は水の沸点である100℃)以上の高温であり、その加熱によって電気的絶縁性基板体内の水分は確実に蒸発し、図4(b)の矢印線に示すように開口部16から外部に蒸散する。
And the temperature of the heating for this hardening is high temperature more than the temperature (usually 100 degreeC which is the boiling point of water) at which the water inside the
したがって、この本乾燥によっても「ポップコーン現象」は発生しない。 Therefore, the “popcorn phenomenon” does not occur even by the main drying.
工程「2−10」は本発明の工程Gを形成し、前記本乾燥の加熱後に電気的絶縁性基板体8の表面に、少なくとも開口部16を覆って封塞する蓋めっきの電極層19を一体に形成する。なお、電極層19は開口部16を覆って封塞する大きさであればよいが、本実施形態においては、工程の簡素化やシールドの形成を目的として、電気的絶縁体層8の表面全体を一様に覆うように電極層19を形成する。
Step “2-10” forms Step G of the present invention, and the lid-plated
この電極層19を本乾燥の工程2−9の終了直後に形成し、開口部16を電極層19で覆って封止することにより、電気的絶縁性基板体8は、絶縁体層6が外部に露出しないように気密に密閉シールドされた状態になるため、その後に電気的絶縁性基板体8が水分を吸収することがない。しかも、電極層19によって電気的絶縁性基板体8が電気的にシールドされる。
The
そして、電極層19の形成後、必要に応じてベース板4の転写板を剥がす等して回路部品内蔵モジュールMaを完成する。
After the
この場合、第2構成物17を加熱する工程Fより前の工程Dにおいて、電気的絶縁性基板体8の導体膜層7に開口部16が形成されるため、工程Fの本乾燥の高温の加熱により蒸気化した電気的絶縁性基板体8の水分は、導体膜層7に形成された開口部16から外部に蒸散し、「ポップコーン現象」の発生が防止される。
In this case, since the
また、工程Fの直後の工程Gにより、導体膜層7に形成された開口部16が電極層19で覆って封塞されるため、工程Fの加熱処理後、外部環境の湿度変化等が生じても、導体膜層7に形成した開口部16から電気的絶縁性基板体8内に水分が出入することはなく、電気的絶縁性基板体8内は水分の多い湿った状態になることがない。
Further, since the
したがって、回路部品内蔵モジュールMaを、製造時の本乾燥の加熱による「ポップコーン現象」の発生を防止すると共に、その加熱後に水分が再度浸入しないようにして耐湿性を高め、しかも、電極層19によって電気的シールドも形成し、層特性の向上を図って製造することができる。 Therefore, the circuit component built-in module Ma prevents the occurrence of the “popcorn phenomenon” due to the main drying heating at the time of manufacture, and increases moisture resistance by preventing moisture from entering again after the heating. An electrical shield is also formed, and can be manufactured with improved layer characteristics.
(第2の実施形態)
第2の実施形態について、図5〜図7を参照して説明する。
(Second Embodiment)
A second embodiment will be described with reference to FIGS.
この実施形態の場合も図1の回路部品内蔵モジュールMaを製造するが、その製造方法が、第1の実施形態と異なる。 In this embodiment as well, the circuit component built-in module Ma of FIG. 1 is manufactured, but the manufacturing method is different from that of the first embodiment.
図5〜図7はその製造方法の説明図であり、それらの図面において、図1〜図4と同一符号は同一または相当するものを示す。 5-7 is explanatory drawing of the manufacturing method, In those drawings, the same code | symbol as FIGS. 1-4 shows the same or equivalent thing.
そして、本実施形態の場合、回路部品内蔵モジュールMaは図5(a)〜(d)の工程「3−1」〜「3−4」、図6の工程「3−5」〜「3−7」、図7の工程「3−8」〜「3−10」を経て製造される。 In the case of the present embodiment, the circuit component built-in module Ma includes steps “3-1” to “3-4” in FIGS. 5A to 5D and steps “3-5” to “3-” in FIG. 7 ”and steps“ 3-8 ”to“ 3-10 ”in FIG.
このとき、工程「3−1」、「3−2」は図2の工程「2−1」、「2−2」と同じ工程であり、第1構成物3を用意し、配線パターン層1が絶縁体層6の裏面側に露出した状態で回路部品2を電気的絶縁性基板体8に埋設する。
At this time, the steps “3-1” and “3-2” are the same steps as the steps “2-1” and “2-2” in FIG. 2, the
工程「3−3」は本実施形態の特有の工程であり、本発明の工程Dに相当し、図中の矢印線に示すように、例えばコンフォーマルマスク法のパターニングによりホール9と共に開口部16を形成する。このようにすることで、ホール9と開口部16とを別個に形成する場合より工程が少なくなる。
The process “3-3” is a process unique to the present embodiment and corresponds to the process D of the present invention. As shown by the arrow line in the drawing, the
工程「3−4」は図2の工程「2−3」に相当し、各開口部9直下の絶縁体層6に矢印線で示したレーザ加工で有底穴10aを形成する。
The process “3-4” corresponds to the process “2-3” in FIG. 2, and the bottomed hole 10a is formed in the
そして、工程「3−4」で有底穴10aを形成した後の図6、図7の工程「3−5」〜「3−10」は図3、図4の工程「2−5」〜「2−10」それぞれと同じ処理の工程である。 6 and FIG. 7 after forming the bottomed hole 10a in the step “3-4” are the steps “2-5” to “3-10” in FIG. 3 and FIG. “2-10” is the same processing step.
したがって、本実施形態の場合は、ホール9を形成するパターニングの工程によって、同時に開口部16を形成することにより、より工程の作業の簡素化等を図って第1の実施形態と同様の効果を奏することができる。
Therefore, in the case of the present embodiment, the
(第3の実施形態)
第3の実施形態について、図8〜図10を参照して説明する。なお、それらの図面において、図1〜図7と同一符号は同一若しくは相当するものを示す。
(Third embodiment)
A third embodiment will be described with reference to FIGS. In these drawings, the same reference numerals as those in FIGS. 1 to 7 denote the same or corresponding elements.
この実施形態の場合、図8(a)〜(d)の工程「4−1」〜「4−4」、図9(a)、(b)の工程「4−5」、「4−6」、図10(a)〜(c)の工程「4−7」〜「4−9の処理を行なう。 In this embodiment, steps “4-1” to “4-4” in FIGS. 8A to 8D, steps “4-5” and “4-6” in FIGS. 9A and 9B are performed. ”, Steps“ 4-7 ”to“ 4-9 ”in FIGS. 10A to 10C are performed.
そして、有底穴10aに図9、図10の導電性ペースト20を充填して図1のビア10bに相当するビア10cを形成し、図1のめっき層18を省いた構成の図10(c)の回路部品内蔵モジュールMbを製造する。
Then, the bottomed hole 10a is filled with the
具体的には、図8の工程「4−1」〜「4−4」により、図5の工程「3−1」〜「3−4」と同じ処理を行ない、電気的絶縁性基板体8に有底穴10aや開口部16等を形成する。なお、工程「4−1」、「4−2」、「4−3」、「4−4」が本発明の工程A、B、D、Cである。
Specifically, the processes “4-1” to “4-4” in FIG. 8 are performed in the same manner as steps “3-1” to “3-4” in FIG. The bottomed hole 10a, the
また、図9(a)の工程「4−5」によって図6の工程「3−5」と同じデスミア処理を実施する。 Moreover, the same desmear process as the process “3-5” of FIG. 6 is performed by the process “4-5” of FIG. 9A.
つぎに、図6(b)のめっき層18の形成工程の相当する工程は省き、図6(c)の工程「3−7」の非導電ペースト13の充填の処理に代わる図9(b)の工程「4−6」により、電気的絶縁性基板体8の有底穴10aに導電性ペースト20を充填する。
Next, a step corresponding to the step of forming the
そして、必要に応じて仮乾燥を行なって導電性ペースト20を半硬化する。この仮乾燥の温度は水が蒸発しない100℃より低い温度に保たれるため、仮乾燥によっては「ポップコーン現象」は発生しない。
Then, if necessary, the
その後、図10(a)の工程「4−7」により、導電性ペースト20を研磨して平坦にする。
Thereafter, the
なお、工程「4−5」、「4−6」が本発明の工程Eに相当する。 Steps “4-5” and “4-6” correspond to step E of the present invention.
そして、図10(b)、(c)の工程「4−8」、「4−9」により、図7(b)、(c)の工程「3−8」、「3−9」と同様の本乾燥、電極層19の形成の処理を行ない、回路部品内蔵モジュールMbを製造する。
Then, the processes “4-8” and “4-9” in FIGS. 10B and 10C are the same as the processes “3-8” and “3-9” in FIGS. 7B and 7C. The main drying and the formation of the
したがって、本実施形態の場合は、めっき層18を形成する工程を省くことができ、少ない工程数で回路部品内蔵モジュールMbを製造することができる。
Therefore, in this embodiment, the process of forming the
そして、開口部16を形成して導電性ペースト20の硬化を行ない、その後、蓋めっきとなる電極層19を形成するため、回路部品内蔵モジュールMaを製造する場合と同様、製造時の本乾燥の加熱による「ポップコーン現象」の発生を防止すると共に、その加熱後に水分が再度浸入しないようにして耐湿性を高め、しかも、電極層19によって電気的シールドも形成し、層特性の向上を図って回路部品内蔵モジュールMbを製造することができる。
Then, the
そして、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行なうことが可能であり、例えば、前記第1、第2の実施形態においては、工程「2−6」、「3−6」によってめっき層18を形成して有底穴10aをビア10bに加工した後、工程「2−7」、「3−7」で非導電性ペースト13を充填してビア10bを封塞するようにしたが、本発明はこのようにして製造する構成に限るものではなく、例えば、工程「2−6」、「3−6」でめっき層18形成した後、非導電性ペースト13を充填せず、ビア10bを空洞の状態にしておいてもよい。この場合は、非導電性ペースト13を充填し硬化する工程「2−7」、「3−7」が省ける利点がある。ただし、このような場合にも電気的絶縁性基板体8の表面を研磨することによって開口部16に位置した絶縁体層6の表面のめっき層18を剥離し、絶縁体層6を露出した上で、加熱処理を行なう必要がある。加熱処理を行うことによってめっき層18を強固に定着させることができる。
The present invention is not limited to the above-described embodiments, and various modifications other than those described above can be made without departing from the spirit thereof. For example, the first and second embodiments can be performed. In the embodiment, after the plated
また、各実施形態の加熱温度、すなわち本発明の所定温度は1 8 0℃に限るものではなく、電気的絶縁性基板体8の水が蒸発して外部に蒸散する温度(通常は100℃)以上の適当な温度であってよいのは勿論である。
In addition, the heating temperature of each embodiment, that is, the predetermined temperature of the present invention is not limited to 180 ° C., and the temperature at which water of the electrically insulating
つぎに、回路部品2は各実施形態に図示したように2つの有底穴10aの間に配置されているが、回路部品2と有底穴10aとがそのような配置関係になくてもよいのは勿論である。しかしながら、回路部品2が2つの有底穴10aに挟まれている配置関係の場合は、水分が左右に逃げにくく、より回路部品2上に溜まり易い構造となるので、回路部品2上に開口部16を設けることがより好適な状況となる。
Next, the
また、例えば第2の実施形態の工程「3−10」により得られた回路部品内蔵モジュールMaから転写板等を剥離し、その配線パターン層1の下面に別の電気的絶縁性基板体(この基板体は少なくとも配線パターン層1と有底穴10aとは有するが、回路部品2は埋設されていないこともある)を貼り付けて積層し、多層構造の回路部品内蔵モジュールを製造する場合にも、本発明を同様に適用することができる。
Further, for example, the transfer plate or the like is peeled off from the circuit component built-in module Ma obtained by the step “3-10” of the second embodiment, and another electrically insulating substrate body (this The substrate body has at least the
なお、このような多層構造の回路部品内蔵モジュールを製造する場合、例えば前記工程「3一10」により得られた回路部品内蔵モジュールMaは電極層19によっていわゆるシールド電極層が形成されるので、通常、最上層に位置することが多いが、最下層や中間層に位置する可能性もある。回路部品内蔵モジュールMbの場合も同様である。
In the case of manufacturing a circuit component built-in module having such a multilayer structure, for example, the circuit component built-in module Ma obtained by the above-mentioned process “3-10” has a so-called shield electrode layer formed by the
そして、絶縁体層6、導体膜層7や非導電性ペースト13、導電性ペースト20の構成材料等は、各実施形態に記載したものに限られるものではない。また、それらの形状や寸法等もどのようであってもよい。
And the constituent material of the
Ma、Mb 回路部品内蔵モジュール
1 配線パターン層
2 回路部品
3 第1構成物
6 絶縁体層
7 導体膜層
8 電気的絶縁性基板体
10a 有底穴
10b、10c ビア
13 非導電性ペースト
17 第2構成物
18 めっき層
19 電極層
Ma, Mb Circuit component built-in
Claims (5)
絶縁体層の表面に導体膜層を一体に形成した構造の電気的絶縁性基板体を用意し、前記配線パターン層が前記絶縁体層の裏面側に露出した状態で前記回路部品を前記電気的絶縁性基板体に埋設する工程Bと、
前記電気的絶縁性基板体に前記配線パターン層の表面を底面とする有底穴を形成する工程Cと、
前記導体膜層に開口部を形成して前記絶縁体層を部分的に露出する工程Dと、
前記導体膜層と前記配線パターン層とが前記有底穴を介して電気的に導通するように前記有底穴をビアに加工して第2構成物を形成する工程Eと、
前記第2構成物を所定温度に加熱する工程Fと、
前記加熱の後に前記電気的絶縁性基板体の表面に少なくとも前記開口部を覆って封塞する電極層を一体に形成する工程Gと、
を備え、
前記工程Eは、前記導体膜層の表面、前記有底穴の周面及び底面、前記開口部から露出した前記絶縁体層の表面を一様に覆うめっき層を形成する工程と、前記めっき層の形成後に前記有底穴に非導電性ペーストを充填する工程と、前記非導電性ペーストの充填後に前記めっき層の表面を研磨することによって前記開口部に位置した前記絶縁体層の表面の前記めっき層を剥離し、前記開口部を通して前記絶縁体層を露出する工程とを含み、
前記非導電性ペーストは、前記工程Fの加熱によって硬化することを特徴とする回路部品内蔵モジュールの製造方法。 Preparing a first component formed by placing circuit components on the wiring pattern layer; and
An electrically insulating substrate having a structure in which a conductor film layer is integrally formed on the surface of an insulator layer is prepared, and the circuit component is electrically connected with the wiring pattern layer exposed on the back side of the insulator layer. Step B for embedding in an insulating substrate body;
Forming a bottomed hole having a bottom surface of the surface of the wiring pattern layer in the electrically insulating substrate body; and
Forming an opening in the conductor film layer to partially expose the insulator layer; and
Forming the second structure by processing the bottomed hole into a via so that the conductor film layer and the wiring pattern layer are electrically connected through the bottomed hole; and
Heating the second component to a predetermined temperature; and
A step G of integrally forming an electrode layer covering and sealing at least the opening on the surface of the electrically insulating substrate body after the heating;
Equipped with a,
The step E includes a step of forming a plating layer that uniformly covers the surface of the conductor film layer, the peripheral and bottom surfaces of the bottomed hole, and the surface of the insulator layer exposed from the opening, and the plating layer Filling the bottomed hole with a non-conductive paste after the formation of the non-conductive paste, and polishing the surface of the plating layer after the non-conductive paste is filled to form the surface of the insulator layer located in the opening Peeling the plating layer and exposing the insulator layer through the opening,
The method of manufacturing a circuit component built-in module, wherein the non-conductive paste is cured by heating in the step F.
絶縁体層および、前記絶縁体層の表面に一体に設けられ、前記絶縁体層を部分的に露出する開口部が形成された導体膜層を有し、前記配線パターン層が前記絶縁体層の裏面側に露出した状態で前記回路部品が前記絶縁体層に埋設された電気的絶縁性基板体と、
前記配線パターン層の表面を底面とする前記電気的絶縁性基板体の有底穴を加工して形成され、前記導体膜層と前記配線パターン層とを電気的に導通するビアと、
前記電気的絶縁性基体の表面に少なくとも前記開口部を覆って封塞するように形成された電極層と、
を備え、
前記ビアは、前記有底穴の周面及び底面をめっき層で覆い、前記めっき層で覆われた前記有底穴に非導電性ペーストを充填して形成されていることを特徴とする回路部品内蔵モジュール。 A wiring pattern layer on which circuit components are placed;
An insulating layer, and a conductor film layer provided integrally on a surface of the insulating layer and having an opening that partially exposes the insulating layer; and the wiring pattern layer is formed of the insulating layer. An electrically insulating substrate body in which the circuit component is embedded in the insulator layer in a state exposed on the back surface side;
A via hole that is formed by processing a bottomed hole of the electrically insulating substrate body having the surface of the wiring pattern layer as a bottom surface, and electrically connects the conductor film layer and the wiring pattern layer;
An electrode layer formed so as to cover and seal at least the opening on the surface of the electrically insulating substrate;
With
The via is formed by covering a peripheral surface and a bottom surface of the bottomed hole with a plating layer, and filling the bottomed hole covered with the plating layer with a non-conductive paste. built-in modules.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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Family Cites Families (4)
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---|---|---|---|---|
JP3804782B2 (en) * | 2002-05-15 | 2006-08-02 | 株式会社トッパンNecサーキットソリューションズ | Multilayer build-up wiring board |
JP2004047575A (en) * | 2002-07-09 | 2004-02-12 | Fujitsu Ltd | Multillayer wiring semiconductor integrated circuit |
JP2005136347A (en) * | 2003-10-31 | 2005-05-26 | Denso Corp | Multilayered board and manufacturing method therefor |
JP4283753B2 (en) * | 2004-10-26 | 2009-06-24 | パナソニックエレクトロニックデバイス山梨株式会社 | Multi-layer printed wiring board with built-in electrical components and method for manufacturing the same |
-
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Publication number | Publication date |
---|---|
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