JP4897956B2

JP4897956B2 - Semiconductor electronic device

Info

Publication number: JP4897956B2
Application number: JP2006343293A
Authority: JP
Inventors: 禎宏加藤; 義浩佐藤; 正之岩見
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2006-12-20
Filing date: 2006-12-20
Publication date: 2012-03-14
Anticipated expiration: 2026-12-20
Also published as: JP2008159621A

Description

本発明は、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスに関する。 The present invention relates to a semiconductor electronic device including a compound semiconductor layer stacked on a substrate via a buffer layer.

窒化物系化合物半導体、例えばＧａＮ系化合物半導体を用いた半導体電子デバイスとしての電界効果トランジスタは、４００℃近い高温環境下においても動作する固体素子として注目されている。ＧａＮ系化合物半導体では、ＳｉやＧａＡｓのような大口径の単結晶基板を作製することが困難であるため、ＧａＮ系化合物半導体を用いた電子デバイスは、例えばサファイアやＳｉからなる代替基板を用いて作製されている。 A field effect transistor as a semiconductor electronic device using a nitride-based compound semiconductor, for example, a GaN-based compound semiconductor, has attracted attention as a solid element that operates even in a high temperature environment close to 400 ° C. With GaN compound semiconductors, it is difficult to produce large-diameter single crystal substrates such as Si and GaAs, so electronic devices using GaN compound semiconductors use, for example, alternative substrates made of sapphire or Si. Have been made.

Ｓｉ基板は、他の代替基板に比べて良質で大口径のウェハを容易に得ることが可能であることから、量産性やコスト低減を考慮した場合に非常に有用な基板である。しかしながら、ＳｉとＧａＮとの間に大きな格子定数差および熱膨張率差があることから、Ｓｉ基板上に形成されるＧａＮエピタキシャル膜には大きな引っ張り歪が内在し、これによって結晶性が悪化されるとともに、歪の大きさによってはクラックが発生する場合がある。そして、このようなＧａＮ結晶上に作製された電界効果トランジスタは、良好な特性が得られないという問題があった。 The Si substrate is a very useful substrate in consideration of mass productivity and cost reduction because it is possible to easily obtain a high-quality and large-diameter wafer as compared with other alternative substrates. However, since there is a large lattice constant difference and a thermal expansion coefficient difference between Si and GaN, a large tensile strain is inherent in the GaN epitaxial film formed on the Si substrate, which deteriorates the crystallinity. At the same time, cracks may occur depending on the magnitude of strain. And the field effect transistor produced on such a GaN crystal had the problem that a favorable characteristic was not acquired.

そこで、Ｓｉからなる単結晶基板上にＧａＮ系化合物半導体を用いて電界効果トランジスタを作製する場合、ＭＯＣＶＤ法などのエピタキシャル結晶成長法によって、まず上述した引っ張り歪を緩和する層としてのバッファ層を形成し、次いで電子走行層、電子供給層およびコンタクト層を順次積層し（以下、電子走行層、電子供給層等を半導体動作層という。）、その表面にソース電極、ドレイン電極およびゲート電極を形成する。この場合、高温でＧａＮ層を形成してバッファ層とすることにより、Ｓｉ基板上に格子定数が異なるＧａＮ層をエピタキシャル成長させることができる。従来、このようなバッファ層として超格子バッファ層やＡｌＧａＮバッファ層が用いられている（例えば、特許文献１参照）。 Therefore, when manufacturing a field effect transistor using a GaN-based compound semiconductor on a single crystal substrate made of Si, a buffer layer is first formed as a layer for reducing the tensile strain by an epitaxial crystal growth method such as MOCVD. Then, an electron transit layer, an electron supply layer, and a contact layer are sequentially stacked (hereinafter, the electron transit layer, the electron supply layer, etc. are referred to as a semiconductor operation layer), and a source electrode, a drain electrode, and a gate electrode are formed on the surface. . In this case, a GaN layer having a different lattice constant can be epitaxially grown on the Si substrate by forming a GaN layer at a high temperature to form a buffer layer. Conventionally, a superlattice buffer layer or an AlGaN buffer layer has been used as such a buffer layer (see, for example, Patent Document 1).

特開２００３−５９９４８号公報JP 2003-59948 A

ところで、半導体電子デバイスでは、破壊耐圧を向上させ、リーク電流を低減させるためにバッファ層を高抵抗化する必要がある。しかしながら、上述した従来のバッファ層では、必ずしも十分な高抵抗特性が得られていない。これに対し、バッファ層を厚くすることで高抵抗化させることができるものの、その場合、上述した従来のバッファ層では、基板としてのウェハに大きな反りを発生させるという別の問題が生じる。 By the way, in the semiconductor electronic device, it is necessary to increase the resistance of the buffer layer in order to improve the breakdown voltage and reduce the leakage current. However, the conventional buffer layer described above does not necessarily have a sufficiently high resistance characteristic. On the other hand, although the resistance can be increased by increasing the thickness of the buffer layer, in this case, the conventional buffer layer described above has another problem that a large warp is generated in the wafer as a substrate.

ここで、ウェハの反り量（ＢＯＷ）は、ウェハ表面における周縁部高さと中央部高さとの差分によって示され、半導体電子デバイスの加工プロセスにおいては５０μｍ以下にすることが必要とされている。このため、従来のバッファ層では、基板上に形成できる膜厚に限度があり、半導体電子デバイスのリーク電流を十分に低減させることができないという問題があった。 Here, the amount of warping (BOW) of the wafer is indicated by the difference between the peripheral edge height and the central height on the wafer surface, and is required to be 50 μm or less in the processing process of the semiconductor electronic device. For this reason, the conventional buffer layer has a limit in the film thickness that can be formed on the substrate, and there is a problem that the leakage current of the semiconductor electronic device cannot be sufficiently reduced.

本発明は、上記に鑑みてなされたものであって、ウェハの反りを抑制し、リーク電流を一層低減させることができる半導体電子デバイスを提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor electronic device capable of suppressing wafer warpage and further reducing leakage current.

上述した課題を解決し、目的を達成するために、本発明にかかる半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、前記バッファ層は、窒化物系化合物半導体を用いて形成された層であって該層の層厚に対する当該半導体電子デバイスのリーク電流が略最小となる厚さに形成された第１の層上に、前記第１の層よりもＡｌ組成比が高い窒化物系化合物半導体を用いて形成された層であって該層の成長温度に対する前記リーク電流が略極小となる温度で形成された第２の層が積層された複合層を有することを特徴とする。 In order to solve the above-mentioned problems and achieve the object, a semiconductor electronic device according to the present invention is a semiconductor electronic device including a compound semiconductor layer stacked on a substrate via a buffer layer, and the buffer layer is nitrided The first layer formed on a first layer formed using a physical compound semiconductor and having a thickness at which a leakage current of the semiconductor electronic device with respect to the layer thickness is substantially minimized. A layer formed by using a nitride compound semiconductor having a higher Al composition ratio than the second layer formed at a temperature at which the leakage current with respect to the growth temperature of the layer is substantially minimized. It has a layer.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第２の層の成長温度は、４００〜５５０℃であることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the growth temperature of the second layer is 400 to 550 ° C.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層の層厚は、６００〜１２００ｎｍであることを特徴とする。 The semiconductor electronic device according to the present invention is characterized in that, in the above invention, the first layer has a thickness of 600 to 1200 nm.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第２の層の層厚は、０．５〜２００ｎｍであることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the second layer has a thickness of 0.5 to 200 nm.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、前記複合層を５層以上含むことを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the buffer layer includes five or more composite layers.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、窒化物系化合物半導体を用いて形成された層であって前記第１の層の層厚よりも薄い第３の層上に、前記第３の層よりもＡｌ組成比が高い窒化物系化合物半導体を用いて形成された層であって前記第２の層の成長温度よりも高温で形成された第４の層が積層された補助複合層をさらに有することを特徴とする。 In the semiconductor electronic device according to the present invention , in the above invention, the buffer layer is a layer formed using a nitride-based compound semiconductor, and is a third layer thinner than the thickness of the first layer. A fourth layer formed on the layer using a nitride compound semiconductor having an Al composition ratio higher than that of the third layer and higher than the growth temperature of the second layer. It further has an auxiliary composite layer in which is laminated.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第４の層の成長温度は、８００〜１２００℃であることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the growth temperature of the fourth layer is 800 to 1200 ° C.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第３の層の層厚は、１００〜１０００ｎｍであることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the third layer has a thickness of 100 to 1000 nm.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第３の層の層厚は、１５０〜５００ｎｍであることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the layer thickness of the third layer is 150 to 500 nm.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第４の層の層厚は、０．５〜２００ｎｍであることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the layer thickness of the fourth layer is 0.5 to 200 nm.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、前記補助複合層を５層以上含むことを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the buffer layer includes five or more auxiliary composite layers.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、前記複合層より上部または下部に前記補助複合層を有することを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the buffer layer has the auxiliary composite layer above or below the composite layer.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記窒化物系化合物半導体は、Ａｌ_xＧａ_1-xＮ（０≦ｘ≦１）で示される化合物半導体であることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the nitride compound semiconductor is a compound semiconductor represented by Al _x Ga _1-x N (0 ≦ x ≦ 1). .

本発明にかかる半導体電子デバイスによれば、ウェハの反りを抑制し、リーク電流を一層低減させることができる。 According to the semiconductor electronic device of the present invention, the warpage of the wafer can be suppressed and the leakage current can be further reduced.

以下、添付図面を参照し、本発明にかかる半導体電子デバイスの好適な実施の形態を詳細に説明する。なお、この実施の形態によって、この発明が限定されるものではない。また、図面の記載において、同一部分には同一符号を付して示している。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of a semiconductor electronic device according to the present invention will be described in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment. Moreover, in description of drawing, the same code | symbol is attached | subjected and shown to the same part.

（実施の形態１）
まず、本発明の実施の形態１にかかる半導体電子デバイスについて説明する。図１は、本実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタ１００の構成を示す断面図である。この図に示すように、電界効果トランジスタ１００は、Ｓｉからなる基板１上に、窒化物系化合物半導体を用いて形成されたバッファ層２，３および半導体動作層４が順次積層され、その上にＴｉ／Ａｌ／Ａｕからなるソース電極８Ｓおよびドレイン電極８Ｄと、Ｐｔ／Ａｕからなるゲート電極８Ｇとが形成されている。 (Embodiment 1)
First, the semiconductor electronic device according to the first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view showing a configuration of a field effect transistor 100 as a semiconductor electronic device according to the first embodiment. As shown in this figure, in a field effect transistor 100, a buffer layer 2, 3 and a semiconductor operation layer 4 formed by using a nitride-based compound semiconductor are sequentially stacked on a substrate 1 made of Si. A source electrode 8S and a drain electrode 8D made of Ti / Al / Au, and a gate electrode 8G made of Pt / Au are formed.

バッファ層２は、ＡｌＮによって形成され、バッファ層３は、例えば非ドープＧａＮからなる第１の層１１上に、この第１の層１１よりもＡｌ組成比が高い窒化物系化合物半導体としての非ドープＡｌＮからなる第２の層１２が積層された複合層１０を用いて形成されている。バッファ層３は、一例として、複合層１０が５層積層されている。 The buffer layer 2 is made of AlN, and the buffer layer 3 is formed on the first layer 11 made of, for example, undoped GaN, as a nitride compound semiconductor having a higher Al composition ratio than the first layer 11. The composite layer 10 is formed by laminating a second layer 12 made of doped AlN. As an example, the buffer layer 3 is formed by stacking five composite layers 10.

半導体動作層４は、非ドープＧａＮからなる電子走行層５と、ＳｉドープＡｌＧａＮからなる電子供給層６と、高濃度ドープＧａＮからなるコンタクト層７とをこの順に積層して形成されている。電子供給層６は電子走行層５に比べてバンドギャップエネルギーが大きく、この２層のヘテロ接合界面直下には２次元電子ガス層５ａが形成されている。ソース電極８Ｓおよびドレイン電極８Ｄは、コンタクト層７上に形成され、ゲート電極８Ｇは、電子供給層６上に形成されている。 The semiconductor operation layer 4 is formed by laminating an electron transit layer 5 made of undoped GaN, an electron supply layer 6 made of Si-doped AlGaN, and a contact layer 7 made of highly doped GaN in this order. The electron supply layer 6 has a larger band gap energy than the electron transit layer 5, and a two-dimensional electron gas layer 5a is formed immediately below the heterojunction interface between the two layers. The source electrode 8S and the drain electrode 8D are formed on the contact layer 7, and the gate electrode 8G is formed on the electron supply layer 6.

このような電界効果トランジスタ１００では、ソース電極８Ｓとドレイン電極８Ｄとを作動させた場合、電子供給層６を介して電子走行層５に供給された電子が２次元電子ガス層５ａ中を高速走行し、ドレイン電極８Ｄまで移動する。このとき、ゲート電極８Ｇに加える電圧に応じてゲート電極８Ｇ直下に形成される空乏層の厚さを変化させることで、ソース電極８Ｓからドレイン電極８Ｄへ移動する電子、つまりドレイン電流を制御することができる。 In such a field effect transistor 100, when the source electrode 8S and the drain electrode 8D are operated, the electrons supplied to the electron transit layer 5 through the electron supply layer 6 travel at high speed in the two-dimensional electron gas layer 5a. And move to the drain electrode 8D. At this time, the electron moving from the source electrode 8S to the drain electrode 8D, that is, the drain current is controlled by changing the thickness of the depletion layer formed immediately below the gate electrode 8G according to the voltage applied to the gate electrode 8G. Can do.

つづいて、バッファ層３が有する複合層１０について詳細に説明する。本発明にかかる複合層１０では、第１の層１１は、この第１の層１１の層厚に対する電界効果トランジスタ１００のリーク電流が略最小となる厚さに形成され、第２の層１２は、この第２の層の成長温度に対する電界効果トランジスタ１００のリーク電流が略極小となる温度で形成されている。 Next, the composite layer 10 included in the buffer layer 3 will be described in detail. In the composite layer 10 according to the present invention, the first layer 11 is formed to a thickness at which the leakage current of the field effect transistor 100 with respect to the layer thickness of the first layer 11 is substantially minimized, and the second layer 12 is The field effect transistor 100 is formed at a temperature at which the leakage current of the field effect transistor 100 with respect to the growth temperature of the second layer is substantially minimized.

図２は、第１の層１１としてのＧａＮ層の層厚に対する電界効果トランジスタ１００のリーク電流を実測した結果を示すグラフである。この結果から、電界効果トランジスタ１００では、第１の層１１の層厚を増加させることでリーク電流を低減させることができ、第１の層１１の層厚を約６００ｎｍ以上とすることでリーク電流をほぼ最小にできることがわかる。これをもとに、電界効果トランジスタ１００では、リーク電流を低減させるため、第１の層１１の層厚が６００〜１２００ｎｍとされている。なお、図２に示す結果は、後述する第２の層１２の成長温度を５００℃とした場合に対応する。 FIG. 2 is a graph showing the results of actual measurement of the leakage current of the field effect transistor 100 with respect to the layer thickness of the GaN layer as the first layer 11. From this result, in the field effect transistor 100, the leakage current can be reduced by increasing the thickness of the first layer 11, and the leakage current can be reduced by setting the thickness of the first layer 11 to about 600 nm or more. It can be seen that can be almost minimized. Based on this, in the field effect transistor 100, the thickness of the first layer 11 is set to 600 to 1200 nm in order to reduce the leakage current. The results shown in FIG. 2 correspond to the case where the growth temperature of the second layer 12 described later is 500 ° C.

図３は、第２の層１２としてのＡｌＮ層の成長温度に対する電界効果トランジスタ１００のリーク電流を実測した結果を示すグラフである。図３では、第１の層１１の層厚を２００ｎｍおよび７００ｎｍとした場合の結果を示している。この結果から、電界効果トランジスタ１００では、第１の層１１の層厚を図２の結果から見出した層厚として例えば７００ｎｍとした場合に、第２の層１２を比較的低温で成長させることでリーク電流を極小にさせることができ、具体的には、第２の層１２の成長温度を約４００〜５５０℃とすることでリーク電流をほぼ極小にできることがわかる。これをもとに、電界効果トランジスタ１００では、リーク電流を低減させるため、第１の層１１の層厚を６００〜１２００ｎｍとするとともに、第２の層１２の成長温度が４００〜５５０℃とされている。 FIG. 3 is a graph showing the results of actual measurement of the leakage current of the field effect transistor 100 with respect to the growth temperature of the AlN layer as the second layer 12. FIG. 3 shows the results when the thickness of the first layer 11 is 200 nm and 700 nm. From this result, in the field effect transistor 100, the second layer 12 is grown at a relatively low temperature when the layer thickness of the first layer 11 is 700 nm, for example, as the layer thickness found from the result of FIG. It can be seen that the leakage current can be minimized, specifically, the leakage current can be substantially minimized by setting the growth temperature of the second layer 12 to about 400 to 550 ° C. Based on this, in the field effect transistor 100, the thickness of the first layer 11 is set to 600 to 1200 nm and the growth temperature of the second layer 12 is set to 400 to 550 ° C. in order to reduce leakage current. ing.

これによって、電界効果トランジスタ１００では、リーク電流は、図２および図３に示したように１．０×１０^-8以下とされ、従来の電界効果トランジスタに比べて１桁以上低減されている。 As a result, in the field effect transistor 100, the leakage current is 1.0 × 10 ⁻⁸ or less as shown in FIGS. 2 and 3, which is reduced by one digit or more compared to the conventional field effect transistor.

一方、図４は、第２の層１２としてのＡｌＮ層の成長温度に対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。図４では、第１の層１１の層厚を２００ｎｍおよび７００ｎｍとした場合の結果を示している。また、この図における反り量（ＢＯＷ）は、電界効果トランジスタ１００の製作に用いた基板１としてのウェハの反り量（ＢＯＷ）を示している。この結果から、電界効果トランジスタ１００では、第１の層１１の層厚を図２の結果から見出した層厚として例えば７００ｎｍとした場合に、第２の層１２を比較的低温で成長させることで反り量（ＢＯＷ）を極小にさせることができ、具体的には、第２の層１２の成長温度を約５００〜９００℃とすることで反り量（ＢＯＷ）を約５０μｍ以下にできることがわかる。 On the other hand, FIG. 4 is a graph showing the results of actual measurement of the amount of warpage (BOW) of the wafer with respect to the growth temperature of the AlN layer as the second layer 12. FIG. 4 shows the results when the thickness of the first layer 11 is 200 nm and 700 nm. Further, the warpage amount (BOW) in this figure indicates the warpage amount (BOW) of the wafer as the substrate 1 used for manufacturing the field effect transistor 100. From this result, in the field effect transistor 100, the second layer 12 is grown at a relatively low temperature when the layer thickness of the first layer 11 is 700 nm, for example, as the layer thickness found from the result of FIG. It can be seen that the warpage amount (BOW) can be minimized, and specifically, the warpage amount (BOW) can be reduced to about 50 μm or less by setting the growth temperature of the second layer 12 to about 500 to 900 ° C.

これより、電界効果トランジスタ１００において、ウェハの反り量（ＢＯＷ）を半導体電子デバイスの加工プロセスにおいて要求される５０μｍ以下に抑制させるとともにリーク電流を低減させるには、第１の層１１の層厚を６００〜１２００ｎｍとするとともに、第２の層１２の成長温度を５００〜５５０℃とすることが好ましいことがわかる。ただし、加工プロセスによっては必ずしも反り量（ＢＯＷ）を５０μｍ以下に厳密に抑制する必要はなく、その場合には、リーク電流を低減させるために第２の層１２の成長温度を４００〜５５０℃とすることが有効である。 Thus, in the field effect transistor 100, in order to suppress the amount of warpage (BOW) of the wafer to 50 μm or less required in the processing process of the semiconductor electronic device and reduce the leakage current, the layer thickness of the first layer 11 is reduced. It can be seen that the thickness is preferably 600 to 1200 nm and the growth temperature of the second layer 12 is preferably 500 to 550 ° C. However, depending on the processing process, it is not always necessary to strictly control the warping amount (BOW) to 50 μm or less. In that case, the growth temperature of the second layer 12 is set to 400 to 550 ° C. in order to reduce the leakage current. It is effective to do.

なお、図２〜図４に示した結果に対応する第２の層１２の層厚は、いずれも２０ｎｍである。しかしながら、図２〜図４に示した結果は、第２の層１２の層厚に対する依存性が小さく、第２の層１２の層厚が約０．５〜２００ｎｍである場合、図２〜図４と同様の結果が得られることが別途見出されている。また、第２の層１２の層厚を０．５ｎｍより薄くした場合には、第２の層として十分な効果が発揮されず、逆に２００ｎｍより厚くした場合には、この層から余計な応力が発せられることなどが推察されることから、電界効果トランジスタ１００における第２の層１２の層厚は、０．５〜２００ｎｍであることが好ましいといえる。 The layer thickness of the second layer 12 corresponding to the results shown in FIGS. 2 to 4 is 20 nm. However, the results shown in FIGS. 2 to 4 show that the dependence on the layer thickness of the second layer 12 is small, and when the layer thickness of the second layer 12 is about 0.5 to 200 nm, FIG. It has been separately found that results similar to 4 are obtained. In addition, when the thickness of the second layer 12 is less than 0.5 nm, a sufficient effect as the second layer is not exhibited. Conversely, when the thickness is greater than 200 nm, excessive stress is applied from this layer. Therefore, it can be said that the layer thickness of the second layer 12 in the field effect transistor 100 is preferably 0.5 to 200 nm.

また、第１の層１１は、例えばＧａＮの成長温度として一般的な７００〜１３００℃の温度範囲内で成長させることができる。さらに、この成長温度を８００〜１２００℃に限定することで、結晶性および平坦度が良好な第１の層１１を形成することができる。ただし、より高精度な第１の層１１を形成するには、その成長温度を１０００〜１１００℃に限定することが好ましい。 Further, the first layer 11 can be grown, for example, in a temperature range of 700 to 1300 ° C. which is a general temperature for growing GaN. Furthermore, by limiting the growth temperature to 800 to 1200 ° C., the first layer 11 having good crystallinity and flatness can be formed. However, in order to form the first layer 11 with higher accuracy, the growth temperature is preferably limited to 1000 to 1100 ° C.

（実施の形態２）
つぎに、本発明の実施の形態２にかかる半導体電子デバイスについて説明する。図５は、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタ２００の構成を示す断面図である。この図に示すように、電界効果トランジスタ２００は、電界効果トランジスタ１００の構成をもとに、バッファ層３と半導体動作層４との間にバッファ層２３をさらに備える。その他の構成は実施の形態１と同じであり、同一部分には同一符号を付して示している。 (Embodiment 2)
Next, a semiconductor electronic device according to the second embodiment of the present invention will be described. FIG. 5 is a cross-sectional view showing a configuration of a field effect transistor 200 as a semiconductor electronic device according to the second embodiment. As shown in this figure, the field effect transistor 200 further includes a buffer layer 23 between the buffer layer 3 and the semiconductor operation layer 4 based on the configuration of the field effect transistor 100. Other configurations are the same as those of the first embodiment, and the same portions are denoted by the same reference numerals.

バッファ層２３は、例えば非ドープＧａＮからなる第３の層２１上に、この第３の層２１よりもＡｌ組成比が高い窒化物系化合物半導体としての非ドープＡｌＮからなる第４の層２２が積層された補助複合層２０を用いて形成されている。バッファ層２３は、一例として、補助複合層２０が５層積層されている。また、補助複合層２０では、第３の層２１は、第１の層１１の層厚よりも薄く形成され、第４の層２２は、第２の層１２の成長温度よりも高温で形成されている。これによって、電界効果トランジスタ２００では、リーク電流が低減されるとともに、ウェハの反り量（ＢＯＷ）が電界効果トランジスタ１００に比して一層抑制されている。 The buffer layer 23 includes, for example, a fourth layer 22 made of undoped AlN as a nitride compound semiconductor having a higher Al composition ratio than the third layer 21 on the third layer 21 made of undoped GaN. It is formed using the laminated auxiliary composite layer 20. As an example, the buffer layer 23 includes five auxiliary composite layers 20 stacked. In the auxiliary composite layer 20, the third layer 21 is formed thinner than the thickness of the first layer 11, and the fourth layer 22 is formed at a temperature higher than the growth temperature of the second layer 12. ing. As a result, in the field effect transistor 200, the leakage current is reduced and the amount of warpage (BOW) of the wafer is further suppressed as compared with the field effect transistor 100.

図６は、第３の層２１としてのＧａＮ層の層厚に対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。この図における反り量（ＢＯＷ）は、電界効果トランジスタ１００におけるバッファ層３に換えてバッファ層２３を設けた構成の電界効果トランジスタを製作した場合のウェハの反り量（ＢＯＷ）を示している。図６に示す結果から、このバッファ層２３を用いた電界効果トランジスタでは、第３の層２１を比較的薄く形成することで反り量（ＢＯＷ）を極小にさせることができ、具体的には、第３の層２１の層厚を約２００ｎｍとすることで反り量（ＢＯＷ）を極小にできることがわかる。また、この反り量（ＢＯＷ）は、極小値においてマイナス値であり、第３の層２１の層厚が約１５０〜５００ｎｍである場合にマイナス値であることがわかる。さらに、この反り量（ＢＯＷ）は、第３の層２１の層厚が約１００〜１０００ｎｍである場合に絶対量が５０μｍ以下であることがわかる。 FIG. 6 is a graph showing the results of actual measurement of the amount of warpage (BOW) of the wafer with respect to the layer thickness of the GaN layer as the third layer 21. The warpage amount (BOW) in this figure indicates the warpage amount (BOW) of the wafer when a field effect transistor having a structure in which the buffer layer 23 is provided in place of the buffer layer 3 in the field effect transistor 100 is manufactured. From the results shown in FIG. 6, in the field effect transistor using this buffer layer 23, the amount of warpage (BOW) can be minimized by forming the third layer 21 relatively thin. Specifically, It can be seen that the amount of warpage (BOW) can be minimized by setting the thickness of the third layer 21 to about 200 nm. Further, it can be seen that the warpage amount (BOW) is a negative value at the minimum value, and is a negative value when the thickness of the third layer 21 is about 150 to 500 nm. Furthermore, it can be seen that the amount of warping (BOW) is 50 μm or less in absolute value when the thickness of the third layer 21 is about 100 to 1000 nm.

なお、図６では、Ｓｉからなる基板１の板厚を５２５μｍおよび７００μｍとした場合の結果を示しているが、基板１の板厚に対する反り量（ＢＯＷ）の依存性は特に認められない。また、図６に示す結果は、後述する第４の層２２の成長温度を１１００℃とした場合に対応する。 FIG. 6 shows the results when the thickness of the substrate 1 made of Si is set to 525 μm and 700 μm, but the dependency of the warpage amount (BOW) on the thickness of the substrate 1 is not particularly recognized. The results shown in FIG. 6 correspond to the case where the growth temperature of the fourth layer 22 described later is 1100 ° C.

これより、電界効果トランジスタ２００では、バッファ層３上にバッファ層２３を設け、このバッファ層２３における第３の層２１の層厚を約１５０〜５００ｎｍとすることで、バッファ層３に起因するウェハの反りの一部または全部を打ち消すことができることがわかる。また、バッファ層３に起因するウェハの反り量（ＢＯＷ）が０μｍ近傍である場合には、第３の層２１の層厚を約１００〜１０００ｎｍとすることで、反り量（ＢＯＷ）の絶対量を５０μｍ以下にできることがわかる。 Thus, in the field effect transistor 200, the buffer layer 23 is provided on the buffer layer 3, and the thickness of the third layer 21 in the buffer layer 23 is set to about 150 to 500 nm. It can be seen that part or all of the warp can be canceled. When the wafer warpage (BOW) due to the buffer layer 3 is in the vicinity of 0 μm, the thickness of the third layer 21 is set to about 100 to 1000 nm so that the absolute amount of the warpage (BOW) is obtained. It can be seen that can be reduced to 50 μm or less.

これをもとに、電界効果トランジスタ２００では、第３の層２１の層厚は、１５０〜５００ｎｍとされている。ただし、バッファ層３に起因する反り量（ＢＯＷ）が０μｍ近傍となるようにその成膜条件が設定される場合には、第３の層２１の層厚は、１００〜１０００ｎｍとされる。 Based on this, in the field effect transistor 200, the layer thickness of the third layer 21 is 150 to 500 nm. However, when the film formation conditions are set so that the warpage amount (BOW) caused by the buffer layer 3 is in the vicinity of 0 μm, the layer thickness of the third layer 21 is set to 100 to 1000 nm.

一方、図４に示した結果から、バッファ層３に起因する反り量（ＢＯＷ）は、第３の層２１の層厚を図６の結果から見出した層厚として例えば２００ｎｍとした場合、第４の層２２としてのＡｌＮ層を少なくとも第２の層１２の成長温度よりも高温で成長させることによって極小となり、具体的には、第４の層２２の成長温度を約１０００〜１１００℃とすることで極小になることがわかる。また、この反り量（ＢＯＷ）は、極小値においてマイナス値であり、第４の層２２の成長温度が約８００〜１２００℃である場合にマイナス値であることがわかる。さらに、この反り量（ＢＯＷ）は、第４の層２２の成長温度が約７００〜１３００℃である場合に絶対量が５０μｍ以下であることがわかる。 On the other hand, from the result shown in FIG. 4, the warpage amount (BOW) due to the buffer layer 3 is 4th when the layer thickness of the third layer 21 is 200 nm as the layer thickness found from the result of FIG. 6, for example. The AlN layer as the layer 22 is minimized by growing it at a temperature higher than at least the growth temperature of the second layer 12. Specifically, the growth temperature of the fourth layer 22 is set to about 1000 to 1100 ° C. It turns out that it becomes minimum. Further, it can be seen that the warpage amount (BOW) is a minus value at the minimum value, and is a minus value when the growth temperature of the fourth layer 22 is about 800 to 1200 ° C. Further, it can be seen that the amount of warpage (BOW) has an absolute amount of 50 μm or less when the growth temperature of the fourth layer 22 is about 700 to 1300 ° C.

これより、電界効果トランジスタ２００では、バッファ層３上にバッファ層２３を設け、このバッファ層２３における第３の層２１の層厚を１５０〜５００ｎｍとするとともに、第４の層２２の成長温度を約８００〜１２００℃とすることで、バッファ層３に起因するウェハの反りの一部または全部を打ち消すことができることがわかる。また、バッファ層３に起因するウェハの反り量（ＢＯＷ）が０μｍ近傍である場合には、第３の層２１の層厚を１００〜１０００ｎｍとするとともに、第４の層２２の成長温度を約７００〜１３００℃とすることで、反り量（ＢＯＷ）の絶対量を５０μｍ以下にできることがわかる。 As a result, in the field effect transistor 200, the buffer layer 23 is provided on the buffer layer 3, the thickness of the third layer 21 in the buffer layer 23 is set to 150 to 500 nm, and the growth temperature of the fourth layer 22 is set. It can be seen that by setting the temperature to about 800 to 1200 ° C., part or all of the wafer warpage caused by the buffer layer 3 can be canceled. When the wafer warpage (BOW) due to the buffer layer 3 is in the vicinity of 0 μm, the thickness of the third layer 21 is set to 100 to 1000 nm, and the growth temperature of the fourth layer 22 is set to about It turns out that the absolute amount of curvature (BOW) can be 50 micrometers or less by setting it as 700-1300 degreeC.

これをもとに、電界効果トランジスタ２００では、第４の層２２の成長温度は、第２の層１２の成長温度よりも高温の８００〜１２００℃とされている。ただし、バッファ層３に起因する反り量（ＢＯＷ）が０μｍ近傍となるようにその成膜条件が設定される場合には、第４の層２２の成長温度は、７００〜１３００℃とされる。 Based on this, in the field effect transistor 200, the growth temperature of the fourth layer 22 is set to 800 to 1200 ° C., which is higher than the growth temperature of the second layer 12. However, when the film formation conditions are set so that the warpage amount (BOW) due to the buffer layer 3 is in the vicinity of 0 μm, the growth temperature of the fourth layer 22 is set to 700 to 1300 ° C.

以上のようにして、電界効果トランジスタ２００では、バッファ層３を備えることでリーク電流が１．０×１０^-8以下とされ、従来の電界効果トランジスタに比べて１桁以上低減されるとともに、バッファ層２３を備えることで、バッファ層３に起因するウェハの反りの一部または全部が打ち消され、残留する反り量（ＢＯＷ）の絶対量が５０μｍ以下にされている。 As described above, in the field effect transistor 200, the buffer layer 3 is provided so that the leakage current is 1.0 × 10 ⁻⁸ or less, which is reduced by one digit or more as compared with the conventional field effect transistor, and the buffer By providing the layer 23, a part or all of the wafer warp caused by the buffer layer 3 is canceled out, and the absolute amount of the remaining warp (BOW) is 50 μm or less.

なお、図４および図６に示した結果に対応する第４の層２２の層厚は、いずれも２０ｎｍである。しかしながら、図４および図６に示した結果は、第４の層２２の層厚に対する依存性が小さく、第４の層２２の層厚が約０．５〜２００ｎｍである場合、図４および図６と同様の結果が得られることが別途見出されている。また、第４の層２２の層厚を０．５ｎｍより薄くした場合には、第４の層として十分な効果が発揮されず、逆に２００ｎｍより厚くした場合には、この層から余計な応力が発せられることなどが推察されることから、電界効果トランジスタ２００における第４の層２２の層厚は、０．５〜２００ｎｍであることが好ましいといえる。 The layer thickness of the fourth layer 22 corresponding to the results shown in FIGS. 4 and 6 is 20 nm. However, the results shown in FIGS. 4 and 6 show that the dependence on the layer thickness of the fourth layer 22 is small, and when the layer thickness of the fourth layer 22 is about 0.5 to 200 nm, FIGS. It has been separately found that results similar to 6 are obtained. Further, when the thickness of the fourth layer 22 is made thinner than 0.5 nm, a sufficient effect as the fourth layer is not exhibited. Conversely, when the thickness is made thicker than 200 nm, excessive stress is applied from this layer. Therefore, it can be said that the layer thickness of the fourth layer 22 in the field-effect transistor 200 is preferably 0.5 to 200 nm.

（変形例１）
つぎに、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの変形例１について説明する。図７は、本変形例１にかかる電界効果トランジスタ３００の構成を示す断面図である。この図に示すように、電界効果トランジスタ３００は、電界効果トランジスタ２００の構成をもとに、バッファ層３とバッファ層２３との積層順序が入れ換えられている。その他の構成は、電界効果トランジスタ２００と同じであり、同一構成部分には同一符号を付して示している。 (Modification 1)
Next, Modification 1 of the field effect transistor as the semiconductor electronic device according to the second embodiment will be described. FIG. 7 is a cross-sectional view illustrating a configuration of a field effect transistor 300 according to the first modification. As shown in this figure, in the field effect transistor 300, the stacking order of the buffer layer 3 and the buffer layer 23 is switched based on the configuration of the field effect transistor 200. Other configurations are the same as those of the field effect transistor 200, and the same components are denoted by the same reference numerals.

このようにバッファ層２３上にバッファ層３を積層させる構成としても、バッファ層３によってリーク電流を低減させ、バッファ層２３によって、バッファ層３に起因するウェハの反りを打ち消すことが可能であるため、電界効果トランジスタ３００では、電界効果トランジスタ２００と同様に、ウェハの反りを抑制し、リーク電流を低減させることができる。 Even in the configuration in which the buffer layer 3 is stacked on the buffer layer 23 in this way, the leakage current can be reduced by the buffer layer 3, and the wafer warp caused by the buffer layer 3 can be canceled by the buffer layer 23. In the field effect transistor 300, similarly to the field effect transistor 200, the warpage of the wafer can be suppressed and the leakage current can be reduced.

（変形例２）
つぎに、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの変形例２について説明する。図８は、本変形例２にかかる電界効果トランジスタ４００の構成を示す断面図である。この図に示すように、電界効果トランジスタ４００は、電界効果トランジスタ２００の構成をもとに、バッファ層３，２３に替えてバッファ層４３を備える。その他の構成は、電界効果トランジスタ２００と同じであり、同一構成部分には同一符号を付して示している。 (Modification 2)
Next, Modification Example 2 of the field effect transistor as the semiconductor electronic device according to the second embodiment will be described. FIG. 8 is a cross-sectional view illustrating a configuration of a field effect transistor 400 according to the second modification. As shown in this figure, the field effect transistor 400 includes a buffer layer 43 instead of the buffer layers 3 and 23 based on the configuration of the field effect transistor 200. Other configurations are the same as those of the field effect transistor 200, and the same components are denoted by the same reference numerals.

バッファ層４３は、バッファ層２上に複合層１０および補助複合層２０が交互に積層されて形成されている。複合層１０および補助複合層２０は、例えば５層ずつ積層される。このように複合層１０および補助複合層２０を交互に積層させる構成としても、各複合層１０によってリーク電流を低減させ、各補助複合層２０によって、複合層１０に起因するウェハの反りを打ち消すことが可能であるため、電界効果トランジスタ４００では、電界効果トランジスタ２００と同様に、ウェハの反りを抑制し、リーク電流を低減させることができる。 The buffer layer 43 is formed by alternately laminating the composite layer 10 and the auxiliary composite layer 20 on the buffer layer 2. The composite layer 10 and the auxiliary composite layer 20 are laminated, for example, by five layers. Even when the composite layer 10 and the auxiliary composite layer 20 are alternately stacked in this way, the leakage current is reduced by each composite layer 10, and the warp of the wafer caused by the composite layer 10 is canceled by each auxiliary composite layer 20. Therefore, in the field effect transistor 400, like the field effect transistor 200, it is possible to suppress the warpage of the wafer and reduce the leakage current.

なお、電界効果トランジスタ４００では、バッファ層２上に複合層１０および補助複合層２０をこの順に積層させるものとしたが、複合層１０と補助複合層２０との積層順序を入れ換えても同様の効果を得ることができる。すなわち、図９に示すように、バッファ層２上に補助複合層２０および複合層１０をこの順に積層させたバッファ層５３を備える電界効果トランジスタ５００によっても、電界効果トランジスタ２００と同様に、ウェハの反りを抑制し、リーク電流を低減させることができる。 In the field effect transistor 400, the composite layer 10 and the auxiliary composite layer 20 are stacked in this order on the buffer layer 2. However, the same effect can be obtained even if the stacking order of the composite layer 10 and the auxiliary composite layer 20 is changed. Can be obtained. That is, as shown in FIG. 9, the field effect transistor 500 including the buffer layer 53 in which the auxiliary composite layer 20 and the composite layer 10 are stacked in this order on the buffer layer 2 is also similar to the field effect transistor 200. Warpage can be suppressed and leakage current can be reduced.

また、電界効果トランジスタ４００および５００では、それぞれバッファ層４３および５３において、複合層１０および補助複合層２０が１層ずつ交互に積層されるものとして説明したが、１層ずつに限定されず、２層ずつ等、複数層ずつ交互に積層させてもよい。さらに、同数層ずつ積層させることに限定されず、異なる数層ずつ積層させてもよい。 In the field effect transistors 400 and 500, the composite layers 10 and the auxiliary composite layers 20 are alternately stacked in the buffer layers 43 and 53, respectively. A plurality of layers such as layers may be alternately stacked. Furthermore, it is not limited to laminating the same number of layers, and several different layers may be laminated.

（変形例３）
つぎに、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの変形例３について説明する。図１０は、本変形例３にかかる電界効果トランジスタ６００の構成を示す断面図である。この図に示すように、電界効果トランジスタ６００は、電界効果トランジスタ２００の構成をもとに、バッファ層３，２３に替えてバッファ層６３を備える。その他の構成は、電界効果トランジスタ２００と同じであり、同一構成部分には同一符号を付して示している。 (Modification 3)
Next, Modification 3 of the field effect transistor as the semiconductor electronic device according to the second embodiment will be described. FIG. 10 is a cross-sectional view illustrating a configuration of a field effect transistor 600 according to the third modification. As shown in this figure, the field effect transistor 600 includes a buffer layer 63 instead of the buffer layers 3 and 23 based on the configuration of the field effect transistor 200. Other configurations are the same as those of the field effect transistor 200, and the same components are denoted by the same reference numerals.

バッファ層６３は、第１の層１１、第２の層１２および第４の層２２がこの順に積層された複合層６０を用いて形成されている。バッファ層６３は、例えば複合層６０が５層積層される。このように複合層６０を積層させる構成として第２の層１２および第４の層２２を用いることで、従来の電界効果トランジスタに比べてウェハの反りを抑制し、リーク電流を低減させることができる。 The buffer layer 63 is formed by using a composite layer 60 in which the first layer 11, the second layer 12, and the fourth layer 22 are laminated in this order. As the buffer layer 63, for example, five composite layers 60 are laminated. By using the second layer 12 and the fourth layer 22 as a configuration in which the composite layer 60 is laminated in this way, it is possible to suppress the warpage of the wafer and reduce the leakage current as compared with the conventional field effect transistor. .

なお、電界効果トランジスタ６００では、複合層６０内で第２の層１２および第４の層２２をこの順に積層させるものとしたが、第２の層１２と第４の層２２との積層順序を入れ換えても同様の効果を得ることができる。すなわち、図１１に示すように、電界効果トランジスタ６００の構成をもとに、バッファ層６３に替えてバッファ層７３を備えた電界効果トランジスタ７００によっても、従来の電界効果トランジスタに比べてウェハの反りを抑制し、リーク電流を低減させることができる。ここで、バッファ層７３は、第３の層２１、第４の層２２および第２の層１２がこの順に積層された複合層７０を用いて形成されている。バッファ層７３は、例えば複合層７０が５層積層される。 In the field effect transistor 600, the second layer 12 and the fourth layer 22 are stacked in this order in the composite layer 60. However, the stacking order of the second layer 12 and the fourth layer 22 is changed. Similar effects can be obtained even if they are replaced. That is, as shown in FIG. 11, based on the configuration of the field effect transistor 600, a field effect transistor 700 provided with a buffer layer 73 instead of the buffer layer 63 also has a warpage of the wafer as compared with the conventional field effect transistor. Can be suppressed and leakage current can be reduced. Here, the buffer layer 73 is formed using the composite layer 70 in which the third layer 21, the fourth layer 22, and the second layer 12 are laminated in this order. As the buffer layer 73, for example, five composite layers 70 are stacked.

ここまで、本発明を実施する最良の形態を実施の形態１および２として説明したが、本発明は、上述した実施の形態１および２に限定されず、本発明の趣旨を逸脱しない範囲であれば、種々の変形が可能である。 So far, the best mode for carrying out the present invention has been described as the first and second embodiments. However, the present invention is not limited to the above-described first and second embodiments, and may be within the scope of the present invention. Various modifications are possible.

例えば、上述した実施の形態１および２では、各電界効果トランジスタが複合層１０、補助複合層２０、複合層６０または複合層７０の少なくとも１つを複数層備えるものとしたが、複数層に限定されず、１層ずつ備えるものであってもよい。その場合、電界効果トランジスタ２００と４００は同じ構成となり、電界効果トランジスタ３００と５００も同じ構成となる。ただし、ウェハの反りを抑制し、リーク電流を低減させる効果を十分に得るには、複合層１０、補助複合層２０、複合層６０または複合層７０の少なくとも１つを５層以上ずつ備えることが好ましい。 For example, in the first and second embodiments described above, each field effect transistor includes a plurality of layers of at least one of the composite layer 10, the auxiliary composite layer 20, the composite layer 60, or the composite layer 70, but is limited to a plurality of layers. Instead, one layer may be provided. In that case, the field effect transistors 200 and 400 have the same configuration, and the field effect transistors 300 and 500 also have the same configuration. However, in order to sufficiently obtain the effect of suppressing the warpage of the wafer and reducing the leakage current, it is necessary to provide at least one of the composite layer 10, the auxiliary composite layer 20, the composite layer 60, or the composite layer 70 by five or more layers. preferable.

また、上述した実施の形態１および２では、第１の層１１および第３の層２１が窒化物系化合物半導体としてのＧａＮによって形成され、これよりもＡｌ組成比が高いＡｌＮによって第２の層１２および第４の層２２が形成されるものとしたが、各層の材料はこれらに限定されるものではない。すなわち、第１の層１１および第３の層２１には、Ａｌ_x1Ｇａ_1-x1Ｎ（０≦x1≦１）で示される化合物半導体を用いることができ、第２の層１２および第４の層２２には、それよりもＡｌ組成比が高いＡｌ_x2Ｇａ_1-x2Ｎ（０≦x2≦１、x1＜x2）で示される化合物半導体を用いることができる。さらに、これらの化合物半導体に対して他の元素を適宜化合させた化合物半導体を用いてもよい。ただし、各層を十分に作用させるには、Ａｌ組成比x1，x2は、それぞれ０≦x1≦０．２、０．８≦x2≦１であることが好ましい。なお、第１の層１１と第３の層２１とは、異なる組成の化合物半導体によって形成されてもよく、同様に、第２の層１２と第４の層２２とが異なる組成の化合物半導体によって形成されてもよい。 In the first and second embodiments described above, the first layer 11 and the third layer 21 are made of GaN as a nitride-based compound semiconductor, and the second layer is made of AlN having a higher Al composition ratio. 12 and the fourth layer 22 are formed, but the material of each layer is not limited thereto. That is, for the first layer 11 and the third layer 21, a compound semiconductor represented by Al _x1 Ga _1-x1 N (0 ≦ x1 ≦ 1) can be used, and the second layer 12 and the fourth layer For the layer 22, a compound semiconductor represented by Al _x2 Ga _1-x2 N (0 ≦ x2 ≦ 1, x1 <x2) having an Al composition ratio higher than that can be used. Furthermore, a compound semiconductor in which other elements are appropriately combined with these compound semiconductors may be used. However, in order for each layer to sufficiently function, the Al composition ratios x1 and x2 are preferably 0 ≦ x1 ≦ 0.2 and 0.8 ≦ x2 ≦ 1, respectively. The first layer 11 and the third layer 21 may be formed of compound semiconductors having different compositions. Similarly, the second layer 12 and the fourth layer 22 are formed of compound semiconductors having different compositions. It may be formed.

また、上述した実施の形態１および２では、本発明にかかる半導体電子デバイスとして電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）であるものとして説明したが、ＨＥＭＴに限定されず、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor FET）、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor FET）、ショットキーゲート電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor FET）等、種々の電界効果トランジスタに対して本発明は適用可能である。 In the first and second embodiments described above, the field effect transistor (FET) is described as the high electron mobility transistor (HEMT) as the semiconductor electronic device according to the present invention. However, the field effect transistor is not limited to HEMT, but includes a MOS field effect transistor (MOSFET: Metal Oxide Semiconductor FET), an insulated gate field effect transistor (MISFET: Metal Insulator Semiconductor FET), a Schottky gate field effect transistor (MESFET: Metal Semiconductor FET), etc. The present invention is applicable to various field effect transistors.

また、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対して本発明は適用可能である。本発明を適用したダイオードとして、例えば、電界効果トランジスタ１００が備えたソース電極８Ｓ、ゲート電極８Ｇおよびドレイン電極８Ｄに替えて、カソード電極およびアノード電極を形成したダイオードが実現できる。 In addition to field effect transistors, the present invention is applicable to various diodes such as Schottky diodes. As a diode to which the present invention is applied, for example, a diode in which a cathode electrode and an anode electrode are formed instead of the source electrode 8S, the gate electrode 8G, and the drain electrode 8D provided in the field effect transistor 100 can be realized.

また、上述した実施の形態１および２では、本発明にかかる半導体電子デバイスが、窒化物系化合物半導体、特にＧａＮ系化合物半導体を用いて形成された半導体動作層４を備えるものとして説明したが、窒化物系およびＧａＮ系に限定して解釈する必要はなく、他の化合物半導体を用いて形成された半導体動作層を備える半導体電子デバイスに対しても本発明は適用可能である。 In the first and second embodiments described above, the semiconductor electronic device according to the present invention has been described as including the semiconductor operation layer 4 formed using a nitride compound semiconductor, particularly a GaN compound semiconductor. The present invention need not be interpreted as being limited to nitride-based and GaN-based, and the present invention can also be applied to a semiconductor electronic device including a semiconductor operation layer formed using another compound semiconductor.

本発明の実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the field effect transistor as a semiconductor electronic device concerning Embodiment 1 of this invention. 図１に示した電界効果トランジスタにおける第１の層の層厚とリーク電流との関係を示す図である。FIG. 2 is a diagram showing a relationship between a layer thickness of a first layer and a leakage current in the field effect transistor shown in FIG. 1. 図１に示した電界効果トランジスタにおける第２の層の成長温度とリーク電流との関係を示す図である。FIG. 2 is a diagram showing a relationship between a growth temperature of a second layer and a leakage current in the field effect transistor shown in FIG. 1. 第２の層の成長温度とウェハの反り量（ＢＯＷ）との関係を示す図である。It is a figure which shows the relationship between the growth temperature of a 2nd layer, and the curvature amount (BOW) of a wafer. 本発明の実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す図である。It is a figure which shows the structure of the field effect transistor as a semiconductor electronic device concerning Embodiment 2 of this invention. 図５に示した第３の層の層厚とウェハの反り量（ＢＯＷ）との関係を示す図である。It is a figure which shows the relationship between the layer thickness of the 3rd layer shown in FIG. 5, and the curvature amount (BOW) of a wafer. 実施の形態２にかかる電界効果トランジスタの変形例の構成を示す図である。FIG. 10 is a diagram showing a configuration of a modification of the field effect transistor according to the second exemplary embodiment. 実施の形態２にかかる電界効果トランジスタの変形例の構成を示す図である。FIG. 10 is a diagram showing a configuration of a modification of the field effect transistor according to the second exemplary embodiment. 実施の形態２にかかる電界効果トランジスタの変形例の構成を示す図である。FIG. 10 is a diagram showing a configuration of a modification of the field effect transistor according to the second exemplary embodiment. 実施の形態２にかかる電界効果トランジスタの変形例の構成を示す図である。FIG. 10 is a diagram showing a configuration of a modification of the field effect transistor according to the second exemplary embodiment. 実施の形態２にかかる電界効果トランジスタの変形例の構成を示す図である。FIG. 10 is a diagram showing a configuration of a modification of the field effect transistor according to the second exemplary embodiment.

Explanation of symbols

１基板
２，３バッファ層
４半導体動作層
５電子走行層
５ａ２次元電子ガス層
６電子供給層
７コンタクト層
８Ｄドレイン電極
８Ｇゲート電極
８Ｓソース電極
１０複合層
１１第１の層
１２第２の層
２０補助複合層
２１第３の層
２２第４の層
２３，４３，５３，６３，７３バッファ層
６０，７０複合層
１００,２００，３００，４００，５００，６００，７００電界効果トランジスタ DESCRIPTION OF SYMBOLS 1 Substrate 2,3 Buffer layer 4 Semiconductor operation layer 5 Electron traveling layer 5a Two-dimensional electron gas layer 6 Electron supply layer 7 Contact layer 8D Drain electrode 8G Gate electrode 8S Source electrode 10 Composite layer 11 First layer 12 Second layer 20 Auxiliary composite layer 21 3rd layer 22 4th layer 23, 43, 53, 63, 73 Buffer layer 60, 70 Composite layer 100, 200, 300, 400, 500, 600, 700 Field effect transistor

Claims

In a semiconductor electronic device comprising a compound semiconductor layer laminated on a substrate via a buffer layer,
The buffer layer is an AlN layer formed at a growth temperature of 400 to 550 ° C. on a first layer having a thickness of 600 to 1200 nm , which is a GaN layer, and has a thickness of 0.5 to 200 nm. the second layer have a composite layer are laminated,
The buffer layer is a GaN layer that is an AlN layer on a third layer that is thinner than the thickness of the first layer, and is formed at a temperature higher than the growth temperature of the second layer. And further comprising an auxiliary composite layer in which layers of
The buffer layer is a semiconductor electronic device, characterized by chromatic said auxiliary composite layer above or below than the composite layer.

The semiconductor electronic device according to claim 1 , wherein the buffer layer includes five or more layers of the composite layer.

The growth temperature of the fourth layer is a semiconductor electronic device according to claim 1 or 2, characterized in that it is 800 to 1200 ° C..

The semiconductor electronic device according to claim 1, wherein the third layer has a thickness of 100 to 1000 nm.

The semiconductor electronic device according to claim 1, wherein the third layer has a thickness of 150 to 500 nm.

The thickness of the fourth layer is a semiconductor electronic device according to any one of claims 1 to 5, characterized in that it is 0.5 to 200 nm.

The buffer layer is a semiconductor electronic device according to any one of claims 1 to 6, characterized in that it comprises an auxiliary composite layer 5 or more layers.