JP4874139B2 - Semiconductor integrated circuit - Google Patents

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Description

本発明は、半導体集積回路に関し、詳細には、内部信号を適宜選択してモニタ信号として出力するモニタ回路を搭載した半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit equipped with a monitor circuit that appropriately selects an internal signal and outputs it as a monitor signal.

近年、デジタル複合機（ＭＦＰ：Multi Functional Products）等の画像処理装置においては、高機能化に伴って、搭載するソフトウェア及びハードウェア構成が大規模かつ複雑化し、問題が発生した場合の原因の究明が困難となってきているが、市場の要求にタイムリーに対応するためには、早急な原因究明が求められる。   2. Description of the Related Art In recent years, in image processing apparatuses such as digital multifunction peripherals (MFPs), as software functions and hardware configurations become larger and more complex with higher functionality, investigation of the cause when problems occur However, in order to respond to market demands in a timely manner, an immediate cause investigation is required.

画像処理装置には、近時、高機能なＡＳＩＣ（Application Specific Integrated Circuit）が搭載され、このようなＡＳＩＣにおいては、デバッグや評価を行うために、ＡＳＩＣ内部回路の状態をモニタするモニタ信号（テスト信号）を出力する機構が実装されるようになってきている。   In recent years, an image processing apparatus is equipped with a high-function ASIC (Application Specific Integrated Circuit). In such an ASIC, a monitor signal (test for monitoring the state of an ASIC internal circuit for debugging and evaluation) Signal) is being implemented.

このモニタ機構の設計においては、従来、一般的には、全てのモニタ信号をクロック等の基準信号に同期させて出力する同期出力設計、あるいは、基準信号を設けず全てのモニタ信号を非同期で出力する非同期出力設計のいずれかが用いられている。   In the design of this monitor mechanism, conventionally, generally, all monitor signals are output in synchronization with a reference signal such as a clock, or all monitor signals are output asynchronously without providing a reference signal. One of the asynchronous output designs is used.

ところが、モニタ機構の有するテスト信号を出力する端子数が少ないときには、様々なテスト信号の中から出力するモニタ信号が選択されることとなるが、同期出力設計においてクロックに同期させてモニタ信号を出力させるためには、合成上あるいはレイアウト上の全てのパスでタイミングを合わせる等の回路設計以降の後工程に対する負荷が大きくなるという問題があった。   However, when the number of terminals that output the test signal of the monitor mechanism is small, the monitor signal to be output is selected from various test signals. In the synchronous output design, the monitor signal is output in synchronization with the clock. In order to achieve this, there has been a problem that the load on the subsequent processes after the circuit design such as matching the timings in all the paths in the synthesis or layout becomes large.

また、図１３に示すように、異なる周波数のクロック（例えば、図１３のクロック１、クロック２）で生成された複数のテスト信号（例えば、図１３のモニタ信号１、モニタ信号２）をある一意に決定したクロック（図１３の基準クロック）に同期させて出力させる場合、モニタ信号１に対するテスト信号１は正常に出力されるが、モニタ信号２についてはデータが欠落した状態のテスト信号２が出力されてしまう状態が発生することがあり、このような場合、正しいテストデータ（出力モニタ信号）を得ることができない。   Further, as shown in FIG. 13, a plurality of test signals (for example, monitor signal 1 and monitor signal 2 in FIG. 13) generated with clocks having different frequencies (for example, clock 1 and clock 2 in FIG. 13) are uniquely assigned. Test signal 1 for monitor signal 1 is output normally, but test signal 2 in the state of missing data is output for monitor signal 2. In such a case, correct test data (output monitor signal) cannot be obtained.

また、非同期出力設計において、基準信号を設けずに全てのモニタ信号を出力すると、モニタ信号を受信する装置（例えば、計測装置）がモニタ信号を適切に取り込むことができなかったり、データ等の複数の信号を束ねて意味を成すバス接続された信号については、各端子の変化タイミングが異なるため、詳細な解析用途としては使用できない等の問題があった。   In addition, in the asynchronous output design, if all monitor signals are output without providing a reference signal, a device (for example, a measurement device) that receives the monitor signal cannot properly capture the monitor signal, or a plurality of data, etc. As for signals connected by buses, which make sense by bundling these signals, there is a problem that they cannot be used for detailed analysis because the change timing of each terminal is different.

例えば、図１４に示すように、モニタ制御回路ＤｅｂＭｏｎとモニタ回路Ｍｏｎ０〜Ｍｏｎ３１を、モニタ制御回路ＤｅｂＭｏｎを中心として放射状にモニタ回路Ｍｏｎ０〜Ｍｏｎ３１を接続する一般的なモニタ構成にすると、モニタ制御回路ＤｅｂＭｏｎにモニタ信号が集中して、回路設計後の後工程である合成作業が難しくなるおそれがあるとともに、モニタ回路Ｍｏｎ０〜Ｍｏｎ３１の増減によってもモニタ制御回路ＭＳＣの端子数に影響を与える。   For example, as shown in FIG. 14, when the monitor control circuit DebMon and the monitor circuits Mon0 to Mon31 are arranged in a general monitor configuration in which the monitor circuits Mon0 to Mon31 are connected radially around the monitor control circuit DebMon, the monitor control circuit DevMon is arranged. The monitor signals are concentrated on each other, which may make it difficult to perform a composition operation, which is a subsequent process after circuit design, and the increase or decrease in the monitor circuits Mon0 to Mon31 also affects the number of terminals of the monitor control circuit MSC.

そして、従来、基準の周波数に対して任意（１／Ｎ）に分周されたクロックで同期したモニタ信号を出力する半導体集積回路が提案されている（特許文献１参照）。   Conventionally, there has been proposed a semiconductor integrated circuit that outputs a monitor signal synchronized with a clock frequency divided arbitrarily (1 / N) with respect to a reference frequency (see Patent Document 1).

特開２００２−１０８６４２号公報JP 2002-108642 A

しかしながら、上記従来技術にあっては、基準の周波数に対して任意（１／Ｎ）に分周されたクロックで同期したモニタ信号を出力しているため、なお、全てのモニタ信号に対してタイミングを合わせる処理を必要とし、後工程に対する負荷が大きくなるという問題があるとともに、分周でできない周波数に対しては対応することができず、汎用性に欠けるという問題があった。   However, in the above-described prior art, since the monitor signal synchronized with the clock frequency divided arbitrarily (1 / N) with respect to the reference frequency is output, the timings for all the monitor signals are output. There is a problem that a process for adjusting the frequency is required, and a load on a subsequent process is increased, and a frequency that cannot be divided cannot be dealt with, so that there is a lack of versatility.

そこで、本発明は、後工程への負荷を最小限に抑えつつ、意図する全てのモニタ信号を適切に出力させて、適切なデバッグ情報を提供する汎用性に富んだ半導体集積回路を提供することを目的としている。   SUMMARY OF THE INVENTION Accordingly, the present invention provides a versatile semiconductor integrated circuit that appropriately outputs all intended monitor signals and provides appropriate debug information while minimizing the load on subsequent processes. It is an object.

請求項１記載の発明の半導体集積回路は、その搭載するモジュールが複数の内部信号から適宜選択した内部信号を出力モニタ信号として出力するモニタ回路を内蔵し、該モジュールの内部信号が第１内部信号と第２内部信号に分けられている半導体集積回路であって、前記モニタ回路は、非同期で動作する第１モニタ回路と同期信号に同期して動作する第２モニタ回路及び選択回路を有し、該第１モニタ回路は、前記モジュールの前記第１内部信号から第１制御信号に応じて適宜選択した第１内部信号を第１モニタ信号として選択し、該第２モニタ回路は、前記モジュールの前記第２内部信号から前記第２制御信号に応じて適宜選択した第２内部信号を第２モニタ信号として選択し、前記選択回路が、選択信号に基づいて該第１モニタ信号と該第２モニタ信号のいずれか一方を前記出力モニタ信号として選択して出力することにより、上記目的を達成している。   According to a first aspect of the present invention, there is provided a semiconductor integrated circuit having a built-in monitor circuit that outputs an internal signal appropriately selected from a plurality of internal signals as an output monitor signal. And the second internal signal, wherein the monitor circuit includes a first monitor circuit that operates asynchronously, a second monitor circuit that operates in synchronization with the synchronization signal, and a selection circuit, The first monitor circuit selects a first internal signal appropriately selected according to a first control signal from the first internal signal of the module as the first monitor signal, and the second monitor circuit selects the first internal signal of the module. A second internal signal appropriately selected from the second internal signals according to the second control signal is selected as a second monitor signal, and the selection circuit selects the first monitor signal based on the selection signal. By either of the second monitor signal for selecting and outputting as the output monitor signal, it has achieved the above objects.

この場合、例えば、請求項２に記載するように、前記半導体集積回路は、前記モニタ回路をそれぞれ搭載するモジュールを複数搭載し、該複数のモニタ回路は、少なくとも前記出力モニタ信号と前記第１制御信号がシリアル接続されており、前記第１モニタ回路は、前記適宜選択した第１内部信号と該前段のモニタ回路からの出力モニタ信号のうち一方を該第１制御信号に基づいて前記第１モニタ信号として選択し、前記第２モニタ回路は、前記選択した第２内部信号と該前段のモニタ回路からの出力モニタ信号のうち一方を前記第２モニタ信号として選択してもよい。   In this case, for example, the semiconductor integrated circuit includes a plurality of modules each mounting the monitor circuit, and the plurality of monitor circuits include at least the output monitor signal and the first control circuit. Signals are serially connected, and the first monitor circuit selects one of the appropriately selected first internal signal and the output monitor signal from the preceding monitor circuit based on the first control signal. The second monitor circuit may select one of the selected second internal signal and the output monitor signal from the preceding monitor circuit as the second monitor signal.

また、例えば、請求項３に記載するように、前記半導体集積回路は、前記モジュールの前記第１内部信号がそれぞれ複数の第１内部信号からなる複数の第１内部信号群に分けられており、前記第１制御信号が、該第１内部信号群の前記複数の第１内部信号をそれぞれ複数の信号グループに分割して該各第１内部信号群の各第１内部信号を該信号グループ毎にそれぞれまとめる信号選択信号と、該信号選択信号でまとめられた各信号グループの第１内部信号群のうちどの第１内部信号群の信号グループを該モジュールから出力する前記出力モニタ信号を複数のパートに分割したときのどのパートに割り当てるかを選択するグループ選択信号と、前記第１モニタ信号を該出力モニタ信号と同様に分割した各パート毎に前記グループ選択信号で選択された信号グループと前記前段のモニタ回路からの出力モニタ信号の対応するパートの出力モニタ信号のうちいずれかを該第１モニタ回路から出力する第１モニタ信号として選択する機能ブロック選択信号とを有していてもよい。   For example, as described in claim 3, in the semiconductor integrated circuit, the first internal signal of the module is divided into a plurality of first internal signal groups each including a plurality of first internal signals, The first control signal divides the plurality of first internal signals of the first internal signal group into a plurality of signal groups, respectively, and assigns the first internal signals of the first internal signal groups to the signal groups. A signal selection signal to be combined, and a first internal signal group of the first internal signal group of each signal group integrated by the signal selection signal, the output monitor signal to be output from the module to a plurality of parts A group selection signal for selecting which part to assign to when divided, and the first monitor signal selected by the group selection signal for each part divided in the same manner as the output monitor signal And a functional block selection signal for selecting one of the output monitor signals corresponding to the output monitor signal from the preceding monitor circuit as the first monitor signal output from the first monitor circuit. You may do it.

さらに、例えば、請求項４に記載するように、前記各モニタ回路は、それぞれ該モニタ回路を他のモニタ回路と識別する識別情報が予め付与されており、前記第１制御信号の前記機能ブロック選択信号は、前記パート毎に設定された該識別情報を用いた第１識別情報であって、該第１識別情報によって該各第１モニタ回路の出力する第１モニタ信号を選択してもよい。   Further, for example, as described in claim 4, each of the monitor circuits is provided with identification information for identifying the monitor circuit from other monitor circuits in advance, and the function block selection of the first control signal is performed. The signal may be first identification information using the identification information set for each part, and the first monitor signal output from each first monitor circuit may be selected based on the first identification information.

また、例えば、請求項５に記載するように、前記各モニタ回路は、それぞれ該モニタ回路を他のモニタ回路と識別する識別情報が付与されており、前記第２モニタ回路は、前記第２制御信号として該識別情報を用いた第２識別情報が入力され、該第２識別情報に応じて前記第２内部信号から選択した第２内部信号を前記第２モニタ信号として出力してもよい。   Further, for example, as described in claim 5, each monitor circuit is provided with identification information for identifying the monitor circuit from another monitor circuit, and the second monitor circuit is provided with the second control circuit. Second identification information using the identification information as a signal may be input, and a second internal signal selected from the second internal signals according to the second identification information may be output as the second monitor signal.

さらに、例えば、請求項６に記載するように、前記第２モニタ回路は、前記同期信号として所定のクロックが入力されていてもよい。   Further, for example, as described in claim 6, the second monitor circuit may receive a predetermined clock as the synchronization signal.

また、例えば、請求項７に記載するように、前記選択回路は、前記機能ブロック選択信号を前記選択信号として、前記第１モニタ信号と前記第２モニタ信号のいずれか一方を前記出力モニタ信号として選択して出力してもよい。   For example, as described in claim 7, the selection circuit uses the functional block selection signal as the selection signal, and either the first monitor signal or the second monitor signal as the output monitor signal. You may select and output.

さらに、例えば、請求項８に記載するように、前記第２モニタ回路は、前記前段のモニタ回路からの出力モニタ信号のみが入力され、該出力モニタ信号を前記第２制御信号に応じて同期動作して前記第２モニタ信号として適宜選択してもよい。   Further, for example, as described in claim 8, the second monitor circuit receives only an output monitor signal from the preceding monitor circuit, and operates the output monitor signal in synchronization with the second control signal. The second monitor signal may be selected as appropriate.

また、例えば、請求項９に記載するように、前記モニタ回路は、前記機能ブロック選択信号の前記第１識別情報が、前記いずれのモニタ回路にも付与されていない未付与識別情報であると、前記第２モニタ回路が、前記第２制御信号で選択された前記第２モニタ信号を、前記選択回路が所定ビットずつ順次出力モニタ信号として選択して出力してもよい。   Further, for example, as described in claim 9, the monitor circuit is configured such that the first identification information of the functional block selection signal is unassigned identification information that is not given to any of the monitor circuits. The second monitor circuit may select and output the second monitor signal selected by the second control signal as an output monitor signal sequentially by a predetermined bit.

本発明の半導体集積回路によれば、モジュールの搭載する非同期で動作する第１モニタ回路と同期信号に同期して動作する第２モニタ回路がそれぞれ該モジュールの内部信号を適宜選択して第１モニタ信号と第２モニタ信号を選択回路に出力して、選択回路で該第１モニタ信号と第２モニタ信号のいずれか一方を出力モニタ信号として選択して出力するので、内部信号を非同期と同期で適宜選択して出力することができ、回路設計の後工程である合成時のタイミング調整の作業を容易なものとし、ＬＳＩ開発期間を短縮させることができるとともに、意図する全てのモニタ信号を適切に出力させて適切なデバッグ情報を提供して汎用性を向上させることができる。   According to the semiconductor integrated circuit of the present invention, the first monitor circuit that operates asynchronously mounted on the module and the second monitor circuit that operates in synchronization with the synchronization signal appropriately select the internal signal of the module, respectively. Since the signal and the second monitor signal are output to the selection circuit, and either the first monitor signal or the second monitor signal is selected and output as the output monitor signal by the selection circuit, the internal signal is asynchronously and synchronously output. It is possible to select and output as appropriate, making it easy to adjust the timing during synthesis, which is a post-process of circuit design, shortening the LSI development period, and ensuring that all intended monitor signals are properly It can be output to provide appropriate debug information to improve versatility.

以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, since the Example described below is a suitable Example of this invention, various technically preferable restrictions are attached | subjected, However, The scope of the present invention limits this invention especially in the following description. As long as there is no description of the effect, it is not restricted to these aspects.

図１〜図７は、本発明の半導体集積回路の第１実施例を示す図であり、図１は、本発明の半導体集積回路の第１実施例を適用したＬＳＩ１のブロック構成図である。   1 to 7 are diagrams showing a first embodiment of a semiconductor integrated circuit according to the present invention. FIG. 1 is a block diagram of an LSI 1 to which the first embodiment of the semiconductor integrated circuit according to the present invention is applied.

図１において、ＬＳＩ（Large Scale Integrated circuit ）１は、複数の機能モジュールＦ０〜Ｆｎ、モニタ制御回路ＭＣ及びメモリ・アービタ（Memory Arbiter）ＭＡ等を搭載しており、各機能モジュールＦ０〜Ｆｎは、Ｒ（Read）−ＤＭＡＣ（Direct Memory Access Controller ：ＤＭＡコントローラ）、Ｗ（Write）−ＤＭＡＣ、Ｒ（Read）・Ｗ（Write）−ＤＭＡＣ、ユーザ回路及びＩＰ（intellectual property）回路等をその構成要素として実装している。   In FIG. 1, an LSI (Large Scale Integrated circuit) 1 includes a plurality of functional modules F0 to Fn, a monitor control circuit MC, a memory arbiter MA, and the like. R (Read) -DMAC (Direct Memory Access Controller: DMA controller), W (Write) -DMAC, R (Read) / W (Write) -DMAC, user circuit, IP (intellectual property) circuit, and the like as its constituent elements Implemented.

そして、各機能モジュールＦ０〜Ｆｎの構成要素であるＤＭＡＣ及びユーザ回路には、モニタ回路ＭＮ０〜ＭＮｍが実装されており、モニタ制御回路ＭＣは、モニタ回路ＭＮ０〜ＭＮｍの動作を調停する。   The monitor circuits MN0 to MNm are mounted on the DMAC and the user circuit, which are the components of the functional modules F0 to Fn, and the monitor control circuit MC arbitrates the operations of the monitor circuits MN0 to MNm.

各機能モジュールＦ０〜Ｆｎの各ＤＭＡＣは、ＬＳＩ１の外部に接続された図示しないメモリへアクセスする際のアクセス・コントロール機能を有しており、メモリ・アービタＭＡが、各ＤＭＡＣからのアクセスを制御する。   Each DMAC of each functional module F0 to Fn has an access control function when accessing a memory (not shown) connected outside the LSI 1, and the memory arbiter MA controls access from each DMAC. .

そして、モニタ制御回路ＭＣ及び全てのモニタ回路ＭＮ０〜ＭＮｍは、図２に示すように、各モニタ回路ＭＮ０〜ＭＮｍの出力する制御信号と出力モニタ信号が順次シリアルに接続されるとともに、モニタ制御回路ＭＣが始点及び終点となるようにチェーン状にシリアル接続されており、前段のモニタ制御回路ＭＣまたはモニタ回路ＭＮ０〜ＭＮｍから出力される制御信号に従って、その出力するデバッグ信号が変化して、後段のモニタ回路ＭＮ０〜ＭＮｍまたはモニタ制御回路ＭＣに伝えられる。また、各モニタ回路ＭＮ０〜ＭＮｍには、該モニタ回路ＭＮ０〜ＭＮｍを識別する識別情報として識別ＩＤ（Identity）が付与されている。   As shown in FIG. 2, the monitor control circuit MC and all the monitor circuits MN0 to MNm are connected serially to the control signals and output monitor signals output from the monitor circuits MN0 to MNm, and the monitor control circuit MC is serially connected in a chain so as to be the start point and end point, and the debug signal to be output changes according to the control signal output from the monitor control circuit MC or the monitor circuits MN0 to MNm in the previous stage, and the subsequent stage This is transmitted to the monitor circuits MN0 to MNm or the monitor control circuit MC. Each monitor circuit MN0 to MNm is assigned an identification ID (Identity) as identification information for identifying the monitor circuits MN0 to MNm.

このように、ＬＳＩ１は、モニタ制御回路ＭＣとモニタ回路ＭＮ０〜ＭＮｍが、シリアル接続されているので、同一のインターフェイスによりシリアルに接続することができ、図１４に示した従来のように、モニタ制御回路を中心としてモニタ回路を放射状に接続した場合に比較して、モニタ制御回路ＭＣに信号が集中することが無く、また、モニタ回路ＭＮ０〜ＭＮｍの増減が端子数に影響することがない。   In this way, since the monitor control circuit MC and the monitor circuits MN0 to MNm are serially connected to the LSI 1, the LSI 1 can be connected serially through the same interface, and monitor control is performed as in the conventional case shown in FIG. Compared with the case where the monitor circuits are connected radially with the circuit as the center, the signals are not concentrated on the monitor control circuit MC, and the increase or decrease of the monitor circuits MN0 to MNm does not affect the number of terminals.

なお、図２に示すように、本実施例のＬＳＩ１は、モニタ回路ＭＮ０〜モニタ回路ＭＮ３２までの３３個のモニタ回路ＭＮ０〜ＭＮｍが実装されている。   As shown in FIG. 2, the LSI 1 according to the present embodiment is provided with 33 monitor circuits MN0 to MNm from the monitor circuit MN0 to the monitor circuit MN32.

モニタ回路ＭＮ０〜ＭＮｍは、例えば、図３にその要部回路構成を示すように回路構成されており、大きく分けて、第１モニタ回路１ＭＮと第２モニタ回路２ＭＮ及び選択回路としてのＭＵＸ（multiplexer ：マルチプレクサ）１００を備えており、第１モニタ回路１ＭＮは、ＭＵＸ１１を備えていて、同期信号を持たず非同期で動作して第１モニタ信号をＭＵＸ１００に出力し、第２モニタ回路２ＭＮは、ＭＵＸ２１とフリップフロップ（ＦＦ）２２を備えていて、同期信号としてのクロックＣＬＫに同期して動作して第２モニタ信号をＭＵＸ１００に出力する。   The monitor circuits MN0 to MNm are, for example, configured as shown in FIG. 3 to show the main circuit configuration. The monitor circuits MN0 to MNm are roughly divided into a first monitor circuit 1MN, a second monitor circuit 2MN, and a MUX (multiplexer) as a selection circuit. The first monitor circuit 1MN includes the MUX 11, operates asynchronously without a synchronization signal, and outputs the first monitor signal to the MUX 100. The second monitor circuit 2MN includes the MUX 21. And a flip-flop (FF) 22, which operate in synchronization with a clock CLK as a synchronization signal and outputs a second monitor signal to the MUX 100.

モニタ回路ＭＮ０〜ＭＮｍは、６４ビットでバス接続された前段のモニタ回路ＭＮ０〜ＭＮｍから出力される出力モニタ信号mono_dtが、入力モニタ信号moni_dtとして、入力され、この入力モニタ信号moni_dtが、第１モニタ回路１ＭＮに入力第１モニタ信号として、また、第２モニタ回路２ＭＮに入力第２モニタ信号としてそれぞれ入力される。   The monitor circuits MN0 to MNm receive the output monitor signal mono_dt output from the preceding monitor circuits MN0 to MNm connected in a 64-bit bus as the input monitor signal moni_dt, and the input monitor signal moni_dt is the first monitor signal. An input first monitor signal is input to the circuit 1MN, and an input second monitor signal is input to the second monitor circuit 2MN.

モニタ回路ＭＮ０〜ＭＮｍは、入力モニタ信号moni_dtを、１６ビット毎にＡ〜Ｄの４つのグループで管理する。なお、各バス幅およびグループ数は、任意に決定することができる。   The monitor circuits MN0 to MNm manage the input monitor signal moni_dt in four groups A to D every 16 bits. Each bus width and the number of groups can be arbitrarily determined.

第１モニタ回路１ＭＮは、各機能モジュールＦ０〜Ｆｎのモニタしたい第１内部信号であってそれぞれ複数の第１内部信号からなる第１内部信号群sig0org〜sig7orgが、そのＭＵＸ１１に入力され、さらに、上記前段のモニタ回路ＭＮ０〜ＭＮｍの出力する出力モニタ信号mono_dtが入力モニタ信号moni_dtとしてＭＵＸ１１に入力される。   The first monitor circuit 1MN receives a first internal signal group sig0org to sig7org, each of which is a first internal signal to be monitored by each of the functional modules F0 to Fn, each of which is composed of a plurality of first internal signals. The output monitor signal mono_dt output from the preceding monitor circuits MN0 to MNm is input to the MUX 11 as the input monitor signal moni_dt.

さらに第１モニタ回路１ＭＮには、モニタ制御回路ＭＣから出力された第１制御信号が、上記シリアル接続されたモニタ回路ＭＮ０〜ＭＮｍの前段の第１モニタ回路１ＭＮから入力され、この第１制御信号として、第１内部信号群sig0org〜sig7orgの複数の第１内部信号をそれぞれ複数の信号グループＡ〜Ｄに分割して各第１内部信号群sig0org〜sig7orgの各第１内部信号を該信号グループＡ〜Ｄ毎にそれぞれまとめる信号選択信号moni_a_sigsel〜moni_d_sigsel、該信号選択信号moni_a_sigsel〜moni_d_sigselでまとめられた各信号グループＡ〜Ｄの第１内部信号群sig0org〜sig7orgのうちどの第１内部信号群の信号グループＡ〜Ｄを該第１モニタ回路１ＭＮから出力する第１モニタ信号を複数のパートに分割したときのどのパートに割り当てるかを選択するグループ選択信号moni_a_gsel〜moni_d_gselと、該出力する第１モニタ信号を分割した各パート毎にグループ選択信号moni_a_gsel〜moni_d_gselで選択された信号グループＡ〜Ｄと前段のモニタ回路ＭＮ０〜ＭＮｍから出力される出力モニタ信号mono_dtの対応するパートの出力モニタ信号mono_dtである入力モニタ信号moni_dtのうちいずれか一方を該第１モニタ回路１ＭＮから出力する第１モニタ信号として選択する機能ブロック信号moni_a_cs〜moni_d_csと、が入力される。この第１制御信号は、モニタ回路ＭＮ０〜ＭＮｍから信号選択信号mono_a_sigsel〜とmono_d_sigsel、グループ選択信号mono_a_gsel〜とmono_d_gsel及び機能ブロック信号mono_a_cs〜mono_d_csとして出力されて、次段のモニタ回路ＭＮ０〜ＭＮｍの第１モニタ回路１ＭＮに入力される。また、第１モニタ回路１ＭＮには、さらに、モニタ回路ＭＮ０〜ＭＮｍに付与されている上記識別ＩＤに対応する第１モニタ識別番号mon_idがモニタ制御回路ＭＣから入力される。   Further, the first control signal output from the monitor control circuit MC is input to the first monitor circuit 1MN from the first monitor circuit 1MN before the serially connected monitor circuits MN0 to MNm. As described above, a plurality of first internal signals of the first internal signal groups sig0org to sig7org are divided into a plurality of signal groups A to D, and the first internal signals of the first internal signal groups sig0org to sig7org are assigned to the signal group A. Signal group of signal selection signals moni_a_sigsel to moni_d_sigsel to be grouped for each D, and signal group of which first internal signal group among the first internal signal groups sig0org to sig7org of each signal group A to D grouped by the signal selection signals moni_a_sigsel to moni_d_sigsel A group selection signal for selecting which part is assigned when the first monitor signal output from the first monitor circuit 1MN is divided into a plurality of parts. Moni_a_gsel to moni_d_gsel, signal groups A to D selected by group selection signals moni_a_gsel to moni_d_gsel for each part obtained by dividing the output first monitor signal, and output monitor signals output from the preceding monitor circuits MN0 to MNm Function block signals moni_a_cs to moni_d_cs that select one of the input monitor signals moni_dt, which is the output monitor signal mono_dt of the part corresponding to mono_dt, as the first monitor signal output from the first monitor circuit 1MN are input. . The first control signals are output from the monitor circuits MN0 to MNm as signal selection signals mono_a_sigsel to mono_d_sigsel, group selection signals mono_a_gsel to and mono_d_gsel, and function block signals mono_a_cs to mono_d_cs, and are output from the monitor circuits MN0 to MNm in the next stage. 1 is input to the monitor circuit 1MN. The first monitor circuit 1MN further receives a first monitor identification number mon_id corresponding to the identification ID given to the monitor circuits MN0 to MNm from the monitor control circuit MC.

一方、第２モニタ回路２ＭＮは、上述のように、ＭＵＸ２１とフリップフロップ（ＦＦ）２２を備え、各機能モジュールＦ０〜Ｆｎのモニタしたい第２内部信号として、マスタであるＤＭＡＣの出すリクエスト信号reqとスレーブであるメモリ・アービタＭＡからの応答信号ack、ＤＭＡＣがメモリ・アービタＭＡに対してライト・アクセスの場合、ＤＭＡＣが転送データと同期して出すデータ有効信号data_validとメモリ・アービタＭＡが出す応答信号data_acceptが入力され、また、第２制御信号として、同期信号であるクロックＣＬＫとモニタ回路ＭＮ０〜ＭＮｍに付与されている上記識別ＩＤに対応する第２モニタ識別番号pmnunがモニタ制御回路ＭＣから入力される。   On the other hand, the second monitor circuit 2MN includes the MUX 21 and the flip-flop (FF) 22 as described above, and the request signal req output from the master DMAC as the second internal signal to be monitored by each of the functional modules F0 to Fn. A response signal ack from the memory arbiter MA as a slave, and a data valid signal data_valid that the DMAC outputs in synchronization with the transfer data and a response signal that the memory arbiter MA outputs when the DMAC is a write access to the memory arbiter MA. data_accept is input, and a second control identification signal pmnun corresponding to the identification ID given to the clock CLK as a synchronization signal and the monitor circuits MN0 to MNm is input from the monitor control circuit MC as the second control signal. The

第２モニタ回路２ＭＮは、ＭＵＸ２１で、第２モニタ識別番号pmnumに基づいて第２内部信号と入力モニタ信号moni_dtを選択してフリップフロップ２２に出力し、フリップフロップ２２は、クロックＣＬＫに同期させてＭＵＸ２１から入力される信号を第２モニタ信号としてＭＵＸ１００に出力する。   The second monitor circuit 2MN uses the MUX 21 to select the second internal signal and the input monitor signal moni_dt based on the second monitor identification number pmnum and output them to the flip-flop 22, and the flip-flop 22 is synchronized with the clock CLK. A signal input from the MUX 21 is output to the MUX 100 as a second monitor signal.

ＭＵＸ１００は、第１モニタ回路１ＭＮからの第１モニタ信号とフリップフロップ２２からの第２モニタ信号が入力され、第１制御信号である機能ブロック信号moni_a_cs〜moni_d_csを選択信号として第１モニタ信号と第２モニタ信号の一方を選択して出力モニタ信号mono_dtとして次段のモニタ回路ＭＮ０〜ＭＮｍに出力する。   The MUX 100 receives the first monitor signal from the first monitor circuit 1MN and the second monitor signal from the flip-flop 22, and selects the first monitor signal and the first monitor signal using the function block signals moni_a_cs to moni_d_cs as the first control signals. One of the two monitor signals is selected and output as an output monitor signal mono_dt to the monitor circuits MN0 to MNm at the next stage.

次に、本実施例の作用を説明する。本実施例のＬＳＩ１は、その搭載するモニタ回路ＭＮ０〜ＭＮｍが、非同期動作する第１モニタ回路１ＭＮと同期動作する第２モニタ回路２ＭＮを有し、内部信号とシリアル接続されるモニタ信号を適宜選択して出力する。   Next, the operation of this embodiment will be described. In the LSI 1 of this embodiment, the mounted monitor circuits MN0 to MNm have a second monitor circuit 2MN that operates in synchronization with the first monitor circuit 1MN that operates asynchronously, and appropriately selects a monitor signal that is serially connected to an internal signal. And output.

すなわち、各機能モジュールＦ０〜Ｆｎの構成要素であるＤＭＡＣ及びユーザ回路には、モニタ回路ＭＮ０〜ＭＮｍが実装されており、モニタ制御回路ＭＣは、モニタ回路ＭＮ０〜ＭＮｍの動作を制御する。   That is, the monitor circuits MN0 to MNm are mounted on the DMAC and the user circuit that are the components of the functional modules F0 to Fn, and the monitor control circuit MC controls the operations of the monitor circuits MN0 to MNm.

そして、各モニタ回路ＭＮ０〜ＭＮｍの第１モニタ回路１ＭＮは、図３に示したように、６４ビットでバス接続された前段のモニタ回路ＭＮ０〜ＭＮｍ（特に、第１モニタ回路１ＭＮ）から入力される入力モニタ信号moni_dtを、１６ビット毎にＡ〜Ｄの４つのグループで管理する。   Then, as shown in FIG. 3, the first monitor circuit 1MN of each of the monitor circuits MN0 to MNm is input from the preceding monitor circuits MN0 to MNm (particularly, the first monitor circuit 1MN) connected in a 64-bit bus. The input monitor signal moni_dt is managed in four groups A to D every 16 bits.

そして、第１モニタ回路１ＭＮは、各機能モジュールＦ０〜Ｆｎのモニタしたい第１内部信号が、第１内部信号群「sig0org」〜「sig7org」として、ＭＵＸ１１に入力され、その中から第１モニタ信号として出力したい信号を、信号選択信号moni_a_sigsel〜とmoni_d_sigselに基づいて、４つ選択する（選択信号Ａ〜選択信号Ｄ）。   The first monitor circuit 1MN inputs the first internal signals to be monitored by the functional modules F0 to Fn to the MUX 11 as the first internal signal groups “sig0org” to “sig7org”, from which the first monitor signal Are selected based on the signal selection signals moni_a_sigsel˜ and moni_d_sigsel (selection signal A˜selection signal D).

さらに、第１モニタ回路１ＭＮは、選択した４つの信号（選択信号Ａ〜選択信号Ｄ）を、それぞれ出力モニタ信号mono_dtと同様に、Ａ〜Ｄの４つのグループに分けて、グループ選択信号moni_a_gsel〜とmoni_d_gselに従って、各グループＡ〜Ｄに属する入力モニタ信号moni_dtを選択する（選択グループＡ〜選択グループＤ）。   Further, the first monitor circuit 1MN divides the four selected signals (selection signal A to selection signal D) into four groups A to D, respectively, similarly to the output monitor signal mono_dt, and selects group selection signals moni_a_gsel to And the input monitor signals moni_dt belonging to the groups A to D are selected in accordance with moni_d_gsel (selected group A to selected group D).

そして、第１モニタ回路１ＭＮは、第１モニタ識別番号mon_idと機能ブロック信号mono_a_cs〜mono_d_csに基づいて上記選択した第１内部信号と入力モニタ信号moni_dtから第１モニタ信号を選択して、ＭＵＸ１００に出力する。すなわち、第１モニタ回路１ＭＮは、第１モニタ識別番号mon_idと機能ブロック信号mono_a_cs〜mono_d_csが一致するグループについては、該グループの第１内部信号を該機能モジュールＦ０〜Ｆｎの第１モニタ回路１ＭＮから出力する第１モニタ信号の該グループの信号として選択してＭＵＸ１００に出力し、第１モニタ識別番号mon_idと機能ブロック信号mono_a_cs〜mono_d_csが一致しないグループについては、前段のモニタ回路ＭＮ０〜ＭＮｍから入力される入力モニタ信号moni_dtの該当するグループの入力モニタ信号moni_dtをそのまま第１モニタ信号としてＭＵＸ１００に出力する。   The first monitor circuit 1MN selects the first monitor signal from the selected first internal signal and the input monitor signal moni_dt based on the first monitor identification number mon_id and the functional block signals mono_a_cs to mono_d_cs, and outputs the first monitor signal to the MUX 100 To do. That is, for the group in which the first monitor identification number mon_id and the function block signals mono_a_cs to mono_d_cs match, the first monitor circuit 1MN sends the first internal signal of the group from the first monitor circuit 1MN of the function modules F0 to Fn. The group of the first monitor signal to be output is selected and output to the MUX 100, and the group in which the first monitor identification number mon_id and the functional block signals mono_a_cs to mono_d_cs do not match is input from the monitor circuits MN0 to MNm in the previous stage. The input monitor signal moni_dt of the corresponding group of the input monitor signal moni_dt is output as it is to the MUX 100 as the first monitor signal.

例えば、図４に示すように、信号選択信号moni_a_sigsel〜moni_d_sigselが、「２」、「７」、「０」、「１」で、グループ選択信号moni_a_gsel〜moni_d_gselが、「２」、「０」、「０」、「３」、機能ブロック信号moni_a_cs〜moni_d_csが、「１１」、「１２」、「５」、「１１」、そして、第１モニタ識別番号mon_idが、「１１」の場合、第１モニタ回路１ＭＮは、まず、信号選択信号「monｉ_a_sigsel」＝２に従って、選択信号Ａ＝「sig2org」を選択し、以下同様に、信号選択信号「monｉ_b_sigsel」＝７、信号選択信号「monｉ_c_sigsel」＝０、信号選択信号「monｉ_d_sigsel」＝１に従って、選択信号Ｂ＝「sig7org」、選択信号Ｃ＝「sig0org」、選択信号Ｄ＝「sig1org」をそれぞれ選択する。さらに、第１モニタ回路１ＭＮは、いま、グループＡ〜Ｄの識別値が「０」〜「３」となっており、「monｉ_a_gsel」＝２は、選択信号Ａの中からグループＣを選択することを示しているので、選択グループＡ＝Ｃ２が選択される。以下同様に、グループ選択信号「monｉ_b_gsel」＝０、グループ選択信号「monｉ_c_gsel」＝０、グループ選択信号「monｉ_d_gsel」＝３に、従って、選択グループＢ＝Ａ７、選択グループＣ＝Ａ０、選択グループＤ＝Ｄ１をそれぞれ選択する。 For example, as shown in FIG. 4, the signal selection signals moni_a_sigsel to moni_d_sigsel are “2”, “7”, “0”, “1”, and the group selection signals moni_a_gsel to moni_d_gsel are “2”, “0”, When “0”, “3”, function block signals moni_a_cs to moni_d_cs are “11”, “12”, “5”, “11”, and the first monitor identification number mon_id is “11”, the first The monitor circuit 1MN first selects the selection signal A = “sig2org” according to the signal selection signal “moni_a_sigsel” = 2, and similarly, the signal selection signal “moni_b_sigsel” = 7, the signal selection signal “moni_c_sigsel” = 0, According to the signal selection signal “moni_d_sigsel” = 1, the selection signal B = “sig7org”, the selection signal C = “sig0org”, and the selection signal D = “sig1org” are selected. Furthermore, the identification values of the groups A to D are now “0” to “3” in the first monitor circuit 1MN, and “moni_a_gsel” = 2 selects the group C from the selection signal A. it indicates, it is selected selection group a = C 2. Similarly, the group selection signal “moni_b_gsel” = 0, the group selection signal “moni_c_gsel” = 0, the group selection signal “moni_d_gsel” = 3, and accordingly, the selection group B = A 7 , the selection group C = A 0 , the selection group Select D = D 1 respectively.

そして、図４において、第１モニタ回路１ＭＮは、第１モニタ識別番号mon_id＝１１に対して、機能ブロック信号mono_a_cs〜mono_d_csのうち、機能ブロック信号monｉ_a_cs及び機能ブロック信号monｉ_d_csが、それぞれ「１１」で一致しているため、図４の中央下部に示すように、選択グループＡ及び選択グループＤについては、上記選択した第１内部信号の該当するグループＡ、Ｄの信号（Ｃ２、Ｄ１）を第１モニタ信号として選択してＭＵＸ１００に出力し、選択グループＢ及び選択グループＣについては、前段のモニタ回路ＭＮ０〜ＭＮｍから入力される入力モニタ信号moni_dtのグループＢ及びグループＣの信号に置き換えてＭＵＸ１００に出力する。なお、図４において、ハッチングで示す部分は、第１モニタ信号の出力時に第１内部信号が第１モニタ回路１ＭＮに入力される入力モニタ信号moni_dtのグループの信号に置き換えられるパートを示している。 In FIG. 4, the first monitor circuit 1MN has a function block signal moni_a_cs and a function block signal moni_d_cs of “11” among the function block signals mono_a_cs to mono_d_cs for the first monitor identification number mon_id = 11. As shown in the lower center of FIG. 4, for the selected group A and the selected group D, the signals (C 2 , D 1 ) of the corresponding groups A and D of the selected first internal signal are used. The first monitor signal is selected and output to the MUX 100, and the selected group B and the selected group C are replaced with the signals of the group B and group C of the input monitor signal moni_dt input from the preceding monitor circuits MN0 to MNm. Output to. In FIG. 4, the hatched portion indicates a part in which the first internal signal is replaced with a signal of the group of the input monitor signal moni_dt input to the first monitor circuit 1MN when the first monitor signal is output.

また、第１モニタ回路１ＭＮは、例えば、図５に示すように、ｍ＝０〜３１の３２個がシリアル接続されている場合、モニタ回路ＭＮ０〜ＭＮｍの識別ＩＤとして、第１モニタ識別番号mon_idにそれぞれ０〜３１が与えられており、機能ブロック信号moni_a_cs〜moni_d_csとして、機能ブロック信号moni_a_cs＝０、機能ブロック信号moni_b_cs＝１、機能ブロック信号moni_b＝２、機能ブロック信号moni_d_cs＝３２が与えられると、まず、機能ブロック信号moni_a_cs＝０に従って第１モニタ回路１ＭＮ０は、入力モニタ信号monｉ_dtを、グループＡのみを、所望の第１内部信号に置き換えて第１モニタ信号として後段の第１モニタ回路１ＭＮ１に出力する。同様に、第１モニタ回路ＭＮ１は入力モニタ信号moni_dtのグループＢのみを所望の第１内部信号に置き換えて、第１モニタ信号として後段の第１モニタ回路１ＭＮ２に出力し、第１モニタ回路１ＭＮ２は、入力モニタ信号moni_dtのグループＣのみを所望の第１内部信号に置き換えて、第１モニタ信号として後段の第１モニタ回路１ＭＮ３に出力する。   Further, for example, as shown in FIG. 5, the first monitor circuit 1MN has a first monitor identification number mon_id as an identification ID of the monitor circuits MN0 to MNm when 32 pieces of m = 0 to 31 are serially connected. 0 to 31 are respectively given, and as the function block signals moni_a_cs to moni_d_cs, the function block signal moni_a_cs = 0, the function block signal moni_b_cs = 1, the function block signal moni_b = 2, and the function block signal moni_d_cs = 32 First, according to the function block signal moni_a_cs = 0, the first monitor circuit 1MN0 replaces only the group A with the desired first internal signal for the input monitor signal moni_dt as the first monitor signal to the first monitor circuit 1MN1 at the subsequent stage. Output. Similarly, the first monitor circuit MN1 replaces only the group B of the input monitor signal moni_dt with a desired first internal signal and outputs it as a first monitor signal to the first monitor circuit 1MN2 at the subsequent stage, and the first monitor circuit 1MN2 Then, only the group C of the input monitor signal moni_dt is replaced with a desired first internal signal, and is output to the first monitor circuit 1MN3 at the subsequent stage as the first monitor signal.

そして、グループＤについては、機能ブロック信号moni_d_cs＝３２に一致するＩＤ番号mon_idを有するモニタ回路ＭＮ０〜ＭＮｍが存在しないため、入力モニタ信号moni_dtが置き換えられずに、そのまま出力される。   For group D, there is no monitor circuit MN0 to MNm having an ID number mon_id that matches the functional block signal moni_d_cs = 32. Therefore, the input monitor signal moni_dt is output as it is without being replaced.

なお、図５において、ハッチングで示す部分は、入力モニタ信号moni_dtが、モニタ信号出力時に第１内部信号で置換されるグループを示している。   In FIG. 5, a hatched portion indicates a group in which the input monitor signal moni_dt is replaced with the first internal signal when the monitor signal is output.

そして、上記第２モニタ回路２ＭＮにおいては、図６に示すように、ＭＵＸ２１に入力される第２内部信号は、ＤＭＡＣの出すリクエスト信号「req」とスレーブであるメモリ・アービタＭＡからの応答信号「ack」が共にアクティブ「High」であるときに、コマンド送信の成立、さらに、ＤＭＡＣがメモリ・アービタＭＡに対してライト・アクセスの場合、ＤＭＡＣが転送データと同期して出すデータ有効信号「data_valid」とメモリ・アービタＭＡが出す応答信号「data_accept」、あるいは、ＤＭＡＣがメモリ・アービタＭＡに対してリード・アクセスの場合、メモリ・アービタＭＡが「data_valid」、ＤＭＡＣが「data_accept」をそれぞれ出力し、共にアクティブ「High」であるときに、データ転送の成立となる。   In the second monitor circuit 2MN, as shown in FIG. 6, the second internal signal input to the MUX 21 is a request signal “req” issued by the DMAC and a response signal “req” from the memory arbiter MA as a slave. When both “ack” are active “High”, the command transmission is established, and further, when the DMAC is a write access to the memory arbiter MA, the data valid signal “data_valid” which the DMAC outputs in synchronization with the transfer data And the response signal “data_accept” issued by the memory arbiter MA, or when the DMAC performs read access to the memory arbiter MA, the memory arbiter MA outputs “data_valid” and the DMAC outputs “data_accept”. Data transfer is established when active "High".

そして、ＭＵＸ２１は、入力モニタ信号moni_dtのうち、第２モニタ識別番号pmnumによって選択された信号を、この第２内部信号に置き換えてＭＵＸ２１からフリップフロップ２２に出力し、フリップフロップ２２は、クロックＣＬＫに同期してＭＵＸ２１から入力される信号を第２モニタ信号としてＭＵＸ１００に出力する。   Then, the MUX 21 replaces the signal selected by the second monitor identification number pmnum in the input monitor signal moni_dt with this second internal signal and outputs the signal from the MUX 21 to the flip-flop 22, and the flip-flop 22 receives the clock CLK. A signal input from the MUX 21 in synchronization is output to the MUX 100 as a second monitor signal.

ＭＵＸ１００は、ＭＵＸ１１からの第１モニタ信号とフリップフロップ２２からの第２モニタ信号が入力されているとともに、第１モニタ回路１ＭＮから機能ブロック信号moni_a_cs〜moni_d_csが入力され、機能ブロック信号moni_a_cs〜moni_d_csに基づいて第１モニタ信号と第２モニタ信号の一方を選択して出力モニタ信号mono_dtとして次段のモニタ回路ＭＮ０〜ＭＮｍに出力に出力する。   The MUX 100 receives the first monitor signal from the MUX 11 and the second monitor signal from the flip-flop 22 and also receives the function block signals moni_a_cs to moni_d_cs from the first monitor circuit 1MN, and outputs the function block signals moni_a_cs to moni_d_cs. Based on this, one of the first monitor signal and the second monitor signal is selected and output to the monitor circuits MN0 to MNm in the next stage as an output monitor signal mono_dt.

そして、本実施例のＬＳＩ１は、上述のように、上記モニタ回路ＭＮ０〜ＭＮｍが、図７に示すように、モニタ制御回路ＭＣを含めてチェーン状にシリアル接続されている。なお、図７において、ハッチングで示す部分は、入力モニタ信号moni_dtが、モニタ信号出力時に第２内部信号で置換されるグループを示している。   In the LSI 1 of this embodiment, as described above, the monitor circuits MN0 to MNm are serially connected in a chain shape including the monitor control circuit MC as shown in FIG. In FIG. 7, hatched portions indicate groups in which the input monitor signal moni_dt is replaced with the second internal signal when the monitor signal is output.

そして、本実施例のＬＳＩ１の各モニタ回路ＭＮ０〜ＭＮｍは、予め設定された機能ブロック信号moni_a_cs〜moni_d_cs、例えば、機能ブロック信号moni_c_csに、図７に示すように、そのモニタ回路ＭＮ０〜ＭＮｍで識別ＩＤ（mon_id）として使用されていない番号（未付与識別情報）、例えば、「３３」が、に指定されると、入力モニタ信号moni_dtの所望の２本を、第２内部信号であるリクエスト信号「req」と応答信号「ack」の論理積及びデータ有効信号「data_valid」と応答信号「data_accept」の論理積の各値に置き換えて、出力モニタ信号mono_dtとして、後段のモニタ回路ＭＮ０〜ＭＮｍに出力する。   Then, the monitor circuits MN0 to MNm of the LSI 1 according to the present embodiment are identified by the monitor circuit MN0 to MNm as shown in FIG. When a number (unassigned identification information) that is not used as the ID (mon_id), for example, “33”, is designated, the desired two of the input monitor signals moni_dt are transferred to the request signal “ Replaced with the logical product of “req” and the response signal “ack” and the logical product of the data valid signal “data_valid” and the response signal “data_accept”, and outputs to the monitor circuits MN0 to MNm in the subsequent stage as the output monitor signal mono_dt .

そして、第２モニタ回路２ＭＮは、入力モニタ信号moni_dtのうち第２制御信号で置き換える２本の入力モニタ信号moni_dtが、第２モニタ識別番号pmnumによって一意に決定される。   In the second monitor circuit 2MN, two input monitor signals moni_dt to be replaced with the second control signal in the input monitor signal moni_dt are uniquely determined by the second monitor identification number pmnum.

このように、本実施例のＬＳＩ１は、機能モジュールＦ０〜Ｆｎのモニタ回路ＭＮ０〜ＭＮｍが、非同期で動作する第１モニタ回路１ＭＮと同期信号に同期して動作する第２モニタ回路２ＭＮ及び選択回路としてのＭＵＸ１００を有し、第１モニタ回路１ＭＮが、機能モジュールＦ０〜Ｆｎの第１内部信号から第１制御信号に応じて適宜選択した第１内部信号を第１モニタ信号として選択し、第２モニタ回路２ＭＮが、機能モジュールＦ０〜Ｆｎの第２内部信号から第２制御信号に応じて適宜選択した第２内部信号を第２モニタ信号として選択し、ＭＵＸ１００が、選択信号に基づいて第１モニタ信号と第２モニタ信号のいずれか一方を出力モニタ信号mono_dtとして選択して出力している。   As described above, in the LSI 1 of this embodiment, the monitor circuits MN0 to MNm of the functional modules F0 to Fn are synchronized with the first monitor circuit 1MN that operates asynchronously and the synchronization signal, and the selection circuit. The first monitor circuit 1MN selects, as the first monitor signal, the first internal signal appropriately selected according to the first control signal from the first internal signals of the functional modules F0 to Fn. The monitor circuit 2MN selects the second internal signal appropriately selected according to the second control signal from the second internal signals of the functional modules F0 to Fn as the second monitor signal, and the MUX 100 performs the first monitor based on the selection signal. One of the signal and the second monitor signal is selected and output as the output monitor signal mono_dt.

したがって、内部信号を非同期と同期で適宜選択して出力することができ、回路設計の後工程である合成時のタイミング調整の作業を容易なものとし、ＬＳＩ開発期間を短縮させることができる。また、第１モニタ回路１ＭＮは、その出力を、クロックで同期化させていないため、詳細なタイミングを見るような解析や基準信号（クロック）を必要とするようなデバッグ装置による詳細な解析に用いることは困難であるが、異なるクロックで生成されたモニタ信号を混載してもデータの欠落等が発生することを防止することができる。   Therefore, internal signals can be appropriately selected and output asynchronously and synchronously, the timing adjustment operation at the time of synthesis, which is a subsequent process of circuit design, can be facilitated, and the LSI development period can be shortened. Further, since the output of the first monitor circuit 1MN is not synchronized with the clock, the first monitor circuit 1MN is used for an analysis for checking a detailed timing or a detailed analysis by a debugging device that requires a reference signal (clock). Although it is difficult, it is possible to prevent data loss or the like from occurring even when monitor signals generated with different clocks are mixedly mounted.

また、本実施例のＬＳＩ１は、モニタ回路ＭＮ０〜ＭＮｍがそれぞれ搭載する機能モジュールＦ０〜Ｆｎを複数搭載し、複数のモニタ回路ＭＮ０〜ＭＮｍは、少なくとも出力モニタ信号mono_dtと第１制御信号がシリアル接続されており、第１モニタ回路１ＭＮが、適宜選択した第１内部信号と該前段のモニタ回路ＭＮ０〜ＭＮｍからの出力モニタ信号mono_dtである入力モニタ信号moni_dtのうち一方を該第１制御信号に基づいて第１モニタ信号として選択し、第２モニタ回路２ＭＮが、選択した第２内部信号と該前段のモニタ回路ＭＮ０〜ＭＮｍからの出力モニタ信号mono_dtである入力モニタ信号moni_dtのうち一方を第２モニタ信号として選択している。   Further, the LSI 1 of this embodiment includes a plurality of function modules F0 to Fn mounted on the monitor circuits MN0 to MNm, respectively, and at least the output monitor signal mono_dt and the first control signal are serially connected to the plurality of monitor circuits MN0 to MNm. Based on the first control signal, the first monitor circuit 1MN selects one of the appropriately selected first internal signal and the input monitor signal moni_dt that is the output monitor signal mono_dt from the preceding monitor circuits MN0 to MNm. The second monitor circuit 2MN selects one of the selected second internal signal and the input monitor signal moni_dt, which is the output monitor signal mono_dt from the preceding monitor circuits MN0 to MNm, as the second monitor signal. Selected as a signal.

したがって、従来のように放射状にモニタ回路ＭＮ０〜ＭＮｍをモニタ制御回路ＭＣに接続した場合に比較して、信号が集中することを防止することができ、回路設計の後工程である合成時のタイミング調整の作業を容易なものとし、ＬＳＩ開発期間を短縮することができる。また、第１制御信号をもシリアルに接続しているので、配線集中をより一層防止することができ、回路設計の後工程である合成時のタイミング調整の作業をより一層容易なものとして、ＬＳＩ開発期間を短縮させることができるとともに、意図する全てのモニタ信号を適切に出力させて適切なデバッグ情報を提供して汎用性を向上させることができる。   Therefore, compared with the case where the monitor circuits MN0 to MNm are connected to the monitor control circuit MC in a radial manner as in the prior art, the concentration of signals can be prevented, and the timing at the time of synthesis, which is a subsequent process of circuit design. Adjustment work can be facilitated, and the LSI development period can be shortened. In addition, since the first control signal is also serially connected, wiring concentration can be further prevented, and the timing adjustment operation at the time of synthesis, which is a subsequent process of circuit design, can be made easier. The development period can be shortened, and all intended monitor signals can be output appropriately to provide appropriate debug information, thereby improving versatility.

さらに、本実施例のＬＳＩ１は、多数の第１内部信号を第１内部信号群sig0org〜sig7orgに分けるとともに、出力する第１モニタ信号をパートに分けて適宜選択して、第１モニタ信号として出力している。   Furthermore, the LSI 1 according to the present embodiment divides a large number of first internal signals into first internal signal groups sig0org to sig7org, and appropriately outputs the first monitor signals to be output as parts and outputs them as first monitor signals. is doing.

したがって、必要な内部信号を適切に選択してモニタすることができ、解析に必要な信号を適切に選択して出力することができる。   Therefore, necessary internal signals can be appropriately selected and monitored, and signals necessary for analysis can be appropriately selected and output.

また、本実施例のＬＳＩ１は、各モニタ回路ＭＮ０〜ＭＮｍが、それぞれ該モニタ回路ＭＮ０〜ＭＮｍを他のモニタ回路ＭＮ０〜ＭＮｍと識別する識別ＩＤ（識別情報）が予め付与されており、第１モニタ回路１ＭＮが、第１制御信号として、パート毎に該識別ＩＤを用いた機能ブロック信号moni_a_cs〜moni_d_csと第１モニタ識別番号mon_id（第１識別情報）を用い、該各第１モニタ回路１ＭＮの各パートの出力する第１モニタ信号を選択している。   Further, in the LSI 1 of this embodiment, each monitor circuit MN0 to MNm is given in advance an identification ID (identification information) for identifying the monitor circuit MN0 to MNm from the other monitor circuits MN0 to MNm. The monitor circuit 1MN uses the function block signals moni_a_cs to moni_d_cs and the first monitor identification number mon_id (first identification information) using the identification ID for each part as the first control signal, and the first monitor circuit 1MN The first monitor signal output from each part is selected.

したがって、機能ブロック信号moni_a_cs〜moni_d_csと第１モニタ識別番号mon_idによって、モニタ回路ＭＮ０〜ＭＮｍとパートを特定して、信号の選択を行うことができ、各モニタ回路ＭＮ０〜ＭＮｍ間のインターフェイスを変えることなく性質の異なる信号を取り出すことができる。   Therefore, the monitor circuit MN0 to MNm and the part can be specified by the function block signals moni_a_cs to moni_d_cs and the first monitor identification number mon_id, and the signal can be selected, and the interface between the monitor circuits MN0 to MNm is changed. It is possible to extract signals with different characteristics.

さらに、本実施例のＬＳＩ１は、各モニタ回路ＭＮ０〜ＭＮｍが、それぞれ該モニタ回路ＭＮ０〜ＭＮｍを他のモニタ回路ＭＮ０〜ＭＮｍと識別する識別ＩＤが予め付与されており、第２モニタ回路２ＭＮが、第２制御信号として該識別ＩＤを用いた第２モニタ識別番号pmnun（第２識別情報）が入力され、該第２モニタ識別番号pmnunに応じて第２内部信号から選択した第２内部信号を第２モニタ信号として出力している。   Further, in the LSI 1 of this embodiment, each monitor circuit MN0 to MNm is given an identification ID for identifying the monitor circuit MN0 to MNm from the other monitor circuits MN0 to MNm in advance, and the second monitor circuit 2MN The second monitor identification number pmnun (second identification information) using the identification ID is input as the second control signal, and the second internal signal selected from the second internal signal according to the second monitor identification number pmnun is selected. It is output as the second monitor signal.

したがって、第２モニタ識別番号pmnunによって、モニタ回路ＭＮ０〜ＭＮｍを特定して、信号の選択を行うことができ、各モニタ回路ＭＮ０〜ＭＮｍ間のインターフェイスを変えることなく性質の異なる信号を取り出すことができる。   Therefore, the monitor circuits MN0 to MNm can be specified by the second monitor identification number pmnun to select signals, and signals having different properties can be taken out without changing the interface between the monitor circuits MN0 to MNm. it can.

また、本実施例のＬＳＩ１は、第２モニタ回路２ＭＮが、同期信号として所定のクロックＣＬＫが入力されている。   Further, in the LSI 1 of this embodiment, the second monitor circuit 2MN receives a predetermined clock CLK as a synchronization signal.

したがって、クロックＣＬＫとして外部の解析装置からのクロックＣＬＫを入力することで、データ欠落を防止しつつ解析装置と同期させた第２内部信号を出力モニタ信号mono_dtとして出力することができ、汎用的な解析装置を使用して、より詳細で高性能な解析を行うことができるとともに、解析等を効率化することができる。   Therefore, by inputting the clock CLK from the external analysis device as the clock CLK, the second internal signal synchronized with the analysis device can be output as the output monitor signal mono_dt while preventing data loss. The analysis device can be used to perform more detailed and high-performance analysis, and the analysis can be made more efficient.

また、本実施例のモニタ回路ＭＮ０〜ＭＮｍは、本来グループ選択のためのパラメータである機能ブロック信号moni_a_cs〜moni_d_csを、第１モニタ回路１ＭＮの出力する第１モニタ信号と第２モニタ回路２ＭＮの出力する第２モニタ信号から出力する出力モニタ信号mono_dtを選択する制御信号としても用いている。   In addition, the monitor circuits MN0 to MNm of the present embodiment output the function block signals moni_a_cs to moni_d_cs, which are originally parameters for group selection, from the first monitor signal output from the first monitor circuit 1MN and the output from the second monitor circuit 2MN. It is also used as a control signal for selecting the output monitor signal mono_dt output from the second monitor signal.

したがって、出力モニタ信号mono_dtの選択用に新たなパラメータを用意する必要がなく、追加端子を最小限に抑えることができる。   Therefore, it is not necessary to prepare a new parameter for selecting the output monitor signal mono_dt, and the additional terminals can be minimized.

さらに、本実施例のＬＳＩ１は、メモリ・アービタＭＡに接続されているＤＭＡＣについて、本実施例のモニタ回路ＭＮ０〜ＭＮｍを用い、メモリ・アービタＭＡとＤＭＡＣのリクエスト頻度として、リクエスト信号「req」、応答信号「ack」を、データ転送率として、データ有効信号「data_valid」、応答信号「data_accept」を出力モニタ信号mono_dtとして外部に出力している。   Further, the LSI 1 of the present embodiment uses the monitor circuits MN0 to MNm of the present embodiment for the DMAC connected to the memory arbiter MA, and uses the request signal “req” as the request frequency of the memory arbiter MA and the DMAC. The response signal “ack” is output as the data transfer rate, the data valid signal “data_valid”, and the response signal “data_accept” is output to the outside as the output monitor signal mono_dt.

したがって、解析装置を用いて、リクエスト頻度やデータ転送率のパフォーマンス解析を行うことができる。   Therefore, it is possible to perform a performance analysis of request frequency and data transfer rate using an analysis device.

図８及び図９は、本発明の半導体集積回路の第２実施例を示す図であり、図８は、本発明の半導体集積回路の第２実施例を適用したＬＳＩに実装されているモニタ回路３ＭＮ０〜３ＭＮｍの要部回路構成図である。   8 and 9 are diagrams showing a second embodiment of the semiconductor integrated circuit of the present invention, and FIG. 8 shows a monitor circuit mounted on an LSI to which the second embodiment of the semiconductor integrated circuit of the present invention is applied. It is a principal part circuit block diagram of 3MN0-3MNm.

なお、本実施例は、上記第１実施例のＬＳＩ１と同様のＬＳＩに適用され、その搭載する全て、または、一部のモニタ回路が図８に示すモニタ回路３ＭＮ０〜３ＭＮｍに変更されている。そこで、本実施例の説明においては、必要に応じて、第１実施例で用いた符号をそのまま用いて説明する。   The present embodiment is applied to an LSI similar to the LSI 1 of the first embodiment, and all or a part of the monitor circuits mounted thereon are changed to monitor circuits 3MN0 to 3MNm shown in FIG. Therefore, in the description of the present embodiment, the description will be made using the symbols used in the first embodiment as they are, as necessary.

本実施例のモニタ回路３ＭＮ０〜３ＭＮｍは、大きく分けて、上記第１実施例と同様のモニタ回路ＭＮ０〜ＭＮｍの第１モニタ回路１ＭＮと第２モニタ回路３２ＭＮ及び第１実施例と同様の選択回路としてのＭＵＸ１００を備えている。第１モニタ回路１ＭＮは、ＭＵＸ１１を備えていて、同期信号を持たず非同期で動作して第１モニタ信号を出力し、第２モニタ回路３２ＭＮは、ＭＵＸ３１とフリップフロップ（ＦＦ）３２を備えていて、同期信号としてのクロックＣＬＫに同期して動作してフリップフロップ３２からＭＵＸ１００に第２モニタ信号を出力する。   The monitor circuits 3MN0 to 3MNm of the present embodiment are roughly divided into the first monitor circuit 1MN and the second monitor circuit 32MN of the monitor circuits MN0 to MNm similar to the first embodiment and the selection circuit similar to the first embodiment. As a MUX100. The first monitor circuit 1MN includes a MUX 11, operates asynchronously without a synchronization signal, and outputs a first monitor signal. The second monitor circuit 32MN includes a MUX 31 and a flip-flop (FF) 32. The second monitor signal is output from the flip-flop 32 to the MUX 100 by operating in synchronization with the clock CLK as the synchronization signal.

本実施例のモニタ回路３ＭＮ０〜３ＭＮｍは、第１実施例のモニタ回路ＭＮ０〜ＭＮｍが、主に、メモリアクセスの際にリードあるいはライトのみの一方向のアクセスとなるＤＭＡＣに適応したものであるのに対して、リードおよびライトの双方向アクセスとなるＤＭＡＣ（図１のＲＷ−ＤＭＡＣ等）に適用される。   The monitor circuits 3MN0 to 3MNm of this embodiment are adapted to the DMAC in which the monitor circuits MN0 to MNm of the first embodiment are mainly used for one-way access only for reading or writing at the time of memory access. On the other hand, the present invention is applied to a DMAC (RW-DMAC in FIG. 1 or the like) which is a bidirectional access for reading and writing.

第１モニタ回路１ＭＮへ入力される信号は、上記第１実施例と同様の第１内部信号と第１制御信号であり、第１モニタ回路１ＭＮは、上記同様に動作して、第１モニタ信号をＭＵＸ１００に出力する。   The signals input to the first monitor circuit 1MN are the first internal signal and the first control signal similar to those in the first embodiment, and the first monitor circuit 1MN operates in the same manner as described above, and the first monitor signal Is output to the MUX100.

第２モニタ回路３２ＭＮは、第２制御信号として、第１実施例の場合と同様に、クロックＣＬＫ及び第２モニタ識別番号pmnumが入力されるが、第２内部信号は、リードおよびライトの双方向アクセスとなるＤＭＡＣに対応するように、ＤＭＡＣの出すライト・リクエスト信号「req_w」、リード・リクエスト信号「req_r」、リード及びライト・リクエストに対するリクエスト応答信号「ack」、ライト・データ転送と同期して出力されるデータ有効信号「data_valid」及びそれに対する応答信号「data_accept」、リード・データ転送と同期して受信する「resp」及びそれに対する応答信号「resp_accept」が入力される。   As in the case of the first embodiment, the second monitor circuit 32MN receives the clock CLK and the second monitor identification number pmnum as the second control signal, but the second internal signal is a read / write bidirectional signal. Synchronize with the write request signal “req_w”, the read request signal “req_r”, the request response signal “ack” for the read and write requests, and the write data transfer, so as to correspond to the DMAC to be accessed. The data valid signal “data_valid” to be output and the response signal “data_accept” corresponding thereto, “resp” received in synchronization with the read data transfer, and the response signal “resp_accept” corresponding thereto are input.

そして、ＭＵＸ３１は、ライト・リクエスト信号「req_w」とリクエスト応答信号「ack」、リード・リクエスト信号「req_r」とリクエスト応答信号「ack」及びデータ有効信号「data_valid」「data_valid」と応答信号「data_accept」、「resp」と「resp_accept」の各論理積の１つと、入力モニタ信号moni_dtのうち、第２モニタ識別番号pmnumによって選択した信号をフリップフロップ３２に出力し、フリップフロップ３２は、ＭＵＸ３１から入力される信号をクロックに同期させてＭＵＸ１００に第２モニタ信号として出力する。   The MUX 31 includes a write request signal “req_w” and a request response signal “ack”, a read request signal “req_r”, a request response signal “ack”, a data valid signal “data_valid” “data_valid”, and a response signal “data_accept”. , One of the logical products of “resp” and “resp_accept” and the input monitor signal moni_dt selected by the second monitor identification number pmnum are output to the flip-flop 32, and the flip-flop 32 is input from the MUX 31. Are synchronized with the clock and output to the MUX 100 as the second monitor signal.

そして、本実施例の各モニタ回路３ＭＮ０〜３ＭＮｍは、予め設定された機能ブロック信号moni_a_cs〜moni_d_cs、例えば、機能ブロック信号moni_c_csに、図９に示すように、そのモニタ回路３ＭＮ０〜３ＭＮｍで識別ＩＤ（mon_id）として使用されていない番号（未付与識別情報）、例えば、「３２」が指定されると、モニタ回路３ＭＮ０〜３ＭＮｍが入力モニタ信号moni_dtのうち所望の本数を、上記第２内部信号で置き換える。   Then, each of the monitor circuits 3MN0 to 3MNm of the present embodiment uses the function block signals moni_a_cs to moni_d_cs, for example, the function block signal moni_c_cs set in advance, as shown in FIG. When a number not used as mon_id) (unassigned identification information), for example, “32” is designated, the monitor circuits 3MN0 to 3MNm replace the desired number of input monitor signals moni_dt with the second internal signal. .

いま、図９では、モニタ回路３ＭＮ０が、入力モニタ信号moni_dtのうち４本の入力モニタ信号moni_dtを第２内部信号で置き換えるタイプで、それ以外のモニタ回路３ＭＮ１〜ＭＮ３１が２本の入力モニタ信号moni_dtを置き換えるタイプの場合を示している。   In FIG. 9, the monitor circuit 3MN0 is a type in which four input monitor signals moni_dt of the input monitor signal moni_dt are replaced with second internal signals, and the other monitor circuits 3MN1 to MN31 are two input monitor signals moni_dt. The case of the type that replaces is shown.

そして、いま、機能ブロック信号moni_c_csに、「３２」が設定されると、１信号グループ当たり２本の入力モニタ信号moni_dtを制御することができるので、モニタ回路３ＭＮ０は、２つのグループ（グループ０、グループ１）の入力モニタ信号moni_dtを同時に上記第２内部信号に置き換え、それ以外のモニタ回路３ＭＮ１〜３ＭＮｍは、１つのグループのみの入力モニタ信号moni_dtを第２内部信号に置き換えて、出力モニタ信号mono_dtとして出力する。   Now, when “32” is set in the functional block signal moni_c_cs, two input monitor signals moni_dt can be controlled per signal group, so that the monitor circuit 3MN0 has two groups (group 0, group 0, The input monitor signal moni_dt of group 1) is simultaneously replaced with the second internal signal, and the other monitor circuits 3MN1 to 3MNm replace the input monitor signal moni_dt of only one group with the second internal signal and output monitor signal mono_dt Output as.

このように、本実施例のＬＳＩ１のモニタ回路３ＭＮ０〜３ＭＮｍは、異なるサイズの入力モニタ信号moni_dtの出力を基本的な構造を変えることなく、既存の回路である第１モニタ回路１ＭＮを流用して作成することができ、設計工数及び検証期間を短縮することができる。   As described above, the monitor circuits 3MN0 to 3MNm of the LSI 1 of the present embodiment divert the output of the input monitor signals moni_dt having different sizes from the first monitor circuit 1MN which is an existing circuit without changing the basic structure. It can be created, and the design man-hour and the verification period can be shortened.

図１０は、本発明の半導体集積回路の第３実施例を適用したＬＳＩに実装されているモニタ回路４ＭＮ０〜４ＭＮｍの要部回路構成図である。   FIG. 10 is a circuit diagram showing the principal parts of the monitor circuits 4MN0 to 4MNm mounted on the LSI to which the third embodiment of the semiconductor integrated circuit of the present invention is applied.

なお、本実施例は、上記第１実施例のＬＳＩ１であって、その搭載するモニタ回路ＭＮ０〜ＭＮｍの全て、または、一部が図１０に示すモニタ回路４ＭＮ０〜４ＭＮｍに変更されているＬＳＩ１に適用したものであり、本実施例の説明において、必要に応じて、第１実施例で用いた符号をそのまま用いて説明する。   The present embodiment is the LSI 1 of the first embodiment described above, and all or part of the monitor circuits MN0 to MNm mounted on the LSI 1 is changed to the monitor circuits 4MN0 to 4MNm shown in FIG. In the description of the present embodiment, the reference numerals used in the first embodiment are used as they are in the description of the present embodiment.

図１０において、モニタ回路４ＭＮ０〜４ＭＮｍは、第１実施例と同様の第１モニタ回路１ＭＮと第２モニタ回路４２ＭＮ及び選択回路である第１実施例と同様のＭＵＸ１００を備えており、第１モニタ回路１ＭＮへ入力される信号は、上記第１実施例と同様の第１内部信号と第１制御信号である。   In FIG. 10, the monitor circuits 4MN0 to 4MNm include a first monitor circuit 1MN similar to the first embodiment, a second monitor circuit 42MN, and a MUX 100 similar to the first embodiment which is a selection circuit. The signals input to the circuit 1MN are the first internal signal and the first control signal similar to those in the first embodiment.

第２モニタ回路４２ＭＮは、フリップフロップ（ＦＦ）４１で構成されており、第２モニタ回路４２ＭＮには、第２制御信号として、クロックＣＬＫが入力される。また、第２モニタ回路４２ＭＮには、入力モニタ信号moni_dtのみが入力されており、第２内部信号は入力されていない。   The second monitor circuit 42MN includes a flip-flop (FF) 41, and a clock CLK is input to the second monitor circuit 42MN as a second control signal. Further, only the input monitor signal moni_dt is input to the second monitor circuit 42MN, and the second internal signal is not input.

本実施例のモニタ回路４ＭＮ０〜４ＭＮｍは、上記各実施例と同様に、シリアルに接続されていて、該モニタ回路４ＭＮ０〜４ＭＮｍを識別する識別情報として識別ＩＤ（Identity）「mon_id」として、「０」〜「３１」が排他的に割り当てられており、第１実施例のモニタ回路ＭＮ０〜ＭＮｍと同様に、第１モニタ回路１ＭＮが第１制御信号に基づいて第１内部信号と入力モニタ信号moni_dtから第１モニタ信号を選択してＭＵＸ１００に出力する。   The monitor circuits 4MN0 to 4MNm according to the present embodiment are serially connected in the same manner as the above embodiments, and “0” is set as an identification ID (Identity) “mon_id” as identification information for identifying the monitor circuits 4MN0 to 4MNm. ”To“ 31 ”are assigned exclusively, and similarly to the monitor circuits MN0 to MNm of the first embodiment, the first monitor circuit 1MN receives the first internal signal and the input monitor signal moni_dt based on the first control signal. The first monitor signal is selected and output to the MUX 100.

また、第２モニタ回路４２ＭＮは、クロックＣＬＫに同期させて、入力モニタ信号moni_dtをＭＵＸ１００に出力する。   The second monitor circuit 42MN outputs the input monitor signal moni_dt to the MUX 100 in synchronization with the clock CLK.

そして、ＭＵＸ１００は、機能ブロック信号moni_a_cs〜moni_d_csに基づいて、第１モニタ信号と第２モニタ信号を適宜選択して、出力モニタ信号mono_dtとして出力する。   Then, the MUX 100 appropriately selects the first monitor signal and the second monitor signal based on the function block signals moni_a_cs to moni_d_cs, and outputs it as the output monitor signal mono_dt.

そして、本実施例のモニタ回路４ＭＮ０〜４ＭＮｍは、第１制御信号の所定の機能ブロック信号moni_a_cs〜moni_d_cs、例えば、機能ブロック信号moni_c_csに、モニタ回路ＭＮ０〜ＭＮｍで識別ＩＤ（mon_id）として使用されていない番号（未付与識別情報）、例えば、「３２」が、に指定されると、入力される入力モニタ信号moni_dtを同期信号であるクロックＣＬＫに同期させて出力する。   The monitor circuits 4MN0 to 4MNm of the present embodiment are used as identification IDs (mon_id) by the monitor circuits MN0 to MNm for predetermined function block signals moni_a_cs to moni_d_cs of the first control signal, for example, the function block signal moni_c_cs. When no number (unassigned identification information), for example, “32” is specified, the input monitor signal moni_dt that is input is output in synchronization with the clock CLK that is a synchronization signal.

このように、本実施例のモニタ回路４ＭＮ０〜４ＭＮｍ簡単な構成で、入力モニタ信号moni_dtをクロックに同期させて後段のモニタ回路４ＭＮ０〜４ＭＮｍに出力することができ、安価かつ容易にタイミング調整したモニタ信号を出力させることができる。   As described above, the monitor circuits 4MN0 to 4MNm according to the present embodiment can be output to the subsequent monitor circuits 4MN0 to 4MNm in synchronization with the clock with the simple configuration, and the monitor can be adjusted easily at a low cost. A signal can be output.

図１１及び図１２は、本発明の半導体集積回路の第４実施例を示す図であり、図１１は、本発明の半導体集積回路の第４実施例を適用したＬＳＩに実装されているモニタ回路５ＭＮ０〜５ＭＮｍの要部回路構成図である。   11 and 12 are diagrams showing a fourth embodiment of the semiconductor integrated circuit according to the present invention. FIG. 11 shows a monitor circuit mounted on an LSI to which the fourth embodiment of the semiconductor integrated circuit according to the present invention is applied. It is a principal part circuit block diagram of 5MN0-5MNm.

なお、本実施例は、上記第１実施例のＬＳＩ１であって、その搭載するモニタ回路ＭＮ０〜ＭＮｍの一部または全部が図１１に示すモニタ回路５ＭＮ０〜５ＭＮｍに変更されているＬＳＩ１に適用したものであり、本実施例の説明において、必要に応じて、第１実施例で用いた符号をそのまま用いて説明する。   The present embodiment is applied to the LSI 1 of the first embodiment, in which a part or all of the monitor circuits MN0 to MNm to be mounted are changed to the monitor circuits 5MN0 to 5MNm shown in FIG. In the description of this embodiment, the reference numerals used in the first embodiment will be used as they are.

図１１において、モニタ回路５ＭＮ０〜５ＭＮｍは、大きく分けて、第１実施例と同様の第１モニタ回路１ＭＮと第２モニタ回路５２ＭＮ及び第１実施例と同様の選択回路としてのＭＵＸ１００を備えている。   In FIG. 11, the monitor circuits 5MN0 to 5MNm are roughly divided into a first monitor circuit 1MN and a second monitor circuit 52MN similar to the first embodiment, and a MUX 100 as a selection circuit similar to the first embodiment. .

第１モニタ回路１ＭＮは、第１実施例と同様であり、ＭＵＸ１１を備えていて、同期信号を持たず非同期で動作して第１モニタ信号を出力し、第２モニタ回路５２ＭＮは、ＭＵＸ５１とフリップフロップ（ＦＦ）５２を備えていて、同期信号としてのクロックＣＬＫに同期して動作してフリップフロップ５２からＭＵＸ１００に第２モニタ信号を出力する。   The first monitor circuit 1MN is the same as that of the first embodiment, includes the MUX 11, operates asynchronously without a synchronization signal and outputs a first monitor signal, and the second monitor circuit 52MN is flip-flops with the MUX 51. (FF) 52, which operates in synchronization with a clock CLK as a synchronization signal, and outputs a second monitor signal from the flip-flop 52 to the MUX 100.

本実施例のモニタ回路５ＭＮ０〜５ＭＮｍは、ＭＵＸ５１に、同期信号としてのクロックＣＬＫに同期して出力する第２内部信号として、図１に示す半導体ＩＰ（Intellectual Property）の信号であるＩＰ信号群sig0org_jp〜sig7org_JPが入力され、さらに、入力モニタ信号moni_dtが入力される。   The monitor circuits 5MN0 to 5MNm according to the present embodiment output the IP signal group sig0org_jp which is a signal of the semiconductor IP (Intellectual Property) shown in FIG. 1 as the second internal signal output to the MUX 51 in synchronization with the clock CLK as the synchronization signal. ˜sig7org_JP is input, and further, an input monitor signal moni_dt is input.

第２モニタ回路５２ＭＮのＭＵＸ５１は、第１モニタ回路１ＭＮの第１制御信号である機能ブロック信号moni_a_cs〜moni_d_csが第２制御信号として入力され、該機能ブロック信号moni_a_cs〜moni_d_csに基づいてＩＰ信号群sig0org_jp〜sig7org_JPと入力モニタ信号moni_dtから適宜選択した信号をフリップフロップ５２に出力する。フリップフロップ５２は、クロックに同期させてＭＵＸ５１からの信号を第２モニタ信号としてＭＵＸ１００に出力する。   The MUX 51 of the second monitor circuit 52MN receives the function block signals moni_a_cs to moni_d_cs as the first control signals of the first monitor circuit 1MN as the second control signals, and the IP signal group sig0org_jp based on the function block signals moni_a_cs to moni_d_cs. A signal appropriately selected from sig7org_JP and the input monitor signal moni_dt is output to the flip-flop 52. The flip-flop 52 outputs the signal from the MUX 51 to the MUX 100 as a second monitor signal in synchronization with the clock.

半導体ＩＰにあらかじめ用意されているＩＰ信号群sig0org_jp〜sig7org_JPは、第１内部信号群sig0org〜sig7orgとは異なり、グループ分けが困難な場合がある。   Unlike the first internal signal groups sig0org to sig7org, the IP signal groups sig0org_jp to sig7org_JP prepared in advance for the semiconductor IP may be difficult to group.

そこで、いま、図１２に示すように、第１実施例のＬＳＩ１のシリアル接続されたモニタ回路ＭＮ０〜ＭＮｍのうち、３番目のモニタ回路５ＭＮ２が本実施例のモニタ回路５ＭＮであるとし、モニタ回路ＭＮ０〜５ＭＮ２〜ＭＮｍで識別ＩＤ（mon_id）として使用されていない番号（未付与識別情報）、例えば、「３４」が機能ブロック信号moni_c_csに指定されると、モニタ信号バスを全てＩＰからの信号であるＩＰ信号群sig0org_jp〜sig7org_JPの信号に置き換えて、フリップフロップ５２で同期させて、ＭＵＸ１００を介して出力モニタ信号mono_dtとして出力する。   Therefore, as shown in FIG. 12, it is assumed that the third monitor circuit 5MN2 is the monitor circuit 5MN of the present embodiment among the serially connected monitor circuits MN0 to MNm of the LSI 1 of the first embodiment. When a number (unassigned identification information) that is not used as an identification ID (mon_id) in MN0 to MN2 to MNm, for example, “34” is specified in the function block signal moni_c_cs, all monitor signal buses are signals from IP. It is replaced with a signal of a certain IP signal group sig0org_jp to sig7org_JP, is synchronized with the flip-flop 52, and is output as an output monitor signal mono_dt via the MUX 100.

このように、本実施例では、第２モニタ回路５２の信号選択用の第２制御信号として、第１モニタ回路１ＭＮの第１制御信号である機能ブロック信号moni_a_cs〜moni_d_csを使用しているので、新たな信号を設けることが必要なく、配線作業等を削減して、コストを削減することができる。   Thus, in this embodiment, the function block signals moni_a_cs to moni_d_cs that are the first control signals of the first monitor circuit 1MN are used as the second control signals for signal selection of the second monitor circuit 52. There is no need to provide a new signal, wiring work and the like can be reduced, and the cost can be reduced.

以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   The invention made by the present inventor has been specifically described based on the preferred embodiments. However, the present invention is not limited to the above, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、複数の内部信号のうち意図する内部信号をモニタ信号として取得して出力するモニタ回路を搭載したＡＳＩＣ等の半導体集積回路に適用することができる。   The present invention can be applied to a semiconductor integrated circuit such as an ASIC equipped with a monitor circuit that acquires and outputs an intended internal signal among a plurality of internal signals as a monitor signal.

本発明の第１実施例を適用したＬＳＩのブロック構成図。1 is a block configuration diagram of an LSI to which a first embodiment of the present invention is applied. FIG. 図１のモニタ回路のシリアル接続状態を示す図。The figure which shows the serial connection state of the monitor circuit of FIG. 図１のモニタ回路の内部構成図。The internal block diagram of the monitor circuit of FIG. 図３の第１モニタ回路によるモニタ信号選択処理の説明図。FIG. 4 is an explanatory diagram of monitor signal selection processing by the first monitor circuit of FIG. 3. 図３の第１モニタ回路による機能ブロック信号として未付与識別情報が設定された場合のモニタ信号選択処理の説明図。FIG. 4 is an explanatory diagram of monitor signal selection processing when unassigned identification information is set as a function block signal by the first monitor circuit of FIG. 3. 図３の第２モニタ回路の第２内部信号のタイミング図。FIG. 4 is a timing diagram of a second internal signal of the second monitor circuit of FIG. 3. 図３のモニタ回路による機能ブロック信号として未付与識別情報が設定された場合のモニタ信号選択処理の説明図。FIG. 4 is an explanatory diagram of monitor signal selection processing when unassigned identification information is set as a function block signal by the monitor circuit of FIG. 3. 本発明の第２実施例を適用したＬＳＩに用いられるモニタ回路の内部構成図。The internal block diagram of the monitor circuit used for LSI which applied the 2nd Example of this invention. 図８のモニタ回路による機能ブロック信号として未付与識別情報が設定された場合のモニタ信号選択処理の説明図。FIG. 9 is an explanatory diagram of monitor signal selection processing when unassigned identification information is set as a function block signal by the monitor circuit of FIG. 8. 本発明の第３実施例を適用したＬＳＩに用いられるモニタ回路の内部構成図。The internal block diagram of the monitor circuit used for LSI which applied the 3rd Example of this invention. 本発明の第４実施例を適用したＬＳＩに用いられるモニタ回路の内部構成図。The internal block diagram of the monitor circuit used for LSI which applied the 4th Example of this invention. 図１１のモニタ回路による機能ブロック信号として未付与識別情報が設定された場合のモニタ信号選択処理の説明図。FIG. 12 is an explanatory diagram of monitor signal selection processing when unassigned identification information is set as a function block signal by the monitor circuit of FIG. 11. 従来の同期モニタ回路の出力モニタ信号の出力タイミングの説明図。Explanatory drawing of the output timing of the output monitor signal of the conventional synchronous monitor circuit. 従来のモニタ回路の接続構成を示す図。The figure which shows the connection structure of the conventional monitor circuit.

符号の説明Explanation of symbols

１ ＬＳＩ
Ｆ０〜Ｆｎ 機能モジュール
ＭＣ モニタ制御回路
ＭＡ メモリ・アービタ
ＭＮ０〜ＭＮｍ モニタ回路
１ＭＮ 第１モニタ回路
２ＭＮ 第２モニタ回路
１００ ＭＵＸ
２１ ＭＵＸ
２２ フリップフロップ（ＦＦ）
３ＭＮ０〜３ＭＮｍ モニタ回路
３２ＭＮ 第２モニタ回路
３１ ＭＵＸ
３２ フリップフロップ（ＦＦ）
４ＭＮ０〜４ＭＮｍ モニタ回路
４２ＭＮ 第２モニタ回路
４１ フリップフロップ（ＦＦ）
５ＭＮ０〜５ＭＮｍ モニタ回路
５２ＭＮ 第２モニタ回路
５１ ＭＵＸ
５２ フリップフロップ（ＦＦ） 1 LSI
F0 to Fn Functional module MC Monitor control circuit MA Memory arbiter MN0 to MNm Monitor circuit 1MN First monitor circuit 2MN Second monitor circuit 100 MUX
21 MUX
22 Flip-flop (FF)
3MN0 to 3MNm Monitor circuit 32MN Second monitor circuit 31 MUX
32 Flip-flop (FF)
4MN0 to 4MNm Monitor circuit 42MN Second monitor circuit 41 Flip-flop (FF)
5MN0 to 5MNm Monitor circuit 52MN Second monitor circuit 51 MUX
52 Flip-flop (FF)

Claims (9)

その搭載するモジュールが複数の内部信号から適宜選択した内部信号を出力モニタ信号として出力するモニタ回路を内蔵し、該モジュールの内部信号が第１内部信号と第２内部信号に分けられている半導体集積回路であって、前記モニタ回路は、非同期で動作する第１モニタ回路と同期信号に同期して動作する第２モニタ回路及び選択回路を有し、該第１モニタ回路は、前記モジュールの前記第１内部信号から第１制御信号に応じて適宜選択した第１内部信号を第１モニタ信号として選択し、該第２モニタ回路は、前記モジュールの前記第２内部信号から前記第２制御信号に応じて適宜選択した第２内部信号を第２モニタ信号として選択し、前記選択回路が、選択信号に基づいて該第１モニタ信号と該第２モニタ信号のいずれか一方を前記出力モニタ信号として選択して出力することを特徴とする半導体集積回路。   A semiconductor integrated circuit in which the mounted module includes a monitor circuit that outputs an internal signal appropriately selected from a plurality of internal signals as an output monitor signal, and the internal signal of the module is divided into a first internal signal and a second internal signal The monitor circuit includes a first monitor circuit that operates asynchronously, a second monitor circuit that operates in synchronization with a synchronization signal, and a selection circuit, and the first monitor circuit includes the first monitor circuit of the module. A first internal signal appropriately selected according to a first control signal from one internal signal is selected as a first monitor signal, and the second monitor circuit responds to the second control signal from the second internal signal of the module. A second internal signal appropriately selected as the second monitor signal, and the selection circuit outputs either the first monitor signal or the second monitor signal based on the selection signal. The semiconductor integrated circuit characterized in that selects and outputs as a monitor signal. 前記半導体集積回路は、前記モニタ回路をそれぞれ搭載するモジュールを複数搭載し、該複数のモニタ回路は、少なくとも前記出力モニタ信号と前記第１制御信号がシリアル接続されており、前記第１モニタ回路は、前記適宜選択した第１内部信号と該前段のモニタ回路からの出力モニタ信号のうち一方を該第１制御信号に基づいて前記第１モニタ信号として選択し、前記第２モニタ回路は、前記選択した第２内部信号と該前段のモニタ回路からの出力モニタ信号のうち一方を前記第２モニタ信号として選択することを特徴とする請求項１記載の半導体集積回路。   The semiconductor integrated circuit includes a plurality of modules each mounting the monitor circuit, and the plurality of monitor circuits are serially connected to at least the output monitor signal and the first control signal. One of the appropriately selected first internal signal and the output monitor signal from the preceding monitor circuit is selected as the first monitor signal based on the first control signal, and the second monitor circuit selects the selection 2. The semiconductor integrated circuit according to claim 1, wherein one of the second internal signal and the output monitor signal from the preceding monitor circuit is selected as the second monitor signal. 前記半導体集積回路は、前記モジュールの前記第１内部信号がそれぞれ複数の第１内部信号からなる複数の第１内部信号群に分けられており、前記第１制御信号が、該第１内部信号群の前記複数の第１内部信号をそれぞれ複数の信号グループに分割して該各第１内部信号群の各第１内部信号を該信号グループ毎にそれぞれまとめる信号選択信号と、該信号選択信号でまとめられた各信号グループの第１内部信号群のうちどの第１内部信号群の信号グループを該モジュールから出力する前記出力モニタ信号を複数のパートに分割したときのどのパートに割り当てるかを選択するグループ選択信号と、前記第１モニタ信号を該出力モニタ信号と同様に分割した各パート毎に前記グループ選択信号で選択された信号グループと前記前段のモニタ回路からの出力モニタ信号の対応するパートの出力モニタ信号のうちいずれかを該第１モニタ回路から出力する第１モニタ信号として選択する機能ブロック選択信号とを有していることを特徴とする請求項２記載の半導体集積回路。   In the semiconductor integrated circuit, the first internal signal of the module is divided into a plurality of first internal signal groups each composed of a plurality of first internal signals, and the first control signal is divided into the first internal signal group. The plurality of first internal signals are divided into a plurality of signal groups, and the first internal signals of the first internal signal groups are grouped for each signal group, and the signal selection signals are combined. A group for selecting which part of the first internal signal group of each signal group to be assigned to which part when the output monitor signal output from the module is divided into a plurality of parts A selection signal, a signal group selected by the group selection signal for each part obtained by dividing the first monitor signal in the same manner as the output monitor signal, and the preceding monitor circuit And a functional block selection signal for selecting any one of the output monitor signals corresponding to the output monitor signals as a first monitor signal output from the first monitor circuit. 3. The semiconductor integrated circuit according to 2. 前記各モニタ回路は、それぞれ該モニタ回路を他のモニタ回路と識別する識別情報が付与されており、前記第１制御信号の前記機能ブロック選択信号は、前記パート毎に設定された該識別情報を用いた第１識別情報であって、該第１識別情報によって該各第１モニタ回路の出力する第１モニタ信号を選択することを特徴とする請求項３記載の半導体集積回路。   Each monitor circuit is provided with identification information for identifying the monitor circuit from other monitor circuits, and the functional block selection signal of the first control signal includes the identification information set for each part. 4. The semiconductor integrated circuit according to claim 3, wherein the first monitor information output from each of the first monitor circuits is selected based on the first identification information used. 前記各モニタ回路は、それぞれ該モニタ回路を他のモニタ回路と識別する識別情報が予め付与されており、前記第２モニタ回路は、前記第２制御信号として該識別情報を用いた第２識別情報が入力され、該第２識別情報に応じて前記第２内部信号から選択した第２内部信号を前記第２モニタ信号として出力することを特徴とする請求項２から請求項４のいずれかに記載の半導体集積回路。 Each monitor circuit is preliminarily provided with identification information for identifying the monitor circuit from other monitor circuits, and the second monitor circuit uses the identification information as the second control signal. 5 is input, and a second internal signal selected from the second internal signals according to the second identification information is output as the second monitor signal. Semiconductor integrated circuit. 前記第２モニタ回路は、前記同期信号として所定のクロックが入力されていることを特徴とする請求項１から請求項５のいずれかに記載の半導体集積回路。   6. The semiconductor integrated circuit according to claim 1, wherein a predetermined clock is input as the synchronization signal to the second monitor circuit. 前記選択回路は、前記機能ブロック選択信号を前記選択信号として、前記第１モニタ信号と前記第２モニタ信号のいずれか一方を前記出力モニタ信号として選択して出力することを特徴とする請求項３から請求項６のいずれかに記載の半導体集積回路。   The selection circuit selects and outputs the function block selection signal as the selection signal and either the first monitor signal or the second monitor signal as the output monitor signal. A semiconductor integrated circuit according to claim 6. 前記第２モニタ回路は、前記前段のモニタ回路からの出力モニタ信号のみが入力され、該出力モニタ信号を前記第２制御信号に応じて同期動作して前記第２モニタ信号として適宜選択することを特徴とする請求項２から請求項７のいずれかに記載の半導体集積回路。   The second monitor circuit receives only the output monitor signal from the preceding monitor circuit, and selects the output monitor signal as the second monitor signal in synchronization with the second control signal. 8. The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit is characterized in that: 前記モニタ回路は、前記機能ブロック選択信号の前記第１識別情報が、前記いずれのモニタ回路にも付与されていない未付与識別情報であると、前記第２モニタ回路が、前記第２制御信号で選択された前記第２モニタ信号を、前記選択回路が所定ビットずつ順次出力モニタ信号として選択して出力することを特徴とする請求項１から請求項８のいずれかに記載の半導体集積回路。   In the monitor circuit, when the first identification information of the functional block selection signal is unassigned identification information that is not given to any of the monitor circuits, the second monitor circuit uses the second control signal. 9. The semiconductor integrated circuit according to claim 1, wherein the selected second monitor signal is selected and output as an output monitor signal sequentially by the selection circuit by predetermined bits.
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