JP4863861B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、より具体的には、Low−K材料と呼ばれる誘電率の低い材料を多層配線層の層間絶縁膜を構成する材料として用いた半導体素子を、回路基板に実装した構造を備える半導体装置に関する。 The present invention relates to a semiconductor device, and more specifically, a structure in which a semiconductor element using a low dielectric constant material called Low-K material as a material constituting an interlayer insulating film of a multilayer wiring layer is mounted on a circuit board. The present invention relates to a semiconductor device comprising:
近年、半導体素子の多層配線層の層間絶縁膜を構成する材料として、有機樹脂、炭素を添加した酸化シリコン(SiOC)、フッ素がドープされたシリコンガラス(FSG:Fluorine doped Silicon Glass)、ポーラスシリカ系Low−k材料ナノクラスタリングシリカ(NCS: Nano Clustering Silica)等の誘電率の低い材料(所謂Low−K材料)が用いられ、配線間に形成される電気容量を低減し、電気信号の伝達の高速化が図られる。このようなLow−K材料は、特に、次世代の高速処理用の半導体装置の多層配線層の層間絶縁膜を構成する材料として期待されている。 In recent years, organic resins, silicon oxide added with carbon (SiOC), fluorine-doped silicon glass (FSG: Fluorine doped Silicon Glass), and porous silica-based materials are used as materials constituting an interlayer insulating film of a multilayer wiring layer of a semiconductor element. Low-k material Nanoclustering Silica (NCS: Nano Clustering Silica) and other low dielectric constant materials (so-called Low-K materials) are used to reduce the electrical capacitance formed between the wires and to transmit electrical signals at high speed. Is achieved. Such a Low-K material is particularly expected as a material constituting an interlayer insulating film of a multilayer wiring layer of a semiconductor device for next-generation high-speed processing.
図1は、配線基板にフリップチップ実装してなる半導体装置における、前記半導体素子の構造を示す断面図である。また、図1において点線で囲まれた部分を拡大して図2に示す。 FIG. 1 is a cross-sectional view showing the structure of the semiconductor element in a semiconductor device that is flip-chip mounted on a wiring board. Further, FIG. 2 is an enlarged view of a portion surrounded by a dotted line in FIG.
図1及び図2に示すように、半導体素子にあっては、シリコン(Si)からなる半導体基板1に所謂ウエハープロセスが適用されて、その一方の主面にトランジスタなどの能動素子、及び容量素子などの受動素子が形成され(図示せず)、更に当該半導体基板1の一方の主面上に、酸化シリコン(SiO2)層2等の絶縁層を介して多層配線層3が配設されている。
As shown in FIGS. 1 and 2, in a semiconductor element, a so-called wafer process is applied to a
かかる多層配線層3は、アルミニウム(Al)又は銅(Cu)等からなる配線層4が層間絶縁膜5を介して複数層積層されて形成されている。そして層間接続部を介して上下の配線層4間が適宜接続されている。
The
層間絶縁膜5を構成する材料としては、有機樹脂、炭素を添加した酸化シリコン(SiOC)、フッ素がドープされたシリコンガラス(FSG:Fluorine doped Silicon Glass)、ポーラスシリカ系Low−k材料ナノクラスタリングシリカ(NCS: Nano Clustering Silica)等の誘電率の低い材料(所謂Low−K材料)が用いられ、配線間に形成される電気容量を低減し、電気信号の伝達の高速化が図られる。
The material constituting the
半導体基板1に形成された能動素子、受動素子等の機能素子は、多層配線層3を介して相互に接続され、所望の機能を有する電子回路が形成される。
Functional elements such as active elements and passive elements formed on the
多層配線層3の上部には、アルミニウム(Al)からなる電極パッド11が複数個選択的に配設され、多層配線層3を構成する配線4と適宜接続されている。また、多層配線層3上には、電極パッド11の中央部を表出するよう選択的に開口を有して、例えば酸化シリコン(SiO2)或いは窒化シリコン(SiN)等の無機絶縁材料からなるパッシベーション層6が選択的に配設されている。
A plurality of
更に、半導体素子の表面の保護を図るべく、無機絶縁層6の上面及び電極パッド11の上における無機絶縁層6の端面を覆って、ポリイミド、ベンゾシクロブテン、フェノール樹脂、又はポリベンゾオキサゾール等の有機絶縁性材料からその材料が選択された有機絶縁膜7が配設されている。
Furthermore, in order to protect the surface of the semiconductor element, the upper surface of the
電極パッド11の上面であって、無機絶縁層6及び有機絶縁膜7が設けられていない箇所から鉛直方向に、例えば、チタン(Ti)/銅(Cu)から成るバンプ下地金属8が、有機絶縁膜7の上面よりも僅かに上方に至るまで、当該有機絶縁膜7の端面を覆って配設されている。
A
バンプ下地金属8の上面には、略球状の外部接続用突起電極9が配設されている。当該外部接続用突起電極9は、錫(Sn)−銀(Ag)、又は銅(Cu)を含む錫(Sn)−銀(Ag)等の半田から構成され、半田バンプとも称される。
On the upper surface of the
上述の構造を有する半導体素子10を配線基板にフリップチップ実装した状態を図3に示す。
FIG. 3 shows a state where the
図3を参照するに、半導体素子10は、配線基板20に対しフェイスダウンでフリップチップ方式にて実装されている。
Referring to FIG. 3, the
なお、配線基板20は、ガラスエポキシ材,ポリイミドテープ等、樹脂系材料から成る。配線基板20の上面には、電極パッド21が複数個選択的に配設され、当該電極パッド21の中央部を表出するよう選択的に開口を有するソルダーレジスト22が配設されている。
The
また、配線基板20上に配設された電極パッド21に対して半導体素子10の外部接続用突起電極9が接続されている。また、半導体素子10と配線基板20との間には、エポキシ系樹脂等から成るアンダーフィル材23が配設されている。配線基板20の下面には、半田から成る外部接続用突起電極24が配設されている。
Further, the external
このような構造を有する半導体装置は、以下の工程を経て完成される。 A semiconductor device having such a structure is completed through the following steps.
即ち、半導体素子10を配線基板20に対しフリップチップ(フェイスダウン)方式にて搭載した後に、リフロー加熱処理により、外部接続用突起電極9と予め配線基板20の電極パッド21上に設けられた予備半田(半田プリコート・図示を省略)とを溶融して、半導体素子10の外部接続用突起電極9と配線基板20とを接続する。
That is, after the
しかる後、半導体素子10と配線基板20との間にアンダーフィル材23を充填し、硬化せしめる。最後に、配線基板20の下面に半田ボールを搭載し、リフロー加熱工程及び冷却工程を経て、外部接続用突起電極24を接続する。
Thereafter, an
そのほか、接続端子を備えた基板とパッドを具えた被実装物に挟まれたシート状の弾性体からなる絶縁体と、接続端子とパッドに対応した位置に局在して導通させ、絶縁体の厚さ方向に埋設された複数本の導電性のワイヤから構成されるワイヤ集合体と、を備えた異方導電性接続部材が提案されている。(特許文献1参照)
更に、接着剤組成物として、エポキシ樹脂、アクリルゴム、及び、潜在性硬化剤を含有する回路部材接続用の接着剤が提案されている。
In addition, an insulator made of a sheet-like elastic body sandwiched between a substrate having a connection terminal and a mounted object having a pad, and a localized connection at a position corresponding to the connection terminal and the pad. There has been proposed an anisotropic conductive connecting member including a wire assembly including a plurality of conductive wires embedded in a thickness direction. (See Patent Document 1)
Furthermore, an adhesive for connecting a circuit member containing an epoxy resin, an acrylic rubber, and a latent curing agent has been proposed as an adhesive composition.
また、ゴム状弾性樹脂に、多数の一軸方向に伸びた針形状導電性フィラーと、針形状導電性フィラーの径よりも直径が大きい球状フィラーを混在させた弾性導電接着剤により、部品接続部の周辺を封止する態様が提案されている。(特許文献3参照)
しかしながら、層間絶縁膜5を構成する材料として、例えば、上述のポーラスシリカ系Low−k材料ナノクラスタリングシリカ(NCS: Nano Clustering Silica)を用いた場合、誘電率は2.25と優れているものの、機械的強度は、約10Pa程度、即ち、層間絶縁膜5として従来用いられてきた材料の約1/3程度である。そのため、以下の問題が発生する。これについて、図4を参照して説明する。
However, when the above-described porous silica-based low-k material nano-clustering silica (NCS: Nano Clustering Silica) is used as a material constituting the
ここで、図4は、図3に示す半導体装置の問題点を説明するための概略模式図である。なお、図4では、図3に示す構造において前記問題点に関する部分のみ示して図を簡素化するとともに、説明を分かりやすくするために層間絶縁膜5を多層配線層3の代表として示している。図4(b)は、図4(a)に示す半導体装置が温度変化がある環境におかれ、変形した状態を示す図である。
Here, FIG. 4 is a schematic diagram for explaining the problem of the semiconductor device shown in FIG. In FIG. 4, only the portion related to the problem is shown in the structure shown in FIG. 3 to simplify the drawing, and the
半導体素子10が配線基板20に対しフリップチップ(フェイスダウン)方式にて実装された半導体装置にあっては、当該半導体装置を構成する各部材の熱膨張係数は相違する。例えば、半導体素子10として使用されるシリコン(Si)の熱膨張係数は約3×10−6/℃であり、樹脂系材料から成る配線基板20の熱膨張係数は約16×10−6/℃である。
In a semiconductor device in which the
また、例えば、半導体素子10を配線基板20に実装する際の温度は、約150乃至260℃であり、特に、当該実装のためのリフロー工程においてリフロー炉内の温度は約260℃に達する。半導体装置の信頼性試験においても熱が加わる。更に、一般の使用においても、約70乃至80℃以上の環境に置かれる場合がある。
For example, the temperature at which the
従って、このような温度変化がある環境下においては、上記の熱膨張係数の相違に因り各部材が膨張又は収縮して、層間絶縁膜5に応力集中が発生してしまうおそれがある。
Therefore, in an environment where there is such a temperature change, each member may expand or contract due to the difference in thermal expansion coefficient, and stress concentration may occur in the
その結果、図4(b)に示すように、半導体装置にひずみが生じ、外部接続用突起電極9を介して配線基板20に接合された半導体素子10の層間絶縁膜5にクラックが発生し、当該層間絶縁膜5が破壊してしまい、半導体装置としての信頼性の低下を招来してしまうおそれがある。
As a result, as shown in FIG. 4B, the semiconductor device is distorted, and a crack is generated in the interlayer
そこで、本発明は、上記の点に鑑みてなされたものであって、Low−K材料と呼ばれる誘電率の低い材料を多層配線層の層間絶縁膜を構成する材料として用いた半導体素子が回路基板にフリップチップ実装された構造を有する半導体装置であって、温度変化に柔軟に対応して前記層間絶縁膜の破壊を防止することにより、信頼性の高い実装構造を備えた半導体装置を提供することを本発明の目的とする。 Therefore, the present invention has been made in view of the above points, and a semiconductor device using a low dielectric constant material called a Low-K material as a material for forming an interlayer insulating film of a multilayer wiring layer is a circuit board. A semiconductor device having a structure mounted in a flip-chip, and having a highly reliable mounting structure by flexibly responding to a temperature change and preventing breakdown of the interlayer insulating film Is an object of the present invention.
本発明の一観点によれば、半導体素子がフェイスダウンで配線基板にフリップチップ接続された構造を備えた半導体装置であって、前記半導体素子の主面のうち、前記配線基板に対向する面には、前記半導体素子と前記配線基板とを電気的に接続する接続部材と、半導体素子接着剤層と、が形成され、前記配線基板の上面には、配線基板接着剤層が形成され、前記半導体素子接着剤層と前記配線基板接着剤層との間に、弾性体樹脂が設けられており、前記配線基板には、凹部が形成されており、前記凹部の内部に、当該半導体装置の動作時に溶融状態となる金属又は合金が配設され、前記接続部材は、前記配線基板の前記凹部内に位置している部分を有することを特徴とする半導体装置が提供される。 According to an aspect of the present invention, there is provided a semiconductor device having a structure in which a semiconductor element is flip-chip connected to a wiring board face-down, on a surface of the main surface of the semiconductor element that faces the wiring board. Includes a connecting member for electrically connecting the semiconductor element and the wiring board, and a semiconductor element adhesive layer, and a wiring board adhesive layer is formed on an upper surface of the wiring board. An elastic resin is provided between the element adhesive layer and the wiring board adhesive layer, and a concave portion is formed in the wiring substrate. During operation of the semiconductor device, the concave portion is formed inside the concave portion. A semiconductor device is provided in which a molten metal or alloy is disposed, and the connection member has a portion located in the recess of the wiring board .
前記半導体素子接着剤層及び前記配線基板接着剤層は、エポキシ系、アクリル系、シリコン系、ウレタン系の樹脂から構成される群から選択された材料から成っていてもよい。 The semiconductor element adhesive layer and the wiring board adhesive layer may be made of a material selected from the group consisting of epoxy-based, acrylic-based, silicon-based, and urethane-based resins.
前記接続部材のうち、少なくとも前記配線基板の前記凹部内に位置している部分には、ニッケル(Ni)/金(Au)又はチタン(Ti)/ニッケル(Ni)/金(Au)から構成される群から選択された材料から成る表面皮膜が形成されていてもよい。また、前記金属又は合金は、錫(Sn)−ビスマス(Bi)−インジウム(In)系の合金、ガリウム(Ga)、ガリウム(Ga)−銀(Ag)系合金、ガリウム(Ga)−亜鉛(Zn)系合金、ガリウム(Ga)−錫(Sn)系合金から構成される群から選択された材料から成っていてもよい。 Of the connecting member, at least a portion of the wiring board located in the recess is made of nickel (Ni) / gold (Au) or titanium (Ti) / nickel (Ni) / gold (Au). A surface film made of a material selected from the group may be formed. The metal or alloy may be tin (Sn) -bismuth (Bi) -indium (In) alloy, gallium (Ga), gallium (Ga) -silver (Ag) alloy, gallium (Ga) -zinc ( It may be made of a material selected from the group consisting of a Zn) based alloy and a gallium (Ga) -tin (Sn) based alloy.
本発明の別の観点によれば、半導体素子がフェイスダウンで配線基板にフリップチップ接続された構造を備えた半導体装置であって、前記半導体素子の主面のうち、前記配線基板に対向する面には、前記半導体素子と前記配線基板とを電気的に接続する接続部材が形成されており、前記配線基板には、凹部が形成されており、前記凹部の内部に、当該半導体装置の動作時に溶融状態となる金属又は合金が配設され、前記接続部材は、前記配線基板の前記凹部内に位置している部分を有することを特徴とする半導体装置が提供される。 According to another aspect of the present invention, there is provided a semiconductor device having a structure in which a semiconductor element is flip-chip connected to a wiring board face down, and a surface of the main surface of the semiconductor element that faces the wiring board. A connection member for electrically connecting the semiconductor element and the wiring board is formed. The wiring board has a recess, and the recess is formed in the recess during operation of the semiconductor device. A semiconductor device is provided in which a molten metal or alloy is disposed, and the connection member has a portion located in the recess of the wiring board.
本発明によれば、Low−K材料と呼ばれる誘電率の低い材料を多層配線層の層間絶縁膜を構成する材料として用いた半導体素子が回路基板にフリップチップ実装された構造を有する半導体装置であって、温度変化に柔軟に対応して前記層間絶縁膜の破壊を防止することにより、信頼性の高い実装構造を備えた半導体装置を提供することができる。 According to the present invention, there is provided a semiconductor device having a structure in which a semiconductor element using a low dielectric constant material called Low-K material as a material constituting an interlayer insulating film of a multilayer wiring layer is flip-chip mounted on a circuit board. Thus, it is possible to provide a semiconductor device having a highly reliable mounting structure by flexibly responding to a temperature change and preventing the breakdown of the interlayer insulating film.
以下、本発明の実施の形態について説明する。 Embodiments of the present invention will be described below.
まず、本発明の実施の形態にかかる半導体装置の構造について、図5を参照して説明する。ここで、図5は、本発明の実施の形態にかかる半導体装置の概略模式図である。 First, the structure of the semiconductor device according to the embodiment of the present invention will be described with reference to FIG. Here, FIG. 5 is a schematic diagram of the semiconductor device according to the embodiment of the present invention.
上述のように、図1乃至図4に示す例においては、半導体素子1のバンプ下地金属8の上面に外部接続用突起電極9が配設され、配線基板20の上面には電極パッド21が配設され、かかる電極パッド21に半導体素子10の外部接続用突起電極9が接続され、半導体素子10と配線基板20との間にアンダーフィル材23が配設されている。
As described above, in the example shown in FIGS. 1 to 4, the external
本発明の実施の形態にかかる半導体装置にあっては、半導体素子の配線基板への接続(実装)構造が、図1乃至図4に示す例と相違し、他の構造については、図1乃至図4に示す例と基本的に同様である。 In the semiconductor device according to the embodiment of the present invention, the connection (mounting) structure of the semiconductor element to the wiring board is different from the example shown in FIGS. This is basically the same as the example shown in FIG.
そこで、図5では、本発明の実施の形態にかかる半導体装置における半導体素子の配線基板への接続(実装)構造を主として図示し、他の構造については、図示を簡素化して説明を省略するとともに、説明を分かりやすくするために層間絶縁膜5を多層配線層3の代表として示す。また、図5(b)は、図5(a)に示す半導体装置を温度変化がある環境におき、変形した状態を示す図である。
Therefore, FIG. 5 mainly illustrates the connection (mounting) structure of the semiconductor element to the wiring board in the semiconductor device according to the embodiment of the present invention, and the other structures are simplified in illustration and the description is omitted. For easy understanding, the
図5を参照するに、本発明の実施の形態にかかる半導体装置にあっては、半導体素子50が、配線基板60に対しフェイスダウンでフリップチップ方式にて実装されている。
Referring to FIG. 5, in the semiconductor device according to the embodiment of the present invention, the
半導体素子50にあっては、シリコン(Si)からなる半導体基板1に所謂ウエハープロセスが適用されて、その一方の主面にトランジスタなどの能動素子、及び容量素子などの受動素子が形成され(図示せず)、更に当該半導体基板1の一方の主面上に、酸化シリコン(SiO2)層等の絶縁層を介して多層配線層が配設されている。
In the
かかる多層配線層は、アルミニウム(Al)又は銅(Cu)等からなる配線層が層間絶縁膜5を介して複数層積層されて形成されている。なお、図5では、層間絶縁膜5を多層配線層の代表として示している。
Such a multilayer wiring layer is formed by laminating a plurality of wiring layers made of aluminum (Al), copper (Cu), or the like via an
層間絶縁膜5を構成する材料としては、有機樹脂、炭素を添加した酸化シリコン(SiOC)、フッ素がドープされたシリコンガラス(FSG:Fluorine doped Silicon Glass)、ポーラスシリカ系Low−k材料ナノクラスタリングシリカ(NCS: Nano Clustering Silica)等の誘電率の低い材料(所謂Low−K材料)が用いられ、配線間に形成される電気容量を低減し、電気信号の伝達の高速化が図られる。
The material constituting the
層間絶縁膜5をその代表として示している多層配線層の上部には、図1乃至図4に示す例と同様に、アルミニウム(Al)からなる電極パッド11が複数個選択的に配設され、多層配線層を構成する配線と適宜接続されている。
A plurality of
一方、配線基板60は、ガラスエポキシ材,ポリイミドテープ等、樹脂系材料から成り、その上面であって、半導体素子50を配線基板60に実装したときに前記電極パッド11と対応する箇所に、配線基板60を貫通しないように凹部61が選択的に形成されている。
On the other hand, the
凹部61は、例えば、直径を約30μm、深さを約10μmに設定することができ、その内側に、例えば、銅(Cu)、アルミニウム(Al)、又はニッケル(Ni)等のめっきを施してもよい。
For example, the
凹部61内には、低融点金属又は合金62が充填されており、凹部61はかかる金属又は合金の溜部として機能する。具体的には、半導体装置の動作時、例えば、約70乃至80℃のときに溶融状態となる金属又は合金が凹部61内に充填されている。例えば、融点が約78.8℃である錫(Sn)−ビスマス(Bi)−インジウム(In)系の合金、融点が約29.8℃であるガリウム(Ga)、融点が約25℃であるガリウム(Ga)−銀(Ag)系合金、融点が約25℃であるガリウム(Ga)−亜鉛(Zn)系合金、融点が約20℃であるガリウム(Ga)−錫(Sn)系合金等が、凹部61内に充填されている。
The
更に、配線基板60の上面のうち、凹部61内に充填された低融点金属又は合金62の上面を除いた箇所に、例えば、エポキシ系、アクリル系、シリコン系、ウレタン系等の樹脂から成る配線基板接着層63が設けられている。なお、配線基板接着層63の配設箇所は、凹部61内に充填された低融点金属又は合金62の上面を除いた箇所である限り、凹部61の外周部分に設けられていてもよい。
Further, in the upper surface of the
なお、図示を省略するが、配線基板60の下面には、半田から成る外部接続用突起電極がグリッド状に複数配設されている。
Although not shown, a plurality of external connection protruding electrodes made of solder are arranged in a grid on the lower surface of the
このような構造を有する半導体素子50は配線基板60に以下のように実装されている。
The
半導体素子50において、層間絶縁膜5をその代表として示している多層配線層の上面には、例えば、エポキシ系、アクリル系、シリコン系、ウレタン系等の樹脂から成る半導体素子接着剤層51が設けられている。なお、半導体素子接着剤層51を構成する材料は、上述の配線基板60の上面に設けられた配線基板接着層63と同じ材料であっても、異なる材料であってもよい。
In the
また、かかる半導体素子接着剤層51中において前記電極パッド11に対応する箇所には、錫(Sn)を主体を主体とする半田層52がそれぞれ設けられている。
Further, solder layers 52 mainly composed of tin (Sn) are provided at locations corresponding to the
更に、各半田層52上には、略二段構造になっている接続部材である接続ピン53が例えば、約100μmピッチで設けられている。接続ピン53は、例えば、電鋳法、放電加工等によって形成され、銅(Cu)、金(Au)、鉛(Pd)、又はこれらの合金から構成される。
Furthermore, on each
接続ピン53は、例えば約20乃至30μmの径を有する台座部53−1上に、例えば径が約10μmで鉛直方向の長さが約40μmの接続部53−2が設けられた略二段構造になっている。但し、本発明では、接続ピン53の形状・大きさについてはこの例に限定されない。
The
接続ピン53の接続部53−2の端部側は、上述の低融点金属又は合金62が充填された配線基板60の凹部61内に位置しており、低融点金属又は合金62及び前記半田層52と相俟って、半導体素子50と配線基板60とが電気的に接続されている。
The end side of the connection portion 53-2 of the
接続ピン53にあっては、必要に応じ、少なくとも接続部53−2の端部側のうち、配線基板60の凹部61内に充填された低融点金属又は合金62と接触する箇所に、ニッケル(Ni)/金(Au)又はチタン(Ti)/ニッケル(Ni)/金(Au)等の腐食防止用の表面皮膜が設けられていてもよい。
In the
更に、半導体素子接着剤層51と配線基板60の上面に設けられた配線基板接着層63との間には、例えば、シリコン系、ウレタンゴム系等のゴム系の樹脂から成る弾性体樹脂64が設けられている。
Further, between the semiconductor element
即ち、上述の接続ピン53によって、半導体素子50と配線基板60とが電気的に接続されている一方、弾性体樹脂64が、半導体素子50の主面のうち配線基板60に対向する面に設けられた半導体素子接着剤層51と、配線基板60の上面に設けられた配線基板接着層63と、に挟持され接着されたサンドイッチ(三層)構造が形成され、弾性体樹脂64により、半導体素子50と配線基板60とが機械的に柔軟に接続されている。
That is, the
上述のように半導体装置を構成する各部材の熱膨張係数は相違するが、かかる構造により、図5(b)に示すように、温度変化がある環境下において熱膨張係数の相違に因って生ずる歪みを、柔軟なゴム系の樹脂から成る弾性体樹脂64及び/又は配線基板60の凹部61内に充填され半導体装置の動作時に溶融状態となる低融点金属又は合金62によって、吸収することができる。
As described above, the thermal expansion coefficients of the respective members constituting the semiconductor device are different, but due to such a structure, as shown in FIG. 5B, due to the difference in thermal expansion coefficient in an environment where there is a temperature change. The generated strain can be absorbed by the
本発明の発明者のシミュレーション結果によれば、図4に示す構造のように、半導体素子10と配線基板20との間にエポキシ系樹脂等から成るアンダーフィル材23を配設した半田バンプ9によるフリップチップ接合の場合には、4000端子のエリアアレイを有し1辺が20mmの矩形の半導体素子10の略中央において約8乃至10MPaの応力が発生するところ、本実施の形態に示す弾性体樹脂64が半導体素子接着剤層51と配線基板接着層63とに挟持された構造の場合、前記応力を約5乃至6MPaに低減することが把握された。
According to the simulation result of the inventor of the present invention, as shown in FIG. 4, the
また、半導体装置の動作時に溶融状態となる低融点金属又は合金62を配線基板60の凹部61内に充填した構造の場合、前記応力は約0.8MPaに低減することが把握された。
Further, it has been found that the stress is reduced to about 0.8 MPa in the case of a structure in which the low melting point metal or
更に、本実施の形態のように、弾性体樹脂64が半導体素子接着剤層51と配線基板接着層63とに挟持され、半導体装置の動作時に溶融状態となる低融点金属又は合金62を配線基板60の凹部61内に充填した構造の場合、前記応力を約2乃至3MPaに低減することが把握された。
Further, as in the present embodiment, the
このように、本実施の形態によれば、誘電率の低い材料(所謂Low−K材料)から成り強度が低い層間絶縁膜5が半導体素子50の半導体基板1の上面に設けられていても、温度変化に因りクラックが発生してしまうことを防止することができる。従って、温度変化に対しても柔軟に追随することができ、層間絶縁膜5の破壊を防止することができる。よって、信頼性の高い実装構造を提供することができる。
Thus, according to the present embodiment, even if the
次に、本発明の実施の形態にかかる半導体装置の製造方法を、図6を参照して説明する。ここで、図6は、図5に示す半導体装置の製造方法を説明するための図である。 Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIG. Here, FIG. 6 is a diagram for explaining a method of manufacturing the semiconductor device shown in FIG.
まず、図6(a)に示すように、キャリア電極(導電層)に、銅(Cu)、金(Au)、鉛(Pd)、又はこれらの合金から構成される接続ピン53を約100μmピッチで形成する。 First, as shown in FIG. 6 (a), connection pins 53 made of copper (Cu), gold (Au), lead (Pd), or an alloy thereof are formed on the carrier electrode (conductive layer) at a pitch of about 100 μm. Form with.
接続ピン53は、略二段構造に形成され、例えば約20乃至30μmの径を有する台座部53−1上に、例えば径が約10μmで鉛直方向の長さが約40μmの接続部53−2が設けられた形状を有する。但し、本発明では、接続ピン53の形状・大きさについてはこの例に限定されない。
The
なお、少なくとも接続部53−2の端部側のうち、配線基板60の凹部61内に充填された低融点金属又は合金62と接触する箇所に、ニッケル(Ni)/金(Au)又はチタン(Ti)/ニッケル(Ni)/金(Au)等の腐食防止用の表面皮膜が設けられていてもよい。
It should be noted that nickel (Ni) / gold (Au) or titanium (at least in the end portion side of the connection portion 53-2 is in contact with the low melting point metal or
次いで、図6(b)に示すように、接続ピン53が設けられたキャリア電極(導電層)上にシリコン系、ウレタンゴム系等のゴム系の樹脂から成り、例えば、厚さが約30μmの弾性体樹脂64を形成する。更に、当該弾性体樹脂64の上に、レジスト60を形成する。
Next, as shown in FIG. 6B, the carrier electrode (conductive layer) provided with the
次いで、図6(c)に示すように、図6(b)に示す構造を反転し、エッチングにより前記キャリア電極を除去するとともに、レジスト60を剥離する。 Next, as shown in FIG. 6C, the structure shown in FIG. 6B is reversed, the carrier electrode is removed by etching, and the resist 60 is peeled off.
しかる後、図6(d)に示すように、接続ピン53の台座部53−1の上面に、錫(Sn)を主体とする半田層52をめっき法で形成する。ここで、半田層52は、接続ピン53の接続部53−2よりも幅広の台座部53−1に設けられるため、容易に半田層52を形成することができる。
Thereafter, as shown in FIG. 6D, a
更に、弾性体樹脂64の上面であって、前記半田層52が配設されていない箇所に、エポキシ系、アクリル系、シリコン系、ウレタン系等の樹脂から成る半導体素子接着剤層51を形成する。
Further, a semiconductor element
次いで、図6(e)に示すように、層間絶縁膜5をその代表として示している半導体素子50の多層配線層の上部に設けられたアルミニウム(Al)から成る電極パッド11が設けられた面を下向き(フェイスダウン)にして、当該電極パッド11が半田層52に接合するように、半導体素子50を半導体素子接着剤層51上に接着する。
Next, as shown in FIG. 6E, the surface provided with the
一方、図6(f)に示すように、例えばガラスエポキシ材,ポリイミドテープ等、樹脂系材料から成る配線基板60にあっては、その上面に、半導体素子50を配線基板60に実装したときに接続ピン53の接続部53−2が内設できるように、例えば機械的手法等により、配線基板60を貫通しない凹部61を形成する。
On the other hand, as shown in FIG. 6F, for example, in the
このとき、凹部61を、例えば、直径が約30μmであり、深さが約10μmに設定することができ、その内側に、例えば、銅(Cu)、アルミニウム(Al)、又はニッケル(Ni)等のめっきを施してもよい。
At this time, for example, the
次いで、図6(g)に示すように、凹部61内には、低融点金属又は合金62をシリンジ等により充填する。
Next, as shown in FIG. 6G, the
具体的には、半導体装置の動作時、例えば、約70乃至80℃のときに溶融状態となる金属又は合金が凹部61内に充填する。例えば、融点が約78.8℃である錫(Sn)−ビスマス(Bi)−インジウム(In)系の合金、融点が約29.8℃であるガリウム(Ga)、融点が約25℃であるガリウム(Ga)−銀(Ag)系合金、融点が約25℃であるガリウム(Ga)−亜鉛(Zn)系合金、融点が約20℃であるガリウム(Ga)−錫(Sn)系合金等を、凹部61内に充填する。
Specifically, during operation of the semiconductor device, for example, a metal or alloy that is in a molten state at about 70 to 80 ° C. is filled in the
次いで、図6(h)に示すように、配線基板60の上面のうち、凹部61内に充填された低融点金属又は合金62の上面を除いた箇所に、例えば、エポキシ系、アクリル系、シリコン系、ウレタン系等の樹脂から成る配線基板接着層63を塗布する。具体的には、マスクを施して印刷又は露光等の周知の方法により、配線基板接着層63を選択的に形成する。
Next, as shown in FIG. 6 (h), in the upper surface of the
なお、配線基板接着層63の配設箇所は、凹部61内に充填された低融点金属又は合金62の上面を除いた箇所である限り、凹部61の外周部分に設けられていてもよい。
In addition, the arrangement | positioning location of the wiring board
しかる後、図6(e)に示す半導体素子50と、図6(h)に示す配線基板60とを加熱接合し、半導体素子50の配線基板60への接続(実装)が完成となる。即ち、接続ピン53によって、半導体素子50と配線基板60とが電気的に接続されている一方、弾性体樹脂64が、半導体素子50の主面のうち配線基板60に対向する面に設けられた半導体素子接着剤層51と、配線基板60の上面に設けられた配線基板接着層63と、に挟持され接着されたサンドイッチ構造が形成され、弾性体樹脂64により、半導体素子50と配線基板60とが機械的に柔軟に接続された構造が形成される。
Thereafter, the
最後に、図示を省略するが、配線基板60の下面に半田ボールをグリッド状に複数搭載し、リフロー加熱工程及び冷却工程を経て、外部接続用突起電極を接続し、半導体装置が完成となる。
Finally, although not shown in the drawing, a plurality of solder balls are mounted on the lower surface of the
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。 Although the embodiment of the present invention has been described in detail above, the present invention is not limited to the specific embodiment, and various modifications and changes are within the scope of the gist of the present invention described in the claims. It can be changed.
以上の説明に関し、更に以下の項を開示する。
(付記1) 半導体素子がフェイスダウンで配線基板にフリップチップ接続された構造を備えた半導体装置であって、
前記半導体素子の主面のうち、前記配線基板に対向する面には、前記半導体素子と前記配線基板とを電気的に接続する接続部材と、半導体素子接着剤層と、が形成され、
前記配線基板の上面には、配線基板接着剤層が形成され、
前記半導体素子接着剤層と前記配線基板接着剤層との間に、弾性体樹脂が設けられていることを特徴とする半導体装置。
(付記2) 付記1記載の半導体装置であって、
前記弾性体樹脂は、ゴム系樹脂から成ることを特徴とする半導体装置。
(付記3) 付記1又は2記載の半導体装置であって、
前記半導体素子接着剤層及び前記配線基板接着剤層は、エポキシ系、アクリル系、シリコン系、ウレタン系の樹脂から構成される群から選択された材料から成ることを特徴とする半導体装置。
(付記4) 付記1乃至3いずれか一項記載の半導体装置であって、
前記接続部材は、前記半導体素子の電極上に設けられていることを特徴とする半導体装置。
(付記5) 付記1乃至4いずれか一項記載の半導体装置であって、
前記接続部材は、銅(Cu)、金(Au)、鉛(Pd)、又はこれらの合金から構成される群から選択された材料から成ることを特徴とする半導体装置。
(付記6) 付記5記載の半導体装置であって、
前記接続部材は、電鋳法又は放電加工により形成されることを特徴とする半導体装置。
(付記7) 付記1乃至6いずれか一項記載の半導体装置であって、
前記配線基板には、凹部が形成されており、
前記凹部の内部に、当該半導体装置の動作時に溶融状態となる金属又は合金が配設され、
前記接続部材は、前記配線基板の前記凹部内に位置している部分を有することを特徴とする半導体装置。
(付記8) 付記7記載の半導体装置であって、
前記接続部材のうち、少なくとも前記配線基板の前記凹部内に位置している部分には、ニッケル(Ni)/金(Au)又はチタン(Ti)/ニッケル(Ni)/金(Au)から構成される群から選択された材料から成る表面皮膜が形成されていることを特徴とする半導体装置。
(付記9) 付記7又は8記載の半導体装置であって、
前記金属又は合金は、錫(Sn)−ビスマス(Bi)−インジウム(In)系の合金、ガリウム(Ga)、ガリウム(Ga)−銀(Ag)系合金、ガリウム(Ga)−亜鉛(Zn)系合金、ガリウム(Ga)−錫(Sn)系合金から構成される群から選択された材料から成ることを特徴とする半導体装置。
(付記10) 半導体素子がフェイスダウンで配線基板にフリップチップ接続された構造を備えた半導体装置であって、
前記半導体素子の主面のうち、前記配線基板に対向する面には、前記半導体素子と前記配線基板とを電気的に接続する接続部材が形成されており、
前記配線基板には、凹部が形成されており、
前記凹部の内部に、当該半導体装置の動作時に溶融状態となる金属又は合金が配設され、
前記接続部材は、前記配線基板の前記凹部内に位置している部分を有することを特徴とする半導体装置。
(付記11) 付記10記載の半導体装置であって、
前記金属又は合金は、錫(Sn)−ビスマス(Bi)−インジウム(In)系の合金、ガリウム(Ga)、ガリウム(Ga)−銀(Ag)系合金、ガリウム(Ga)−亜鉛(Zn)系合金、ガリウム(Ga)−錫(Sn)系合金から構成される群から選択された材料から成ることを特徴とする半導体装置。
(付記12) 付記10又は11記載の半導体装置であって、
前記接続部材は、前記半導体素子の電極上に設けられていることを特徴とする半導体装置。
(付記13) 付記10乃至12いずれか一項記載の半導体装置であって、
前記接続部材は、銅(Cu)、金(Au)、鉛(Pd)、又はこれらの合金から構成される群から選択された材料から成ることを特徴とする半導体装置。
(付記14) 付記13記載の半導体装置であって、
前記接続部材は、電鋳法又は放電加工により形成されることを特徴とする半導体装置。
(付記15) 付記10乃至14記載の半導体装置であって、
前記接続部材のうち、少なくとも前記配線基板の前記凹部内に位置している部分には、ニッケル(Ni)/金(Au)又はチタン(Ti)/ニッケル(Ni)/金(Au)から構成される群から選択された材料から成る表面皮膜が形成されていることを特徴とする半導体装置。
Regarding the above description, the following items are further disclosed.
(Appendix 1) A semiconductor device having a structure in which a semiconductor element is flip-chip connected to a wiring board face down,
Of the main surface of the semiconductor element, a surface facing the wiring board is formed with a connection member for electrically connecting the semiconductor element and the wiring board, and a semiconductor element adhesive layer,
A wiring board adhesive layer is formed on the upper surface of the wiring board,
An elastic resin is provided between the semiconductor element adhesive layer and the wiring board adhesive layer.
(Supplementary note 2) The semiconductor device according to
The semiconductor device, wherein the elastic resin is made of a rubber-based resin.
(Additional remark 3) It is a semiconductor device of
The semiconductor device adhesive layer and the wiring board adhesive layer are made of a material selected from the group consisting of epoxy-based, acrylic-based, silicon-based, and urethane-based resins.
(Appendix 4) A semiconductor device according to any one of
The semiconductor device, wherein the connection member is provided on an electrode of the semiconductor element.
(Appendix 5) A semiconductor device according to any one of
The connection member is made of a material selected from the group consisting of copper (Cu), gold (Au), lead (Pd), or an alloy thereof.
(Supplementary note 6) The semiconductor device according to
The connection member is formed by electroforming or electric discharge machining.
(Appendix 7) A semiconductor device according to any one of
The wiring board has a recess,
A metal or alloy that is in a molten state during operation of the semiconductor device is disposed inside the recess,
The semiconductor device according to
(Appendix 8) A semiconductor device according to
Of the connecting member, at least a portion of the wiring board located in the recess is made of nickel (Ni) / gold (Au) or titanium (Ti) / nickel (Ni) / gold (Au). A semiconductor device characterized in that a surface film made of a material selected from the group is formed.
(Supplementary note 9) The semiconductor device according to
The metal or alloy includes tin (Sn) -bismuth (Bi) -indium (In) alloy, gallium (Ga), gallium (Ga) -silver (Ag) alloy, gallium (Ga) -zinc (Zn). A semiconductor device comprising a material selected from the group consisting of a gallium-based alloy and a gallium (Ga) -tin (Sn) -based alloy.
(Supplementary Note 10) A semiconductor device having a structure in which a semiconductor element is flip-chip connected to a wiring board face down,
A connection member that electrically connects the semiconductor element and the wiring board is formed on a surface of the main surface of the semiconductor element that faces the wiring board.
The wiring board has a recess,
A metal or alloy that is in a molten state during operation of the semiconductor device is disposed inside the recess,
The semiconductor device according to
(Supplementary note 11) The semiconductor device according to
The metal or alloy includes tin (Sn) -bismuth (Bi) -indium (In) alloy, gallium (Ga), gallium (Ga) -silver (Ag) alloy, gallium (Ga) -zinc (Zn). A semiconductor device comprising a material selected from the group consisting of a gallium-based alloy and a gallium (Ga) -tin (Sn) -based alloy.
(Supplementary note 12) The semiconductor device according to
The semiconductor device, wherein the connection member is provided on an electrode of the semiconductor element.
(Supplementary note 13) The semiconductor device according to any one of
The connection member is made of a material selected from the group consisting of copper (Cu), gold (Au), lead (Pd), or an alloy thereof.
(Supplementary note 14) The semiconductor device according to supplementary note 13, wherein
The connection member is formed by electroforming or electric discharge machining.
(Supplementary note 15) The semiconductor device according to
Of the connecting member, at least a portion of the wiring board located in the recess is made of nickel (Ni) / gold (Au) or titanium (Ti) / nickel (Ni) / gold (Au). A semiconductor device characterized in that a surface film made of a material selected from the group is formed.
11 電極パッド
50 半導体素子
51 半導体素子接着剤層
52 半田層
53 接続ピン
60 配線基板
61 凹部
62 低融点金属又は合金
63 配線基板接着剤層
64 弾性体樹脂
11
Claims (5)
前記半導体素子の主面のうち、前記配線基板に対向する面には、前記半導体素子と前記配線基板とを電気的に接続する接続部材と、半導体素子接着剤層と、が形成され、
前記配線基板の上面には、配線基板接着剤層が形成され、
前記半導体素子接着剤層と前記配線基板接着剤層との間に、弾性体樹脂が設けられており、
前記配線基板には、凹部が形成されており、
前記凹部の内部に、当該半導体装置の動作時に溶融状態となる金属又は合金が配設され、
前記接続部材は、前記配線基板の前記凹部内に位置している部分を有することを特徴とする半導体装置。 A semiconductor device having a structure in which a semiconductor element is flip-chip connected to a wiring board face down,
Of the main surface of the semiconductor element, a surface facing the wiring board is formed with a connection member for electrically connecting the semiconductor element and the wiring board, and a semiconductor element adhesive layer,
A wiring board adhesive layer is formed on the upper surface of the wiring board,
An elastic resin is provided between the semiconductor element adhesive layer and the wiring board adhesive layer ,
The wiring board has a recess,
A metal or alloy that is in a molten state during operation of the semiconductor device is disposed inside the recess,
The semiconductor device according to claim 1, wherein the connection member has a portion located in the recess of the wiring board .
前記半導体素子接着剤層及び前記配線基板接着剤層は、エポキシ系、アクリル系、シリコン系、ウレタン系の樹脂から構成される群から選択された材料から成ることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device adhesive layer and the wiring board adhesive layer are made of a material selected from the group consisting of epoxy-based, acrylic-based, silicon-based, and urethane-based resins.
前記接続部材のうち、少なくとも前記配線基板の前記凹部内に位置している部分には、ニッケル(Ni)/金(Au)又はチタン(Ti)/ニッケル(Ni)/金(Au)から構成される群から選択された材料から成る表面皮膜が形成されていることを特徴とする半導体装置。 A semiconductor device according to claim 1 or 2 ,
Of the connecting member, at least a portion of the wiring board located in the recess is made of nickel (Ni) / gold (Au) or titanium (Ti) / nickel (Ni) / gold (Au). A semiconductor device characterized in that a surface film made of a material selected from the group is formed.
前記金属又は合金は、錫(Sn)−ビスマス(Bi)−インジウム(In)系の合金、ガリウム(Ga)、ガリウム(Ga)−銀(Ag)系合金、ガリウム(Ga)−亜鉛(Zn)系合金、ガリウム(Ga)−錫(Sn)系合金から構成される群から選択された材料から成ることを特徴とする半導体装置。 A semiconductor device according to any one of claims 1 to 3 ,
The metal or alloy includes tin (Sn) -bismuth (Bi) -indium (In) alloy, gallium (Ga), gallium (Ga) -silver (Ag) alloy, gallium (Ga) -zinc (Zn). A semiconductor device comprising a material selected from the group consisting of a gallium-based alloy and a gallium (Ga) -tin (Sn) -based alloy.
前記半導体素子の主面のうち、前記配線基板に対向する面には、前記半導体素子と前記配線基板とを電気的に接続する接続部材が形成されており、
前記配線基板には、凹部が形成されており、
前記凹部の内部に、当該半導体装置の動作時に溶融状態となる金属又は合金が配設され、
前記接続部材は、前記配線基板の前記凹部内に位置している部分を有することを特徴とする半導体装置。 A semiconductor device having a structure in which a semiconductor element is flip-chip connected to a wiring board face down,
A connection member that electrically connects the semiconductor element and the wiring board is formed on a surface of the main surface of the semiconductor element that faces the wiring board.
The wiring board has a recess,
A metal or alloy that is in a molten state during operation of the semiconductor device is disposed inside the recess,
The semiconductor device according to claim 1, wherein the connection member has a portion located in the recess of the wiring board.
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